JP3217498B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3217498B2 JP3217498B2 JP29139192A JP29139192A JP3217498B2 JP 3217498 B2 JP3217498 B2 JP 3217498B2 JP 29139192 A JP29139192 A JP 29139192A JP 29139192 A JP29139192 A JP 29139192A JP 3217498 B2 JP3217498 B2 JP 3217498B2
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- Japan
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- signal
- power supply
- test mode
- predetermined
- semiconductor integrated
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
特に、スーパーハイ検出回路を備えるダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の消電力化に有効な改
善技術に関する。近年、半導体集積回路装置の高機能化
に伴って、多くの機能がチップに搭載される傾向にある
が、端子数の制限から、こうした機能を切換えるための
制御信号の端子割り当てが次第に困難になってきてい
る。そこで、例えば、ＤＲＡＭのように、複数の制御信
号を組み合せて使用することが行われる。すなわち、
（１）ロウアドレスストローブ信号（ＲＡＳ）がＬレベ
ルに立ち下がる前に規定のセットアップタイムを満足し
てコラムアドレスストローブ信号（ＣＡＳ）が立ち下が
っている状態、いわゆるＣＡＳビフォアＲＡＳ状態（以
下略号ＣＢＲ）を検出すると、リフレッシュモードに移
行するようにしたり、又は、（２）上記ＣＢＲ状態の検
出と同時に、ＲＡＳがＬレベルに立ち下がる前に規定の
セットアップタイムを満足してライトイネーブル信号
（ＷＥ）が立ち下がっている状態、いわゆるＷＥビフォ
アＲＡＳ状態（以下略号ＷＢＲ）を検出すると、ユーザ
ー開放の所定のテストモードに移行したりすることが行
われる。あるいは、（３）ＣＢＲかつＷＢＲ状態（以下
略号ＷＣＢＲ）を検出したときに、特定の電源端子の印
加電圧がスーパーハイ、すなわち、ＪＥＤＥＣ（電子デ
バイス技術合同協議会）やＥＩＡＪ（日本電子機械工業
会規格）等によって標準化された上限の電源電圧値を越
える電圧（例えば５Ｖ電源であれば１０％アップの５．
５Ｖを越える電圧）にあることが検出されると、ユーザ
非開放の特殊なテストモードに移行することが行われ
る。
特に、スーパーハイ検出回路を備えるダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の消電力化に有効な改
善技術に関する。近年、半導体集積回路装置の高機能化
に伴って、多くの機能がチップに搭載される傾向にある
が、端子数の制限から、こうした機能を切換えるための
制御信号の端子割り当てが次第に困難になってきてい
る。そこで、例えば、ＤＲＡＭのように、複数の制御信
号を組み合せて使用することが行われる。すなわち、
（１）ロウアドレスストローブ信号（ＲＡＳ）がＬレベ
ルに立ち下がる前に規定のセットアップタイムを満足し
てコラムアドレスストローブ信号（ＣＡＳ）が立ち下が
っている状態、いわゆるＣＡＳビフォアＲＡＳ状態（以
下略号ＣＢＲ）を検出すると、リフレッシュモードに移
行するようにしたり、又は、（２）上記ＣＢＲ状態の検
出と同時に、ＲＡＳがＬレベルに立ち下がる前に規定の
セットアップタイムを満足してライトイネーブル信号
（ＷＥ）が立ち下がっている状態、いわゆるＷＥビフォ
アＲＡＳ状態（以下略号ＷＢＲ）を検出すると、ユーザ
ー開放の所定のテストモードに移行したりすることが行
われる。あるいは、（３）ＣＢＲかつＷＢＲ状態（以下
略号ＷＣＢＲ）を検出したときに、特定の電源端子の印
加電圧がスーパーハイ、すなわち、ＪＥＤＥＣ（電子デ
バイス技術合同協議会）やＥＩＡＪ（日本電子機械工業
会規格）等によって標準化された上限の電源電圧値を越
える電圧（例えば５Ｖ電源であれば１０％アップの５．
５Ｖを越える電圧）にあることが検出されると、ユーザ
非開放の特殊なテストモードに移行することが行われ
る。
【０００２】これらによれば、専用の端子を設けること
なく、リフレッシュモードや所定のテストモード又は特
殊なテストモード等の様々な機能を使い分けることがで
きるようになる。
なく、リフレッシュモードや所定のテストモード又は特
殊なテストモード等の様々な機能を使い分けることがで
きるようになる。
【０００３】
【従来の技術】図５は、上記のスーパハイを検出する回
路（以下、スーパーハイ検出回路）の従来構成図であ
る。この図において、１は検出対象の電源電圧ＶCC（こ
こでは５Ｖ電源）が印加される所定の電源端子（又は所
定の電源パッド）であり、２はダイオード接続されたｎ
個のＭＯＳトランジスタＴ1 〜Ｔn からなる電圧降圧回
路である。電圧降圧回路２は、ＶCCの電位をｎ×Ｖ
th（ＶthはＭＯＳトランジスタのしきい値電圧）だけ低
下させた電圧ＶａをノードＮａに現し、このノード電圧
Ｖａがインバータ４のしきい値電圧ＶINV （ＶINV ≒
１．５Ｖ）を越えたときに、インバータ５の出力がＨレ
ベルとなる。このとき、ＷＣＢＲがＨレベル（上記
（３）の状態）であれば、アンドゲート６からＨレベル
のスーパーハイ検出信号Ｓ／Ｈが出力される。なお、Ｔ
SWはチップに電源が供給されているときにオンするスイ
ッチ用のＭＯＳトランジスタである。
路（以下、スーパーハイ検出回路）の従来構成図であ
る。この図において、１は検出対象の電源電圧ＶCC（こ
こでは５Ｖ電源）が印加される所定の電源端子（又は所
定の電源パッド）であり、２はダイオード接続されたｎ
個のＭＯＳトランジスタＴ1 〜Ｔn からなる電圧降圧回
路である。電圧降圧回路２は、ＶCCの電位をｎ×Ｖ
th（ＶthはＭＯＳトランジスタのしきい値電圧）だけ低
下させた電圧ＶａをノードＮａに現し、このノード電圧
Ｖａがインバータ４のしきい値電圧ＶINV （ＶINV ≒
１．５Ｖ）を越えたときに、インバータ５の出力がＨレ
ベルとなる。このとき、ＷＣＢＲがＨレベル（上記
（３）の状態）であれば、アンドゲート６からＨレベル
のスーパーハイ検出信号Ｓ／Ｈが出力される。なお、Ｔ
SWはチップに電源が供給されているときにオンするスイ
ッチ用のＭＯＳトランジスタである。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路装置にあっては、チップに電源が
供給されている間、電圧降圧回路２とスイッチ用のＭＯ
ＳトランジスタＴSWとを介して、常にリーク電流ＩLが
流れ続ける構成となっていたため、電力消費を抑えると
いう観点から見た場合に不十分であり、改善すべき余地
があった。 ［目的］そこで、本発明は、不要なリーク電流の発生を
回避することにより、電力消費を抑えることを目的とす
る。
従来の半導体集積回路装置にあっては、チップに電源が
供給されている間、電圧降圧回路２とスイッチ用のＭＯ
ＳトランジスタＴSWとを介して、常にリーク電流ＩLが
流れ続ける構成となっていたため、電力消費を抑えると
いう観点から見た場合に不十分であり、改善すべき余地
があった。 ［目的］そこで、本発明は、不要なリーク電流の発生を
回避することにより、電力消費を抑えることを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、所定の電源端子（又は所定の電源パッ
ド）と所定の低電位電源線との間に形成された電流パス
と、該電流パス中のノード電位と所定のしきい値電圧と
を比較して前記電源端子に印加された電圧が該端子電圧
の上限規格値を越える電圧である時、テストモード検出
信号を出力する比較回路と、複数の制御端子の状態があ
らかじめ規定された組み合せになっているときにテスト
モード信号を発生するテストモード判定回路と、前記テ
ストモード信号に応じて前記電流パスをオン／オフする
オン／オフ手段を設けたことを特徴とする。ここで、前
記複数の制御端子は、ロー・アドレスストローブ信号、
コラム・アドレスストローブ信号及びライトイネーブル
信号をそれぞれ受けることが好ましい。また、前記所定
の電源端子と前記ノードの間に、前記端子電圧を低下さ
せるレベルシフト手段を有することも好ましい。 また、
前記テストモード検出信号、テストモード信号及びアド
レス信号を受け、これら信号の組み合わせに応じて、複
数のテストモード指示信号のうちの１つを選択するため
のモード選択回路をさらに有することも好ましい。
成するために、所定の電源端子（又は所定の電源パッ
ド）と所定の低電位電源線との間に形成された電流パス
と、該電流パス中のノード電位と所定のしきい値電圧と
を比較して前記電源端子に印加された電圧が該端子電圧
の上限規格値を越える電圧である時、テストモード検出
信号を出力する比較回路と、複数の制御端子の状態があ
らかじめ規定された組み合せになっているときにテスト
モード信号を発生するテストモード判定回路と、前記テ
ストモード信号に応じて前記電流パスをオン／オフする
オン／オフ手段を設けたことを特徴とする。ここで、前
記複数の制御端子は、ロー・アドレスストローブ信号、
コラム・アドレスストローブ信号及びライトイネーブル
信号をそれぞれ受けることが好ましい。また、前記所定
の電源端子と前記ノードの間に、前記端子電圧を低下さ
せるレベルシフト手段を有することも好ましい。 また、
前記テストモード検出信号、テストモード信号及びアド
レス信号を受け、これら信号の組み合わせに応じて、複
数のテストモード指示信号のうちの１つを選択するため
のモード選択回路をさらに有することも好ましい。
【０００６】
【作用】本発明では、複数の制御端子の状態があらかじ
め規定された組み合せになっている期間（前述のＷＣＢ
Ｒ状態となっている期間）のみに、スイッチ手段がオン
状態となって電流パスが形成される。従って、不要なリ
ーク電流が回避され、電力消費が抑制される。
め規定された組み合せになっている期間（前述のＷＣＢ
Ｒ状態となっている期間）のみに、スイッチ手段がオン
状態となって電流パスが形成される。従って、不要なリ
ーク電流が回避され、電力消費が抑制される。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る半導体集積回路装置の
一実施例を示す図であり、ＤＲＡＭへの適用例である。
まず、図１に従って本実施例のＤＲＡＭの概念レイアウ
トを説明すると、１０はチップであり、チップ１０上に
は、メモリセルアレイ１１〜１４、カラムデコーダ１５
〜１８、ワードデコーダ１９、２０等の主要構成部が形
成されていると共に、ＣＢＲ状態を判定するための第１
判定回路２１、ＷＢＲ状態を判定するための第２判定回
路２２、ＷＣＢＲ信号を発生するための信号発生回路２
３、スーパーハイを検出するための検出回路２４、及
び、少なくともユーザ開放の所定のテストモードとユー
ザ非開放の特殊なテストモードを含む各種のテストモー
ドの１つを選択するためのモード選択回路２５といった
各周辺回路が形成されている。２６はコラムアドレスス
トローブ信号（ＣＡＳ）用のパッド、２７はライトイネ
ーブル信号（ＷＥ）用のパッド、２８はロウアドレスス
トローブ信号（ＲＡＳ）用のパッド、２９は所定の電源
パッドとしての電源ＶCC用のパッドである。なお、図１
では、発明に直接関係しないアドレスバッファやセンス
アンプあるいは制御回路等の記載を略している。
する。図１〜図４は本発明に係る半導体集積回路装置の
一実施例を示す図であり、ＤＲＡＭへの適用例である。
まず、図１に従って本実施例のＤＲＡＭの概念レイアウ
トを説明すると、１０はチップであり、チップ１０上に
は、メモリセルアレイ１１〜１４、カラムデコーダ１５
〜１８、ワードデコーダ１９、２０等の主要構成部が形
成されていると共に、ＣＢＲ状態を判定するための第１
判定回路２１、ＷＢＲ状態を判定するための第２判定回
路２２、ＷＣＢＲ信号を発生するための信号発生回路２
３、スーパーハイを検出するための検出回路２４、及
び、少なくともユーザ開放の所定のテストモードとユー
ザ非開放の特殊なテストモードを含む各種のテストモー
ドの１つを選択するためのモード選択回路２５といった
各周辺回路が形成されている。２６はコラムアドレスス
トローブ信号（ＣＡＳ）用のパッド、２７はライトイネ
ーブル信号（ＷＥ）用のパッド、２８はロウアドレスス
トローブ信号（ＲＡＳ）用のパッド、２９は所定の電源
パッドとしての電源ＶCC用のパッドである。なお、図１
では、発明に直接関係しないアドレスバッファやセンス
アンプあるいは制御回路等の記載を略している。
【０００８】図２は上記の各周辺回路２１〜２５とパッ
ド２６〜２９を含む信号結線図である。この図におい
て、第１判定回路２１は、信号ＣＡＳの立ち下がりから
所定時間の経過後に信号ＲＡＳが立ち下がると、ＣＡＳ
ビフォアＲＡＳ状態を判定して同状態を示す信号ＳCBR
をアクティブにするもの、第２判定回路２２は、信号Ｗ
Ｅの立ち下がりから所定時間の経過後に信号ＲＡＳが立
ち下がると、ＷＥビフォアＲＡＳ状態を判定して同状態
を示す信号ＳWBR をアクティブにするものである。ま
た、信号発生回路２３は、信号ＳCBR 信号ＳWBR が共に
アクティブのとき、すなわち、ＣＡＳビフォアＲＡＳ状
態かつＷＥビフォアＲＡＳ状態のとき（ＷＣＢＲ状態）
に、そのＷＣＢＲ状態を示す信号ＳWCBRをアクティブに
するもの、検出回路２４は、電源ＶCCの電位がＪＥＤＥ
ＣやＥＩＡＪに規定された上限値を越える電圧（５Ｖ電
源であれば１０％アップの５．５Ｖ）であるか否かを判
別し、上限値を越えている場合、すなわちスーパーハイ
の場合に、信号ＳS/H をアクティブにするものである。
さらに、モード選択回路２５は、信号ＳWCBR、信号ＳS/
H 及びアドレス信号の組み合せに応じ、所定機能の回路
動作を選択するための信号ＴＭ1 、ＴＭ2 、ＴＭ3 、…
… の１つをアクティブにするもので、例えば、信号Ｔ
Ｍ1 がアクティブになると、ユーザ開放の所定のテスト
モードが起動され、あるいは、信号ＴＭ2 がアクティブ
になると、ユーザ非開放の特殊なテストモード（一例と
して製造試験用テストモード）が起動されるようになっ
ている。
ド２６〜２９を含む信号結線図である。この図におい
て、第１判定回路２１は、信号ＣＡＳの立ち下がりから
所定時間の経過後に信号ＲＡＳが立ち下がると、ＣＡＳ
ビフォアＲＡＳ状態を判定して同状態を示す信号ＳCBR
をアクティブにするもの、第２判定回路２２は、信号Ｗ
Ｅの立ち下がりから所定時間の経過後に信号ＲＡＳが立
ち下がると、ＷＥビフォアＲＡＳ状態を判定して同状態
を示す信号ＳWBR をアクティブにするものである。ま
た、信号発生回路２３は、信号ＳCBR 信号ＳWBR が共に
アクティブのとき、すなわち、ＣＡＳビフォアＲＡＳ状
態かつＷＥビフォアＲＡＳ状態のとき（ＷＣＢＲ状態）
に、そのＷＣＢＲ状態を示す信号ＳWCBRをアクティブに
するもの、検出回路２４は、電源ＶCCの電位がＪＥＤＥ
ＣやＥＩＡＪに規定された上限値を越える電圧（５Ｖ電
源であれば１０％アップの５．５Ｖ）であるか否かを判
別し、上限値を越えている場合、すなわちスーパーハイ
の場合に、信号ＳS/H をアクティブにするものである。
さらに、モード選択回路２５は、信号ＳWCBR、信号ＳS/
H 及びアドレス信号の組み合せに応じ、所定機能の回路
動作を選択するための信号ＴＭ1 、ＴＭ2 、ＴＭ3 、…
… の１つをアクティブにするもので、例えば、信号Ｔ
Ｍ1 がアクティブになると、ユーザ開放の所定のテスト
モードが起動され、あるいは、信号ＴＭ2 がアクティブ
になると、ユーザ非開放の特殊なテストモード（一例と
して製造試験用テストモード）が起動されるようになっ
ている。
【０００９】図３は検出回路２４の構成図である。この
図において、Ｒ10は貫通電流抑止用の抵抗、Ｔ10〜Ｔ14
は全体で電圧降圧回路３０を構成する複数個（ここでは
５個）のＭＯＳトランジスタ、Ｔ15は信号ＳWCBRがアク
ティブ（Ｈレベル）のときにオンするオン／オフ手段と
してのＭＯＳトランジスタ、Ｔ16はチップに電源（例え
ばＶCC）が供給されているときにオンするＭＯＳトラン
ジスタである。これらの抵抗Ｒ10、電圧降圧回路３０及
び２個のＭＯＳトランジスタＴ15、Ｔ16は一体として、
所定の電源パッド２９と所定の低電源線ＶSSとの間の電
流パス３１を形成している。なお、ここでは、電流パス
３１の一端を所定の電源パッド２９に接続しているが、
該パッド２９の代わりに所定の電源端子に接続するよう
にしてもよい。あるいは、所定の電源パッド２９は、試
験用プローブを接触させるだけの暫定的なパットであっ
てもよい。
図において、Ｒ10は貫通電流抑止用の抵抗、Ｔ10〜Ｔ14
は全体で電圧降圧回路３０を構成する複数個（ここでは
５個）のＭＯＳトランジスタ、Ｔ15は信号ＳWCBRがアク
ティブ（Ｈレベル）のときにオンするオン／オフ手段と
してのＭＯＳトランジスタ、Ｔ16はチップに電源（例え
ばＶCC）が供給されているときにオンするＭＯＳトラン
ジスタである。これらの抵抗Ｒ10、電圧降圧回路３０及
び２個のＭＯＳトランジスタＴ15、Ｔ16は一体として、
所定の電源パッド２９と所定の低電源線ＶSSとの間の電
流パス３１を形成している。なお、ここでは、電流パス
３１の一端を所定の電源パッド２９に接続しているが、
該パッド２９の代わりに所定の電源端子に接続するよう
にしてもよい。あるいは、所定の電源パッド２９は、試
験用プローブを接触させるだけの暫定的なパットであっ
てもよい。
【００１０】電流パス３１は、電圧降圧回路３０以外の
２個のＭＯＳトランジスタＴ15、Ｔ 16が共にオンしてい
る間に、パッド２９からＶSSへとリーク電流ＩLEAKを流
すもので、これにより、２個のＭＯＳトランジスタ
Ｔ15、Ｔ16の間のノードＮ1 に、パッド２９の印加電圧
（ＶCC）よりも低くかつ同印加電圧（ＶCC）に比例する
電圧Ｖ1 を生じさせるものである。この電圧Ｖ1 は、Ｖ
CCから一定電位だけ低下した電圧であり、具体的には、
ＶCCから電圧降圧回路３０のＭＯＳトランジスタＴ 10〜
Ｔ14の合計のしきい値電圧（ここでは５×Ｖth≒５Ｖ）
だけ低下した電圧である。なお、この電圧Ｖ1 の大きさ
は、例えば、電圧降圧回路３０のトランジスタをあらか
じめ多めに作り込んでおき、連続するいくつかのトラン
ジスタのゲート同士を接続することによって任意に調節
できる。
２個のＭＯＳトランジスタＴ15、Ｔ 16が共にオンしてい
る間に、パッド２９からＶSSへとリーク電流ＩLEAKを流
すもので、これにより、２個のＭＯＳトランジスタ
Ｔ15、Ｔ16の間のノードＮ1 に、パッド２９の印加電圧
（ＶCC）よりも低くかつ同印加電圧（ＶCC）に比例する
電圧Ｖ1 を生じさせるものである。この電圧Ｖ1 は、Ｖ
CCから一定電位だけ低下した電圧であり、具体的には、
ＶCCから電圧降圧回路３０のＭＯＳトランジスタＴ 10〜
Ｔ14の合計のしきい値電圧（ここでは５×Ｖth≒５Ｖ）
だけ低下した電圧である。なお、この電圧Ｖ1 の大きさ
は、例えば、電圧降圧回路３０のトランジスタをあらか
じめ多めに作り込んでおき、連続するいくつかのトラン
ジスタのゲート同士を接続することによって任意に調節
できる。
【００１１】インバータゲート３２は、しきい値電圧Ｖ
INV （≒１．５Ｖ）よりもＶ1 が低いとき（Ｖ1 ＜Ｖ
INV ）にＨレベル、高いとき（Ｖ1 ＞ＶINV ）にＬレベ
ルとなる判定信号Ｓ32を出力するもの、遅延回路３３は
信号Ｓ32を所定時間ＤＬ1 だけ遅らせた信号Ｓ33を出力
するもの、２入力ノアゲート３５は図４に示すように信
号Ｓ32と信号Ｓ33が共にＬレベルの期間にＨレベルとな
るスーパーハイ検出信号ＳS/H を出力するものである。
すなわち、信号ＳS/H は、パッド２９の印加電圧がスー
パーハイ（Ｖ1 ＞ＶINV ）となった時点から時間ＤＬ1
後に立上り、そして、パッド２９の印加電圧がスーパー
ハイでなくなった（Ｖ1 ＜ＶINV ）時点で直ちに立ち下
がるような変化を示す信号である。
INV （≒１．５Ｖ）よりもＶ1 が低いとき（Ｖ1 ＜Ｖ
INV ）にＨレベル、高いとき（Ｖ1 ＞ＶINV ）にＬレベ
ルとなる判定信号Ｓ32を出力するもの、遅延回路３３は
信号Ｓ32を所定時間ＤＬ1 だけ遅らせた信号Ｓ33を出力
するもの、２入力ノアゲート３５は図４に示すように信
号Ｓ32と信号Ｓ33が共にＬレベルの期間にＨレベルとな
るスーパーハイ検出信号ＳS/H を出力するものである。
すなわち、信号ＳS/H は、パッド２９の印加電圧がスー
パーハイ（Ｖ1 ＞ＶINV ）となった時点から時間ＤＬ1
後に立上り、そして、パッド２９の印加電圧がスーパー
ハイでなくなった（Ｖ1 ＜ＶINV ）時点で直ちに立ち下
がるような変化を示す信号である。
【００１２】次表１は、ＣＡＳビフォアＲＡＳ状態（Ｃ
ＢＲ）かつＷＥビフォアＲＡＳ状態（ＷＢＲ）にしたと
き（）と、これに加えて、パッド２９に印加する電圧
をＪＥＤＥＣやＥＩＡＪで規定する上限値を越える大き
さ（スーパーハイ）にしたとき（）の信号ＳCBR 、Ｓ
WBR 、ＳWCBR及びＳS/H の対応表である。 表１から認められるように、信号ＳWCBRは、との双
方でアクティブになるが、スーパーハイ検出信号ＳS/H
は、のみでアクティブになるから、とで異なるテ
ストモードを起動することができる。
ＢＲ）かつＷＥビフォアＲＡＳ状態（ＷＢＲ）にしたと
き（）と、これに加えて、パッド２９に印加する電圧
をＪＥＤＥＣやＥＩＡＪで規定する上限値を越える大き
さ（スーパーハイ）にしたとき（）の信号ＳCBR 、Ｓ
WBR 、ＳWCBR及びＳS/H の対応表である。 表１から認められるように、信号ＳWCBRは、との双
方でアクティブになるが、スーパーハイ検出信号ＳS/H
は、のみでアクティブになるから、とで異なるテ
ストモードを起動することができる。
【００１３】さらに、本実施例では、信号ＳWCBRがアク
ティブのとき、すなわち、ＣＡＳビフォアＲＡＳ状態
（ＣＢＲ）かつＷＥビフォアＲＡＳ状態（ＷＢＲ）のと
きにオンとなるＭＯＳトランジスタＴ15を電流パス３１
の中に設けたので、スーパーハイの可能性のある場合に
限定してリーク電流ＩLEAKを流すことができる。従っ
て、不要なリーク電流ＩLEAKの発生を回避でき、電力消
費を抑えることができるという効果が得られる。
ティブのとき、すなわち、ＣＡＳビフォアＲＡＳ状態
（ＣＢＲ）かつＷＥビフォアＲＡＳ状態（ＷＢＲ）のと
きにオンとなるＭＯＳトランジスタＴ15を電流パス３１
の中に設けたので、スーパーハイの可能性のある場合に
限定してリーク電流ＩLEAKを流すことができる。従っ
て、不要なリーク電流ＩLEAKの発生を回避でき、電力消
費を抑えることができるという効果が得られる。
【００１４】
【発明の効果】本発明によれば、複数の制御端子の状態
があらかじめ規定された組み合せになっているときに電
流パスをオンするように構成したので、不要なリーク電
流の発生を回避でき、電力消費を抑えることができる。
があらかじめ規定された組み合せになっているときに電
流パスをオンするように構成したので、不要なリーク電
流の発生を回避でき、電力消費を抑えることができる。
【図１】一実施例のチップレイアウト図である。
【図２】一実施例の各周辺回路とパッドを含む信号結線
図である。
図である。
【図３】一実施例の検出回路の構成図である。
【図４】一実施例の検出回路の波形図である。
【図５】従来例の構成図である。
Ｔ15：ＭＯＳトランジスタ（オン／オフ手段） Ｖ1 ：ノード電位 ＶSS：低電位電源線 ２３：信号発生回路 ２６〜２８：パッド（制御端子） ２９：パッド（電源端子） ３１：電流パス ３２：インバータゲート（比較回路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新美 真 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 河合 秀明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 海田 昌人 鹿児島県薩摩郡入来町副田5950番地 株 式会社九州富士通エレクトロニクス内 (56)参考文献 特開 昭63−175300（ＪＰ，Ａ) 特開 平２−246147（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G11C 11/401 H01L 21/822 H01L 27/10 481
Claims (4)
- 【請求項１】所定の電源端子（又は所定の電源パッド）
と所定の低電位電源線との間に形成された電流パスと、 該電流パス中のノード電位と所定のしきい値電圧とを比
較して前記電源端子に印加された電圧が該端子電圧の上
限規格値を越える電圧である時、テストモード検出信号
を出力する比較回路と、複数の 制御端子の状態があらかじめ規定された組み合せ
になっているときにテストモード信号を発生するテスト
モード判定回路と、 前記テストモード信号 に応じて前記電流パスをオン／オ
フするオン／オフ手段を設けたことを特徴とする半導体
集積回路装置。 - 【請求項２】前記複数の制御端子は、ロー・アドレスス
トローブ信号、コラム・アドレスストローブ信号及びラ
イトイネーブル信号をそれぞれ受けることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】前記所定の電源端子と前記ノードの間に、
前記端子電圧を低下させるレベルシフト手段を有するこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】前記テストモード検出信号、テストモード
信号及びアドレス信号を受け、これら信号の組み合わせ
に応じて、複数のテストモード指示信号のうちの１つを
選択するためのモード選択回路をさらに有することを特
徴とする請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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