JP2874935B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2874935B2 JP2874935B2 JP2032811A JP3281190A JP2874935B2 JP 2874935 B2 JP2874935 B2 JP 2874935B2 JP 2032811 A JP2032811 A JP 2032811A JP 3281190 A JP3281190 A JP 3281190A JP 2874935 B2 JP2874935 B2 JP 2874935B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置、特にランダム・アクセス
・メモリに関するものである。
・メモリに関するものである。
（従来の技術） 第３図は従来のメモリ装置を示す図である。同図にお
いて（１）は電源端子、（2a）および（2b）はMOSトラ
ンジスタ、抵抗などで構成する負荷素子、（3a）および
（3b）は相補的な関係にある一対のビット線、（4a）お
よび（4b）はメモリセルのストアノード、（5a）および
（5b）はアクセストランジスタ、（6a）および（6b）は
インバータトランジスタ、（７）はＮ+拡散層などで構
成されるグランド線、（8a）および（8b）はアルミなど
で構成され、数個のメモリセルごとに存在し、前記グラ
ンド線（７）と接続されているビット線方向グランド
線、（９）は選択時に同一行上にあるメモリセルを活性
化するワード線、（10a）および（10b）は前記ビット線
（3a）および（3b）にそれぞれ接続するビット線負荷、
（11a）および（11b）はインバータトランジスタ（6a）
および（6b）のソースがグランド線（７）と接続するグ
ランド接点、（12）はワード線と平行に複数個存在する
メモリセルである。
いて（１）は電源端子、（2a）および（2b）はMOSトラ
ンジスタ、抵抗などで構成する負荷素子、（3a）および
（3b）は相補的な関係にある一対のビット線、（4a）お
よび（4b）はメモリセルのストアノード、（5a）および
（5b）はアクセストランジスタ、（6a）および（6b）は
インバータトランジスタ、（７）はＮ+拡散層などで構
成されるグランド線、（8a）および（8b）はアルミなど
で構成され、数個のメモリセルごとに存在し、前記グラ
ンド線（７）と接続されているビット線方向グランド
線、（９）は選択時に同一行上にあるメモリセルを活性
化するワード線、（10a）および（10b）は前記ビット線
（3a）および（3b）にそれぞれ接続するビット線負荷、
（11a）および（11b）はインバータトランジスタ（6a）
および（6b）のソースがグランド線（７）と接続するグ
ランド接点、（12）はワード線と平行に複数個存在する
メモリセルである。
第４図は、従来のメモリ装置の第３図におけるグラン
ド線（７）の電位を示したグラフであり、Ｖはグランド
線の電位、ｅはグランド線（７）とビット線（8a）の交
点、ｆはグランド線（７）とビット線（8b）の交点、ｘ
はグランド線（７）とビット線（8a）の交点を原点とし
たときのグランド線（７）上の位置、ｇはグランド線電
位カーブである。
ド線（７）の電位を示したグラフであり、Ｖはグランド
線の電位、ｅはグランド線（７）とビット線（8a）の交
点、ｆはグランド線（７）とビット線（8b）の交点、ｘ
はグランド線（７）とビット線（8a）の交点を原点とし
たときのグランド線（７）上の位置、ｇはグランド線電
位カーブである。
次に従来のメモリ装置の作用、動作について詳細に説
明する。一例として、ストアノード（4a）および（4b）
がそれぞれ“HIGH"レベルおよび“LOW"レベルに書き込
まれている場合について説明する。まず、読み出しの場
合には読み出そうとするメモリセル（12）に接続してい
るワード線（９）を選択、活性化して“HIGH"レベルに
する。ワード線（９）を活性化させると“LOW"レベルを
ストアしているストアノード（4b）に接続されているア
クセストランジスタ（5b）が導通する。このため、電源
端子（１）からビット線負荷（10b）、ビット線（3
b）、アクセストランジスタ（5b）、インバータトラン
ジスタ（6b）の経路を電流が流れ、読み出すことができ
る。前記インバータトランジスタ（6b）から流れる電流
は、グランド線（７）を流れ、このグランド線（７）に
接続されているビット線方向グランド線（8a）および
（8b）を流れて、最終的にメモリ装置外に流れてゆく。
明する。一例として、ストアノード（4a）および（4b）
がそれぞれ“HIGH"レベルおよび“LOW"レベルに書き込
まれている場合について説明する。まず、読み出しの場
合には読み出そうとするメモリセル（12）に接続してい
るワード線（９）を選択、活性化して“HIGH"レベルに
する。ワード線（９）を活性化させると“LOW"レベルを
ストアしているストアノード（4b）に接続されているア
クセストランジスタ（5b）が導通する。このため、電源
端子（１）からビット線負荷（10b）、ビット線（3
b）、アクセストランジスタ（5b）、インバータトラン
ジスタ（6b）の経路を電流が流れ、読み出すことができ
る。前記インバータトランジスタ（6b）から流れる電流
は、グランド線（７）を流れ、このグランド線（７）に
接続されているビット線方向グランド線（8a）および
（8b）を流れて、最終的にメモリ装置外に流れてゆく。
この構成による半導体メモリ装置は、グランド線
（７）がアルミに比べて抵抗値の高いＮ+拡散層である
ため、メモリセル（12）からグランド線（７）に電流が
流れると電圧降下による電位差がグランド線（７）に発
生し、第４図に示すようにグランド線（７）の中心部が
最も高く、またビット線方向のグランド線（8a）、（8
b）との接続部が最も低くなる。このためメモリセルの
インバータトランジスタ（6a）および（6b）のグランド
線（７）との接点に電位差が生じ、グランド接点（11
a）よりもグランド接点（11b）の電位が高くなり、イン
バータトランジスタ（6a）のドレイン・ソース間電圧で
ある（4a）と（11a）の電位差よりもインバータトラン
ジスタ（6b）のドレイン・ソース間電圧である（4b）と
（11b）の電位差が小さくなるので、インバータトラン
ジスタ（6a）の電流駆動能力よりもインバータトランジ
スタ（6b）の電流駆動能力が劣るようになる。ストアノ
ード（4a）および（4b）がそれぞれ“HIGH"レベルおよ
び“LOW"レベルに書き込まれている場合、インバータト
ランジスタ（6b）の電流駆動能力はインバータトランジ
スタ（6a）の電流駆動能力よりも劣るようになるため、
ストアノード（4b）の電位は通常の“LOW"レベルよりも
上昇する。ストアノード（4b）はインバータトランジス
タ（6a）のゲートに接続されているので、ストアノード
（4b）の電位が通常の“LOW"レベルよりも上昇するとイ
ンバータトランジスタ（6a）は徐々に導通し始め、スト
アノード（4a）の電位は通常の“HIGH"レベルよりも下
降する。ストアノード（4a）はインバータトランジスタ
（6b）のゲートに接続されているので、ストアノード
（4a）の電位が通常の“HIGH"レベルよりも低くなる
と、インバータトランジスタ（6b）は徐々に非導通にな
りストアノード（4b）の電位はさらに上昇する。このよ
うにして、グランド線（７）に第４図のように電位差が
生じると、ストアノード（4a）および（4b）にそれぞれ
“HIGH"レベルおよび“LOW"レベルが書き込まれている
場合、ストアノード（4a）および（4b）の電位はそれぞ
れ下降、上昇をして、あるメモリセルはインバータトラ
ンジスタ（6a）および（6b）が非導通・導通していたも
のが導通・非導通となり、ストアノード（4a）および
（4b）の電位はそれぞれ“LOW"レベル、“HIGH"レベル
と移行し、初期に書き込んだデータと逆のデータに変化
してデータの破壊が発生するものである。
（７）がアルミに比べて抵抗値の高いＮ+拡散層である
ため、メモリセル（12）からグランド線（７）に電流が
流れると電圧降下による電位差がグランド線（７）に発
生し、第４図に示すようにグランド線（７）の中心部が
最も高く、またビット線方向のグランド線（8a）、（8
b）との接続部が最も低くなる。このためメモリセルの
インバータトランジスタ（6a）および（6b）のグランド
線（７）との接点に電位差が生じ、グランド接点（11
a）よりもグランド接点（11b）の電位が高くなり、イン
バータトランジスタ（6a）のドレイン・ソース間電圧で
ある（4a）と（11a）の電位差よりもインバータトラン
ジスタ（6b）のドレイン・ソース間電圧である（4b）と
（11b）の電位差が小さくなるので、インバータトラン
ジスタ（6a）の電流駆動能力よりもインバータトランジ
スタ（6b）の電流駆動能力が劣るようになる。ストアノ
ード（4a）および（4b）がそれぞれ“HIGH"レベルおよ
び“LOW"レベルに書き込まれている場合、インバータト
ランジスタ（6b）の電流駆動能力はインバータトランジ
スタ（6a）の電流駆動能力よりも劣るようになるため、
ストアノード（4b）の電位は通常の“LOW"レベルよりも
上昇する。ストアノード（4b）はインバータトランジス
タ（6a）のゲートに接続されているので、ストアノード
（4b）の電位が通常の“LOW"レベルよりも上昇するとイ
ンバータトランジスタ（6a）は徐々に導通し始め、スト
アノード（4a）の電位は通常の“HIGH"レベルよりも下
降する。ストアノード（4a）はインバータトランジスタ
（6b）のゲートに接続されているので、ストアノード
（4a）の電位が通常の“HIGH"レベルよりも低くなる
と、インバータトランジスタ（6b）は徐々に非導通にな
りストアノード（4b）の電位はさらに上昇する。このよ
うにして、グランド線（７）に第４図のように電位差が
生じると、ストアノード（4a）および（4b）にそれぞれ
“HIGH"レベルおよび“LOW"レベルが書き込まれている
場合、ストアノード（4a）および（4b）の電位はそれぞ
れ下降、上昇をして、あるメモリセルはインバータトラ
ンジスタ（6a）および（6b）が非導通・導通していたも
のが導通・非導通となり、ストアノード（4a）および
（4b）の電位はそれぞれ“LOW"レベル、“HIGH"レベル
と移行し、初期に書き込んだデータと逆のデータに変化
してデータの破壊が発生するものである。
このようなデータの破壊をおこすメモリセル（12）を
テストにより不良にさせるには、複数回の読み出しテス
トを行い不良を発生させるものである。
テストにより不良にさせるには、複数回の読み出しテス
トを行い不良を発生させるものである。
従来の半導体メモリ装置は以上のように構成されてい
たので、グランド線の電位の浮き上がりに起因してデー
タが破壊されるメモリセルをテストにより選別するとき
には、複数回の読み出しをメモリセルに対して行わなく
てはならず、テスト時間が増大する問題点があった。
たので、グランド線の電位の浮き上がりに起因してデー
タが破壊されるメモリセルをテストにより選別するとき
には、複数回の読み出しをメモリセルに対して行わなく
てはならず、テスト時間が増大する問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、グランド線の電位の浮き上がりに起因して
データが破壊されるメモリセルをテストにより選別する
ときでも、テスト時間の増大しない半導体メモリ装置を
得ることを目的とする。
れたもので、グランド線の電位の浮き上がりに起因して
データが破壊されるメモリセルをテストにより選別する
ときでも、テスト時間の増大しない半導体メモリ装置を
得ることを目的とする。
この発明に係る半導体メモリ装置は、テスト時に導通
するテスト用トランジスタを備えており、このトランジ
スタからメモリセルのグランドに電流を流すようにした
ものである。
するテスト用トランジスタを備えており、このトランジ
スタからメモリセルのグランドに電流を流すようにした
ものである。
この発明における半導体メモリ装置は、テスト時に前
記テスト用トランジスタからメモリセルのグランド線に
電流を流すことによりグランド線上の電位差が大きくな
り、メモリセルのデータの破壊が発生しやすくされ、少
ない読み出し回数のテストでデータの破壊が発生する。
記テスト用トランジスタからメモリセルのグランド線に
電流を流すことによりグランド線上の電位差が大きくな
り、メモリセルのデータの破壊が発生しやすくされ、少
ない読み出し回数のテストでデータの破壊が発生する。
以下、この発明の一実施例を図に従って説明する。第
１図は、この発明の一実施例による半導体メモリ装置の
図を示すものである。
１図は、この発明の一実施例による半導体メモリ装置の
図を示すものである。
第１図において、テスト用トランジスタ（13）はＰチ
ャネルトランジスタであり、ソースが電源端子（１）
に、ドレインがグランド線（７）に接続されている。テ
スト時信号発生回路部（14）はテスト時に“LOW"レベル
の信号を、テスト時でない場合は“HIGH"レベルの信号
をテスト信号線（15）に伝達し、このテスト信号線（1
5）はテスト用トランジスタ（13）のゲートに接続され
ている。
ャネルトランジスタであり、ソースが電源端子（１）
に、ドレインがグランド線（７）に接続されている。テ
スト時信号発生回路部（14）はテスト時に“LOW"レベル
の信号を、テスト時でない場合は“HIGH"レベルの信号
をテスト信号線（15）に伝達し、このテスト信号線（1
5）はテスト用トランジスタ（13）のゲートに接続され
ている。
その他の構成は第３図と同様であるので、説明は省略
する。
する。
第２図は前記テスト用トランジスタ（13）からのグラ
ンド線（７）へ電流が流れている状態でのグランド線
（７）の電位を示したグラフであり、ｈはテスト時グラ
ンド線電位カーブであり、その他の構成は第４図と同様
であるので説明は省略する。
ンド線（７）へ電流が流れている状態でのグランド線
（７）の電位を示したグラフであり、ｈはテスト時グラ
ンド線電位カーブであり、その他の構成は第４図と同様
であるので説明は省略する。
次に第１図を用いて、このときの動作を詳細に説明す
る。テスト時にテスト時信号発生回路部（14）は“LOW"
レベルの信号を発生し、テスト信号線（15）はこの信号
をテスト用トランジスタ（13）のゲートに伝達するので
テスト用トランジスタ（13）は導通して電流をグランド
線（７）に流す。このとき、グランド線（７）の電位
は、グランド線（７）の抵抗成分により、第２図に示す
ように通常の電位より上昇する。このため、インバータ
トランジスタ（6a）および（6b）のおのおののグランド
接点（11a）および（11b）の電位差が増大し、グランド
接点（11a）の電位よりグランド接点（11b）の電位がよ
り高くなるためインバータトランジスタ（6b）の電流駆
動能力はテスト用トランジスタ（13）から電流をグラン
ド線（７）に流さない状態よりも劣るようになる。スト
アノード（4a）および（4b）におのおの“HIGH"レベル
と“LOW"レベルが書き込まれているとき、ストアノード
（4b）の電位はテスト用トランジスタ（13）が非導通の
ときよりも上昇しやすく、このためインバータトランジ
スタ（6a）は導通しやすくなりストアノード（4a）の電
位は下降しやすくなる。よってメモリセル（12）のデー
タの破壊がグランド線（７）に電流を流さないときより
発生しやすく、少ないテスト回数で不良を発生させるこ
とができる。
る。テスト時にテスト時信号発生回路部（14）は“LOW"
レベルの信号を発生し、テスト信号線（15）はこの信号
をテスト用トランジスタ（13）のゲートに伝達するので
テスト用トランジスタ（13）は導通して電流をグランド
線（７）に流す。このとき、グランド線（７）の電位
は、グランド線（７）の抵抗成分により、第２図に示す
ように通常の電位より上昇する。このため、インバータ
トランジスタ（6a）および（6b）のおのおののグランド
接点（11a）および（11b）の電位差が増大し、グランド
接点（11a）の電位よりグランド接点（11b）の電位がよ
り高くなるためインバータトランジスタ（6b）の電流駆
動能力はテスト用トランジスタ（13）から電流をグラン
ド線（７）に流さない状態よりも劣るようになる。スト
アノード（4a）および（4b）におのおの“HIGH"レベル
と“LOW"レベルが書き込まれているとき、ストアノード
（4b）の電位はテスト用トランジスタ（13）が非導通の
ときよりも上昇しやすく、このためインバータトランジ
スタ（6a）は導通しやすくなりストアノード（4a）の電
位は下降しやすくなる。よってメモリセル（12）のデー
タの破壊がグランド線（７）に電流を流さないときより
発生しやすく、少ないテスト回数で不良を発生させるこ
とができる。
以上のように、この発明によればトランジスタをメモ
リセルのグランドに接続させ、テスト時にこのトランジ
スタを導通させて、グランドに電流を流してグランドの
電位を上昇させるような構成にしたので、メモリセルの
データ破壊が発生しやすくなり、短いテスト時間で不良
を発生させることができる。
リセルのグランドに接続させ、テスト時にこのトランジ
スタを導通させて、グランドに電流を流してグランドの
電位を上昇させるような構成にしたので、メモリセルの
データ破壊が発生しやすくなり、短いテスト時間で不良
を発生させることができる。
第１図はこの発明の一実施例をによる半導体メモリ装置
の回路図、第２図はこの発明の一実施例によるときのグ
ランド線の電位のグラフ、第３図は従来の半導体メモリ
装置の回路図、第４図は従来の発明のときのグランド線
の電位を示すグラフである。 図において、（１）は電源端子、（2a）および（2b）は
負荷素子、（3a）および（3b）はビット線、（4a）およ
び（4b）はストアノード、（5a）および（5b）はアクセ
ストランジスタ、（6a）および（6b）はインバータトラ
ンジスタ、（７）はグランド線、（8a）および（8b）は
ビット線方向グランド線、（９）はワード線、（10a）
および（10b）はビット線負荷、（11a）および（11b）
はグランド接点、（12）はメモリセル、（13）はテスト
用トランジスタ、（14）はテスト時信号発生回路部、
（15）はテスト信号線、Ｖはグランド線の電位、ｅはグ
ランド線（７）とビット線（8a）の交点、ｆはグランド
線（７）とビット線（8b）の交点、ｇはグランド線電位
カーブ、ｈはテスト時グランド線電位カーブ、ｘはグラ
ンド線（７）とビット線（8a）の交点を原点としたとき
のグラント線（７）上の位置である。 なお、各図中、同一符号は同一、又は相当部分を示す。
の回路図、第２図はこの発明の一実施例によるときのグ
ランド線の電位のグラフ、第３図は従来の半導体メモリ
装置の回路図、第４図は従来の発明のときのグランド線
の電位を示すグラフである。 図において、（１）は電源端子、（2a）および（2b）は
負荷素子、（3a）および（3b）はビット線、（4a）およ
び（4b）はストアノード、（5a）および（5b）はアクセ
ストランジスタ、（6a）および（6b）はインバータトラ
ンジスタ、（７）はグランド線、（8a）および（8b）は
ビット線方向グランド線、（９）はワード線、（10a）
および（10b）はビット線負荷、（11a）および（11b）
はグランド接点、（12）はメモリセル、（13）はテスト
用トランジスタ、（14）はテスト時信号発生回路部、
（15）はテスト信号線、Ｖはグランド線の電位、ｅはグ
ランド線（７）とビット線（8a）の交点、ｆはグランド
線（７）とビット線（8b）の交点、ｇはグランド線電位
カーブ、ｈはテスト時グランド線電位カーブ、ｘはグラ
ンド線（７）とビット線（8a）の交点を原点としたとき
のグラント線（７）上の位置である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】テスト時に信号を発生するテスト時信号発
生回路部と、このテスト時信号発生回路部からの信号を
伝達するテスト信号線と、このテスト信号線を伝わる信
号により導通、非導通が決定されるテスト用トランジス
タを有し、テスト時に前記テスト用トランジスタが導通
してメモリセルのグランドに電流を流すことにより、メ
モリセルのグランド線の電位を少なくとも0V以上に上昇
させることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032811A JP2874935B2 (ja) | 1990-02-13 | 1990-02-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032811A JP2874935B2 (ja) | 1990-02-13 | 1990-02-13 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237689A JPH03237689A (ja) | 1991-10-23 |
| JP2874935B2 true JP2874935B2 (ja) | 1999-03-24 |
Family
ID=12369220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032811A Expired - Fee Related JP2874935B2 (ja) | 1990-02-13 | 1990-02-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874935B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8325511B2 (en) * | 2010-04-21 | 2012-12-04 | Texas Instruments Incorporated | Retain-till-accessed power saving mode in high-performance static memories |
-
1990
- 1990-02-13 JP JP2032811A patent/JP2874935B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03237689A (ja) | 1991-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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