JPH0961497A - 半導体装置およびその試験方法 - Google Patents

半導体装置およびその試験方法

Info

Publication number
JPH0961497A
JPH0961497A JP7220442A JP22044295A JPH0961497A JP H0961497 A JPH0961497 A JP H0961497A JP 7220442 A JP7220442 A JP 7220442A JP 22044295 A JP22044295 A JP 22044295A JP H0961497 A JPH0961497 A JP H0961497A
Authority
JP
Japan
Prior art keywords
voltage
node
internal
level
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7220442A
Other languages
English (en)
Other versions
JP3629308B2 (ja
Inventor
Katsuhiro Suma
克博 須磨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP22044295A priority Critical patent/JP3629308B2/ja
Priority to TW084111173A priority patent/TW399277B/zh
Priority to US08/675,759 priority patent/US5770964A/en
Priority to KR1019960036386A priority patent/KR100224957B1/ko
Publication of JPH0961497A publication Critical patent/JPH0961497A/ja
Application granted granted Critical
Publication of JP3629308B2 publication Critical patent/JP3629308B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Abstract

(57)【要約】 【課題】 サージ電圧吸収のためのクランプ回路を備え
る半導体装置において、ピンコンタクト試験および内部
電位の外部モニタおよび内部電位の外部印加を実現す
る。 【解決手段】 外部端子（７）に電気的に接続される内
部ノード（ＮＡ）の電位をクランプするクランプ回路
（１０）は、モニタフォースモード活性化信号（ＴＥＳ
Ｔ１）に応答して制御回路（３０）から発生される制御
信号ＩＦＧ１に従って選択的にそのクランプ機能が活性
／非活性状態とされる。所定の内部電圧を発生する基板
電位発生回路（１５）の出力部はこのモニタフォースモ
ード活性化信号に応答して第２の制御回路（４０）から
発生される制御信号に応答して選択的に内部ノード（Ｎ
Ａ）に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、外部端子に接続する内部ノードの電位をクラ
ンプする保護回路を有する半導体装置およびその試験方
法に関する。より特定的には、内部ノードの電位を正確
に所定の電圧レベルに設定するための構成および方法に
関する。
【０００２】
【従来の技術】現在、パーソナルコンピュータおよびワ
ークステーションを含むさまざまな電気製品にマイクロ
コンピュータ、メモリ装置およびゲートアレイなどの種
々の半導体装置が搭載されている。これらの半導体装置
の多くは高集積化および低消費電力化に適したＭＯＳト
ランジスタ（絶縁ゲート型電界効果トランジスタ）によ
り構成される。ＭＯＳトランジスタを構成要素とするメ
モリに、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）がある。このＤＲＡＭは、近年大容量化が進
み、パーソナルコンピュータおよびワークステーション
のメインメモリとして使用されている。パーソナルコン
ピュータおよびワークステーションの高性能化および低
価格化に伴って、ＤＲＡＭに対しても、さらに低コスト
化および高性能化が要求されている。しかしながら、高
性能かつ高信頼性のＤＲＡＭ製品を提供するために必要
とされる各種の特性試験が複雑化し、それに伴いテスト
時間が長くなり、製品コストを高くするという問題点が
生じてきた。
【０００３】この問題点を解決するために、マイクロコ
ンピュータおよびゲートアレイなどのロジックデバイス
においては早くからテストを容易に行なうことができる
ように、設計段階でテスト容易化機能が装置内に組込ま
れてきているが、半導体メモリにおいても、この問題点
を解決するためにテスト容易化設計が必要とされてきて
いる。このようなテスト容易化設計の１つとしてＤＲＡ
Ｍのテスト時間短縮に関してＪＥＤＥＣ（ジョイント・
エレクトロン・デバイス・エンジニアリング・カウンシ
ル）は、マルチビットテストを標準化している。このマ
ルチビットテストにおいては、データを縮退することに
より、アクセス回数を少なくしてテスト時間を短縮して
いる。すなわち、通常モードにおいては複数回のアクセ
スが必要な複数個のメモリセルに対し、テストモード時
においては、１回のアクセスで同じデータを書込む。チ
ップ内部でこれらの複数のメモリセルに書込まれたデー
タを読出して、読出されたデータの論理が一致している
か否かを示す信号を１回のアクセスサイクルで出力す
る。複数個のメモリセルが同時にテストされるため、個
々のメモリセルをテストする場合に比べて大幅にテスト
時間を短縮することができる。
【０００４】また、ＪＥＤＥＣでは標準されていないさ
まざまなテストモードもＤＲＡＭに対し提案されてい
る。たとえば、特開平５−２４２６９８号公報に示され
ているように、常温で高温動作状況を実現する方法があ
る。この方法においては、複数のカスケード接続された
インバータからなる特定の制御信号を遅延するためのデ
ィレーチェーンのインバータの段数をテストモード時に
低減し、かつこのディレーチェーンに関連する特定のア
クセスパス（データ入出力経路）を短絡する。ディレー
チェーンのインバータ段数を少なくすることにより、遅
延時間を小さくし、また特定のアクセスパスを短絡する
ことによりデータ転送時間を短縮し、これにより等価的
に常温動作状況で高温時の動作状況を実現する。
【０００５】また、半導体基板領域へ印加される基板バ
イアス電圧レベルを変化させてこの基板バイアス電圧に
関連する半導体装置の不良を加速することにより、半導
体装置の信頼性をテストする方法がある。
【０００６】さらに、特開平６−１９４４２４号公報に
記載されているような、装置内部で発生される内部電圧
を特定のパッドへテストモード時に伝達することによ
り、内部電圧が所定の電圧レベルにあるか否かを外部で
容易にモニタする方法も提案されている。
【０００７】また、半導体装置においても、通常動作時
にその信頼性を保証するために、さまざまな保護回路が
設けられている。
【０００８】図３４は、たとえば特開昭６１−２３２６
５８号公報に記載された、入力保護回路の構成を示す図
である。図３３において、入力保護回路は、外部ピン端
子７と内部回路１１の間に接続される。この入力保護回
路は、内部回路１１の入力ノードＮＡと外部端子７の間
に接続される電流制限用の抵抗体８と、内部ノードＮＡ
と電源ノードＶＣＣの間に順方向に接続されるＰ＋／Ｎ
−接合ダイオード９ａと、内部ノードＮＡと接地ノード
ＶＳＳの間に逆方向に接続されるＰ−／Ｎ＋接合ダイオ
ード９ｂを含む。
【０００９】内部回路１１は、ＰチャネルＭＯＳトラン
ジスタ１１ａとｎチャネルＭＯＳトランジスタ１１ｂで
構成されるＣＭＯＳインバータの構成を備え、内部ノー
ドＮＡに与えられた信号の論理を反転して別の内部回路
へ伝達する。この内部回路１１は、単に入力バッファと
しての機能を備える。
【００１０】Ｐ＋／Ｎ−接合ダイオード９ａおよびＰ−
／Ｎ＋接合ダイオード９ｂは、それぞれ内部ノードＮＡ
に接続される部分の不純物濃度を高くすることにより、
接合耐圧を高くする。次に動作について簡単に説明す
る。
【００１１】今、接合ダイオード９ａの順方向降下電圧
をＶ９ａとし、接合ダイオード９ｂの順方向降下電圧を
Ｖ９ｂとする。内部ノードＮＡの電圧ＶＡが、ＶＣＣ＋
Ｖ９ａ以上となると、接合ダイオード９ａが導通し、ノ
ードＮＡ上の電圧ＶＡが電圧ＶＣＣ＋Ｖ９ａ以上の電圧
レベルになるのを防止する。ここで、ＶＣＣは電源ノー
ドＶＣＣ上の電圧をも併せて示す。逆に、ノードＮＡ上
の電圧ＶＡがＶＳＳ−Ｖ９ｂ以下となると、この接合ダ
イオード９ｂが導通し、接地ノードＶＳＳから内部ノー
ドＮＡへ電流を供給し、内部ノードＮＡ上の電圧を上昇
させ、この内部ノードＮＡ上の電圧ＶＡがＶＳＳ−Ｖ９
ｂ以下になるのを防止する。接合ダイオード９ａおよび
９ｂを用いることにより、サージなどのノイズが外部端
子７に与えられたときに、内部ノードＮＡの電圧レベル
が異常に高電圧または低電圧となるのを防止し、これに
より内部回路１１に過電圧が印加され、ＭＯＳトランジ
スタ１１ａおよび１１ｂに絶縁破壊を生じるのを防止す
る。抵抗体８は、過電圧が外部端子７に印加されたとき
に、接合ダイオード９ａおよび／または９ｂに大きな電
流が流れＰＮ接合が破壊されるのを防止する機能を備え
る。抵抗体８は、また外部端子７に過電流が生じたとき
に、この過電流を抑制する機能を備える。
【００１２】上述のような入力保護回路を用いることに
より、内部ノードＮＡの電圧ＶＡは、ＶＣＣ＋Ｖ９ａと
ＶＳＳ−Ｖ９ｂの間の電圧レベルに保持され、内部回路
１１に異常電圧が印加されるのを防止することができ、
応じて、この内部回路１１の異常電圧による誤動作また
は破壊を防止することにより、半導体装置の信頼性を保
証する。
【００１３】
【発明が解決しようとする課題】半導体装置は、樹脂封
止などにより、パッケージに収納されて出荷される。半
導体装置は、ウエハレベルのテストに加えて、製品出荷
前の最終テストを受ける。この最終テストにおいては、
信号の入出力はすべて外部ピン端子（リード端子）を介
して行なわれる（半導体装置はパッケージに収納されて
いるため）。このような場合、図３４に示すような入力
保護回路が設けられている場合に外部端子７を介して信
号の入出力を行なった場合、正確に所望のテストを行な
えない場合が生じる。
【００１４】図３５は、内部電圧検出テストの配置の一
例を示す図である。図３５においては、基板電位発生回
路１５が発生する基板電位ＶＢＢの電圧レベルを外部で
モニタする配置が示される。この基板電位発生回路１５
は、半導体記憶装置などにおいて、Ｐ型半導体基板領域
（ウェル領域または半導体層）に対し負電位のバイアス
電圧を印加し、これによりｎチャネルＭＯＳトランジス
タのしきい値電圧の安定化、寄生ＭＯＳトランジスタの
発生の防止、半導体記憶装置におけるソフトエラーの防
止などを図る。この基板電位発生回路１５の出力部に、
テストモード指示信号φｃに応答して導通し、この基板
電位発生回路１５の出力部を内部ノードＮＡへ電気的に
接続する接続用のｎチャネルＭＯＳトランジスタＱ１が
設けられる。
【００１５】通常動作モード時においては、テストモー
ド指示信号φｃは、負電位ＶＢＢレベルのローレベルに
あり、トランジスタＱ１はオフ状態にあり、基板電位発
生回路１５の出力部は内部ノードＮＡと分離される。
【００１６】基板電位ＶＢＢをモニタする場合、テスト
モード指示信号φｃがハイレベルとなり、トランジスタ
Ｑ１がオン状態となる。基板電位発生回路１５の出力部
が内部ノードＮＡに電気的に接続され、内部ノードＮＡ
へは、基板電位発生回路１５からの負電圧ＶＢＢが伝達
される。内部ノードＮＡは、抵抗体８を介して外部端子
７に接続されている。したがって、この外部端子７の電
圧レベルを外部でモニタすることにより、基板電位発生
回路１５が発生する基板電位ＶＢＢの電圧レベルを検出
することができる。これにより、基板電位発生回路１５
が正確に動作しているか否かを識別することができる。
【００１７】しかしながら、内部ノードＮＡと接地ノー
ドＶＳＳの間には、接合ダイオード９ｂが接続されてい
る。したがって、内部ノードＮＡに伝達される基板電圧
ＶＢＢの電圧レベルの絶対値が接合ダイオード９ｂの順
方向降下電圧Ｖ９ｂよりも大きくなると、この接合ダイ
オード９ｂが導通し、内部ノードＮＡの電圧レベルを−
Ｖ９ｂの電圧レベルにクランプする。したがって、この
基板電位発生回路１５が発生する負電圧ＶＢＢの絶対値
が、この接合ダイオード９ｂの順方向降下電圧Ｖ９ｂよ
りも大きくなると、正確にこの基板電位発生回路１５が
発生する基板電圧ＶＢＢの電圧レベルを測定することが
できなくなるという問題が生じる。
【００１８】すなわち、図３６に示すように、負電圧Ｖ
ＢＢの絶対値が、接合ダイオード９ｂの順方向降下電圧
Ｖ９ｂ（＝Ｖｃｌｕｍｐ）よりも大きい場合、内部ノー
ドＮＡに伝達された負電圧ＶＢＢの電圧レベルは、この
接合ダイオード９ｂによりクランプされ、外部端子７に
おいてモニタされる電圧ＶＭＯＮは、実際の負電圧ＶＢ
Ｂの電圧レベルではなく、それよりも、電位ΔＶ高いク
ランプレベルＶｃｌｕｍｐ（＝Ｖ９ｂ）の電圧レベルと
なり、したがって、外部端子７を介して外部でモニタす
る電圧ＶＭＯＮと基板電位発生回路１５が実際に発生す
る負電圧ＶＢＢの電圧レベルが異なり、正確な電位レベ
ルを検出することができなくなるという問題が生じる。
【００１９】この図３４および図３５に示す接合ダイオ
ード９ｂは、以下に説明するＩＦリークテストにおいて
利用されており、この接合ダイオード９ｂを削除するこ
とはできない。
【００２０】図３７（Ａ）は、ＩＦリークテスト（ピン
コンタクト試験）の配置を示す図である。図３３（Ａ）
に示すように、抵抗体８はこの半導体装置チップ周辺に
設けられたパッド７０ａに接続される。このパッド７０
ａは、外部端子７とボンディングワイヤ７０ｂを介して
電気的に接続される。ＩＦリークテスト（ピンコンタク
ト試験）においては、この外部端子７とパッド７０ａが
確実に電気的に接続されているか否かをテストする。す
なわち、このテスト時においては、外部端子７へ、電流
計７０ｃを介して負電圧ＶＥＮが印加される。この外部
端子７へ印加される負電圧ＶＥＮの絶対値が接合ダイオ
ード９ｂの順方向降下電圧Ｖ９ｂよりも大きくなると、
接地ノードＶＳＳから抵抗体８、パッド７０ａ、ボンデ
ィングワイヤ７０ｂを介して外部端子７へ電流ＩＡが流
れる。
【００２１】図３７（Ｂ）にこのＩＦリークテスト（ピ
ンコンタクト試験）の場合の電圧−電流特性を示すが、
外部端子７に、所定の電圧レベルの負電圧ＶＦを印加し
たとき、この電流計７０ｃにより検出される電流値ＩＭ
が所定の値以上あるか否かを識別することにより、外部
端子７とパッド７０ａが正常に電気的に接続されている
か否かを検査することができる。
【００２２】上述のようなＩＦリークテスト（ピンコン
タクト試験）を行なうために、この接合ダイオード９ｂ
をなくすことはできない。したがって、このような入力
保護回路における接合ダイオード９ｂが設けられている
限り、図３５に示すような、基板電位発生回路１５が発
生する基板電位ＶＢＢの電圧レベルを正確に外部でモニ
タすることができなくなるという問題が生じる（半導体
装置のパッケージ収納後において）。
【００２３】さらに、半導体装置の最終テストにおいて
は、動作マージン、不良の加速などを行なうために、外
部端子７から所望の電圧レベルの試験電圧を印加して、
この内部ノードＮＡと異なる別の内部ノードへ印加する
場合（たとえば図３５の基板電位発生回路１５の出力
部）、負電圧の印加の場合、図３４または図３５に示す
接合ダイオード９ｂのクランプ機能により、この接合ダ
イオード９ｂの順方向降下電圧よりも絶対値の大きな負
電圧を所望の内部ノードへ印加することができず、半導
体装置の内部状態を、外部から設定することができず、
所望の特性試験を行なうことができなくなるという問題
が生じる。この特性試験には、後に詳細に説明するが、
半導体記憶装置において基板バイアスを深くして、ポー
ズリフレッシュ不良を加速する試験などがある。
【００２４】上述のような、入力保護回路におけるクラ
ンプダイオードによる問題は、負電圧のみならず、高電
圧を印加する場合にも生じる。
【００２５】それゆえ、この発明の目的は、パッケージ
収納後においても正確に所望の試験を実施することので
きる、内部回路保護機能を備える半導体装置を提供する
ことである。
【００２６】この発明の他の目的は、テスト時において
は、外部と内部ノードとの間で所望のレベルの電圧を授
受することができ、かつ通常動作モード時には外部サー
ジなどの異常電圧／電流から内部回路を保護することの
できる半導体装置を提供することである。
【００２７】この発明のさらに他の目的は、パッケージ
収納後の内部電位の外部モニタ、外部電位の内部ノード
への印加およびピンコンタクト試験の実施が可能であ
る、内部回路保護機能付き半導体装置を提供することで
ある。
【００２８】
【課題を解決するための手段】請求項１に係る半導体装
置は、外部ピン端子に結合される内部ノードと第１の基
準電圧源との間に結合され、この内部ノードの電位を第
１の所定電位レベルにクランプするための第１のクラン
プ手段と、テストモード指示信号に応答してこの第１の
クランプ手段のクランプ動作を禁止するための制御信号
を発生して第１のクランプ手段へ与える制御手段とを備
える。
【００２９】請求項２に係る半導体装置は、請求項１の
半導体装置において、第１のクランプ手段が、内部ノー
ドと第１の基準電圧源との間に互いに直列に接続される
少なくとも１つの第１の絶縁ゲート型電界効果トランジ
スタおよび少なくとも１つの第２の絶縁ゲート型電界効
果トランジスタを含む。第１の絶縁ゲート型電界効果ト
ランジスタは第１の基準電圧源の電圧をゲートに受け、
第２の絶縁ゲート型電界効果トランジスタは、制御手段
からの制御信号をそのゲートに受ける。
【００３０】請求項３に係る半導体装置は、請求項２の
半導体装置において、第１の絶縁ゲート型電界効果トラ
ンジスタが内部ノードに接続され、第２の絶縁ゲート型
電界効果トランジスタが第１の絶縁ゲート型電界効果ト
ランジスタと第１の基準電圧源との間に接続される。
【００３１】請求項４に係る半導体装置は、請求項２の
半導体装置において、第２の絶縁ゲート型電界効果トラ
ンジスタが内部ノードに接続され、第１の絶縁ゲート型
電界効果トランジスタは内部ノードと第２の絶縁ゲート
型電界効果トランジスタとの間に接続される。
【００３２】請求項５に係る半導体装置は、請求項２な
いし４のいずれかの装置において、第１の絶縁ゲート型
電界効果トランジスタが第１導電型を有し、第２の絶縁
ゲート型電界効果トランジスタが第２導電型を有する。
【００３３】請求項６に係る半導体装置は、請求項２な
いし４のいずれかの装置において、第１および第２の絶
縁ゲート型電界効果トランジスタがともに第１の導電型
を有する。
【００３４】請求項７に係る半導体装置は、請求項１の
装置において、クランプ手段が、内部ノードと第１の基
準電圧源との間に接続され、そのゲートに制御手段から
の制御信号を受ける１つの絶縁ゲート型電界効果トラン
ジスタを備える。
【００３５】請求項８に係る半導体装置は、請求項２ま
たは７の装置において、さらに第１の基準電圧源の電圧
よりも絶対値の大きな内部電圧を発生する内部電圧発生
手段と、テストモード指示信号に応答してこの内部電圧
発生手段の出力部を内部ノードへ結合する内部電位接続
手段をさらに備え、制御手段が、テストモード指示信号
の活性化時この内部電圧発生手段の出力部の電圧レベル
の制御信号を発生する手段を含む。
【００３６】請求項９に係る半導体装置は、請求項１の
装置において、クランプ手段が、内部ノードと基準電圧
源との間に直列に接続される第１および第２の絶縁ゲー
ト型電界効果トランジスタを備え、制御手段は、テスト
モード指示信号の活性化時第１の絶縁ゲート型電界効果
トランジスタを導通状態とする電圧を制御信号として発
生しかつテストモード指示信号の非活性化時には第１の
基準電圧源の電圧レベルの電圧を制御信号として発生し
て第１の絶縁ゲート型電界効果トランジスタのゲート電
極ノードへ印加する第１の制御信号発生手段と、テスト
モード指示信号の活性化時内部ノード上の電圧レベルの
電圧を発生しかつテストモード指示信号の非活性化時第
１の基準電圧源の電圧レベルの電圧を発生して第２の絶
縁ゲート型電界効果トランジスタのゲート電極ノードへ
印加する第２の制御信号発生手段とを含む。
【００３７】請求項１０に係る半導体装置は、請求項９
の半導体装置において、第１の絶縁ゲート型電界効果ト
ランジスタが内部ノードに接続され、第２の絶縁ゲート
型電界効果トランジスタが第１の絶縁ゲート型電界効果
トランジスタと第１の基準電圧源との間に結合される。
【００３８】請求項１１の半導体装置は、請求項９の装
置において、第２の絶縁ゲート型電界効果トランジスタ
が内部ノードに接続され、第１の絶縁ゲート型電界効果
トランジスタが第２の絶縁ゲート型電界効果トランジス
タと第１の基準電圧源との間に結合される。
【００３９】請求項１２に係る半導体装置は、請求項７
の装置において、制御手段が、テストモード指示信号の
非活性化時第１の基準電圧源の電圧レベルの電圧を発生
しかつテストモード指示信号の活性化時内部ノードにテ
ストモード時に伝達される電圧レベルの電圧を発生して
それぞれ制御信号として出力する手段を含む。
【００４０】請求項１３に係る半導体装置は、請求項７
または１２の装置において、制御手段がテストモード指
示信号を受け、第２の基準電圧源の電圧レベルとテスト
動作モード時に内部ノードに伝達される電圧レベルとの
相補信号を発生する第１の制御信号発生手段と、この相
補信号を受け、テストモード指示信号の非活性化時第１
の基準電圧源の電圧レベルの信号を出力し、テストモー
ド指示信号の活性化時に、テストモード動作時に内部ノ
ードに伝達される電圧レベルの信号を発生してＭＯＳト
ランジスタのゲートへ印加する第２の制御信号発生手段
とを備える。
【００４１】請求項１４に係る半導体装置は、請求項
１、２または７の装置において、第１の基準電圧源の電
圧よりも絶対値の大きな内部電圧を発生する内部電圧発
生手段と、制御手段からの制御信号に応答してこの内部
電圧発生手段の出力を内部ノードに結合する接続手段と
をさらに備える。
【００４２】請求項１５に係る半導体装置は、請求項１
４の装置において、接続手段が、第１導電型の絶縁ゲー
ト型電界効果トランジスタを備え、第２の絶縁ゲート型
電界効果トランジスタが第２導電型を有し、制御手段
が、テストモード指示信号の活性化時第１の基準電圧源
の電圧と論理の異なる第２の基準電圧源の電圧を出力
し、テストモード指示信号の非活性化時内部電圧発生手
段の出力部の電圧レベルの電圧を出力して接続手段の絶
縁ゲート型電界効果トランジスタおよび第２の絶縁ゲー
ト型電界効果トランジスタのゲートへ与える手段を含
む。
【００４３】請求項１６に係る半導体装置は、請求項２
の装置において、第１の基準電圧源の電圧よりも絶対値
の大きな内部電圧を発生する内部電圧発生手段と、この
テストモード指示信号に応答して内部電圧発生手段の出
力部を内部ノードへ接続する接続手段とをさらに備え
る。接続手段は、第１導電型の絶縁ゲート型電界効果ト
ランジスタで構成され、第２の絶縁ゲート型電界効果ト
ランジスタは第１の導電型を有する。制御手段は、テス
トモード指示信号に応答して互いに相補な論理レベルの
信号を生成して接続手段の絶縁ゲート型電界効果トラン
ジスタおよび第２の絶縁ゲート型電界効果トランジスタ
のそれぞれのゲート電極ノードへ印加する手段を含む。
第２の絶縁ゲート型電界効果トランジスタは、テストモ
ード指示信号の非活性化時には、導通状態となる第２の
基準電圧を受け、テストモード指示信号の活性化時には
内部電圧発生手段の出力部の電圧を受けるように、制御
手段が相補な信号を出力する。
【００４４】請求項１７に係る半導体装置は、請求項７
の装置において、第１の基準電圧源が接地電圧を供給
し、内部電圧発生手段はこの接地電圧よりも低い負電圧
を発生する。
【００４５】請求項１８に係る半導体装置は、請求項７
の装置において、第１の基準電圧源が電源電圧を供給
し、内部電圧発生手段が、この電源電圧よりも高い高電
圧を発生する。
【００４６】請求項１９に係る半導体装置は、請求項２
の装置において、第１および第２の絶縁ゲート型電界効
果トランジスタが、ともにＰチャネルＭＯＳトランジス
タで構成され、第１の基準電圧源は電源電圧を供給す
る。
【００４７】請求項２０に係る半導体装置は、請求項１
の装置において、クランプ手段が、内部ノードと第１の
基準電圧源との間に直列に接続される少なくとも１つの
第１の絶縁ゲート型電界効果トランジスタと、少なくと
も２つの第２の絶縁ゲート型電界効果トランジスタとを
含む。この第１の絶縁ゲート型電界効果トランジスタの
ゲート電極ノードは第１の基準電圧源の電圧を受ける。
制御手段は、第１のテストモード指定信号の活性化時こ
の第２の絶縁ゲート型電界効果トランジスタの一方のゲ
ート電極ノードへ第１の内部電圧を印加し、この第１の
テストモード指示信号の非活性化時この一方の絶縁ゲー
ト型電界効果トランジスタにチャネルが形成される電圧
をゲート電極ノードへ印加する第１の制御信号発生手段
と、第２のテストモード指定信号の活性化時第２の内部
電圧を発生して第２の絶縁ゲート型電界効果トランジス
タの他方のゲート電極ノードへ印加し、かつ第２のテス
トモード指定信号の非活性化時、この他方の絶縁ゲート
型電界効果トランジスタにチャネルが形成される電圧を
そのゲート電極ノードへ印加する第２の制御信号発生手
段とを備える。テストモード指示信号の活性化時には、
第１および第２のテストモード指定信号の一方が活性状
態とされ、他方は非活性状態に維持される。
【００４８】請求項２１に係る半導体装置は、請求項２
０の装置において、第１のテストモード指定信号の活性
化には、内部ノードと第１の内部電圧発生手段とを接続
する第１の接続手段と、第２のテストモード指定信号の
活性化に応答して、第２の内部電圧発生手段の出力を内
部ノードに結合する第２の接続手段を含む。
【００４９】請求項２２に係る半導体装置は、請求項１
の装置において、内部ノードと第１の基準電圧源とは異
なる第２の基準電圧源との間に結合され、内部ノードの
電圧を第２のクランプレベルにクランプするための第２
のクランプ手段と、第２のテストモード指示信号の活性
化に応答して第２のクランプ手段のクランプ機能を非活
性化するための第２の制御手段をさらに備える。
【００５０】請求項２３に係る半導体装置は、請求項２
２の装置において、第２のクランプ手段が、第２の基準
電圧源の電圧をゲートに受ける少なくとも１つの第１の
絶縁ゲート型電界効果トランジスタと、制御信号に応答
して、選択的にチャネルが形成される少なくとも１つの
第２の絶縁ゲート型電界効果トランジスタとを含み、こ
れら第１および第２の絶縁ゲート型電界効果トランジス
タは第２の基準電圧源と内部ノードとの間に直列に接続
される。
【００５１】請求項２４に係る半導体装置は、請求項２
２の装置において、第２のクランプ手段が、第２の基準
電圧源と内部ノードとの間に接続され、第２の制御手段
の出力信号をゲート電極ノードに受ける絶縁ゲート型電
界効果トランジスタを備える。
【００５２】請求項２５の半導体装置は、請求項１の装
置において、第１のクランプ手段と並列に設けられて第
１のクランプ手段のクランプレベルよりも絶対値の大き
な電圧レベルに内部ノードをクランプするための保護手
段をさらに備える。
【００５３】請求項２６に係る半導体装置は、請求項１
の装置がさらに、第１の基準電圧源の供給する電圧より
も絶対値の大きな内部電圧を発生する内部電圧発生手段
と、テストモード指示信号の活性化に応答して内部電圧
発生手段の出力部を内部ノードに結合する接続制御手段
と、テストモード指示信号の活性化に応答して、内部電
圧発生手段を非活性状態として内部電圧発生動作を停止
させる停止手段とをさらに備える。
【００５４】請求項２７に係る半導体装置の試験方法
は、テストモード指示信号を印加して内部電圧発生回路
の動作を停止させるステップと、この内部電圧発生回路
の出力部へ外部からの電圧を供給するステップとを備え
る。
【００５５】請求項２８に係る半導体装置の試験方法
は、請求項２７の方法において、外部からの電圧は、内
部電圧発生回路が通常動作モード時に発生する電圧レベ
ルよりも絶対値の小さな電圧レベルを有する。
【００５６】請求項２９に係る方法は、請求項２７の方
法において、テストモード指示信号に応答して内部電圧
発生回路の出力部を外部端子に結合するステップを含
む。内部ノードを所定電位にクランプするクランプ手段
は、テストモード動作時に非活性状態とすることによ
り、このクランプ手段のクランプレベルの影響を受ける
ことなく内部ノードへ外部から所望のレベルの電圧を正
確に印加することができ、また逆に内部ノードの電圧を
外部端子を介して外部でモニタすることができる。
【００５７】また、テストモード指示信号を非活性状態
とすれば、クランプ手段が動作し、内部ノードを所定の
電位レベルにクランプするため、ピンコンタクト試験
（ＩＦリークテスト）などのテストを正確に行なうこと
ができる。
【００５８】さらに、テストモード動作時に内部電圧発
生回路の動作を停止させることにより、外部から所望の
電圧レベルにこの内部電圧を正確に設定することがで
き、必要な特性試験を正確に行なうことができる。
【００５９】
【発明の実施の形態】
［実施の形態１］図１は、この発明の第１の実施の形態
である半導体装置の要部の構成を示す図である。図１に
おいて、半導体装置は、内部ノードＮＡの電位を所定電
位にクランプするための第１のクランプ回路１０と、内
部ノードＮＡと外部端子７との間に設けられる第１の保
護回路２０と、テストモード指示信号ＴＥＳＴ１に応答
して、第１のクランプ回路１０のクランプ動作を禁止す
る制御信号ＩＦＧ１を発生して第１のクランプ回路１０
へ与える第１の制御回路３０を含む。
【００６０】内部回路１１は、先の図３４において示し
た内部回路と同様の構成を備え、電源電圧ＶＣＣと接地
電圧ＶＳＳを動作電源電圧として動作し、内部ノードＮ
Ａ上の信号に所定のバッファ処理を施してさらに内部の
回路へ伝達する。
【００６１】第１のクランプ回路１０は、内部ノードＮ
Ａに接続される一方導通電極ノードと、接地電圧ＶＳＳ
を受けるように結合されるゲート電極ノードと、他方導
通ノードとを有するｎチャネルＭＯＳトランジスタＱ３
と、ＭＯＳトランジスタＱ３と接地ノード（基準電圧
源）ＶＳＳとの間に接続され、そのゲートに制御信号Ｉ
ＦＧ１を受けるｎチャネルＭＯＳトランジスタＱ４を含
む。なお、以下の説明において電圧源とそこへ印加され
る電圧とは同じ参照符号で示す。
【００６２】第１の保護回路２０は、外部ピン端子７と
内部ノードＮＡの間に直列に接続される抵抗体Ｒ１およ
びＲ２と、抵抗体Ｒ１およびＲ２の接続ノードと接地ノ
ードＶＳＳの間に接続されるｎチャネルＭＯＳトランジ
スタＱ２を含む。ＭＯＳトランジスタＱ２は、たとえば
ＬＯＣＯＳ（局所シリコン酸化膜）で構成される素子分
離絶縁膜をゲート絶縁膜として有し、大きなしきい値電
圧を有する。このＭＯＳトランジスタＱ２のゲートおよ
び一方導通ノードがともに接地ノードＶＳＳに接続さ
れ、ダイオードと同じ機能を実現する。抵抗体Ｒ１は、
ＭＯＳトランジスタＱ２に大きな電流が流れるのを防止
するための電流制限機能を有し、抵抗体Ｒ２は、第１の
クランプ回路１０のＭＯＳトランジスタＱ３およびＱ４
に大きな電流が流れ、ＰＮ接合が破壊されるなどの不良
が発生するのを防止する。
【００６３】第１の制御回路３０は、テストモード指示
信号ＴＥＳＴ１を反転するインバータＩＶ１と、電源ノ
ードＶＣＣとノードＢの間に接続され、そのゲートにテ
ストモード指示信号ＴＥＳＴ１を受けるｐチャネルＭＯ
ＳトランジスタＱ５と、電源ノードＶＣＣとノードＣの
間に接続され、そのゲートにインバータＩＶ１の出力信
号を受けるｐチャネルＭＯＳトランジスタＱ６と、ノー
ドＢと負電圧印加ノードＶＢＢの間に接続され、そのゲ
ートがノードＣに接続されるＮチャネルＭＯＳトランジ
スタＱ７と、ノードＣと負電圧印加ノードＶＢＢの間に
接続され、そのゲートがノードＢに接続されるｎチャネ
ルＭＯＳトランジスタＱ８を含む。
【００６４】ＭＯＳトランジスタＱ７およびＱ８は、ゲ
ートおよびドレインが交差結合されてフリップフロップ
を構成する。ノードＢから、第１のクランプ回路１０に
含まれるＭＯＳトランジスタＱ４へ与えられる制御信号
ＩＦＧ１が出力される。テストモード指示信号ＴＥＳＴ
１は、接地電圧ＶＳＳと電源電圧ＶＣＣの間で変化す
る。この第１の制御回路３０は、後にその動作を詳細に
説明するように、このテストモード指示信号ＴＥＳＴ１
を反転しかつその出力信号のローレベルを負電圧ＶＢＢ
レベルに変換するレベル変換機能を備える。
【００６５】半導体装置はさらに、基板領域へ所定の負
電位レベルのバイアス電圧ＶＢＢを印加する基板電位発
生回路１５と、テストモード指示信号ＴＥＳＴ１に応答
して第２の制御信号Ｇｃｎｔ１を発生する第２の制御回
路４０と、この第２の制御回路４０からの第２の制御信
号Ｇｃｎｔ１に応答して基板電位発生回路１５の出力部
を内部ノードＮＡへ電気的に接続する第１の内部電位接
続回路６０を含む。この第１の内部電位接続回路６０
は、内部ノードＮＡと基板電位発生回路１５の出力部の
間に接続され、そのゲートに第２の制御信号Ｇｃｎｔ１
を受けるｎチャネルＭＯＳトランジスタＱ１３で構成さ
れる。
【００６６】第２の制御回路４０は、テストモード指示
信号ＴＥＳＴ１を反転するインバータＩＶ２と、電源ノ
ード（第２の基準電圧源）とノードＤの間に接続され、
そのゲートにテストモード指示信号ＴＥＳＴ１を受ける
ｐチャネルＭＯＳトランジスタＱ９と、電源ノードＶＣ
ＣとノードＥの間に接続され、そのゲートにインバータ
ＩＶ２の出力信号を受けるｐチャネルＭＯＳトランジス
タＱ１０と、ノードＤと負電圧印加ノードＶＢＢの間に
接続され、そのゲートがノードＥに接続されるｎチャネ
ルＭＯＳトランジスタＱ１１と、ノードＥと負電圧印加
ノードＶＢＢの間に接続され、そのゲートがノードＤに
接続されるｎチャネルＭＯＳトランジスタＱ１２を含
む。ノードＥから第２の制御信号Ｇｃｎｔ１が出力され
る。制御回路３０および４０の負電圧印加ノードＶＢＢ
は、基板電位発生回路１５の出力部に結合される。次
に、この図１に示す半導体装置の動作を、その動作波形
図である図２を参照して説明する。
【００６７】第１の保護回路２０では、このＭＯＳトラ
ンジスタＱ２が大きなしきい値電圧を有している。この
ＭＯＳトランジスタＱ２のしきい値電圧をＶ２として表
わすと、ＭＯＳトランジスタＱ２は、抵抗体Ｒ１および
Ｒ２の接続部の電位が−Ｖ２以下となったときに導通
し、この抵抗体Ｒ１およびＲ２の接続部へ接地ノードＶ
ＳＳから電流を供給する。ＭＯＳトランジスタＱ２はフ
ィールド絶縁膜をゲート絶縁膜として有しており、した
がって第１のクランプ回路１０に含まれるＭＯＳトラン
ジスタＱ２およびＱ４のしきい値電圧に比べて十分大き
なしきい値電圧を有している。したがって、大きな負の
サージ電圧が外部端子７に印加された場合、この大きな
サージ電圧は、このＭＯＳトランジスタＱ２で吸収し、
不必要に大きな負電圧が第１のクランプ回路１０に印加
されるのを防止し、第１のクランプ回路１０に含まれる
ＭＯＳトランジスタＱ３およびＱ４が破壊されるのを防
止する。
【００６８】内部電位をモニタするモードおよび外部か
ら所定の電圧をある特定の内部ノードに印加するテスト
モードを、ピンコンタクト試験（ＩＦリークテスト）と
区別するために、以下モニタフォースモードと称す。
【００６９】モニタフォースモードが非活性状態の場
合、モニタフォースモード活性化信号ＴＥＳＴ１は、接
地電圧ＶＳＳレベルのローレベルである。第１の制御回
路３０において、インバータＩＶ１の出力信号が電源電
圧ＶＣＣレベルのハイレベルとなり、ＭＯＳトランジス
タＱ５がオン状態、ＭＯＳトランジスタＱ６がオフ状態
とされる。ノードＢが、ＭＯＳトランジスタＱ５により
充電され、ＭＯＳトランジスタＱ８のコンダクタンスが
大きくなり、ノードＣの電位をその負電圧印加ノードＶ
ＢＢの電圧レベルに低下させる。このノードＣの電位低
下に応じてＭＯＳトランジスタＱ７のゲート電位が低下
し、そのコンダクタンスが小さくなる。ノードＢの電位
がさらに上昇して電源電圧ＶＣＣレベルに到達すると、
ＭＯＳトランジスタＱ８がオン状態となり、ノードＣの
電位が負電圧ＶＢＢレベルとなり、ＭＯＳトランジスタ
Ｑ７がオフ状態とされる。したがってこの状態において
は、ノードＢから出力される第１の制御信号ＩＦＧ１
は、電源電圧ＶＣＣレベルのハイレベルとなる。
【００７０】第１のクランプ回路１０においては、ＭＯ
ＳトランジスタＱ４は、電源電圧ＶＣＣレベルの第１の
制御信号ＩＦＧ１を受けており、オン状態とされ、接地
電圧ＶＳＳをＭＯＳトランジスタＱ３の一方導通ノード
へ伝達する。ｎチャネルＭＯＳトランジスタでは電位の
低い導通ノードがソースとなる。この状態においては、
ＭＯＳトランジスタＱ３がダイオードモードで動作し、
ノードＮＡの電位が−Ｖ３以下となると（Ｖ３はＭＯＳ
トランジスタのしきい値電圧かつＶＳＳ＝ＯＶ）、ＭＯ
ＳトランジスタＱ３が導通し、内部ノードＮＡへ接地ノ
ードＶＳＳから電流が流れ、この内部ノードＮＡの電位
が上昇する。したがって、この内部ノードＮＡの最低電
位が−Ｖ３の電位レベルにクランプされる。
【００７１】第２の制御回路４０においては、第１の制
御回路と同様、モニタフォースモード活性化信号ＴＥＳ
Ｔ１が接地電圧ＶＳＳレベルのローレベルであるため、
ノードＤの電位が電源電圧ＶＣＣレベル、ノードＥの電
位が負電圧ＶＢＢレベルである。したがって、第１の内
部電位接続回路６０においては、ＭＯＳトランジスタＱ
１３は、そのゲートに与えられる第２の制御信号Ｇｃｎ
ｔ１の電位レベルとソース（基板電位発生回路１５の出
力部）の電位が同じであり、オフ状態を維持し、内部ノ
ードＮＡと基板電位発生回路１５の出力部とは電気的に
切り離される。
【００７２】したがって、この状態においては、第１の
クランプ回路１０および第１の保護回路２０が、通常の
入力保護回路として動作し、また第１のクランプ回路１
０により、ピンコンタクト試験も可能である。すなわち
外部端子７へ所定の電圧レベルの負電圧ＶＦ（ＶＦ＜−
Ｖ３）を印加してＭＯＳトランジスタＱ３を導通状態と
し、接地ノードＶＳＳから外部端子７へ電流の流れを生
じさせる。これにより外部端子７が、確実に内部のパッ
ド（図１においては示す）と電気的に接続されているか
を試験することができる。したがって、半導体装置のパ
ッケージ収納後の最終テストにおいても、確実にピンコ
ンタクト試験を行なうことができる。
【００７３】外部から印加される電源電圧ＶＣＣが、通
常使用される電圧レベル以下に設定されてピンコンタク
ト試験を行なう場合がある。基板電位発生回路１５が、
この外部電源電圧ＶＣＣを使用して負電圧（バイアス電
圧）ＶＢＢを発生する場合、この負電圧ＶＢＢの絶対値
が小さくなることが考えられる。基板電位発生回路１５
の構成にもよるが（基板電位発生回路の構成については
後に説明する）、キャパシタのチャージポンプ動作を利
用することにより、基板バイアス電位を発生する場合、
この負電圧ＶＢＢの最低到達電位が−２・ＶＣＣを超え
ることはない。電源ノードＶＣＣに印加される電源電圧
ＶＣＣは、単一電源構成の場合、外部電源電圧ＶＣＣレ
ベル、内部降圧回路を利用して、外部電源電圧を降圧し
て内部電源電圧を発生する場合、内部電源電圧の電圧レ
ベルである。
【００７４】この場合、電源電圧ＶＣＣと負電圧ＶＢＢ
の差が小さくなりＭＯＳトランジスタのゲート−ソース
間電圧が十分な大きさとならず、第１の制御回路３０に
おいて、ＭＯＳトランジスタＱ５およびＱ８が完全にオ
ン状態とならず、またＭＯＳトランジスタＱ６およびＱ
７が完全にオフ状態とならず、ノードＢからの第１の制
御信号ＩＦＧ１が電源電圧ＶＣＣと負電圧ＶＢＢの間の
電圧レベルに維持されることが考えられる。この場合に
おいて、外部端子７へ負電圧ＶＢＢよりも十分に低い
（より負の）負電圧を印加することにより、ＭＯＳトラ
ンジスタＱ３およびＱ４をともに導通状態とすることが
できる。内部ノードＮＡの電圧レベルが負電位レベルの
場合、ＭＯＳトランジスタＱ３およびＱ４のソースは、
それぞれ内部ノードに近いノードである。したがって、
内部ノードＮＡの電位により、ＭＯＳトランジスタＱ３
がオン状態となり、かつＭＯＳトランジスタＱ４のソー
ス電位が、この第１の制御信号ＩＦＧ１の電位レベルよ
りもさらにＭＯＳトランジスタＱ４のしきい値電圧Ｖ４
以上低い電位レベルにあれば、ＭＯＳトランジスタＱ４
がオン状態とされる。したがって、第１の制御信号ＩＦ
Ｇ１が、負電圧ＶＢＢよりも高いため、この外部端子７
へ、負電圧ＶＢＢよりより負の負電圧を印加することに
よりＭＯＳトランジスタＱ３およびＱ４をオン状態とし
て、ピンコンタクト試験を行なうことができる。
【００７５】なお、第１の制御信号ＩＦＧ１のハイレベ
ルは、ＭＯＳトランジスタＱ４がオン状態を維持する電
圧レベルであればよく、しきい値電圧Ｖｔｈ（＝Ｖ４）
以上の電圧が印加されればＭＯＳトランジスタＱ４はオ
ン状態となるため（接地電圧ＶＳＳは０Ｖとしてい
る）、同様の効果を得ることができ、したがってこの第
１の制御信号ＩＦＧ１のハイレベルは、電源電圧ＶＣＣ
レベルである必要はない。
【００７６】次に、モニタフォースモードの動作につい
て説明する。モニタフォースモードにおいては、モニタ
フォースモード活性化信号ＴＥＳＴ１がハイレベルとな
る（電源電圧ＶＣＣレベル：外部電源電圧または内部降
圧された電源電圧レベル）。第１の制御回路３０におい
ては、インバータＩＶ１の出力信号が接地電圧ＶＳＳレ
ベルのローレベルとなる。これにより、ＭＯＳトランジ
スタＱ５がオフ状態、ＭＯＳトランジスタＱ６がオン状
態となる。ノードＣがＭＯＳトランジスタＱ６により充
電され、ＭＯＳトランジスタＱ７のコンダクタンスが大
きくなり、ノードＢが、このＭＯＳトランジスタＱ７を
介して放電され、その電位が低下する。ノードＢの電位
低下に伴って、ＭＯＳトランジスタＱ８のコンダクタン
スが小さくなり、ノードＣの放電速度が低下する。これ
により、ノードＣの電位が急速にハイレベル（電源電圧
ＶＣＣレベル）へ立上がり、ＭＯＳトランジスタＱ７が
オン状態となり、ノードＢを負電位印加ノードＶＢＢの
負電圧レベルへ放電する。これにより、ＭＯＳトランジ
スタＱ８が、ゲートおよびソース電位が同じとなり、オ
フ状態とされる。したがって、この状態においては、ノ
ードＢから出力される第１の制御信号ＩＦＧ１は、負電
圧ＶＢＢレベルのローレベルとなる。
【００７７】一方、第２の制御回路４０においては、モ
ニタフォースモード活性化信号ＴＥＳＴ１の活性化（ハ
イレベル）に応答して、ノードＤの電位が負電圧ＶＢＢ
レベルとなり、ノードＥの電位が電源電圧ＶＣＣレベル
のハイレベルとなる。したがって、第２の制御信号Ｇｃ
ｎｔ１がハイレベルとなり、第１の内部電位接続回路６
０に含まれるＭＯＳトランジスタＱ１３がオン状態とな
り、基板電位発生回路５０の出力部が内部ノードＮＡに
電気的に接続される。これにより、内部ノードＮＡに、
この基板電位発生回路５０から発生される負電圧ＶＢＢ
が伝達される。負電圧ＶＢＢによりＭＯＳトランジスタ
Ｑ３がオン状態となっても、この場合、第１の制御信号
ＩＦＧ１が負電圧ＶＢＢレベルであり、ＭＯＳトランジ
スタＱ４は、そのゲート電位が、ソース電位以下となり
（ｎチャネルＭＯＳトランジスタの場合、低電位の導通
ノードがソース）、ＭＯＳトランジスタＱ４は確実にオ
フ状態を維持する。したがって、内部ノードＮＡと接地
ノードＶＳＳの間に電流経路は形成されず、内部ノード
ＮＡに伝達された基板電位発生回路１５が発生する負電
圧ＶＢＢが、外部端子７へ正確にその電圧レベルを維持
して伝達される。これにより、外部で、外部端子７へ与
えられた電圧レベルをモニタすることにより、基板電位
発生回路１５が正確に所望の電圧レベルの負電圧ＶＢＢ
を発生しているか否かを識別することができ、基板電位
発生回路１５の良／不良を判別することができる。
【００７８】外部から負電圧ＶＢＢを印加して基板電位
発生回路１５の出力部へ伝達する場合を考える。第１の
制御回路３０および第２の制御回路の負電位印加ノード
が基板電位発生回路１５の出力部に接続されている。し
たがって、内部ノードＮＡへ外部から負電圧が印加され
た場合、この負電圧は第１の内部電位接続回路６０を介
して基板電位発生回路１５へ伝達され、応じてこの負電
圧印加ノードＶＢＢの負電圧ＶＢＢも、外部から印加さ
れる電圧レベルに設定される。したがって、ローレベル
の第１の制御信号ＩＦＧ１の電位レベルも、外部から印
加される負電圧レベルとなり、内部ノードＮＡに印加さ
れた電圧レベルと第１の制御信号ＩＦＧ１の電位レベル
が等しくなり、ＭＯＳトランジスタＱ４は確実にオフ状
態を維持し、内部ノードＮＡから接地ノードＶＳＳへの
電流経路を遮断することができる。これにより、所望の
電圧レベルの負電圧を外部から印加して内部ノードＮＡ
を介して基板電位発生回路１５の出力部へ伝達すること
ができ、応じて負電圧ＶＢＢの電圧レベルを外部で適当
に調整することができる。この負電圧ＶＢＢの電圧レベ
ルを外部で設定して行なう特性試験については後に詳細
に説明する。
【００７９】ここで、第１の保護回路２０に含まれるＭ
ＯＳトランジスタＱ２は、そのしきい値電圧は、外部か
ら印加される負電圧の電圧レベルに比べて十分大きな値
に設定される。負電圧印加時に、このＭＯＳトランジス
タＱ２がオン状態となるのを防止するためである（Ｖ２
＞｜ＶＭ｜：Ｖ２は、ＭＯＳトランジスタＱ２のしきい
値電圧、ＶＭは、外部端子７へ印加される負電圧）。
【００８０】また第１のクランプ回路１０においては、
同じ導電型のＭＯＳトランジスタ、すなわちｎチャネル
ＭＯＳトランジスタが用いられている。この場合、ＭＯ
ＳトランジスタＱ３およびＱ４は、同一ウェルまたは基
板領域内に形成することができ（素子分離膜は必要とさ
れる）、ｐｎ分離のための領域が必要とされず、この第
１のクランプ回路の占有面積を低減することができる。
さらに、第１の保護回路２０に含まれるＭＯＳトランジ
スタがｎチャネルＭＯＳトランジスタで形成されている
ため、合わせて第１のクランプ回路１０および第１の保
護回路２０を、同じウェル内に形成することができ、ウ
ェル分離のための領域が必要とされず、これらの占有面
積を低減することができる。
【００８１】また、第１のクランプ回路１０のクランプ
機能を活性化／非活性化するための第１の制御回路３０
と、基板電位発生回路１５の出力部を内部ノードＮＡへ
接続するための制御信号を発生する第２の制御回路４０
とを別々に設けることにより、第１のクランプ回路１０
および第１の内部電位接続回路６０の配置位置に応じて
第１および第２の制御回路３０および４０を適当に配置
することができ、最適なレイアウトを実現することが可
能となる。また第１および第２の制御回路３０および４
０はそれぞれ、１つのＭＯＳトランジスタのゲート容量
を駆動するだけであり、大きな駆動力は要求されず、そ
の占有面積は十分小さくすることができ、回路占有面積
増加を抑制することができる。
【００８２】以上のように、この発明の実施の形態１に
従えば、内部ノードＮＡの負電圧レベルをクランプする
第１のクランプ回路のクランプ機能を、モニタフォース
モード活性化時に非活性状態とするように構成したた
め、モニタフォースモードにおいて、内部ノードへ外部
から所望の電圧レベルの電圧を印加することができ、ま
た内部ノードへ伝達された内部電圧のレベルを正確に外
部へ読出すことが可能となる。また、モニタフォースモ
ード非活性化時には、第１のクランプ回路は、そのクラ
ンプ機能がイネーブルされるため、外部から負電圧を印
加してピンコンタクト試験を正確に行なうことができ
る。
【００８３】［実施の形態２］図３は、この発明の第２
の実施の形態である半導体装置の要部の構成を示す図で
ある。図３に示す構成においては、基板電位発生回路１
５の出力部を内部ノードＮＡに選択的に接続する第１の
内部電位接続回路６０に対する制御信号Ｇｃｎｔ１と、
第１のクランプ回路１０に対する制御信号ＩＦＧ１が同
じ制御回路８０から出力される。第１の保護回路２０、
第１のクランプ回路１０、および第１の内部電位接続回
路６０の構成は、図１に示す構成と同じであり、対応す
る部分には同一の参照番号を付す。
【００８４】制御回路８０は、モニタフォースモード活
性化信号ＴＥＳＴ１を受けるインバータＩＶと、電源ノ
ードＶＣＣとノードＦの間に接続され、モニタフォース
モード活性化信号ＴＥＳＴ１をゲートに受けるｐチャネ
ルＭＯＳトランジスタＱ１５と、電源ノードＶＣＣとノ
ードＧの間に接続され、インバータＩＶの出力信号をゲ
ートに受けるｐチャネルＭＯＳトランジスタＱ１６と、
ノードＦと負電圧印加ノードＶＢＢの間に接続され、そ
のゲートがノードＧに接続されるｎチャネルＭＯＳトラ
ンジスタＱ１７と、ノードＧと負電圧印加ノードＶＢＢ
の間に接続され、そのゲートがノードＦに接続されるｎ
チャネルＭＯＳトランジスタＱ１８を含む。ノードＦか
ら、第１の制御信号ＩＦＧ１が出力され、ノードＧから
第２の制御信号Ｇｃｎｔ１が出力される。
【００８５】ＭＯＳトランジスタＱ１５〜Ｑ１８が形成
する回路は、図１に示す制御回路３０および４０に含ま
れるレベル変換器を備える回路部分と同じ構成を備え
る。したがって、ノードＦが電源電圧ＶＣＣレベルの場
合、ノードＧは、負電圧ＶＢＢレベルであり、逆にノー
ドＧが電源電圧ＶＣＣレベルの場合には、ノードＦは負
電圧ＶＢＢレベルとなる。図２の動作波形図から明らか
なように、制御信号ＩＦＧ１およびＧｃｎｔ１は、互い
に相補な信号である。したがって、モニタフォースモー
ド活性化信号ＴＥＳＴ１に従って、１つの制御回路８０
を用いて互いに相補な制御信号ＩＦＧ１およびＧｃｎｔ
１を生成しても内部電位接続回路６０およびクランプ回
路１０の動作を第１の実施の形態の場合と同様に制御す
ることができる。
【００８６】この図３に示す実施の形態２の構成におい
ては、第１図に示す実施の形態１と同様の効果を得るこ
とができ、さらに以下に述べる効果を得ることができ
る。１つの制御回路８０により、第１および第２の制御
信号ＩＦＧ１およびＧｃｎｔ１を生成することができ、
制御回路の占有面積が低減されクランプ機能の活性／非
活性化を行なうための回路の占有面積を低減することが
できる。
【００８７】また、第１の内部電位接続回路６０に含ま
れるＭＯＳトランジスタＱ１３を制御回路８０および第
１のクランプ回路１０の近傍に配置することにより、応
じてこのＭＯＳトランジスタＱ１３と内部ノードＮＡの
間の距離を小さくすることができ、このＭＯＳトランジ
スタＱ１３から内部ノードＮＡにおける配線抵抗による
電圧降下（上昇）を小さくすることができ、正確な電圧
レベルの負電圧ＶＢＢを内部ノードＮＡへ伝達すること
ができ、また内部ノードＮＡから、基板電位発生回路１
５（図３に示さず）の出力部へ正確に所望の電圧レベル
の電圧を供給することができる。また、内部ノードＮＡ
とこの第１の内部電位接続回路６０の距離が小さいため
配線容量は小さく、このＭＯＳトランジスタＱ１３は小
さな電流供給力をもっていても、十分に内部ノードＮＡ
を、基板電位発生回路１５が発生する基板バイアス電圧
（負電圧）ＶＢＢレベルに充電（放電）することがで
き、そのサイズ（チャネル幅またはチャネル幅とチャネ
ル長の比）を小さくすることができる。応じて、このＭ
ＯＳトランジスタＱ１３のゲート容量が小さくなり、制
御回路８０は、短い配線長を介してＭＯＳトランジスタ
Ｑ４およびＱ１３のゲートへ互いに相補な制御信号を伝
達することが要求されるだけであり、その駆動すべきゲ
ート容量は十分小さくされており、したがって制御回路
８０は大きな駆動力は要求されず、制御回路８０の構成
要素であるＭＯＳトランジスタＱ１５〜Ｑ１８のサイズ
（チャネル幅またはチャネル幅とチャネル長の比）を小
さくすることができ、応じて制御回路８０の占有面積を
小さくすることができる。
【００８８】以上のように、この発明の実施の形態２に
従えば、１つの制御回路を用いて相補な制御信号を発生
して第１の内部電位接続回路および第１のクランプ回路
両者の動作を制御するように構成したため、制御回路占
有面積を低減することが可能となる。
【００８９】［実施の形態３］図４は、この発明の第３
の実施の形態である半導体装置の要部の構成を示す図で
ある。図４に示す半導体装置の構成においては、第１の
クランプ回路１０の構成が先の実施の形態１および２と
異なる。第１の制御信号ＩＦＧ１は、図４に示す制御回
路３０または８０から出力される。内部ノードＮＡに
は、基板電位発生回路の出力部（ＶＢＢで示す）を第２
の制御信号Ｇｃｎｔ１に応答して電気的に接続する第１
の内部電位接続回路６０が設けられる。この第２の制御
信号Ｇｃｎｔ１は、図４に示す制御回路３０と別に設け
られた第２の制御回路から発生されてもよく、この制御
回路（８０）から発生されてもよい。
【００９０】第１の保護回路２０および内部回路１１
は、先の実施の形態１および２と同じ構成を備える。
【００９１】第１のクランプ回路１０においては、第２
の制御信号ＩＦＧ１をゲートに受けるＭＯＳトランジス
タＱ４の一方導通ノードが内部ノードＮＡに接続され
る。このＭＯＳトランジスタＱ４と接地ノードＶＳＳの
間にＭＯＳトランジスタＱ３が接続される。このＭＯＳ
トランジスタＱ３のゲートは接地ノードＶＳＳに接続さ
れる。
【００９２】モニタフォースモード（モニタフォースモ
ード活性化信号ＴＥＳＴ１が活性状態）のときにおい
て、内部ノードＮＡに負電圧ＶＢＢが印加されたとき、
即座にＭＯＳトランジスタＱ４がオフ状態とされる。し
たがって、この内部ノードＮＡの電位レベルを高速に安
定状態に維持することができる。ＭＯＳトランジスタＱ
３が内部ノードＮＡに接続されている場合、内部ノード
ＮＡが負電圧ＶＢＢになった場合、この負電圧ＶＢＢが
ＭＯＳトランジスタＱ３を介してＭＯＳトランジスタＱ
４に伝達される。ＭＯＳトランジスタＱ４のドレイン
（ＭＯＳトランジスタＱ３に接続されるノード）の電位
が負電圧ＶＢＢレベルとなったときにＭＯＳトランジス
タＱ４がオフ状態とされる。したがって、このような構
成では、ＭＯＳトランジスタＱ３のリーク電流により、
ＭＯＳトランジスタＱ４のドレイン（ＭＯＳトランジス
タＱ３に接続される導通ノード）の電圧が負電圧ＶＢＢ
に到達する時刻と、内部ノードＮＡへ所定の負電圧ＶＢ
Ｂが伝達された時刻との間に差が生じ、内部ノードＮＡ
の電圧レベルを所望の電圧レベルに保持するまでに、長
時間要することになり、高速で内部ノードＮＡ上の電圧
を所定電圧レベルに安定化させることができない。した
がって、高速に内部ノードＮＡの電圧を安定化させる必
要のある場合には、この図４に示すような第１の制御信
号ＩＦＧ１をゲートに受けるＭＯＳトランジスタＱ４を
内部ノードＮＡに接続することにより、この高速安定化
を達成することができる。
【００９３】他の構成は、先の実施の形態１または２に
おいて説明したものと同じであり、同様の効果を奏する
ことができる。
【００９４】以上のように、この実施の形態３に従え
ば、内部ノードＮＡの電圧レベルを高速に所望の電圧レ
ベルに安定化させることができる。
【００９５】［実施の形態４］図５は、この発明の第４
の実施の形態の半導体装置の要部の構成を示す図であ
る。この図５に示す半導体装置においては、第１のクラ
ンプ回路１０は、内部ノードＮＡにその一方導通端子が
接続され、そのゲートが接地ノードＶＳＳに接続される
ｎチャネルＭＯＳトランジスタＱ３と、ＭＯＳトランジ
スタＱ３と接地ノードＶＳＳの間に接続され、そのゲー
トに第１の制御信号ＩＦＧ１を受けるｐチャネルＭＯＳ
トランジスタＱ５を含む。このｐチャネルＭＯＳトラン
ジスタＱ５のゲートへは、制御信号発生回路３０のノー
ドＣから与えられる補の制御信号／ＩＦＧ１が与えられ
る。この制御信号／ＩＦＧ１は、先の実施の形態１ない
し３において示した制御信号ＩＦＧ１と相補な信号であ
る。
【００９６】モニタフォースモードのときには、この制
御信号／ＩＦＧ１は電源電圧ＶＣＣレベルのハイレベル
となり、それ以外の動作モード時において、この信号／
ＩＦＧ１は負電圧ＶＢＢレベルとなる。他の構成は、先
の実施の形態１または２の構成と同じであり、対応する
部分には同一の参照番号を付す。
【００９７】図６に示す様に、モニタフォースモードが
非活性状態のとき、信号／ＩＦＧ１は、負電圧ＶＢＢレ
ベルとなる。ノードＮＡに負電圧ＶＢＢが印加されると
き、ＭＯＳトランジスタＱ５の一方導通ノード（トラン
ジスタＱ３に接続される導通モード）の電位が負電圧Ｖ
ＢＢよりも低くなったときにのみ、このＭＯＳトランジ
スタＱ５がオフ状態とされる。したがって、この負電圧
ＶＢＢよりも浅い（絶対値の小さい）負電圧がノードＮ
Ａに印加される限り、ＭＯＳトランジスタＱ５はオフ状
態を維持する。したがって、この範囲の負電圧を内部ノ
ードＮＡへ外部端子７を介して印加することにより、ピ
ンコンタクト試験を行なうことができ、また内部ノード
ＮＡの電圧レベルを通常動作モード時においてクランプ
することができる。
【００９８】モニタフォースモードが活性状態とされた
とき、図６に示す様に、信号／ＩＦＧ１は、電源電圧Ｖ
ＣＣレベルのハイレベルとなり、ＭＯＳトランジスタＱ
３と接地ノードＶＳＳの間の電流経路を遮断する。ＭＯ
ＳトランジスタＱ５がこの状態においてオン状態となる
のは、一方導通ノード（トランジスタＱ３との接続ノー
ド）の電位がそのゲートへ印加された電源電圧ＶＣＣレ
ベルより高くなった場合である。ＭＯＳトランジスタＱ
３は、そのゲートに接地電圧ＶＳＳを受けており、これ
より高い電圧レベルの電圧がＭＯＳトランジスタＱ５へ
伝達されるのを防止する。したがって、モニタフォース
モードの活性化時においては、確実にＭＯＳトランジス
タＱ５はオフ状態に維持されており、内部ノードＮＡと
接地ノードＶＳＳの間の電流経路を確実に遮断される。
モニタフォースモードの非活性化時には、信号／ＩＦＧ
１は負電圧ＶＢＢレベルであり、ＭＯＳトランジスタＱ
５がオン状態であり、ＭＯＳトランジスタＱ３がダイオ
ードモードで動作し、確実に内部ノードＮＡの電圧レベ
ルを所定電位レベルにクランプする。したがって、この
第４の実施の形態においても、ピンコンタクト試験およ
び負電位に対するモニタフォースモードをともに実現す
ることができる。
【００９９】なお、第１の内部電位接続回路６０に対す
る制御信号Ｇｃｎｔ１は、この信号／ＩＦＧ１と同相で
変化するため、この第１の制御信号発生回路３０のノー
ドＣから発生されてもよく、また別の制御信号発生回路
から発生されてもよい。
【０１００】以上のように、この実施の形態４に従え
ば、第１のクランプ回路をｎチャネルＭＯＳトランジス
タとｐチャネルＭＯＳトランジスタで構成した場合にお
いても、実施の形態１または２と同様の効果を得ること
ができる。
【０１０１】なお、ｐチャネルＭＯＳトランジスタＱ５
の基板領域は、ＭＯＳトランジスタＱ３を介して内部ノ
ードＮＡに接続される。ＭＯＳトランジスタＱ３の導通
時、このＭＯＳトランジスタＱ３における電圧降下（電
圧上昇）があるため、ＭＯＳトランジスタＱ５の基板領
域と不純物領域のｐｎ接合が順方向にバイアスされるこ
とはない。しかしながら、ＭＯＳトランジスタＱ５の基
板領域は、電源電圧ＶＣＣを受けるように接続されても
よい。
【０１０２】［実施の形態５］図７は、この発明の第５
の実施の形態の半導体装置の要部の構成を示す図であ
る。この図７においては、基板電位発生回路および内部
電位接続回路は示していない。この図７に示す半導体装
置は、図５に示す半導体装置と、第１のクランプ回路１
０において、ＭＯＳトランジスタＱ５およびＱ３の位置
が交換されていることを除いて同じ構成を備える。図７
において、図５に示す構成と対応する部分には同一の参
照番号を付し、その説明は省略する。
【０１０３】モニタフォースモードの非活性化時におい
ては、制御信号／ＩＦＧ１が負電圧ＶＢＢレベルであ
る。この状態においては、第１のクランプ回路１０にお
いて、ノードＮＡの電位は通常、ＭＯＳトランジスタＱ
５のゲート電位よりも高くＭＯＳトランジスタＱ５には
チャネルが形成され、内部ノードＮＡ上の電位が、ＭＯ
ＳトランジスタＱ３へ伝達される。この内部ノードＮＡ
の電圧レベルが負電圧ＶＢＢレベルに到達したとき、Ｍ
ＯＳトランジスタＱ５のゲートおよびソース電位が等し
くなり、ＭＯＳトランジスタＱ５がオフ状態とされる。
したがって、ピンコンタクト試験を行なう場合、この負
電圧ＶＢＢと−Ｖ３の間の電圧を印加することにより、
内部ノードＮＡと接地ノードＶＳＳの間に電流経路が形
成されて、所望のピンコンタクト試験を行なうことがで
きる。ここで、Ｖ３は、ＭＯＳトランジスタＱ３のしき
い値電圧を示す。また通常動作モード時においても、同
様、内部ノードＮＡ上の電位が、負電圧ＶＢＢの電位レ
ベルよりも負とならない限り、ＭＯＳトランジスタＱ３
ヘ伝達され、所望のクランプ機能を実現することができ
る。
【０１０４】モニタフォースモードの活性化時、制御信
号ＩＧＦ１は、電源電圧ＶＣＣレベルのハイレベルとな
る。内部ノードＮＡが電源電圧ＶＣＣレベルよりも高く
ならない限り、このＭＯＳトランジスタＱ５は、そのゲ
ート電位がソース電位よりも高く、オフ状態を維持す
る。したがって、内部ノードＮＡに外部から負電圧が印
加されるかまたは、図示しない基板電位発生回路の出力
部が内部電位接続回路を介して内部ノードＮＡに接続さ
れる場合、ＭＯＳトランジスタＱ５は確実にオフ状態と
なり、ＭＯＳトランジスタＱ３へのリーク電流が生じる
ことはない。したがって、高速に、この内部ノードＮＡ
の電位レベルを所定の電圧レベルに設定することがで
き、テスト開始時点を早くすることができる。
【０１０５】以上のように、この発明の実施の形態５に
従えば、ｐチャネルＭＯＳトランジスタを内部ノードＮ
Ａに接続し、そのゲートに制御信号を印加するようにし
ているため、内部ノードの電位が所定の電圧の負電位レ
ベルに到達したときに、このｐチャネルＭＯＳトランジ
スタＱ５が確実にオフ状態となり、高速で内部ノードＮ
Ａの電圧レベルを所定電圧レベルに安定化することがで
きる。また、実施の形態１ないし４と同様、ピンコンタ
クト試験およびモニタフォースモード両者をともに実現
することができる。
【０１０６】［実施の形態６］図８は、この発明の第６
の実施の形態である半導体装置の要部の構成を示す図で
ある。図８に示す構成は、図５に示す実施の形態と、制
御信号発生回路８０が、第１の制御信号／ＩＦＧ１を発
生しかつ第２の制御信号（接続制御信号）Ｇｃｎｔ１を
発生する点を除いて同じである。第１の内部電位接続回
路６０は、ｎチャネルＭＯＳトランジスタＱ１３を含
む。第１のクランプ回路１０に含まれるｐチャネルＭＯ
ＳトランジスタＱ５と第１の内部電位接続回路６０に含
まれるｎチャネルＭＯＳトランジスタＱ１３とは、相補
的にオン／オフ状態となる。したがって、同相で変化す
る信号／ＩＦＧ１およびＧｃｎｔ１をＭＯＳトランジス
タＱ５およびＱ１３のゲートへ印加することにより、こ
れらのＭＯＳトランジスタＱ５およびＱ１３を相補的に
オン／オフ状態とすることができる。
【０１０７】この図８に示す実施の形態６の構成に従え
ば、１つの制御信号発生回路８０により、２つの制御信
号を発生しており、回路占有面積を低減することができ
る。また１つの制御信号発生回路を用いて第１のクラン
プ回路１０および第１の内部電位接続回路６０両者の動
作を制御しているため、これらの回路の活性／非活性を
確実に相補的に行なうことができ、これらの回路の活性
／非活性タイミングの調整を行なう必要がなくなる。
【０１０８】またこの実施の形態６においては、内部ノ
ードＮＡと第１の内部電位接続回路６０の間の内部配線
の長さを短くすることができ、応じて、先の実施の形態
２と同様、ＭＯＳトランジスタＱ１３のサイズ（チャネ
ル幅）を小さくすることができ、制御信号発生回路８０
は、小さなゲート容量を駆動することが要求されるだけ
であり、構成要素のサイズ（チャネル幅、チャネル幅と
チャネル長の比）を小さくすることができ、応じて制御
信号発生回路８０の規模を小さくすることができ、占有
面積を小さくすることができる。
【０１０９】なお、この図８に示した構成において、Ｍ
ＯＳトランジスタＱ３とＭＯＳトランジスタＱ５の位置
が交換されてもよい。
【０１１０】［実施の形態７］図９は、この発明の第７
の実施の形態の半導体装置の要部の構成を示す図であ
る。図９においては、内部電位接続回路および基板電位
発生回路は、図面を簡略化するために、明確には示して
いない。第１の保護回路２０および内部回路１１は、先
の実施の形態において説明したものと同じ構成を備え
る。
【０１１１】内部ノードＮＡの電位（負電位）を所定電
位レベルにクランプするための第１のクランプ回路１０
は、内部ノードＮＡに結合され、かつそのゲートに制御
信号／ＩＦＧ１を受けるｎチャネルＭＯＳトランジスタ
Ｑ１８と、ＭＯＳトランジスタＱ１８と接地ノードＶＳ
Ｓの間に接続され、そのゲートに制御信号ＩＦＧ１を受
けるｎチャネルＭＯＳトランジスタＱ１９を含む。
【０１１２】この第１のクランプ回路１０のクランプ動
作の活性／非活性を制御するための制御信号／ＩＦＧ１
およびＩＦＧ１は、制御回路９０から出力される。この
制御回路９０は、モニタフォースモード活性化信号ＴＥ
ＳＴ１を受けるインバータＩＶ１と、電源ノードＶＣＣ
と内部ノードＢの間に接続され、そのゲートに信号ＴＥ
ＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ５と、
電源ノードＶＣＣとノードＣの間に接続され、そのゲー
トにインバータＩＶ１の出力信号を受けるｐチャネルＭ
ＯＳトランジスタＱ６と、ノードＢと負電圧印加ノード
ＶＢＢの間に接続され、そのゲートがノードＣに接続さ
れるｎチャネルＭＯＳトランジスタＱ７と、ノードＣと
負電圧印加ノードＶＢＢの間に接続され、そのゲートが
ノードＢに接続されるｎチャネルＭＯＳトランジスタＱ
８を含む。ノードＢから、制御信号ＩＦＧ１が出力され
る。このトランジスタＱ５〜Ｑ８は、レベル変換機能を
備えており、制御信号ＩＦＧ１は、電源電圧ＶＣＣと負
電圧ＶＢＢの間で変化する。
【０１１３】制御回路９０は、さらに、モニタフォース
モード活性化信号ＴＥＳＴ１を受けるインバータＩＶ４
と、電源ノードＶＣＣとノードＦの間に接続され、その
ゲートに信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトラ
ンジスタＱ１４と、ノードＦと接地ノードＶＳＳの間に
接続され、そのゲートがノードＧに接続されるｎチャネ
ルＭＯＳトランジスタＱ１６と、ノードＧと接地ノード
ＶＳＳの間に接続され、そのゲートがノードＦに接続さ
れるｎチャネルＭＯＳトランジスタＱ１７を含む。ノー
ドＧから制御信号／ＩＦＧ１が出力される。この制御信
号／ＩＦＧ１は、したがって電源電圧ＶＣＣと接地電圧
ＶＳＳの間で変化する。次に、この図９に示す回路の動
作を、その動作波形図である図１０を参照して説明す
る。モニタフォースモードが非活性状態の場合、モニタ
フォースモード活性化信号ＴＥＳＴ１はローレベルにあ
り、インバータＩＶ１およびＩＶ４の出力信号は電源電
圧ＶＣＣレベルのハイレベルとなる。この状態において
は、ＭＯＳトランジスタＱ５がオン状態、ＭＯＳトラン
ジスタＱ６がオフ状態とされる。ノードＢの電位が上昇
し、ＭＯＳトランジスタＱ８のゲート−ソース間電圧が
しきい値電圧を超えると、ＭＯＳトランジスタＱ８が導
通し、ノードＣの電位が負電圧印加ノードＶＢＢへ放電
されて低下する。このノードＣの電位低下に伴って、Ｍ
ＯＳトランジスタＱ７のコンダクタンスが小さくなり、
ノードＢから負電圧印加ノードＶＢＢへ流れる電流を小
さくする。この動作を繰り返すことにより、ノードＣ
が、負電圧ＶＢＢレベル、ノードＣが、電源電圧ＶＣＣ
レベルとなる。この状態において、ＭＯＳトランジスタ
Ｑ７がオフ状態、ＭＯＳトランジスタＱ８がオン状態と
なる。ノードＢから出力される制御信号ＩＦＧ１は、電
源電圧ＶＣＣレベルのハイレベルとされる。一方、ＭＯ
ＳトランジスタＱ１４〜Ｑ１７からなるレベル変換部に
おいては、ＭＯＳトランジスタＱ１４およびＱ１７がオ
ン状態、ＭＯＳトランジスタＱ１５およびＱ１６がオフ
状態となり、ノードＧは、接地電圧ＶＳＳレベルとな
る。したがって、ＭＯＳトランジスタＱ１８のゲートへ
与えられる制御信号／ＩＦＧ１は、接地電圧ＶＳＳレベ
ルとなる。
【０１１４】第１のクランプ回路１０においては、ＭＯ
ＳトランジスタＱ１９が電源電圧ＶＣＣレベルの制御信
号ＩＦＧ１をゲートに受けてオン状態となり、接地電圧
ＶＳＳをＭＯＳトランジスタＱ１８の一方導通ノード
（ＭＯＳトランジスタＱ１８とＭＯＳトランジスタＱ１
９とが接続されるノード）へ伝達する。したがって、Ｍ
ＯＳトランジスタＱ１８は、そのゲートおよびソースが
ともに接地電圧ＶＳＳレベルとなり、ダイオードモード
で動作し、ノードＮＡの負電位レベルを−Ｖ１８の電圧
レベルにクランプする。ここで、Ｖ１８は、ＭＯＳトラ
ンジスタＱ１８のしきい値電圧を示す。したがって、こ
の状態において、外部端子７へ負電圧ＶＦを印加するこ
とにより、外部端子７がパッド（図示せず）と電気的に
確実にコンタクトされているかを示すピンコンタクト試
験を実行することができる。モニタフォースモードの非
活性状態においては、図示しない内部電位接続回路は非
導通状態を維持しており、基板電位発生回路の出力部と
内部ノードＮＡとは電気的に切離されている。
【０１１５】モニタフォースモードの活性化時において
は、モニタフォースモード活性化信号ＴＥＳＴ１がハイ
レベルとなり、インバータＩＶ１およびＩＶ４の出力信
号が接地電圧ＶＳＳレベルのローレベルとなる。この状
態においては、ＭＯＳトランジスタＱ６、Ｑ７、Ｑ１５
およびＱ１６がオン状態となり、ＭＯＳトランジスタ
５、Ｑ８、Ｑ１４およびＱ１７がオフ状態となる。ノー
ドＢから出力される制御信号ＩＦＧ１は、負電圧ＶＢＢ
レベルとなり、一方、ノードＧから出力される制御信号
／ＩＦＧ１は、電源電圧ＶＣＣレベルとなる。第１のク
ランプ回路１０においては、ＭＯＳトランジスタＱ１８
がこの電源電圧ＶＣＣレベルの制御信号／ＩＦＧ１によ
り、オン状態となり、内部ノードＮＡとＭＯＳトランジ
スタＱ１９と電気的に接続する。ＭＯＳトランジスタＱ
１９は、そのゲートに負電圧ＶＢＢレベルの制御信号Ｉ
ＦＧ１を受けている。したがって、このＭＯＳトランジ
スタＱ１９は、内部ノードＮＡの電位が負電位ＶＢＢレ
ベルとなっても、依然オフ状態を維持する。ＭＯＳトラ
ンジスタＱ１９のソースが内部ノードＮＡに接続される
導通ノードとなり、このソース電位とゲート電位が等し
いためである。この状態においては、図示しない内部電
位接続回路が、別のまたは同じ制御回路の出力Ｇｃｎｔ
１に応答して導通し、基板電位発生回路の出力部を内部
ノードＮＡに電気的に接続する。したがって、内部ノー
ドＮＡに、基板電位発生回路からの負電圧ＶＢＢが伝達
されても、ＭＯＳトランジスタＱ１９はオフ状態を維持
しているため、外部端子７を介して確実にこの内部ノー
ドＮＡに伝達された負電圧ＶＢＢのレベルを判別するこ
とができる。逆に、外部端子７に負電圧を印加した場
合、内部ノードＮＡの電位すなわち外部印加電圧が負電
圧ＶＢＢよりもさらにＭＯＳトランジスタＱ１９のしき
い値電圧の絶対値分低くならない限り、ＭＯＳトランジ
スタＱ１９はオフ状態を維持するため、正確にこの内部
ノードＮＡ上の電位を、図示しない内部電位接続回路を
介して基板電位発生回路の出力部へ伝達することができ
る。この基板電位発生回路出力部の電位が変化すると、
応じて制御回路９０の負電圧印加ノードＶＢＢへ与えら
れる電圧レベルも変化する。したがって、これに応じて
制御信号ＩＦＧ１の電位レベルも変化し、常時この制御
信号ＩＦＧ１は、内部ノードＮＡに印加される電圧レベ
ルと等しくなる。したがって確実にＭＯＳトランジスタ
Ｑ１９をオフ状態とすることができ、外部端子７から内
部ノードＮＡおよび内部電位接続回路を介して基板電位
発生回路出力部へ所望の電圧レベルの電圧を印加するこ
とができる。
【０１１６】この第１のクランプ回路１０においては、
モニタフォースモードの非活性化時には制御信号ＩＦＧ
１が電源電圧ＶＣＣレベルであり、ＭＯＳトランジスタ
Ｑ１９がオン状態となり、ＭＯＳトランジスタＱ１８の
一方導通ノードが接地ノードＶＳＳに電気的に接続され
る。一方、モニタフォースモードの活性化時、制御信号
／ＩＦＧ１が電源電圧ＶＣＣレベルのハイレベルとな
り、ＭＯＳトランジスタＱ１８がオン状態となり、ＭＯ
ＳトランジスタＱ１９の一方導通ノードを内部ノードＮ
Ａに接続する。したがって、このＭＯＳトランジスタＱ
１８およびＱ１９の間の接続ノードは、常時内部ノード
ＮＡまたは接地ノードＶＳＳに電気的に接続されてお
り、フローティング状態とされることはない。したがっ
て、モニタフォースモードの活性化時、このＭＯＳトラ
ンジスタＱ１８およびＱ１９の接続ノードは、内部ノー
ドＮＡ上の電位変化に従って高速で変化し、応じて内部
ノードＮＡは、高速でこの外部端子７からまたは基板電
位発生回路から与えられる電圧レベルに追随してその電
位レベルを変化させることが可能となる。
【０１１７】［変更例］図１１は、この発明の第７の実
施の形態の変更例の構成を示す図である。図１１に示す
構成においては、第１のクランプ回路１０に含まれるＭ
ＯＳトランジスタＱ１８は、そのゲートにモニタフォー
スモード活性化信号ＴＥＳＴ１を制御信号／ＩＦＧ１と
して受ける。他の構成は、図９に示す構成と同じであ
る。図９に示す構成の場合、モニタフォースモード活性
化信号ＴＥＳＴ１の変化に従って、同じタイミングで制
御信号ＩＦＧ１および／ＩＦＧ１を変化させることがで
きる（制御信号発生部は同じ構成を備えるため）。この
モニタフォースモード活性化信号ＴＥＳＴ１が内部で発
生される場合（複数の外部信号のタイミング条件等によ
り）、この信号ＴＥＳＴ１は、電源電圧ＶＣＣレベルと
接地電圧ＶＳＳレベルの間で変化する。したがって、必
要とされる電圧レベルの制御信号／ＩＦＧ１を生成する
ことができる。図９に示すＭＯＳトランジスタＱ１４〜
Ｑ１７およびインバータＩＶ４を省略することができ、
応じて制御部の占有面積を低減することができる。
【０１１８】以上のように、この発明の実施の形態７に
従えば、第１のクランプ回路において、ともに制御信号
によりオン／オフ状態が制御されるＭＯＳトランジスタ
を直列に接続しているため、この第１のクランプ回路に
おいて電気的にフローティング状態となるノードが存在
せず、このようなフローティング状態のノードの充放電
を行なう必要がなく、高速で内部ノードを必要とされる
電圧レベルに設定することができる。
【０１１９】［実施の形態８］図１２は、この発明の第
８の実施の形態の半導体装置の要部の構成を示す図であ
る。この図１２に示す構成においても、基板電位発生回
路の出力部を内部ノードＮＡに接続する内部電位接続回
路は明確には示していない。
【０１２０】この図１２に示す構成は、図９に示す構成
と、第１のクランプ回路１０の構成を除いて同じであ
り、対応する部分には同一の参照番号を付す。この図１
２に示す第１のクランプ回路１０においては、制御信号
ＩＦＧ１をゲートに受けるｎチャネルＭＯＳトランジス
タＱ１９が、内部ノードＮＡに接続され、制御信号／Ｉ
ＦＧ１をゲートに受けるｎチャネルＭＯＳトランジスタ
Ｑ１８がＭＯＳトランジスタＱ１９と接地ノードＶＳＳ
の間に接続される。モニタフォースモードの非活性時に
クランプ素子として機能するＭＯＳトランジスタＱ１８
は、ＭＯＳトランジスタＱ１９を介して内部ノードＮＡ
に接続される。モニタフォースモードの活性化時、ＭＯ
ＳトランジスタＱ１９は、そのゲートに負電圧ＶＢＢレ
ベルの制御信号ＩＦＧ１を受けて、オフ状態とされ、内
部ノードＮＡからＭＯＳトランジスタＱ１８へのリーク
電流を防止する。したがって、この内部ノードＮＡに付
随するフローティング状態のノードが存在せず、このよ
うなフローティング状態の内部ノードの充放電を行なう
必要はなく、高速で内部ノードＮＡを所定の電圧（外部
端子７に印加された電圧または基板電位発生回路（図示
せず）から伝達された負電圧）のレベルに設定すること
ができ、モニタフォースモード活性化時、高速でモニタ
フォースモード動作を実行することができる。
【０１２１】モニタフォースモードの非活性化時、制御
信号ＩＦＧ１は、電源電圧ＶＣＣレベルであり、ＭＯＳ
トランジスタＱ１９がオン状態とされ、内部ノードＮＡ
のクランプ素子として機能するＭＯＳトランジスタＱ１
８に電気的に接続する。したがって、何ら問題なく、こ
のＭＯＳトランジスタＱ１８により、ピンコンタクト試
験を行なうことができる。
【０１２２】［変更例］図１３は、この発明の第８の実
施の形態の変更例の構成を示す図である。この図１３に
示す構成においては、モニタフォースモード活性化信号
ＴＥＳＴ１が制御信号／ＩＦＧ１として第１のクランプ
回路１０に含まれるＭＯＳトランジスタＱ１８のゲート
へ与えられる。他の構成は、図１２に示す構成と同じで
ある。制御回路９０ａは、ＭＯＳトランジスタＱ５〜Ｑ
８を含み、モニタフォースモード活性化信号ＴＥＳＴ１
に応答してレベル変換された制御信号ＩＦＧ１を出力す
る。この制御回路９０ａは、図１２に示す制御回路９０
に比べてＭＯＳトランジスタＱ１４〜Ｑ１７が不要とな
り、その占有面積が低減される。
【０１２３】この図１３に示す回路の動作は、図１２に
示す回路の動作と同じである。モニタフォースモード活
性化信号ＴＥＳＴ１の活性化時、電源電圧ＶＣＣレベル
よりも低い電圧レベルであっても、ＭＯＳトランジスタ
Ｑ１８がオン状態となる電圧レベル（ＭＯＳトランジス
タＱ１８のしきい値電圧よりも高い電圧レベル）であれ
ば、ＭＯＳトランジスタＱ１８はオン状態となって、Ｍ
ＯＳトランジスタＱ１９と接地ノードＶＳＳとを電気的
に接続し、フローティング状態となるノードが生じるの
を防止することができる。したがって、このモニタフォ
ースモード活性化信号ＴＥＳＴ１が外部から直接与えら
れる構成であっても、正確に動作モードに応じてＭＯＳ
トランジスタＱ１８をオン／オフ状態とすることができ
（ただしローレベルは、接地電圧ＶＳＳレベルに設定さ
れる）、正確に必要とされる機能を実現することができ
る。
【０１２４】以上のように、この発明の実施の形態８に
従えば、モニタフォースモード時において電流経路を遮
断するＭＯＳトランジスタを内部ノードに接続するよう
に構成しているため、内部ノードＮＡとフローティング
ノードまたは接地ノードとの間のリーク電流が流れる経
路を完全に遮断することができ、応じて高速で内部ノー
ドＮＡの電圧を所定の電圧レベルに設定することができ
る。
【０１２５】［実施の形態９］図１４は、この発明の第
９の実施の形態の半導体装置の要部の構成を示す図であ
る。この図１４に示す構成においては、第１のクランプ
回路１０は、内部ノードＮＡと接地ノードＶＳＳの間に
接続され、そのゲートに制御信号ＩＦＧ１を受ける１つ
のｎチャネルＭＯＳトランジスタＱ２０で構成される。
制御回路９５は、モニタフォースモード活性化信号ＴＥ
ＳＴ１を受けるインバータＩＶ１と、接地ノードＶＳＳ
とノードＢの間に接続され、そのゲートにモニタフォー
スモード活性化信号ＴＥＳＴ１を受けるｐチャネルＭＯ
ＳトランジスタＱ５ａと、接地ノードＶＳＳとノードＣ
の間に接続され、そのゲートにインバータＩＶ１の出力
信号を受けるｐチャネルＭＯＳトランジスタＱ６ａと、
ノードＢと負電圧印加ノードＶＢＢの間に接続され、そ
のゲートがノードＣに接続されるｎチャネルＭＯＳトラ
ンジスタＱ７と、ノードＣと負電圧印加ノードＶＢＢの
間に接続され、そのゲートがノードＢに接続されるｎチ
ャネルＭＯＳトランジスタＱ８を含む。
【０１２６】ノードＢから制御信号ＩＦＧ１が出力され
る。ＭＯＳトランジスタＱ５ａおよびＱ６ａは、そのし
きい値電圧の絶対値が十分小さくされる。内部回路１
１、および第１の保護回路２０は、先の実施の形態と同
じ構成を備える。次に、この図１４に示す半導体装置の
動作をその動作波形図である図１５を参照して説明す
る。
【０１２７】モニタフォースモードの非活性化時、モニ
タフォースモード活性化信号ＴＥＳＴ１は、接地電圧Ｖ
ＳＳレベルのローレベルとなり、インバータＩＶ１の出
力信号は、電源電圧ＶＣＣレベルとなる。ＭＯＳトラン
ジスタＱ６ａは、完全にオフ状態とされる。ＭＯＳトラ
ンジスタＱ５ａは、弱いオン状態となり、接地ノードＶ
ＳＳからノードＢへ電流を供給する。ノードＢの電位に
従って、ＭＯＳトランジスタＱ８がオン状態となり、ノ
ードＣの電位を、負電圧印加ノードＶＢＢの電圧レベル
へ放電する。ノードＣの電位が低下すると、応じてＭＯ
ＳトランジスタＱ７がオフ状態へ移行し、最終的にノー
ドＣの電位が負電圧ＶＢＢレベルとなると、ＭＯＳトラ
ンジスタＱ７は完全にオフ状態とされる。ノードＢは、
ＭＯＳトランジスタＱ５ａのしきい値電圧の影響を受け
て完全に接地電圧ＶＳＳに到達するのに時間を要する。
ＭＯＳトランジスタＱ５ａのしきい値電圧の絶対値は十
分小さくされており、ノードＢの電位はほぼ接地電圧Ｖ
ＳＳレベルとされる。これにより、ノードＢからの制御
信号ＩＦＧ１がローレベル（ほぼ接地電圧ＶＳＳレベ
ル）となり、第１のクランプ回路１０に含まれるＭＯＳ
トランジスタＱ２０は、ダイオードモードで動作し、所
定のクランプ機能を実現する。ここで、制御信号ＩＦＧ
１が完全に接地電圧ＶＳＳレベルに到達しない場合ＭＯ
ＳトランジスタＱ２０のゲート電位が、その接地電圧Ｖ
ＳＳレベルよりも少し高くなる。しかしながら、このＭ
ＯＳトランジスタＱ５ａのしきい値電圧の絶対値が、Ｍ
ＯＳトランジスタＱ２０のしきい値電圧よりも十分小さ
くされている場合には、何ら問題が生じることなく、必
要とされるクランプ機能を実現することができる。ＭＯ
ＳトランジスタＱ２０およびＱ１５ａのしきい値電圧が
ほぼ同じなら、ノードＮＡのクランプレベルをほぼ接地
電圧レベルに設定できる。
【０１２８】このとき、第１の内部電位接続回路は、図
示しない経路により、モニタフォースモード活性化信号
ＴＥＳＴ１により非導通状態とされている。したがっ
て、外部端子７に所望の負電圧を印加することにより、
内部ノードＮＡから接地ノードＶＳＳへ第１のクランプ
回路１０（トランジスタＱ２０）を介して電流を流すこ
とができ、ピンコンタクト試験を正確に行なうことがで
きる。また、内部ノードＮＡが通常動作モード時に負電
圧に変化したとき、ＭＯＳトランジスタＱ２０が導通
し、この負電圧を所定の電圧レベル（−Ｖ２０＋｜ＶＱ
５ａ｜）にクランプする。ここで、Ｖ２０は、ＭＯＳト
ランジスタＱ２０のしきい値電圧を示し、ＶＱ５ａは、
ＭＯＳトランジスタＱ５ａのしきい値電圧を示す。
【０１２９】モニタフォースモードの活性化時には、モ
ニタフォースモード活性化信号ＴＥＳＴ１がハイレベル
となり、インバータＩＶ１の出力信号が接地電圧ＶＳＳ
レベルのローレベルとなる。この状態においては、逆に
ＭＯＳトランジスタＱ５ａがオフ状態とされ、ＭＯＳト
ランジスタＱ６ａがオン状態とされる。ノードＣの電圧
が、ＭＯＳトランジスタＱ６ａのしきい値電圧の絶対値
レベルにまで上昇し、ＭＯＳトランジスタＱ７がオン状
態とされる。ノードＢの電位が負電圧ＶＢＢレベルに低
下すると、ＭＯＳトランジスタＱ８のゲートおよびソー
ス電位がともに等しくなり、完全にオフ状態となる。こ
れにより、ノードＣの電位の低下は防止され、ＭＯＳト
ランジスタＱ７はオン状態を維持し、ノードＢから出力
される制御信号ＩＦＧ１は、確実に負電圧ＶＢＢレベル
とされる。この結果、第１のクランプ回路１０におい
て、ＭＯＳトランジスタＱ２０は、内部ノードＮＡに負
電圧ＶＢＢが外部端子７からまたは第１の内部電位接続
回路から伝達されたときにおいてもオフ状態を維持す
る。これにより、外部端子７からの負電圧の基板電圧発
生回路出力部への伝達およびこの基板電圧発生回路出力
部の電圧レベルの外部モニタが可能となる。
【０１３０】外部端子７に、この負電圧ＶＢＢよりもよ
り深い（より負）電圧ＶＦを印加する場合、この内部ノ
ードＮＡに接続された第１の内部電位接続回路を介して
基板電位発生回路の出力部へこの深い負電圧ＶＦが伝達
される。したがって、この場合、制御回路９５の負電圧
印加ノードＶＢＢの電圧レベルもより深い負電圧ＶＦと
なり、応じて制御信号ＩＦＧ１も負電圧ＶＦレベルとな
る。したがって、第１のクランプ回路１０において、Ｍ
ＯＳトランジスタＱ２０が、この内部ノードＮＡに伝達
された深い負電圧ＶＦに応答して一担オン状態となって
も、高速でオフ状態となり、ＭＯＳトランジスタＱ２０
におけるリークが停止され、内部ノードＮＡの電位は安
定に外部から印加される電圧ＶＦレベルとなる。
【０１３１】以上のようにして、内部電圧レベルの外部
でのモニタおよび外部からの内部電圧の設定両者が可能
となる。
【０１３２】この実施の形態９に従えば、第１のクラン
プ回路１０は、１つのＭＯＳトランジスタのみで構成さ
れるため、実施の形態１ないし８の構成に比べてこのク
ランプ回路の占有面積を低減することができ、従来の、
１つのダイオード接続されたクランプ素子と同様の占有
面積でクランプ機能の活性／非活性が制御されるクラン
プ回路を実現することができる。
【０１３３】［実施の形態１０］図１６は、この発明の
第１０の実施の形態である半導体装置の要部の構成を示
す図である。制御信号ＩＦＧ１を発生する制御回路９５
は、モニタフォースモード活性化信号ＴＥＳＴ１に応答
して電源電圧ＶＣＣと負電圧ＶＢＢレベルの相補信号Ｇ
ＡＴＥおよびＺＧＡＴＥを出力する第１の制御信号発生
回路９５ａと、この第１の制御信号発生回路９５ａから
の相補信号ＧＡＴＥおよびＺＧＡＴＥに従って接地電圧
ＶＳＳおよび負電圧ＶＢＢレベルで変化する制御信号Ｉ
ＦＧ１を出力する第２の制御信号発生回路９５ｂを含
む。第１のクランプ回路１０は、内部ノードＮＡと接地
ノードＶＳＳの間に接続され、この制御信号ＩＦＧ１を
ゲートに受けるｎチャネルＭＯＳトランジスタＱ２０を
含む。制御回路９５の構成を除いて、この図１６に示す
構成は、図１４に示す構成と同じであり、対応する部分
には同一の参照番号を付す。
【０１３４】第１の制御信号発生回路９５ａは、モニタ
フォースモード活性化信号ＴＥＳＴ１を受けるインバー
タＩＶ１と、電源ノードＶＣＣとノードＢの間に接続さ
れ、モニタフォースモード活性化信号ＴＥＳＴ１をゲー
トに受けるｐチャネルＭＯＳトランジスタＱ５と、電源
電圧ノードＶＣＣとノードＣの間に接続され、ゲートに
インバータＩＶ１の出力信号を受けるｐチャネルＭＯＳ
トランジスタＱ６と、ノードＢと負電圧印加ノードＶＢ
Ｂの間に接続され、そのゲートがノードＣに接続される
ｎチャネルＭＯＳトランジスタＱ７と、ノードＣと負電
圧印加ノードＶＢＢの間に接続され、そのゲートがノー
ドＢに接続されるｎチャネルＭＯＳトランジスタＱ８を
含む。ＭＯＳトランジスタＱ５およびＱ６のしきい値電
圧の絶対値は特に小さくされることは要求されない。ノ
ードＣから信号ＧＡＴＥが出力され、ノードＢから信号
ＺＧＡＴＥが出力される。
【０１３５】第２の制御信号発生回路９５ｂは、接地ノ
ードＶＳＳとノードＭの間に接続され、そのゲートに信
号ＺＧＡＴＥを受けるｐチャネルＭＯＳトランジスタＱ
２１と、接地ノードＶＳＳとノードＮの間に接続され、
そのゲートに信号ＧＡＴＥを受けるｐチャネルＭＯＳト
ランジスタＱ２２と、ノードＭと負電圧印加ノードＶＢ
Ｂの間に接続され、そのゲートがノードＮに接続される
ｎチャネルＭＯＳトランジスタＱ２３と、ノードＮと負
電圧印加ノードＶＢＢの間に接続され、そのゲートがノ
ードＭに接続されるｎチャネルＭＯＳトランジスタＱ２
４を含む。ノードＮから、制御信号ＩＦＧ１が出力され
る。
【０１３６】次に、この図１６に示す制御回路の動作を
その動作波形図である図１７を参照して説明する。モニ
タフォースモードの非活性化時には、信号ＴＥＳＴ１が
接地電圧ＶＳＳレベルのローレベルであり、インバータ
ＩＶ１の出力信号が電源電圧ＶＣＣレベルのハイレベル
となる。この状態においては、ＭＯＳトランジスタＱ５
がオン状態、ＭＯＳトランジスタＱ６がオフ状態とな
る。ノードＢの電位が上昇し、ノードＢの電位と負電圧
印加ノードＶＢＢの電位の差がこのＭＯＳトランジスタ
Ｑ８のしきい値電圧よりも大きくなると、ＭＯＳトラン
ジスタＱ８がオン状態となり、ノードＣの電位を低下さ
せる。このノードＣの電位低下に伴って、ＭＯＳトラン
ジスタＱ７のコンダクタンスが小さくなり、ノードＣと
負電位印加ノードＶＢＢの電位差がＭＯＳトランジスタ
Ｑ７のしきい値電圧よりも小さくなると、ＭＯＳトラン
ジスタＱ７がオフ状態となる。これにより、ノードＢの
電位が電源電圧ＶＣＣレベル、ノードＣの電位が負電圧
ＶＢＢレベルとなる。
【０１３７】第２の制御信号発生回路９５ｂにおいて
は、電源電圧ＶＣＣレベルの信号ＺＧＡＴＥにより、Ｍ
ＯＳトランジスタＱ２１がオフ状態となる。一方、信号
ＧＡＴＥは負電圧ＶＢＢレベルであり、ＭＯＳトランジ
スタＱ２２が確実にオン状態となり、ノードＮの電位を
接地電圧ＶＳＳレベルに上昇させる。このノードＮの電
位上昇に伴って、ＭＯＳトランジスタＱ２３はそのゲー
ト−ソース間電位がそのしきい値電圧よりも高くなると
オン状態となり、ノードＮの電位を低下させる。ノード
Ｎの電位低下に伴って、ＭＯＳトランジスタＱ２４のコ
ンダクタンスが小さくなり、ノードＭと負電圧印加ノー
ドＶＢＢの電位差がＭＯＳトランジスタＱ２４のしきい
値電圧よりも小さくなると、ＭＯＳトランジスタＱ２４
がオフ状態となる。最終的に、ＭＯＳトランジスタＱ２
４がオフ状態、ＭＯＳトランジスタＱ２３がオン状態と
なり、制御信号ＩＦＧ１は、接地電圧ＶＳＳレベルとな
る。この状態において、第１のクランプ回路１０におい
て、ＭＯＳトランジスタＱ２０は、そのゲートとソース
の電位がともに接地電圧ＶＳＳレベルであり、ダイオー
ドモードで動作する。
【０１３８】ＭＯＳトランジスタＱ２２がオン状態とな
るためには、このＭＯＳトランジスタＱ２２のしきい値
電圧Ｖ２２はその絶対値｜Ｖ２２｜が負電圧ＶＢＢの絶
対値｜ＶＢＢ｜以下となるように設定する必要がある。
上述の条件を満足する限り、負電圧ＶＢＢと接地電圧Ｖ
ＳＳの差が小さい場合においても、確実に、信号ＴＥＳ
Ｔ１に従ってＭＯＳトランジスタＱ２１およびＱ２２を
オン状態／オフ状態として、接地電圧レベルの制御信号
ＩＦＧ１を生成することができる。制御信号ＩＦＧ１が
接地電圧レベルのとき、第１の内部電位接続回路は、図
示しない経路での制御信号により、非導通状態とされて
おり、基板電位発生回路の出力部と内部ノードＮＡとは
電気的に切り離されている。したがって、確実にピンコ
ンタクト試験を実行することができる。
【０１３９】モニタフォースモードの活性化時、信号Ｔ
ＥＳＴ１は、ハイレベルとされる（電源電圧ＶＣＣレベ
ルとは限らない）。この状態において、インバータＩＶ
１の出力信号が接地電圧ＶＳＳレベルのローレベルとな
る。ＭＯＳトランジスタＱ５がオフ状態、ＭＯＳトラン
ジスタＱ６がオン状態となる。ノードＣがＭＯＳトラン
ジスタＱ６により充電されて、その電位が上昇し、ＭＯ
ＳトランジスタＱ７がオン状態となり、ノードＢの電位
を低下させる。この結果、最終的に、ＭＯＳトランジス
タＱ８がオフ状態、ＭＯＳトランジスタＱ７がオン状態
となり、ノードＢが負電圧ＶＢＢレベル、ノードＣが電
源電圧ＶＣＣレベルとなる。
【０１４０】第２の制御信号発生回路９５ｂにおいて
は、負電圧ＶＢＢレベルの信号ＺＧＡＴＥにより、ＭＯ
ＳトランジスタＱ２１がオン状態、電源電圧ＶＣＣレベ
ルの信号ＧＡＴＥにより、ＭＯＳトランジスタＱ２２が
オフ状態となる。この結果、ノードＮが接地電圧ＶＳＳ
レベルとなり、ＭＯＳトランジスタＱ２４は、そのゲー
ト−ソース間電位がしきい値電圧よりも大きくなるとオ
ン状態となり、ノードＮを負電圧ＶＢＢレベルにまで低
下させる。ノードＮの電位低下に伴って、ＭＯＳトラン
ジスタＱ２１がオフ状態とされる。したがって、ノード
Ｎから出力される制御信号ＩＦＧ１が、負電圧ＶＢＢレ
ベルとなる。第１の内部電位接続回路がこのとき、別の
経路（図示せず）により、オン状態となり、基板電位発
生回路の出力部を内部ノードＮＡに接続する。したがっ
て、内部ノードＮＡの電位が負電圧ＶＢＢレベルのとき
には、ＭＯＳトランジスタＱ２０はゲートおよびソース
の電位が等しく、オフ状態を維持するため、外部端子７
からの電圧の印加および内部電圧発生回路からの負電圧
ＶＢＢの電圧レベルの外部へのモニタを行なうことがで
きる。
【０１４１】なお、ＭＯＳトランジスタＱ２１およびＱ
２２がオン状態となるためには、それらのしきい値電圧
の絶対値は、負電圧ＶＢＢの絶対値よりも小さくする必
要がある。この条件が満足される限り、接地電圧ＶＳＳ
と負電圧ＶＢＢの差が小さくなった場合においても、確
実にＭＯＳトランジスタＱ２１およびＱ２２をスイッチ
ング動作させることができる。
【０１４２】なお、モニタフォースモードにおいて、負
電圧ＶＢＢよりも深いより負の電圧ＶＦが印加された場
合、この印加時点においてはＭＯＳトランジスタＱ２０
が導通する。しかしながら、この内部ノードＮＡに伝達
された電圧は、第１の内部電位接続回路を介して基板電
位発生回路の出力部に伝達され、応じて負電圧ＶＢＢの
電圧レベルがこの外部から印加される電圧ＶＦのレベル
に低下する（外部から電圧ＶＦを印加するための駆動力
は、基板電位発生回路の電流駆動力よりも十分大き
い）。したがって、制御信号ＩＦＧ１の電圧レベルもこ
の負電圧ＶＦレベルまで低下し、ＭＯＳトランジスタＱ
２０が確実にオフ状態とすることができ、内部ノードＮ
Ａと接地ノードＶＳＳの間の電流のリーク経路が遮断さ
れ、正確に内部ノードＮＡを外部から印加される電圧Ｖ
Ｆレベルに設定することができる。
【０１４３】この図１６に示す構成においても、第１の
クランプ回路１０は、１つのＭＯＳトランジスタで構成
されており、この占有面積を小さくすることができる。
また制御回路９５を、第２段のレベル変換回路で構成し
ているため、負電圧ＶＢＢと接地電圧ＶＳＳの差および
／または電源電圧ＶＣＣと接地電圧の差が小さい場合に
おいても、確実にこの第２の制御信号発生回路に含まれ
るＭＯＳトランジスタＱ２１およびＱ２２をスイッチン
グ動作させることができ、確実に制御信号ＩＦＧ１を接
地電圧ＶＳＳおよび負電圧ＶＢＢのレベルに変化させる
ことができる。さらに、ＭＯＳトランジスタＱ２１およ
びＱ２２は、そのしきい値電圧の絶対値が、負電圧ＶＢ
Ｂの絶対値よりも単に小さくすることが要求されるだけ
であり、そのしきい値電圧の絶対値を十分小さくするた
めに余分の工程（しきい値電圧補償のためのイオン注入
工程）は必要とされず、容易に必要とされる電圧レベル
を有する制御信号を発生することができる。
【０１４４】［実施の形態１１］図１８は、この発明の
第１１の実施の形態の半導体装置の要部の構成を示す図
である。半導体記憶装置においては、電源電圧よりも高
い昇圧電圧ＶＰＰが利用される。昇圧電圧ＶＰＰを利用
する用途としては、ダイナミック・ランダム・アクセス
・メモリにおいて選択ワード線上へ伝達されるワード線
駆動信号の電圧レベルを電源電圧ＶＣＣよりも高くす
る、また不揮発性半導体記憶装置において消去動作時お
よびプログラム動作時においてメモリセルのコントロー
ルゲートまたはソース領域に印加するなどの用途があ
る。
【０１４５】図１８において、半導体装置は、外部端子
７と内部ノードＮＡの間に配置され、この外部端子７に
与えられた高電圧を吸収するための第２の保護回路１２
０と、内部ノードＮＡと電源電圧ノード（基準電圧源）
ＶＣＣの間に接続され、この内部ノードＮＡの高電位を
所定電位レベルにクランプするための第２のクランプ回
路１１０と、第２のモニタフォースモード活性化信号Ｔ
ＥＳＴ２に応答して第２のクランプ回路１１０のクラン
プ機能を非活性状態とする第３の制御回路１３０とを含
む。この第３の制御回路１３０は、クランプ機能の活性
／非活性を制御する信号ＩＦＧ２とさらに接続制御信号
Ｃｃｎｔ２を生成する。半導体装置はさらに、この接続
制御信号Ｇｃｎｔ２に応答して、内部ノードＮＡと昇圧
ノードＶＰＰとを電気的に接続するための第２の接続制
御回路１６０を含む。ここで、昇圧ノードＶＰＰは、図
示しないが、内部昇圧電圧発生回路で発生された昇圧電
圧が伝達されるノードを示す。これは、昇圧電圧発生回
路の出力部でもよい。
【０１４６】第２の保護回路１２０は、外部端子７と内
部ノードＮＡの間に直列に接続される抵抗体Ｒ３および
Ｒ４と、一方導通ノードが抵抗体Ｒ３およびＲ４の接続
部に接続され、かつそのゲートおよび他方導通ノードが
電源ノードＶＣＣに接続されるｐチャネルＭＯＳトラン
ジスタＱ２５を含む。このＭＯＳトランジスタＱ２５
は、フィールド絶縁膜をゲート絶縁膜として有し、負の
小さなしきい値電圧（絶対値の大きなしきい値電圧）を
有する。外部端子７に高電圧が印加されたとき、このＭ
ＯＳトランジスタＱ２５が導通し、この高電圧を吸収
し、内部回路へ大きな、クランプ回路が吸収することの
できない高電圧が印加されるのを防止する。抵抗体Ｒ３
は、ＭＯＳトランジスタＱ２５に大電流が流れるのを防
止し、抵抗体Ｒ３およびＲ４は、第２のクランプ回路１
１０に大きな電流が流れるのを防止する。
【０１４７】第２のクランプ回路１１０は、内部ノード
ＮＡに接続されるｐチャネルＭＯＳトランジスタＱ３５
と、ＭＯＳトランジスタＱ３５の電源ノードＶＣＣの間
に接続されるｐチャネルＭＯＳトランジスタＱ３４を含
む。ＭＯＳトランジスタＱ３５のゲートは電源ノードＶ
ＣＣに接続され、ＭＯＳトランジスタＱ３４が、そのゲ
ートに制御信号ＩＦＧ２を受けるように接続される。Ｍ
ＯＳトランジスタＱ３４およびＱ３５の基板領域は、電
源ノードＶＣＣに接続される。内部ノードＮＡの電圧が
電源電圧ＶＣＣよりも高くなったとき、基板領域を介し
て放電することにより、高速でのノイズ吸収を図る。
【０１４８】第３の制御回路１３０は、第２のモニタフ
ォースモード活性化信号ＴＥＳＴ２を受けるインバータ
ＩＶ４と、接地ノードＶＳＳとノードＩの間に接続さ
れ、そのゲートに信号ＴＥＳＴ２を受けるｐチャネルＭ
ＯＳトランジスタＱ３０と、接地ＶＳＳと内部ノードＪ
との間に接続され、そのゲートにインバータＩＶ４の出
力信号を受けるｎチャネルＭＯＳトランジスタＱ３１
と、ノードＩと昇圧ノードＶＰＰの間に接続され、その
ゲートがノードＪに接続されるｐチャネルＭＯＳトラン
ジスタＱ３２と、ノードＪと昇圧ノードＶＰＰの間に接
続され、そのゲートがノードＩに接続されるｐチャネル
ＭＯＳトランジスタＱ３３を含む。ノードＪから、制御
信号ＩＦＧ２が出力され、ノードＩから制御信号Ｇｃｎ
ｔ２が出力される。この制御回路１３０は、２値信号Ｔ
ＥＳＴ２を、昇圧電圧ＶＰＰおよび接地電圧ＶＳＳの間
で変化する信号に変換して出力する機能を備える。
【０１４９】第２の内部電位接続回路１６０は、昇圧ノ
ードＶＰＰと内部ノードＮＡの間に接続され、そのゲー
トに制御信号Ｇｃｎｔ２を受けるｐチャネルＭＯＳトラ
ンジスタＱ３６を含む。ＭＯＳトランジスタＱ３６の基
板領域は、昇圧ノードＶＰＰに接続される。この第２の
内部電位接続回路１６０は、ｎチャネルＭＯＳトランジ
スタを用いても構成することが可能であるが、その場
合、昇圧電圧ＶＰＰを内部ノードＮＡに伝達するため
に、制御信号Ｇｃｎｔ２をさらに昇圧することが必要と
される。ｐチャネルＭＯＳトランジスタを用いることに
より、このような制御信号を昇圧するための回路構成が
不要となり、応じて回路構成を簡略化することができ
る。内部回路１１の構成は、先の図１に示す構成と同じ
構成を備える。次に、この図１８に示す半導体装置の動
作をその動作波形図である図１９を参照して説明する。
【０１５０】モニタフォースモードの非活性化時、モニ
タフォースモード活性化信号ＴＥＳＴ２はローレベルで
あり、制御回路１３０において、インバータＩＶ４の出
力信号は電源電圧ＶＣＣレベルのハイレベルとなる。こ
れにより、ＭＯＳトランジスタＱ３０がオフ状態、ＭＯ
ＳトランジスタＱ３１がオン状態となり、ノードＪの電
位が低下する。ＭＯＳトランジスタＱ３２は、このノー
ドＪの電位低下に伴ってそのコンダクタンスが大きくな
り、昇圧ノードＶＰＰからノードＩへ電流を供給し、ノ
ードＩの電位を上昇させる。このノードＩの電位上昇に
伴って、ＭＯＳトランジスタＱ３３のコンダクタンスが
小さくなる。最終的に、ＭＯＳトランジスタＱ３３がオ
フ状態、ＭＯＳトランジスタＱ３２がオン状態となり、
ノードＪの電位が接地電圧ＶＳＳレベル、ノードＩの電
位が昇圧電圧ＶＰＰレベルとなる。
【０１５１】第１のクランプ回路１１０においては、Ｍ
ＯＳトランジスタＱ３４が、ゲートに接地電圧ＶＳＳレ
ベルの制御信号ＩＦＧ２を受けてオン状態となり、電源
電圧ＶＣＣをＭＯＳトランジスタＱ３５へ伝達する。こ
れにより、ＭＯＳトランジスタＱ３５はダイオードモー
ドで動作し、クランプ素子として機能する。ノードＮＡ
上の電圧が、ＶＣＣ＋Ｖｔｈｐよりも高くなると、この
ＭＯＳトランジスタＱ３５が導通し、ノードＮＡと電源
ノードＶＣＣとを電気的に接続し、内部ノードＮＡの電
圧レベルを低下させる。ここで、Ｖｔｈｐは、ＭＯＳト
ランジスタＱ３５のしきい値電圧の絶対値を示す。
【０１５２】一方、第２の内部電位接続回路１６０にお
いては、昇圧電圧ＶＰＰレベルの制御信号Ｇｃｎｔ２が
ＭＯＳトランジスタＱ３６のゲートへ与えられており、
ＭＯＳトランジスタＱ３６は、内部ノードＮＡの電位が
昇圧電圧ＶＰＰよりも高くならない限りオフ状態を維持
する。ＭＯＳトランジスタＱ３６およびＱ３５のしきい
値電圧が等しい場合、ＭＯＳトランジスタＱ３６がオン
状態となるのは、内部ノードＮＡ上の電位がＶＰＰ＋Ｖ
ｔｈｐとなったときであり、一方、ＭＯＳトランジスタ
Ｑ３５がオン状態となるのは、内部ノードＮＡ上の電位
がＶＣＣ＋Ｖｔｈｐ以上となったときである。したがっ
て、ＭＯＳトランジスタＱ３５の電流駆動力がＭＯＳト
ランジスタＱ３６の電流駆動力よりも大きくされている
場合には、内部ノードＮＡ上の電位がノイズの影響によ
り急に高くなったとしても、この第２のクランプ回路１
１０により、この内部ノードＮＡ上の電位レベルが低下
され、確実に、第２の内部電位接続回路１６０のＭＯＳ
トランジスタＱ３６をオフ状態に維持することができ
る。したがって、この状態において、外部端子７から、
高電圧ＶＰを印加して、この第１のクランプ回路１１０
を介して電流が流れるか否かを外部で判別することがで
き、高電圧を用いてピンコンタクト試験を行なうことが
できる。この高電圧ＶＰは、ＶＰＰ＞ＶＰ＞ＶＣＣの関
係を満足すればよい。
【０１５３】モニタフォースモードの活性化時において
は、モニタフォースモード活性化信号ＴＥＳＴ２がハイ
レベルとされる。このモニタフォースモード活性化信号
ＴＥＳＴ２のハイレベルは、ＭＯＳトランジスタＱ３０
およびＱ３１のしきい値電圧Ｖｔｈ以上の電圧レベルで
あればよく、電源電圧ＶＣＣレベルである必要は特にな
い。ただし、インバータＩＶ４の入力論理しきい値を越
えてこの信号ＴＥＳＴ２が変化することが必要とされ
る。
【０１５４】この状態においては、インバータＩＶ４の
出力信号が接地電圧ＶＳＳレベルであり、ＭＯＳトラン
ジスタＱ３１がオフ状態、ＭＯＳトランジスタＱ３０が
オン状態となる。したがって、ノードＩがＭＯＳトラン
ジスタＱ３０により接地電圧レベルに放電され、ノード
Ｉの電位が昇圧ノードＶＰＰの昇圧電圧ＶＰＰよりもし
きい値電圧だけ高くなると（しきい値電圧の絶対値分低
くなると）、ＭＯＳトランジスタＱ３３がオン状態とな
り、ノードＪの電位を上昇させる。このノードＪの電位
上昇に伴って、ＭＯＳトランジスタＱ３２のコンダクタ
ンスが低下し、ノードＪと昇圧ノードＶＰＰの間の電位
差がＭＯＳトランジスタＱ３２のしきい値電圧の絶対値
よりも小さくなると、ＭＯＳトランジスタＱ３２がオフ
状態となる。これによりノードＩが、接地電圧レベルと
なり、ノードＪが、昇圧電圧ＶＰＰレベルとなる。
【０１５５】第２のクランプ回路１１０においては、こ
の昇圧電圧ＶＰＰレベルの制御信号ＩＦＧ２により、Ｍ
ＯＳトランジスタＱ３４は、ＭＯＳトランジスタＱ３５
を介して昇圧電圧ＶＰＰよりも高い電圧を伝達されない
限りオフ状態を維持する。一方、第２の内部電位接続回
路１６０においては、この接地電圧ＶＳＳレベルの制御
信号Ｇｃｎｔ２に応答して、ＭＯＳトランジスタＱ３６
がオン状態となり、その昇圧ノードＶＰＰを内部ノード
ＮＡに接続する。したがって、外部端子７を介して、こ
の昇圧電圧ＶＰＰレベルのモニタを行なうことが可能と
なる。
【０１５６】外部端子７および内部ノードＮＡが昇圧電
圧レベルとなってＭＯＳトランジスタＱ３５がオン状態
となっても、このＭＯＳトランジスタＱ３５を介して与
えられるリーク電流は、ＭＯＳトランジスタＱ３４によ
り遮断される。したがって、このＭＯＳトランジスタＱ
３５を介してのリーク電流の停止後外部端子７を介して
昇圧電圧ＶＰＰの電圧レベルをモニタすることができ
る。
【０１５７】外部から高電圧ＶＰを印加する場合、この
昇圧電圧発生回路が発生する昇圧電圧ＶＰＰよりも高い
電圧レベルが印加されたとしても、ＭＯＳトランジスタ
Ｑ３６を介して内部ノードＮＡからこの昇圧ノードＶＰ
Ｐに高電圧が印加され、昇圧ノードＶＰＰの電圧レベル
が徐々に上昇し、応じて制御信号ＩＦＧ２の電圧レベル
も高電圧ＶＰレベルに上昇する。したがって、ＭＯＳト
ランジスタＱ３５がオン状態となり、リーク電流が生じ
ても、確実にこのＭＯＳトランジスタＱ３４はそのゲー
ト電位は高電圧ＶＰレベルであり、またそのドレイン
（ＭＯＳトランジスタＱ３５に接続される導通ノード）
電位をこの高電圧レベルＶＰよりも低くすることができ
ＭＯＳトランジスタＱ３５を介してドレインがノードＮ
Ａに切独される、ＭＯＳトランジスタＱ３４を確実にオ
フ状態に維持することができ、正確に昇圧ノードＶＰＰ
に外部から所望の電圧レベルの高電圧を印加することが
できる。この図１８に示す構成においては、制御回路１
３０により、第２のクランプ回路１１０および第２の内
部電位接続回路１６０に対する制御信号をＩＦＧ２およ
びＧｃｎｔ２を発生している。この場合、第２のクラン
プ回路１１０および第２の内部電位接続回路１６０それ
ぞれに対して別々に制御回路が設けられて、制御信号Ｉ
ＦＧ２およびＧｃｎｔ２が別々に発生される構成が用い
られてもよい。
【０１５８】また、先の実施の形態において説明したよ
うに、第２のクランプ回路１１０において、ＭＯＳトラ
ンジスタＱ３４とＭＯＳトランジスタＱ３５の位置を交
換することが行なわれてもよい。位置の交換により、こ
のＭＯＳトランジスタＱ３５を介してのリーク電流が生
じず、内部ノードＮＡを高速に所望の電圧レベルに保持
することができる。
【０１５９】またｐチャネルＭＯＳトランジスタＱ３４
が、ｎチャネルＭＯＳトランジスタで置換えられてもよ
い。この場合には、このｎチャネルＭＯＳトランジスタ
のゲートに、制御信号Ｇｃｎｔ２が与えられる。
【０１６０】さらに、先に負電圧ＶＢＢについて説明し
た実施の形態１ないし１０において利用した構成はすべ
て適用可能である。負電圧ＶＢＢを昇圧電圧ＶＰＰに置
換え、かつｎチャネルＭＯＳトランジスタをｐチャネル
ＭＯＳトランジスタで置換し、かつｐチャネルＭＯＳト
ランジスタをｎチャネルＭＯＳトランジスタに置換し、
かつ接地電圧ＶＳＳおよび電源電圧ＶＣＣを置換するこ
とにより、昇圧電圧ＶＰＰのための必要な構成はすべて
実現することにできる。
【０１６１】以上のように、この発明の実施の形態１１
に従えば、内部ノードの高電圧レベルを所定電位レベル
にクランプするためのクランプ回路を、テストモードに
応じて活性／非活性とするように構成したため、昇圧電
圧に対しても、ピンコンタクト試験および外部での電圧
モニタおよび高電圧の外部からの印加の各種テストモー
ドを行なうことができる。
【０１６２】［実施の形態１２］図２０は、この発明の
第１２の実施の形態の半導体装置の要部の構成を示す図
である。図２０においては、第２のクランプ回路１１０
は、電源ノードＶＣＣと内部ノードＮＡの間に接続さ
れ、そのゲートに制御信号ＩＦＧ２を受けるｐチャネル
ＭＯＳトランジスタＱ３４を含む。第２の内部電位接続
回路１６０は、内部ノードＮＡと昇圧ノードＶＰＰの間
に接続され、そのゲートに制御信号Ｇｃｎｔ２を受ける
ｐチャネルＭＯＳトランジスタＱ３６で構成される。
【０１６３】制御信号発生部は、モニタフォースモード
活性化信号ＴＥＳＴ２に応答して制御信号ＩＦＧ２を出
力する制御信号発生回路１３０ａと、信号ＴＥＳＴ２に
応答して、制御信号Ｇｃｎｔ２を発生する制御信号発生
回路１３０ｂを含む。制御信号発生回路１３０ａは、信
号ＴＥＳＴ２を受けるインバータＩＶ４と、昇圧ノード
ＶＰＰとノードＫの間に接続され、そのゲートに信号Ｔ
ＥＳＴ２を受けるｐチャネルＭＯＳトランジスタＱ３０
と、昇圧ノードＶＰＰとノードＰの間に接続され、その
ゲートにインバータＩＶ４の出力信号を受けるｐチャネ
ルＭＯＳトランジスタＱ３１と、ノードＫと電源ノード
ＶＣＣの間に接続され、そのゲートがノードＰに接続さ
れるｎチャネルＭＯＳトランジスタＱ３２と、ノードＰ
と電源ノードＶＣＣの間に接続され、そのゲートがノー
ドＫに接続されるｎチャネルＭＯＳトランジスタＱ３３
を含む。ノードＰから制御信号ＩＦＧ２が出力される。
ＭＯＳトランジスタＱ３０およびＱ３１のしきい値電圧
の絶対値は、大きい値（ＶＰＰ−ＶＣＣ以上）に設定さ
れる。ＭＯＳトランジスタＱ３２およびＱ３３のしきい
値電圧は、昇圧電圧ＶＰＰと電源電圧ＶＣＣの差よりも
小さくされる。
【０１６４】制御信号発生回路１３０ｂは、信号ＴＥＳ
Ｔ２を受けるインバータＩＶ５と、昇圧ノードＶＰＰと
ノードＨの間に接続されるｐチャネルＭＯＳトランジス
タＱ３７と、昇圧ノードＶＰＰとノードＩの間に接続さ
れ、そのゲートにインバータＩＶ５の出力信号を受ける
ｐチャネルＭＯＳトランジスタＱ３８と、ノードＨと接
地ノードＶＳＳの間に接続され、そのゲートがノードＩ
に接続されるｎチャネルＭＯＳトランジスタＱ３９と、
ノードＩと接地ノードＶＳＳの間に接続され、そのゲー
トがノードＨに接続されるｎチャネルＭＯＳトランジス
タＱ４０を含む。ＭＯＳトランジスタＱ３７およびＱ３
８のしきい値電圧の絶対値は、大きくされる（ＶＰＰ−
ＶＣＣ以上）。次に、この図２０に示す半導体装置の動
作をその動作波形図である図２１を参照して説明する。
【０１６５】モニタフォースモードの非活性化時におい
ては、信号ＴＥＳＴ２がローレベルであり、インバータ
ＩＶ４の出力信号がハイレベルとなる。制御信号発生回
路１３０ａにおいては、ＭＯＳトランジスタＱ３０がオ
ン状態となり、ＭＯＳトランジスタＱ３１がオフ状態と
なる。このとき、ＭＯＳトランジスタＱ３１のしきい値
電圧の絶対値が十分大きいため、ＭＯＳトランジスタＱ
３１は、このインバータＩＶ４の出力信号のハイレベル
に応答して確実にオフ状態とされる。この状態において
は、ノードＫがＭＯＳトランジスタＱ３０により充電さ
れ、その電位レベルが上昇し、ＭＯＳトランジスタＱ３
３のゲート電位とソース電位（電源電圧ＶＣＣ）の差が
しきい値電圧以上高くなれば、ＭＯＳトランジスタＱ３
３がオン状態となり、ノードＰが電源電圧ＶＣＣレベル
とされる。ＭＯＳトランジスタＱ３１はオフ状態のた
め、ＭＯＳトランジスタＱ３３により、このノードＰの
電位は確実に電源電圧ＶＣＣレベルに設定される。ＭＯ
ＳトランジスタＱ３２は、ノードＰの電位が電源電圧Ｖ
ＣＣレベルとなると、そのゲートおよびソース電位が同
じとなり、オフ状態を維持する。これにより、ノードＫ
は、昇圧電圧ＶＰＰレベルに維持される。この結果、ノ
ードＰからは、電源電圧ＶＣＣレベルの制御信号ＩＦＧ
２が出力される。第２のクランプ回路１１０において
は、ＭＯＳトランジスタＱ３４が、そのゲートに電源電
圧ＶＣＣレベルの制御信号ＩＦＧ２を受け、ダイオード
モードで動作し、クランプ素子として機能する。
【０１６６】一方、制御信号発生回路１３０ｂにおいて
は、ＭＯＳトランジスタＱ３７がオン状態、ＭＯＳトラ
ンジスタＱ３８がオフ状態とされる。ノードＨが、高速
でＭＯＳトランジスタＱ３７により充電され、昇圧電圧
ＶＰＰレベルにまで充電される。これにより、ＭＯＳト
ランジスタＱ４０がオン状態となり、ノードＩを接地電
圧ＶＳＳレベルにまで放電し、ＭＯＳトランジスタＱ３
９がオフ状態とされる。これにより、ノードＨから出力
される制御信号Ｇｃｎｔ２は、昇圧電圧ＶＰＰレベルと
なる。第２の内部電位接続回路１６０においては、ＭＯ
ＳトランジスタＱ３６が、昇圧電圧ＶＰＰレベルの制御
信号Ｇｃｎｔ２を受けており、内部ノードＮＡの電位
が、昇圧電圧ＶＰＰとＭＯＳトランジスタＱ３６のしき
い値電圧の絶対値の和よりも高くならない限りオフ状態
を維持する。したがって、この状態においては、外部端
子７から適当なレベルの高電圧ＶＰを印加して、内部ノ
ードＮＡから第２のクランプ回路１１０を介して電源ノ
ードＶＣＣへ電流を流れさせることにより、ピンコンタ
クト試験を行なうことができる。
【０１６７】モニタフォースモードの活性化時には、信
号ＴＥＳＴ２がハイレベルとなり、インバータＩＶ４お
よびＩＶ５の出力信号はそれぞれ接地電圧ＶＳＳレベル
のローレベルとなる。制御信号発生回路１３０ａにおい
ては、ＭＯＳトランジスタＱ３１のコンダクタンスがＭ
ＯＳトランジスタＱ３０のそれよりも十分に大きくな
り、ノードＰの出力が高速で充電され、応じてＭＯＳト
ランジスタＱ３２がオン状態となる。ノードＫは、ＭＯ
ＳトランジスタＱ３２を介して電源電圧ＶＣＣレベルに
まで放電され、応じてＭＯＳトランジスタＱ３３のコン
ダクタンスが低下する。最終的に、ＭＯＳトランジスタ
Ｑ３３がオフ状態、ＭＯＳトランジスタＱ３２がオン状
態となり、ノードＰから出力される制御信号ＩＦＧ２
は、昇圧電圧ＶＰＰレベルとなる。
【０１６８】制御信号発生回路１３０ｂにおいても、Ｍ
ＯＳトランジスタＱ３８のコンダクタンスがＭＯＳトラ
ンジスタＱ３７のコンダクタンスよりも十分に大きくな
り、ノードＩの電位が、ノードＨよりも高速で上昇し、
ＭＯＳトランジスタＱ３９がオン状態、ＭＯＳトランジ
スタＱ４０がオフ状態となる。ノードＨから出力される
制御信号Ｇｃｎｔ２は、オン状態のＭＯＳトランジスタ
Ｑ３９により、接地電圧ＶＳＳレベルに設定される。
【０１６９】第１のクランプ回路１１０においては、Ｍ
ＯＳトランジスタＱ３４のゲートへ与えられる制御信号
ＩＦＧ２が高電圧ＶＰＰレベルであり、内部ノードＮＡ
の電位が、この昇圧電圧ＶＰＰよりも高くならない限
り、ＭＯＳトランジスタＱ３４はオフ状態を維持する。
一方、第２の内部電位接続回路１６０においては、ＭＯ
ＳトランジスタＱ３６が接地電圧ＶＳＳレベルの制御信
号Ｇｃｎｔ２をゲートに受けてオン状態となり、昇圧ノ
ードＶＰＰを内部ノードＮＡに接続する。したがってこ
の状態においては、昇圧ノードＶＰＰ上の昇圧電圧ＶＰ
Ｐを外部端子７を介して外部でモニタすることが可能で
ある。外部端子７から昇圧ノードＶＰＰへ高電圧ＶＰを
印加する場合、昇圧ノードＶＰＰの電圧レベルも応じて
高電圧ＶＰレベルに変化し、制御信号ＩＦＧ２の電圧レ
ベルも高電圧ＶＰレベルとなる。したがって、内部ノー
ドＮＡの電位が高電圧ＶＰレベルとなると、応じて制御
信号ＩＦＧ２の電圧レベルが高電圧ＶＰレベルとなり、
このＭＯＳトランジスタＱ３４はゲートとソースの電位
が等しく、確実にオフ状態を維持することができる。し
たがって外部端子７から、昇圧ノードＶＰＰへ所望の電
圧レベルの高電圧を印加して内部回路（内部回路１１以
外の回路）を動作させることができる。
【０１７０】［変更例］図２２は、この発明の第１２の
実施の形態の変更例の構成を示す図である。図２２にお
いては、図２０に示す制御信号発生回路１３０ａおよび
１３０ｂと置換えられる制御回路１３５の構成を示す。
制御回路１３５は、モニタフォースモード活性化信号Ｔ
ＥＳＴ２に応答して制御信号Ｇｃｎｔ２を出力する制御
信号発生回路１３５ａと、この制御信号発生回路１３５
ａの出力する信号（相補信号）に従って制御信号ＩＦＧ
２を出力する制御信号発生回路１３５ｂを含む。制御信
号発生回路１３５ａは、昇圧ノードＶＰＰとノードＮＢ
の間に接続され、そのゲートがノードＮＣに接続される
ｐチャネルＭＯＳトランジスタＱ６０と、昇圧ノードＶ
ＰＰとノードＮＣの間に接続され、そのゲートがノード
ＮＢに接続されるｐチャネルＭＯＳトランジスタＱ６２
と、ノードＮＢと接地ノードＶＳＳの間に接続され、そ
のゲートにモニタフォースモード活性化信号ＴＥＳＴ２
を受けるｎチャネルＭＯＳトランジスタＱ６４と、ノー
ドＮＣと接地ノードＶＳＳの間に接続され、そのゲート
にモニタフォースモード活性化信号ＴＥＳＴ２をインバ
ータＩＶ６を介して受けるｎチャネルＭＯＳトランジス
タＱ６６を含む。ノードＮＢから制御信号Ｇｃｎｔ２が
出力される。
【０１７１】制御信号発生回路１３５ｂは、昇圧ノード
ＶＰＰとノードＮＤの間に接続され、そのゲートがノー
ドＮＥに接続されるｐチャネルＭＯＳトランジスタＱ７
０と、昇圧ノードＶＰＰとノードＮＥの間に接続され、
そのゲートがノードＮＤに接続されるｐチャネルＭＯＳ
トランジスタＱ７２と、ノードＮＤと電源ノードＶＣＣ
の間に接続され、そのゲートがノードＮＤに接続される
ｎチャネルＭＯＳトランジスタＱ７２と、ノードＮＥと
電源ノードＶＣＣの間に接続され、そのゲートがノード
ＮＣに接続されるｎチャネルＭＯＳトランジスタＱ７４
を含む。ノードＮＤから、制御信号ＩＦＧ２が出力され
る。制御信号ＩＦＧ２は、図２０に示すＭＯＳトランジ
スタＱ３４のゲートへ与えられる。制御信号Ｇｃｎｔ２
は、図２０に示すＭＯＳトランジスタＱ３６のゲートへ
与えられる。次に動作について簡単に説明する。
【０１７２】モニタフォースモードの非活性化時、信号
ＴＥＳＴ２は接地電圧ＶＳＳレベルのローレベルであ
り、ＭＯＳトランジスタＱ６４がオフ状態、ＭＯＳトラ
ンジスタＱ６６がオン状態となる。この状態において、
ノードＮＣが、ＭＯＳトランジスタＱ６６を介して接地
電圧ＶＳＳレベルに放電される。このノードＮＣの電位
低下に従って、ＭＯＳトランジスタＱ６０がオン状態と
なり、ノードＮＢの電位が昇圧電圧ＶＰＰレベルに上昇
し、ＭＯＳトランジスタＱ６２がオフ状態となる。した
がって、ノードＮＣが接地電圧ＶＳＳレベル、ノードＮ
Ｂが昇圧電圧ＶＰＰレベルとなる。これにより、昇圧電
圧ＶＰＰレベルの制御信号Ｇｃｎｔ２が出力される。
【０１７３】一方、制御信号発生回路１３５ｂにおいて
は、昇圧電圧ＶＰＰをゲートに受けるＭＯＳトランジス
タＱ７３がオン状態となり、一方、接地電圧ＶＳＳをゲ
ートに受けるＭＯＳトランジスタＱ７４がオフ状態とさ
れる。したがって、ノードＮＤが、電源ノードＶＣＣに
電気的に接続され、ノードＮＤの電位が電源電圧ＶＣＣ
レベルにされる。昇圧ノードＶＰＰとノードＮＤの電位
差が大きくなると、ＭＯＳトランジスタＱ７２がオン状
態となり、ノードＮＥが昇圧電圧ＶＰＰレベルに充電さ
れる。ノードＮＥが昇圧電圧ＶＰＰレベルとなると、Ｍ
ＯＳトランジスタＱ７０がオフ状態とされ、ノードＮＤ
はＭＯＳトランジスタＱ７３により電源電圧ＶＣＣレベ
ルとなる。したがって、ノードＮＤから出力される制御
信号ＩＦＧ２が電源電圧ＶＣＣレベルとなる。
【０１７４】モニタフォースモードの活性化時には、信
号ＴＥＳＴ２がハイレベルとされ、ＭＯＳトランジスタ
Ｑ６４がオン状態、ＭＯＳトランジスタＱ６６がオフ状
態とされる。したがって、この状態においては、ノード
ＮＢから出力される制御信号Ｇｃｎｔ２が接地電圧ＶＳ
Ｓレベルとされる。一方、制御信号発生回路１３５ｂに
おいては、ＭＯＳトランジスタＱ７３が接地電圧ＶＳＳ
をゲートに受けてオフ状態となり、一方、ＭＯＳトラン
ジスタＱ７４が、ノードＮＣ上の昇圧電圧ＶＰＰを受け
てオン状態となり、ノードＮＥが電源電圧ＶＣＣに電気
的に接続される。したがって、ＭＯＳトランジスタＱ７
０がオン状態となり、ノードＮＤが昇圧電圧ＶＰＰレベ
ルに充電される。ノードＮＤの電圧レベルが昇圧電圧Ｖ
ＰＰレベルとなると、ＭＯＳトランジスタＱ７２が完全
にオフ状態となり、ノードＮＥは、ＭＯＳトランジスタ
Ｑ７４により、電源電圧ＶＣＣＤレベルに維持される。
この結果、ノードＮＤからの制御信号ＩＦＧ２は、昇圧
電圧ＶＰＰレベルとなる。
【０１７５】この図２２に示す制御回路の場合、ＭＯＳ
トランジスタＱ６０、Ｑ６２、Ｑ７０、およびＱ７２
は、しきい値電圧の絶対値を大きくするなどの要件は必
要とされない。ＭＯＳトランジスタＱ７０、Ｑ７２、Ｑ
７３およびＱ７４のしきい値電圧の絶対値が昇圧電圧Ｖ
ＰＰと電源電圧ＶＣＣの差よりも小さいことが要求され
るだけである。したがって、余分の製造工程を必要とす
ることなく容易に、昇圧電圧ＶＰＰレベルと接地電圧Ｖ
ＳＳレベルの間で変化する制御信号Ｇｃｎｔ２および昇
圧電圧ＶＰＰと電源電圧ＶＣＣの間で変化する制御信号
ＩＦＧ２を生成することができる。
【０１７６】制御信号Ｇｃｎｔ２と制御信号ＩＦＧ２と
を別々の回路を用いて生成することにより、図２０に示
す内部電位接続回路１６０を、この昇圧電圧発生回路の
近傍に配置でき、特に、内部ノードＮＡの近傍に配置す
る必要がなくなる。制御信号発生回路１３０ｂまたは１
３５ａをチップ上の適当な位置に配置することができ
る。したがって、半導体装置が形成されるチップ上の空
き領域に、制御信号発生回路１３０ａまたは１３５ａお
よび内部電位接続回路１６０を配置することができ、１
つの領域に、集中的にこれらの制御信号発生回路、内部
電位接続回路および第２のクランプ回路を配置する必要
がなく、空き領域を利用してこの配置を最適化すること
ができ、占有面積を低減することができる。応じて、入
力保護回路部分の占有面積を小さくすることができる。
【０１７７】またこの実施の形態１２に従えば、第２の
クランプ回路１１０は、１つのＭＯＳトランジスタのみ
で構成されているため、このクランプ回路の占有面積を
小さくすることができる。
【０１７８】［実施の形態１３］図２３は、この発明の
第１３の実施の形態の半導体装置の要部の構成を示す図
である。図２３において、半導体装置は、外部端子７と
内部ノードＮＡの間に接続される第１の保護回路２０を
含む。この第１の保護回路２０は、図１に示す構成と同
じ構成を備え、外部端子７に大きな負電圧が印加された
ときに、この大きな負電圧を吸収する機能を備える。異
常高電圧を吸収するための第２の保護回路は設けられて
いない。通常、人体の接触などによる静電放電の場合、
大きな負電圧が印加されることが多く、異常高電圧が発
生する確率は少ないためである。
【０１７９】半導体装置は、さらに、第１のモニタフォ
ースモード活性化信号ＴＥＳＴ１に応答して制御信号Ｉ
ＦＧ１およびＧｃｎｔ１を生成する制御回路８０と、内
部ノードＮＡと接地ノードＶＳＳの間に接続され、内部
ノードＮＡの負電位を制御信号ＩＦＧ１に従って選択的
にクランプする第１のクランプ回路１０と、内部ノード
ＮＡと負電圧印加ノード（基板電位発生回路出力部）と
を制御信号Ｇｃｎｔ１に応答して選択的に電気的に接続
する第１の内部基板電位接続回路６０を含む。
【０１８０】半導体装置は、さらに、第２のモニタフォ
ースモード活性化信号ＴＥＳＴ２に応答して、制御信号
ＩＦＧ２およびＧｃｎｔ２を生成する制御回路１３０
と、電源ノードＶＣＣと内部ノードＮＡの間に接続さ
れ、制御信号ＩＦＧ２に従って、選択的にそのクランプ
機能が活性化されて内部ノードＮＡの高電位レベルを所
定電位レベルにクランプするための第２のクランプ回路
１１０と、昇圧ノードＶＰＰと内部ノードＮＡの間に接
続され、制御信号Ｇｃｎｔ２に応答して昇圧ノードＶＰ
Ｐと内部ノードＮＡとを選択的に電気的に接続する第２
の内部電位接続回路１６０を含む。
【０１８１】制御回路８０は、第１のモニタフォースモ
ード活性化信号ＴＥＳＴ１を受けるインバータＩＶ１
と、電源ノードＶＣＣとノードＢの間に接続され、その
ゲートに信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトラ
ンジスタＱ５と、電源ノードＶＣＣとノードＣの間に接
続され、そのゲートにインバータＩＶ１の出力信号を受
けるｐチャネルＭＯＳトランジスタＱ６と、ノードＢと
負電圧印加ノードＶＢＢの間に接続され、そのゲートが
ノードＣに接続されるｎチャネルＭＯＳトランジスタＱ
７と、ノードＣと負電圧印加ノードＶＢＢの間に接続さ
れ、そのゲートがノードＢに接続されるｎチャネルＭＯ
ＳトランジスタＱ８とを含む。この制御回路８０の構成
は、図３に示す構成と同じである。すなわち信号ＴＥＳ
Ｔ１の活性化時（ハイレベル）のとき、制御信号Ｇｃｎ
ｔ１が電源電圧ＶＣＣレベルのハイレベルとなり、制御
信号ＩＦＧ１は負電圧ＶＢＢレベルとなる。信号ＴＥＳ
Ｔ１がローレベルの非活性状態のとき、信号Ｇｃｎｔ１
が負電圧ＶＢＢレベルとなり、信号ＩＦＧ１が電源電圧
ＶＣＣレベルとなる。
【０１８２】第１のクランプ回路１０は、内部ノードＮ
Ａに接続される一方導通ノードと、接地ノードＶＳＳに
接続されるゲート電極ノードとを有するｎチャネルＭＯ
ＳトランジスタＱ３と、ＭＯＳトランジスタＱ３と接地
ノードＶＳＳの間に接続され、そのゲートに制御信号Ｉ
ＦＧ１を受けるｎチャネルＭＯＳトランジスタＱ４を含
む。第１の内部電位接続回路６０は、内部ノードＮＡと
負電圧印加ノードＶＢＢ（または基板電位発生回路出力
部）の間に接続され、そのゲートに制御信号Ｇｃｎｔ１
を受けるｎチャネルＭＯＳトランジスタＱ１３を含む。
この第１のクランプ回路１０および第１の内部電位接続
回路６０の構成は、先の図３に示す構成と同じである。
第１の内部電位接続回路６０は、信号ＴＥＳＴ１の活性
化時には、ハイレベルの制御信号Ｇｃｎｔ１に応答し
て、ＭＯＳトランジスタＱ１３がオン状態となり、内部
ノードＮＡと負電圧印加ノードＶＢＢ（基板電位発生回
路出力部）とを電気的に接続する。信号ＴＥＳＴ１の非
活性化時においては、信号Ｇｃｎｔ１が負電圧ＶＢＢレ
ベルのローレベルとなり、ＭＯＳトランジスタＱ１３は
オフ状態となる。これにより、内部ノードＮＡと負電圧
印加ノードＶＢＢ（基板電位発生回路出力部）とが電気
的に切り離される。
【０１８３】第１のクランプ回路１０は、信号ＴＥＳＴ
１の活性化時、ＭＯＳトランジスタＱ４が負電圧ＶＢＢ
レベルの制御信号ＩＦＧ１をゲートに受け、内部ノード
ＮＡと接地ノードＶＳＳの間の電流経路を遮断する。信
号ＴＥＳＴ１の非活性化時においては、信号ＩＦＧ１が
電源電圧ＶＣＣレベルのハイレベルとなり、ＭＯＳトラ
ンジスタＱ４がオン状態となり、ＭＯＳトランジスタＱ
３をダイオードモードで動作させる。
【０１８４】制御回路１３０は、接地ノードＶＳＳとノ
ードＩの間に接続され、そのゲートに第２のモニタフォ
ースモード活性化信号ＴＥＳＴ２をゲートに受けるｎチ
ャネルＭＯＳトランジスタＱ３０と、接地ノードＶＳＳ
とノードＪの間に接続され、そのゲートに信号ＴＥＳＴ
２をインバータＩＶ４を介して受けるｎチャネルＭＯＳ
トランジスタＱ３１と、ノードＩと昇圧ノードＶＰＰの
間に接続され、そのゲートがノードＪに接続されるｐチ
ャネルＭＯＳトランジスタＱ３２と、ノードＪと昇圧ノ
ードＶＰＰの間に接続され、そのゲートがノードＩに接
続されるｐチャネルＭＯＳトランジスタＱ３３を含む。
ノードＪから制御信号ＩＦＧ２が出力され、ノードＩか
ら制御信号Ｇｃｎｔ２が出力される。信号ＴＥＳＴ２の
活性化時（ハイレベルのとき）、ノードＩが接地電圧Ｖ
ＳＳレベル、ノードＪが昇圧電圧ＶＰＰレベルとなる。
第２のモニタフォースモードの非活性化時、信号ＴＥＳ
Ｔ２がローレベルとなり、ＭＯＳトランジスタＱ３０が
オフ状態、ＭＯＳトランジスタＱ３１がオン状態とな
り、ノードＩが昇圧電圧ＶＰＰレベル、ノードＪが接地
電圧ＶＳＳレベルとなる。
【０１８５】第２のクランプ回路１１０は、内部ノード
ＮＡに接続される一方導通ノードと電源ノードＶＣＣに
接続されるゲート電極ノードとを有するｐチャネルＭＯ
ＳトランジスタＱ３５と、ＭＯＳトランジスタＱ３５と
電源ノードＶＣＣの間に接続され、そのゲートに制御信
号ＩＦＧ２を受けるｐチャネルＭＯＳトランジスタＱ３
４を含む。第２の内部電位接続回路１６０は、昇圧ノー
ドＶＰＰと内部ノードＮＡの間に接続され、そのゲート
に制御信号Ｇｃｎｔ２を受けるｐチャネルＭＯＳトラン
ジスタＱ３６を含む。これらの回路１１０、１３０およ
び１６０の構成は、図１８に示す構成と同じであり、同
様の作用効果が得られる。
【０１８６】すなわち、第２のモニタフォースモード活
性化信号ＴＥＳＴ２の非活性化時には、信号Ｇｃｎｔ２
が昇圧電圧ＶＰＰレベル、制御信号ＩＦＧ２が接地電圧
ＶＳＳレベルとなる。したがって、この場合には、昇圧
ノードＶＰＰと内部ノードＮＡとが切り離され、一方第
２のクランプ回路１１０では、ＭＯＳトランジスタＱ３
５と電源ノードＶＣＣの間に電流経路が形成され、ＭＯ
ＳトランジスタＱ３５がクランプ素子として機能する。
第２のモニタフォースモード活性化信号ＴＥＳＴ２の活
性化時においては、信号Ｇｃｎｔ２が接地電圧ＶＳＳレ
ベル、制御信号ＩＦＧ２が昇圧電圧ＶＰＰレベルであ
る。この場合には、ＭＯＳトランジスタＱ３６がオン状
態となり、昇圧ノードＶＰＰが内部ノードＮＡに電気的
に接続される。第２のクランプ回路１１０においては、
ＭＯＳトランジスタＱ３４が電源ノードＶＣＣと内部ノ
ードＮＡとの間の電流経路を遮断する。
【０１８７】図２３に示す半導体装置の構成の場合、図
２４にその動作波形図を示すようにモニタフォースモー
ド活性化信号ＴＥＳＴ１およびＴＥＳＴ２の一方のみが
テストモード動作時に活性状態とされる。両者は同時に
活性状態のハイレベルとされることはない。したがっ
て、モニタフォースモード活性化信号ＴＥＳＴ１および
ＴＥＳＴ２を選択的に活性状態とすることにより、外部
端子７を介して負電圧ＶＢＢおよび昇圧電圧ＶＰＰを外
部でモニタすることができる。また同様に、外部端子７
を介して所定のノードに、負電圧ＶＢＢまたは昇圧電圧
ＶＰＰを印加することができ、これらの電圧ＶＢＢおよ
びＶＰＰを所望の電圧レベルに設定することができる。
【０１８８】ピンコンタクト試験の場合には、モニタフ
ォースモード活性化信号ＴＥＳＴ１およびＴＥＳＴ２は
ともに非活性状態のローレベルとされる。したがってこ
の状態において、ＭＯＳトランジスタＱ１３およびＱ３
６はともにオフ状態にあり、一方、ＭＯＳトランジスタ
Ｑ３およびＱ３４がともにオン状態であるため、これら
の第１および第２のクランプ回路１０および１１０に対
して高電圧または負電圧を外部が印加することにより、
ピンコンタクト試験を実行することができる。
【０１８９】以上のように、この発明の実施の形態１３
に従えば、高電圧部および負電圧部両者に対しそれぞれ
選択的にクランプ機能が活性／非活性化される回路を設
けたため、１つのピン端子を介して外部で高電圧および
負電圧いずれもモニタすることができるとともに、外部
から負電圧および高電圧いずれも印加してこれらの電圧
を所望の電圧レベルに設定することができる。同様、高
電圧および負電圧いずれを用いてもピンコンタクト試験
を行なうことができる。
【０１９０】［実施の形態１４］図２５は、この発明の
第１４の実施の形態の半導体装置の要部の構成を示す図
である。この図２５に示す構成においては、２つの昇圧
電圧ＶＰＰおよびＶＰＰ２が半導体装置内部で発生され
る。これらの２つの昇圧電圧ＶＰＰおよびＶＰＰ２の外
部モニタおよび外部からの印加を実現するための構成が
示される。
【０１９１】図２５において、モニタフォースモード活
性化信号ＴＥＳＴ２に応答して昇圧電圧ＶＰＰおよび接
地電圧ＶＳＳのレベルの間で変化する互いに相補な制御
信号ＩＦＧ２およびＧｃｎｔ２を発生する制御回路１３
０と、昇圧ノードＶＰＰと内部ノードＮＡの間に接続さ
れ、この制御信号Ｇｃｎｔ２に応答して昇圧ノードＶＰ
Ｐと内部ノードＮＡとを電気的に接続する第２の内部電
位接続回路１６０と、第３のモニタフォースモード活性
化信号ＴＥＳＴ３に応答して昇圧電圧ＶＰＰ２と接地電
圧ＶＳＳのレベルの間で変化する互いに相補な制御信号
ＩＦＧ３およびＧｃｎｔ３を発生する制御回路１４０
と、昇圧ノードＶＰＰ２と内部ノードＮＡの間に接続さ
れ、制御信号Ｇｃｎｔ３に応答して昇圧ノードＶＰＰ２
と内部ノードＮＡとを選択的に電気的に接続する第３の
内部電位接続回路２６０と、制御信号ＩＦＧ２およびＩ
ＦＧ３に応答して電源ノードＶＣＣおよび内部ノードＮ
Ａの間に選択的に電流経路を形成するクランプ回路１１
０ａを含む。
【０１９２】制御回路１３０および第２の内部電位接続
回路１６０は、先の図２３に示す構成と同じ構成を備え
る。対応する部分には同一参照番号を付し、その詳細説
明は省略する。第２のモニタフォースモード活性化信号
ＴＥＳＴ２の非活性化時には、制御信号ＩＦＧ２が接地
電圧ＶＳＳレベル、制御信号Ｇｃｎｔ２が昇圧電圧ＶＰ
Ｐレベルとされる。
【０１９３】制御回路１４０は、接地ノードＶＳＳとノ
ードＳの間に接続され、そのゲートに信号ＴＥＳＴ３を
受けるｎチャネルＭＯＳトランジスタＱ３７と、ノード
Ｒと接地ノードＶＳＳの間に接続され、そのゲートにイ
ンバータＩＶ５を介して信号ＴＥＳＴ３を受けるｎチャ
ネルＭＯＳトランジスタＱ３８と、ノードＳと昇圧ノー
ドＶＰＰ２との間に接続され、そのゲートがノードＲに
接続されるｐチャネルＭＯＳトランジスタＱ３９と、ノ
ードＲと昇圧ノードＶＰＰの間に接続され、そのゲート
がノードＳに接続されるｐチャネルＭＯＳトランジスタ
Ｑ４０を含む。この制御回路１４０の構成は、制御回路
１３０の構成と、昇圧ノードへ印加される電圧レベルが
異なることを除いて同じである。
【０１９４】ノードＲから制御信号ＩＦＧ３が出力さ
れ、ノードＳから制御信号Ｇｃｎｔ３が出力される。
【０１９５】第３の内部電位接続回路２６０は、昇圧ノ
ードＶＰＰ２と内部ノードＮＡの間に接続され、そのゲ
ートに制御信号Ｇｃｎｔ３を受けるｐチャネルＭＯＳト
ランジスタＱ４５を含む。
【０１９６】クランプ回路１１０ａは、内部ノードＮＡ
に接続される一方導通ノードと、電源ノードＶＣＣに接
続されるゲート電極ノードとを有するｐチャネルＭＯＳ
トランジスタＱ３５と、ＭＯＳトランジスタＱ３５と電
源ノードＶＣＣの間に直列に接続されるｐチャネルＭＯ
ＳトランジスタＱ３４およびＱ４４を含む。ＭＯＳトラ
ンジスタＱ３４は、そのゲートに制御信号ＩＦＧ２を受
け、ＭＯＳトランジスタＱ４４は、そのゲートに制御信
号ＩＦＧ３を受ける。ＭＯＳトランジスタＱ３４および
Ｑ４４の位置は交換されてもよい。内部ノードＮＡは、
第１の保護回路２０を介して外部端子７に接続される。
内部ノードＮＡには内部回路１１が接続され、この内部
回路１１がその内部ノードＮＡ上の信号電位に従って所
定の処理を行なって内部信号を生成してさらに内部の回
路へ伝達する。次に、図２６に示す動作波形図を参照し
て、この図２５に示す半導体装置の動作について説明す
る。
【０１９７】信号ＴＥＳＴ２およびＴＥＳＴ３は同時に
非活性状態とはならない。テストモード時においては、
一方が活性状態とされる。以下、簡単化のために、第２
のモニタフォースモード活性化信号ＴＥＳＴ２が活性状
態のときに指定される動作モードをＶＰＰモードと称
し、第３のモニタフォースモード活性化信号ＴＥＳＴ３
が活性状態とされて指定されるテストモードをＶＰＰ２
モードと称す。
【０１９８】ＶＰＰモードおよびＶＰＰ２モードがとも
に非活性状態のとき、信号ＴＥＳＴ２およびＴＥＳＴ３
はともにローレベルである。この状態においては、制御
回路３０において、ＭＯＳトランジスタＱ３０がオフ状
態、ＭＯＳトランジスタＱ３１がオン状態となり、制御
信号ＩＦＧ２が接地電圧ＶＳＳレベル、制御信号Ｇｃｎ
ｔ２が昇圧電圧ＶＰＰレベルとなる。同様、制御回路１
４０においても、図２６に示すように、ＭＯＳトランジ
スタＱ３７がオフ状態、ＭＯＳトランジスタＱ３８がオ
ン状態となり、制御信号ＩＦＧ３が接地電圧ＶＳＳレベ
ル、制御信号Ｇｃｎｔ３が昇圧電圧ＶＰＰ２の電圧レベ
ルとなる。
【０１９９】クランプ回路１１０ａにおいては、したが
ってＭＯＳトランジスタＱ３４およびＱ４４はともにオ
ン状態となり、電源電圧ＶＣＣをＭＯＳトランジスタＱ
３５の他方導通ノードに伝達する。これにより、ＭＯＳ
トランジスタＱ３５は、ダイオードモードで動作し、内
部ノードＮＡの電位が、ＶＣＣ＋Ｖ３５よりも高くなる
と導通し、内部ノードＮＡから電源ノードＶＣＣへ電流
を流し、内部ノードＮＡの電位を低下させる。ここで、
Ｖ３５は、ＭＯＳトランジスタＱ３５のしきい値電圧の
絶対値を示す。したがって、この状態においては、クラ
ンプ回路１１０ａは、通常のクランプ素子として機能す
る。
【０２００】内部電位接続回路１６０においては、ＭＯ
ＳトランジスタＱ３６は、そのゲートに昇圧電圧ＶＰＰ
レベルの制御信号Ｇｃｎｔ２を受けており、ＭＯＳトラ
ンジスタＱ３６は、内部ノードＮＡの電位が昇圧電圧Ｖ
ＰＰよりも高くなるまでオフ状態を維持する。同様、内
部電位接続回路２６０においても、ＭＯＳトランジスタ
Ｑ４５が、昇圧電圧ＶＰＰ２の電圧レベルの制御信号Ｇ
ｃｎｔ３をゲートに受けており、ＭＯＳトランジスタＱ
４５は、内部ノードＮＡの電位が、昇圧電圧ＶＰＰ２の
電圧レベルよりも高くならない限り、オフ状態を維持す
る。正確には、ＭＯＳトランジスタＱ３６は、内部ノー
ドＮＡの電圧がＶＰＰ＋Ｖ３６以上になったときに導通
し、ＭＯＳトランジスタＱ４５は、内部ノードＮＡの電
位がＶＰＰ２＋Ｖ４５以上の電圧レベルになったときに
導通する。ここで、Ｖ３６およびＶ４５は、それぞれＭ
ＯＳトランジスタＱ３６およびＱ４５のしきい値電圧の
絶対値を示す。したがって、昇圧ノードＶＰＰおよびＶ
ＰＰ２は、内部ノードＮＡと電気的に分離されている。
したがって、外部端子７を介して高電圧ＶＰ（昇圧電圧
ＶＰＰおよびＶＰＰ２と電源電圧ＶＣＣ＋Ｖ３５の間の
電圧レベル）を印加することにより、クランプ回路１１
０ａを介して内部ノードＮＡから電源ノードＶＣＣへ電
流経路が形成され、外部でこの電流をモニタすることに
より、ピンコンタクト試験を行なうことができる。
【０２０１】次に、ＶＰＰモードのときには、図２６に
示すように信号ＴＥＳＴ２がハイレベルとされ、一方信
号ＴＥＳＴ３は接地電圧ＶＳＳレベルを維持する。この
状態においては、制御回路１３０において、ＭＯＳトラ
ンジスタＱ３０がオン状態、ＭＯＳトランジスタＱ３１
がオフ状態とされ、制御信号ＩＦＧ２が昇圧電圧ＶＰＰ
レベル、制御信号Ｇｃｎｔ２が接地電圧ＶＳＳレベルと
なる。第２の内部電位接続回路１６０において、ＭＯＳ
トランジスタＱ３６が、そのゲートに接地電圧ＶＳＳレ
ベルの制御信号Ｇｃｎｔ２を受けて導通し、昇圧ノード
ＶＰＰを内部ノードＮＡに電気的に接続する。一方、第
３の内部電位接続回路２６０においては、ＭＯＳトラン
ジスタＱ４５は、そのゲートに昇圧電圧ＶＰＰ２の電圧
レベルの制御信号Ｇｃｎｔ３により、オフ状態を維持す
る。したがって、昇圧ノードＶＰＰのみが内部ノードＮ
Ａに電気的に接続され、昇圧ノードＶＰＰ２は、内部ノ
ードＮＡから電気的に分離される。
【０２０２】クランプ回路１１０ａにおいては、ＭＯＳ
トランジスタＱ３４が、昇圧電圧ＶＰＰレベルの制御信
号ＩＦＧ２をゲートに受けている。一方、ＭＯＳトラン
ジスタＱ４４は、そのゲートに接地電圧ＶＳＳレベルの
制御信号ＩＦＧ３を受けている。したがって、内部ノー
ドＮＡの電位が上昇し、ＭＯＳトランジスタＱ３５を介
して昇圧電圧ＶＰＰよりも高い電圧がＭＯＳトランジス
タＱ３４へ印加されない限り、ＭＯＳトランジスタＱ３
４はオフ状態を維持する。したがって、外部端子７を介
してこの昇圧ノードＶＰＰの電圧レベルをモニタするこ
とができる。この状態において、クランプ回路１１０ａ
においては、電流経路は形成されていないため、正確に
昇圧電圧ＶＰＰの電圧レベルを外部でモニタすることが
できる。外部端子７から昇圧電圧ＶＰＰの電圧レベルを
変更する場合、制御信号ＩＦＧ２の電圧レベルも変化す
るため、同様、クランプ回路１１０ａにおいては、電流
経路は遮断されており、正確に昇圧ノードＶＰＰの電圧
レベルを所望の電圧レベルに設定することができる。
【０２０３】ＶＰＰ２モードの活性化時においては信号
ＴＥＳＴ２が接地電圧レベルのローレベル、信号ＴＥＳ
Ｔ３がハイレベルとされる。この状態においては、制御
回路１３０から出力される制御信号ＩＦＧ２は、接地電
圧ＶＳＳレベル、制御信号Ｇｃｎｔ２は、昇圧電圧ＶＰ
Ｐレベルとされる。したがって、クランプ回路１１０ａ
において、ＭＯＳトランジスタＱ３４がオン状態とな
り、電源電圧ＶＣＣをＭＯＳトランジスタＱ４４の一方
導通ノード（ドレイン）へ伝達する。一方、接続回路１
６０において、ＭＯＳトランジスタＱ３６がオフ状態と
なる（内部ノードＮＡの電位が昇圧電圧ＶＰＰ＋Ｖ３６
よりも高くならない限り）。したがって、昇圧ノードＶ
ＰＰと内部ノードＮＡとを分離することができる。
【０２０４】一方、制御回路１４０からの制御信号ＩＦ
Ｇ３は、ＭＯＳトランジスタＱ３７がオン状態、ＭＯＳ
トランジスタＱ３８がオフ状態となるため、昇圧電圧Ｖ
ＰＰ２の電圧レベルとなり、一方、制御信号Ｇｃｎｔ３
が接地電圧ＶＳＳレベルとなる。この状態においては、
クランプ回路１１０ａにおいて、ＭＯＳトランジスタＱ
４４は、ＭＯＳトランジスタＱ３５を介して昇圧電圧Ｖ
ＰＰ２よりも高い電圧が伝達されない限りオフ状態を維
持する。したがって、内部ノードＮＡに、昇圧電圧ＶＰ
Ｐ２の電圧レベルが伝達されても、このクランプ回路１
１０ａにおいて電源ノードＶＣＣと内部ノードＮＡの間
の電流経路は遮断されるため、昇圧電圧ＶＰＰ２の外部
モニタおよび外部からの印加を行なうことができる。
【０２０５】接続制御回路２６０において、ＭＯＳトラ
ンジスタＱ４５のゲートは接地電圧ＶＳＳレベルであ
り、ＭＯＳトランジスタＱ４５はオン状態となり、昇圧
ノードＶＰＰ２を内部ノードＮＡに接続する。これによ
り、昇圧ノードＶＰＰ２の電圧レベルを外部端子７を介
して外部でモニタすることが可能となる。逆に、外部端
子７から所定のレベルの高電圧を印加してこの昇圧ノー
ドＶＰＰ２の電圧レベルを変化させることができる。こ
の場合、この印加された高電圧に従って昇圧電圧ＶＰＰ
２の電圧レベルが変化するため、応じて制御信号ＩＦＧ
３の電圧レベルも変化し、確実にＭＯＳトランジスタＱ
４４をオフ状態とすることができ、正確に所望の高電圧
を昇圧ノードＶＰＰ２へ印加することができる。
【０２０６】したがって、この図２５に示す構成に従え
ば、１つの外部端子７を介して複数の電圧レベルの昇圧
電圧の外部モニタ、外部からの印加を行なうことができ
る。なお、昇圧電圧ＶＰＰおよびＶＰＰ２の電圧レベル
によっては、オフ状態とされるべき接続回路が導通状態
となることが考えられる。たとえば、ＶＰＰモードに移
行するとき、昇圧電圧ＶＰＰが昇圧電圧ＶＰＰ２よりも
十分高い場合、ＭＯＳトランジスタＱ４５は、そのゲー
トに昇圧電圧ＶＰＰ２を受けているためオン状態とな
り、内部ノードＮＡから昇圧ノードＶＰＰ２へ電流が流
れることが考えられる。このような状況を確実に防止す
るためには、昇圧電圧ＶＰＰが昇圧電圧ＶＰＰ２よりも
高い場合には、制御信号ＩＦＧ２をゲートに受けるｐチ
ャネルＭＯＳトランジスタをＭＯＳトランジスタＱ４５
と内部ノードＮＡの間に接続する。これにより、ＶＰＰ
モード時において、信号ＩＦＧ２が昇圧電圧ＶＰＰレベ
ルとなり、この追加ＭＯＳトランジスタはオフ状態とな
り、昇圧ノードＶＰＰ２と内部ノードＮＡの間の電流経
路が確実に遮断されるため、昇圧電圧ＶＰＰ２が不必要
に変化するのを防止することができる。ＶＰＰ２モード
時においては、この制御信号ＩＦＧ２が接地電圧レベル
となるため、何ら問題なく、昇圧ノードＶＰＰ２は、内
部ノードＮＡに電気的に接続される。
【０２０７】以上のように、この発明の実施の形態１４
に従えば、クランプ回路において、直列にそれぞれが異
なる昇圧電圧に対応する制御信号をゲートに受けるｐチ
ャネルＭＯＳトランジスタを接続しているため、複数の
昇圧電圧レベルが存在する場合において、これらの外部
印加モードまたは外部モニタモードの場合には、クラン
プ回路１１０ａにおいて電源ノードと内部ノード間の電
流経路を確実に遮断することができ、確実に複数の昇圧
電圧の電圧レベルの外部モニタおよび外部からの異なる
電圧レベルの設定を確実に実現することができる。
【０２０８】また、昇圧電圧ＶＰＰおよびＶＰＰ２の電
圧レベルが同じであり、印加される部分が異なる場合
（たとえば半導体記憶装置において、複数のメモリアレ
イ（ブロック）ごとに昇圧電圧発生回路が設けられてい
るような場合）、各部分に対してそれぞれ独立に昇圧電
圧の外部モニタおよび外部からの印加を行なうことがで
きる。これにより、不良の解析が容易となる。
【０２０９】［実施の形態１５］図２７は、この発明の
第１５の実施の形態の半導体装置の要部の構成を示す図
である。図２７において、半導体装置は、基板電位ＶＢ
Ｂを発生する第１の基板電位発生回路１５ａと、基板電
位ＶＢＢ２を発生する第２の基板電位発生回路１５ｂを
含む。この基板電位ＶＢＢおよびＶＢＢ２はともに負電
圧であるが、その電圧レベルは異なっていてもよく、ま
た半導体記憶装置のメモリアレイ（ブロック）それぞれ
に対して与えられる同じ電圧レベルの基板電位であって
もよい。半導体装置は、さらに、モニタフォースモード
活性化信号ＴＥＳＴ１ａに応答して、電源電圧ＶＣＣお
よび負電圧（基板電位）ＶＢＢの間で変化する互いに相
補な制御信号ＩＦＧａおよびＧｃｎｔａを発生する制御
回路８０ａと、モニタフォースモード活性化信号ＴＥＳ
Ｔ１ｂに応答して、電源電圧ＶＣＣと負電圧（基板電
位）ＶＢＢ２の間で変化する互いに相補な制御信号ＩＦ
ＧｂおよびＧｃｎｔｂを出力する制御回路８０ｂと、制
御回路８０ａからの制御信号Ｇｃｎｔａに応答して、第
１の基板電位発生回路１５ａの出力部を内部ノードＮＡ
に接続する接続回路６０ａと、制御回路８０ｂからの制
御信号Ｇｃｎｔｂに応答して第２の基板電位発生回路１
５ｂの出力部を内部ノードＮＡに接続する基板電位接続
回路６０ｂを含む。ここで、説明を簡略化するために、
信号ＴＥＳＴ１ａの活性化時に指定される動作モードを
ＶＢＢモードと称し、信号ＴＥＳＴ１ｂの活性化時に指
定される動作モードをＶＢＢ２モードと称す。
【０２１０】半導体装置は、さらに、内部ノードＮＡと
接地ノードＶＳＳの間に接続され、制御回路８０ａおよ
び８０ｂからの制御信号ＩＦＧａおよびＩＦＧｂに応答
して、この内部ノードＮＡの負電位を所定電位レベルに
クランプするクランプ回路１０を含む。
【０２１１】制御回路８０ａは、信号ＴＥＳＴ１ａを受
けるインバータＩＶａと、電源ノードＶＣＣとノードＦ
ａの間に接続され、そのゲートに信号ＴＥＳＴ１ａを受
けるｐチャネルＭＯＳトランジスタＱ１５ａと、電源ノ
ードＶＣＣとノードＧａの間に接続され、そのゲートに
インバータＩＶａの出力信号を受けるｐチャネルＭＯＳ
トランジスタＱ１５ｂと、ノードＦａと負電圧印加ノー
ド（第１の基板電位発生回路１５ａの出力部）ＶＢＢと
の間に接続され、そのゲートがノードＧａに接続される
ｎチャネルＭＯＳトランジスタＱ１７ａと、ノードＧａ
と負電圧印加ノードＶＢＢの間に接続され、そのゲート
がノードＦａに接続されるｎチャネルＭＯＳトランジス
タＱ１８ａを含む。
【０２１２】接続回路６０ａは、第１の基板電位発生回
路１５ａの出力ノードと内部ノードＮＡの間に接続さ
れ、そのゲートに制御信号Ｇｃｎｔａを受けるｎチャネ
ルＭＯＳトランジスタＱ１３ａを含む。制御回路８０ｂ
は、電源ノードＶＣＣとノードＦｂの間に接続され、そ
のゲートに信号ＴＥＳＴ１ｂを受けるｐチャネルＭＯＳ
トランジスタＱ１５ｂと、電源ノードＶＣＣとノードＧ
ｂの間に接続され、そのゲートに信号ＴＥＳＴ１ｂをイ
ンバータＩＶｂを介して受けるｐチャネルＭＯＳトラン
ジスタＱ１６ｂと、ノードＦｂと負電圧印加ノード（第
２の基板電位発生回路の出力部）ＶＢＢ２の間に接続さ
れ、そのゲートがノードＧｂに接続されるｎチャネルＭ
ＯＳトランジスタＱ１７ｂと、ノードＧｂと負電圧印加
ノードＶＢＢ２の間に接続され、そのゲートがノードＦ
ｂに接続されるｎチャネルＭＯＳトランジスタＱ１８ｂ
を含む。
【０２１３】接続回路６０ｂは、内部ノードＮＡと負電
圧印加ノード（第２の基板電位発生回路１５ｂの出力
部）ＶＢＢ２の間に接続され、そのゲートに制御信号Ｇ
ｃｎｔｂを受けるｎチャネルＭＯＳトランジスタＱ１３
ｂを含む。
【０２１４】クランプ回路１０は、接地ノードＶＳＳに
その一方導通ノードおよびゲートが接続されるｎチャネ
ルＭＯＳトランジスタＱ３と、内部ノードＮＡとＭＯＳ
トランジスタＱ３の間に互いに直列に接続されるｎチャ
ネルＭＯＳトランジスタＱ４ａおよびＱ４ｂを含む。Ｍ
ＯＳトランジスタＱ４ａは、そのゲートに制御信号ＩＦ
Ｇａを受け、ＭＯＳトランジスタＱ４ｂは、そのゲート
に制御信号ＩＦＧｂを受ける。クランプ回路１０におい
て、ＭＯＳトランジスタＱ３、Ｑ４ａおよびＱ４ｂが、
内部ノードＮＡと接地ノードＶＳＳの間に直列に接続さ
れる限り、その配列順序は任意である。次に、この図２
７に示す半導体装置の動作をその動作波形図である図２
８を参照して説明する。
【０２１５】ＶＢＢモードおよびＶＢＢ２モードがとも
に非活性状態のとき、信号ＴＥＳＴ１ａおよびＴＥＳＴ
１ｂはともに、接地電圧ＶＳＳレベルのローレベルにあ
る。この状態においては、制御回路８０ａにおいて、Ｍ
ＯＳトランジスタＱ１５ａがオン状態、ＭＯＳトランジ
スタＱ１６ａがオフ状態であり、制御信号ＩＦＧａが電
源電圧ＶＣＣレベルのハイレベル、制御信号Ｇｃｎｔａ
が負電圧ＶＢＢレベルのローレベルとなる。同様に、制
御回路８０ｂにおいても、制御信号ＩＦＧｂが、電源電
圧ＶＣＣレベルのハイレベル、制御信号Ｇｃｎｔｂが、
負電圧ＶＢＢ２レベルのローレベルとなる。したがっ
て、接続回路６０ａおよび６０ｂにおいては、ＭＯＳト
ランジスタＱ１３ａおよびＱ１３ｂはともにオフ状態と
なり、基板電位発生回路１５ａおよび１５ｂの出力部は
ともに内部ノードＮＡから電気的に分離される。
【０２１６】クランプ回路１０においては、ＭＯＳトラ
ンジスタＱ４ａおよびＱ４ｂが、ともにオン状態とな
り、内部ノードＮＡを電気的にＭＯＳトランジスタＱ３
の他方導通ノード（ドレイン）に接続し、ＭＯＳトラン
ジスタＱ３は、ダイオードモードで動作する。したがっ
て、この状態においては、クランプ回路１０が、このＭ
ＯＳトランジスタＱ３をクランプ素子として動作するた
め、外部端子７から負電圧（負電圧ＶＢＢおよびＶＢＢ
２よりも浅い（絶対値は小さい））を印加することによ
り、内部ノードＮＡと接地ノードＶＳＳの間に電流が流
れ、外部でこの電流をモニタすることにより、外部端子
７が確実に内部ノードＮＡに電気的に接続されているか
否かの識別を行なうことができる。
【０２１７】モニタフォースモードのとき、ＶＢＢモー
ドおよびＶＢＢ２モードの一方のみが活性化され、他方
は非活性状態を維持する。ＶＢＢモードが行なわれると
き、信号ＴＥＳＴ１ａがハイレベルとなり、一方、信号
ＴＥＳＴ１ｂは接地電圧ＶＳＳレベルのローレベルを維
持する。この状態においては、制御回路８０ａにおい
て、ＭＯＳトランジスタＱ１５ａがオフ状態、ＭＯＳト
ランジスタＱ１６ａがオン状態となり、制御信号Ｇｃｎ
ｔａが電源電圧ＶＣＣレベルのハイレベルとなり、一
方、制御信号ＩＦＧａが負電圧ＶＢＢレベルのローレベ
ルとされる。制御信号ＩＦＧｂは電源電圧ＶＣＣのレベ
ルを維持しており、制御信号Ｇｃｎｔｂは、負電圧ＶＢ
Ｂ２の電圧レベルを維持している。
【０２１８】この状態においては、接続回路６０ａにお
いて、ＭＯＳトランジスタＱ１３ａがオン状態となり、
第１の基板電位発生回路１５ａの出力部が内部ノードＮ
Ａに電気的に接続される。クランプ回路１０において
は、ＭＯＳトランジスタＱ４ｂはオン状態にあり、内部
ノードＮＡを電気的にＭＯＳトランジスタＱ４ａの導通
ノードへ接続する。ＭＯＳトランジスタＱ４ａは、内部
ノードＮＡの電位が、負電圧ＶＢＢよりも低くならない
限り、オフ状態を維持する（ＭＯＳトランジスタＱ４ａ
がオン状態となるのは、内部ノードＮＡの電位が、負電
圧ＶＢＢよりもさらにこのＭＯＳトランジスタＱ４ａの
しきい値電圧分低くなったとき）。
【０２１９】また、接続回路６０ｂにおいては、ＭＯＳ
トランジスタＱ１３ｂが、負電圧ＶＢＢ２をゲートに受
けてオフ状態を維持しており、第２の基板電位発生回路
１５ｂの出力部は内部ノードＮＡから電気的に分離され
ている。したがって、この状態において、第１の基板電
位発生回路１５ａの発生する負電圧ＶＢＢが内部ノード
ＮＡに伝達され、外部端子７を介してこの負電圧ＶＢＢ
の電圧レベルをモニタすることができる。逆に、外部端
子７から負電圧を印加し、この第１の基板電位発生回路
１５ａの発生する負電圧ＶＢＢの電圧レベルを所望の電
圧レベルに設定することができる。この状態において、
制御信号ＩＦＧａが外部から印加される負電圧レベルに
応じて変化するため、クランプ回路１０においてＭＯＳ
トランジスタＱ４ａは常時オフ状態を維持しており、内
部ノードＮＡと接地ノードＶＳＳの間の電流経路は確実
に遮断状態とされる。これら一連の動作により、ＶＢＢ
モード時において、負電圧ＶＢＢの外部モニタおよび負
電圧ＶＢＢの電圧レベルの外部設定のいずれの動作モー
ドをも行なうことができる。
【０２２０】ＶＢＢ２モードの活性化時においては、信
号ＴＥＳＴ１ａは接地電圧ＶＳＳレベルのローレベルと
され、一方信号ＴＥＳＴ１ｂがハイレベルとされる。こ
の状態においては、制御回路８０ａにおいて、ＭＯＳト
ランジスタＱ１５ａがオン状態、ＭＯＳトランジスタＱ
１６ａがオフ状態とされる。したがって、制御信号Ｇｃ
ｎｔａが負電圧ＶＢＢレベルのローレベルとされ、制御
信号ＩＦＧａが電源電圧ＶＣＣレベルのハイレベルとさ
れる。これにより、接続回路６０ａにおいて、ＭＯＳト
ランジスタＱ１３ａがオフ状態とされ、第１の基板電位
発生回路１５ａの出力部は内部ノードＮＡと電気的に分
離される。
【０２２１】一方、制御回路８０ｂにおいては、ＭＯＳ
トランジスタＱ１５ｂがオフ状態、ＭＯＳトランジスタ
Ｑ１６ｂがオン状態とされる。したがって、制御信号Ｇ
ｃｎｔｂが、電源電圧ＶＣＣレベルのハイレベルとさ
れ、制御信号ＩＦＧｂが負電圧ＶＢＢ２レベルのローレ
ベルとされる。接続回路６０ｂにおいて、ＭＯＳトラン
ジスタＱ１３ｂがオン状態となり、第２の基板電位発生
回路１５ｂの出力部を内部ノードＮＡに電気的に接続す
る。クランプ回路１０においては、ＭＯＳトランジスタ
Ｑ４ｂがゲートに負電圧ＶＢＢ２レベルの制御信号ＩＦ
Ｇｂを受けており、内部ノードＮＡの電位がこの負電圧
ＶＢＢ２よりも低くならない限りオフ状態を維持する。
したがって、この状態においては、内部ノードＮＡに伝
達された第２の基板電位発生回路１５ｂからの負電圧Ｖ
ＢＢ２を、外部端子７を介して外部へ出力することがで
き、外部でこの負電圧ＶＢＢ２の電圧レベルをモニタす
ることができる。逆に、外部端子７から所定の電圧レベ
ルの負電圧を印加し、この負電圧ＶＢＢ２の電圧レベル
を所望の電圧レベルに設定することができる。負電圧Ｖ
ＢＢ２の電圧レベル変化時においては、制御信号ＩＦＧ
ｂの電圧レベルも応じて変化するため、ＭＯＳトランジ
スタＱ４ｂは、確実にオフ状態を維持して、内部ノード
ＮＡと接地ノードＶＳＳの間の電流経路を遮断する。こ
の動作により、ＶＢＢ２モードにおいて、負電圧ＶＢＢ
２に関する外部モニタおよび外部印加の動作を実行する
ことができる。
【０２２２】［変更例］図２９は、この発明の第１５の
実施の形態の変更例の構成を示す図である。図２９にお
いては、図２７に示す内部電位接続回路６０ａおよび６
０ｂの部分の構成が示される。他の構成は、図２７に示
す構成と同じである。図２９において、接続回路６０ａ
は、ＭＯＳトランジスタＱ１３ａと内部ノードＮＡの間
にこのＭＯＳトランジスタＱ１３ａと直列に接続される
ｎチャネルＭＯＳトランジスタＱ１３ｘを含む。ＭＯＳ
トランジスタＱ１３ｘは、そのゲートに制御信号ＩＦＧ
ｂを受ける。ＭＯＳトランジスタＱ１３ａは、図２７に
示すトランジスタＱ１３ａと同じであり、ゲートに制御
信号Ｇｃｎｔａを受ける。
【０２２３】接続回路６０ｂは、ＭＯＳトランジスタＱ
１３ｂと内部ノードＮＡの間にこのＭＯＳトランジスタ
Ｑ１３ｂと直列に接続されるｎチャネルＭＯＳトランジ
スタＱ１３ｙを含む。次に動作について説明する。
【０２２４】ＶＢＢモードの活性化時、制御信号ＩＦＧ
ｂは、電源電圧ＶＣＣレベルであり、ＭＯＳトランジス
タ１３ｘはオン状態にあり、ＭＯＳトランジスタＱ１３
ａを内部ノードＮＡに電気的に接続する。一方、制御信
号ＩＦＧａは、負電圧ＶＢＢレベルであり、ＭＯＳトラ
ンジスタＱ１３ｙは、内部ノードＮＡの電位が負電圧Ｖ
ＢＢよりも低くならない限りオフ状態を維持する。制御
信号Ｇｃｎｔａが電源電圧ＶＣＣレベルであり、内部ノ
ードＮＡには、ＭＯＳトランジスタＱ１３ｘ、Ｑ１３ｙ
を介して負電圧ＶＢＢが印加される。このとき、負電圧
ＶＢＢが負電圧ＶＢＢ２よりも低い電圧レベルであった
としても、ＭＯＳトランジスタＱ１３ｙがオフ状態を維
持しており、この負電圧ＶＢＢはＭＯＳトランジスタＱ
１３ｂには伝達されない。したがって、接続回路６０ｂ
において、この負電圧ＶＢＢが負電圧ＶＢＢ２よりも低
い電圧レベルであったとしても、この負電圧ＶＢＢが、
負電圧印加ノードＶＢＢ２へ印加されるのを防止するこ
とができ、確実に、内部ノードＮＡと負電圧印加ノード
ＶＢＢ２とを電気的に分離することができ、負電圧ＶＢ
Ｂのみに対し、外部モニタおよび外部設定を行なうこと
ができる。
【０２２５】逆に、ＶＢＢ２モードの場合には、制御信
号ＩＦＧｂが、負電圧ＶＢＢ２の電圧レベルとなり、制
御信号Ｇｃｎｔａは負電圧ＶＢＢレベルである。一方、
制御信号ＩＦＧａが、電源電圧ＶＣＣレベルであり、制
御信号Ｇｃｎｔｂが、電源電圧ＶＣＣレベルである。し
たがって、負電圧印加ノード（第２の基板電位発生回路
の出力部）の負電圧ＶＢＢ２がこの接続回路６０ｂを介
して内部ノードＮＡに伝達される。内部ノードＮＡに伝
達された負電圧ＶＢＢ２が負電圧ＶＢＢよりも高い場
合、仮にこの負電圧ＶＢＢ２がＭＯＳトランジスタＱ１
３ｘを介してＭＯＳトランジスタＱ１３ａにリーク電流
が伝達されても、ＭＯＳトランジスタＱ１３ａはそのソ
ースおよびゲート電位がともに負電圧ＶＢＢレベルとな
りオフ状態を維持し、この負電圧ＶＢＢ２が負電圧印加
ノードＶＢＢへ伝達されるのを防止する。一方、この負
電圧ＶＢＢ２の電圧レベルが負電圧ＶＢＢよりも低い場
合には、ＭＯＳトランジスタＱ１３ｘがゲートとソース
の電位が等しくなってオフ状態となり、この負電圧ＶＢ
Ｂ２が負電圧印加ノードＶＢＢへ伝達されるのを防止す
る。したがって、いずれの状態においても、内部ノード
ＮＡと負電圧印加ノードＶＢＢの間の電流経路は遮断さ
れるため、正確に内部ノードＮＡの電圧レベルを負電圧
ＶＢＢ２の電圧レベルに設定することができる。したが
って、負電圧ＶＢＢ２に対する外部モニタおよび外部設
定の動作モードを正確に実行することができる。
【０２２６】なお、負電圧ＶＢＢと負電圧ＶＢＢ２の関
係がいずれの動作モードにおいても固定されている場
合、たとえばＶＢＢ＜ＶＢＢ２の場合、高い方の負電圧
を伝達する接続回路（回路６０ｂ）においてのみ、この
経路遮断のための追加のＭＯＳトランジスタ（Ｑ１３
ｙ）が設けられればよい。この場合、低い方の負電圧を
伝達する接続回路（６０ａ）においては、追加のＭＯＳ
トランジスタ（Ｑ１３ｘ）を設ける必要はない。
【０２２７】以上のように、この発明の実施の形態１５
に従えば、クランプ回路の内部ノードと接地ノードの間
に、直列に互いに異なる制御信号を受けるＭＯＳトラン
ジスタを直列に接続しているため、複数種類の負電圧に
対する外部モニタおよび外部設定を行なうことができる
とともに、ピンコンタクト試験をも行なうことができ
る。
【０２２８】［実施の形態１６］図３０は、この発明の
第１６の実施の形態の半導体装置の要部の構成を示す図
である。図３０に示す半導体装置の構成は、実質的に図
１に示す半導体装置の構成と同じである。この図３０に
示す半導体装置の構成において、ｎチャネルＭＯＳトラ
ンジスタＱ２〜Ｑ４、Ｑ７、Ｑ８、Ｑ１１〜Ｑ１３はそ
れぞれの基板領域が負電圧ＶＢＢを受けるように接続さ
れる。
【０２２９】内部回路１１において、ｎチャネルＭＯＳ
トランジスタ１１ｂは、その基板領域が負電圧ＶＢＢを
受けるように接続される。制御回路３０および４０なら
びに接続回路６０に含まれるｎチャネルＭＯＳトランジ
スタＱ７、Ｑ８、Ｑ１１〜Ｑ１３は、それぞれの基板領
域がそれぞれのソース領域に接続されている。したがっ
て、これらのＭＯＳトランジスタは、バックゲート効果
はなく、しきい値電圧の変動は生じない。一方、内部回
路１１のｎチャネルＭＯＳトランジスタ１１ｂは、その
基板領域が負電圧ＶＢＢを受けており、バックゲート効
果の影響を受けており、そのしきい値電圧が高くなる。
したがって、この内部回路１１において、ＭＯＳトラン
ジスタ１１ｂを介してのリーク電流は十分抑制される。
この内部回路１１におけるＭＯＳトランジスタ１１ｂを
介してのリーク電流と同程度のリーク電流を生じさせる
ために、制御回路３０および４０に含まれるｎチャネル
ＭＯＳトランジスタＱ７、Ｑ８、およびＱ１１、Ｑ１２
および接続回路６０のＭＯＳトランジスタＱ１３のしき
い値電圧は、ＭＯＳトランジスタ１１ｂのそれよりも大
きくされる。これにより、これらのＭＯＳトランジスタ
のゲート電位が負電圧ＶＢＢになった場合においても、
確実にリーク電流を抑制することができる。
【０２３０】一方、クランプ回路１０においては、ＭＯ
ＳトランジスタＱ３は、内部ノードＮＡの電位が、負電
圧ＶＢＢレベルにされた場合、バックゲート効果が小さ
くなり、そのしきい値電圧が小さくなる。この場合、Ｍ
ＯＳトランジスタＱ３は、内部ノードＮＡの負電位を抑
制するため、特にしきい値電圧が小さくなったとしても
問題は生じない。一方、ＭＯＳトランジスタＱ４は、モ
ニタフォースモードの活性化時、制御信号ＩＦＧ１が負
電圧ＶＢＢレベルとされる。このモニタフォースモード
の活性化時、内部ノードＮＡと接地ノードＶＳＳの間の
電流経路は確実に遮断する必要が生じる。モニタフォー
スモードにおいて、内部ノードＮＡの電位が低下し、こ
のＭＯＳトランジスタＱ４のソース電位が負電圧ＶＢＢ
に近づくと、ＭＯＳトランジスタＱ４のバックゲート効
果は小さくなり、そのしきい値電圧が小さくなる。これ
により、ＭＯＳトランジスタＱ４のリーク電流が大きく
なることが考えられる。このリーク電流を抑制するため
に、ＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈは、
ＭＯＳトランジスタ１１ｂのそれよりも大きくされる。
これにより、バックゲート効果が小さくなるのを補償し
て、確実にリーク電流を防止し、モニタフォースモード
時において内部ノードＮＡの電位を高速かつ安定に所定
の電位レベルに安定化させることができる。
【０２３１】この図３０に示すＭＯＳトランジスタＱ４
は、内部ノードＮＡに直接接続される場合には、そのソ
ースおよび基板領域の電位が全く同じとなるため、この
しきい値電圧を大きくする効果はより顕著となり、確実
にリーク電流を抑制をすることができる。
【０２３２】ｎチャネルＭＯＳトランジスタのしきい値
電圧を高くする方法は、チャネル領域のＰ型不純物濃度
を高くするかまたはＮ型不純物濃度を低くすることによ
り容易に実現される。またこれに代えて、ＭＯＳトラン
ジスタＱ４のチャネル長さ（ゲート長）を長くすること
により実現される。
【０２３３】以上のように、この発明の実施の形態１６
に従えば、クランプ回路において、そのゲートに負電圧
を受けるＭＯＳトランジスタのしきい値電圧を内部回路
のＭＯＳトランジスタのそれよりも大きくしたため、モ
ニタフォースモード活性化時において、リーク電流が生
じるのを抑制し、確実に内部ノードと接地ノードの間の
電流経路を遮断することができる。
【０２３４】［実施の形態１７］図３１は、この発明の
第１７の実施の形態の半導体装置の要部の構成を示す概
略的に示すブロック図である。図３１において、半導体
装置は、外部端子７と内部ノードＮＡの間に接続される
第１の保護回路２０と、内部ノードＮＡ上の信号に所定
の処理を施してさらに内部の回路へ伝達する内部回路１
１と、モニタフォースモード活性化信号ＴＥＳＴに応答
して制御信号ＧｃｎｔおよびＩＦＧを出力する制御回路
３８０と、内部ノードＮＡに接続され、制御回路３８０
からの制御信号ＩＦＧに応答してそのクランプ機能が活
性／非活性化されるクランプ回路３１０と、所定の内部
電圧ＶＰＰ／ＶＢＢを発生する内部電圧発生回路３５０
と、制御回路３８０からの制御信号Ｇｃｎｔに応答し
て、この内部電圧発生回路３５０の出力部のノードを内
部ノードＮＡへ電気的に接続する接続回路３６０を含
む。第１の保護回路２０および内部回路１１は、先の実
施の形態１ないし１６において説明したものと同じ構成
を備える。
【０２３５】この図３１に示す半導体装置において、ク
ランプ回路３１０は、内部ノードＮＡの電圧を高電圧ま
たは負電圧いずれのレベルにクランプしてもよい。した
がって、図３１においては、両者を含むように示され
る。同様、制御回路３８０は、この負電圧および昇圧電
圧の外部印加、外部モニタならびにピンコンタクト試験
を行なうための制御信号ＩＦＧおよびＧｃｎｔを出力す
るため、これらの負電圧および昇圧電圧両者のための制
御信号として一括して符号ＩＦＧおよびＧｃｎｔにより
制御信号を表わす。
【０２３６】内部電圧発生回路３５０は、モニタフォー
スモード活性化信号ＴＥＳＴに応答して選択的に活性状
態とされる発振回路３５２と、この発振回路３５２から
の発振信号（クロック信号）に応答してチャージポンプ
動作を行なって所定の内部電圧ＶＰＰ／ＶＢＢを発生す
るチャージポンプ３５４を含む。チャージポンプ３５４
は、通常の、キャパシタとダイオードで構成され、昇圧
電圧ＶＰＰまたは負電圧ＶＢＢを発生する。
【０２３７】この内部電圧発生回路３５０では、モニタ
フォースモード活性化信号ＴＥＳＴが、外部から所定の
電圧を印加する外部印加モードを指定するときには、発
振回路３５２の発振動作が停止される。これにより、外
部印加モード時において、この内部電圧発生回路３５０
の出力部の電圧を容易かつ正確に所定の電圧レベルに設
定することができる。すなわち、外部から所望電圧レベ
ルの電圧を印加する場合において、内部電圧発生回路３
５０が動作している場合、この動作にかかわらず、内部
ノードの電位を所定電圧レベルに設定するためには（特
に内部電圧の絶対値を小さくする場合）、外部回路は、
かなり大きな電流駆動力を要求される。しかしながら、
この外部印加モード時において、内部電圧発生回路３５
０の動作を停止させることにより、比較的小さな電流駆
動力を有する回路を用いても所定の電圧レベルに内部ノ
ードを外部から設定することができる。これにより、高
速かつ安定に内部ノードを所定の電圧レベルに設定する
ことができる。
【０２３８】図３２は、この図３１に示す内部電圧発生
回路の構成およびテストモード指定信号を発生する部分
の構成を示す図である。図３２において、モニタフォー
スモード活性化信号ＴＥＳＴは、信号ＷＣＢＲおよび任
意のアドレス信号Ａｍを受けるテストモード検出回路３
９０から出力される。信号ＷＣＢＲは、半導体装置がダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
の場合、ライトイネーブル信号／ＷＥおよびコラムアド
レスストローブ信号／ＣＡＳがロウアドレスストローブ
信号／ＲＡＳの立下がりよりも先にローレベルの活性状
態とされる状態を示す。スタティック・コラムモードを
備える半導体記憶装置などのように、信号／ＣＡＳが用
いられない場合には、代わりの信号（たとえばチップセ
レクト信号）が利用される。複数の制御信号のタイミン
グ関係により、テストモードが指定される構成が利用さ
れればよく、ＷＣＢＲ条件には特に限定されない。
【０２３９】テストモード検出回路３９０は、このＷＣ
ＢＲ条件が指定されたときにアドレス信号Ａｍが所定の
値を示すときにモニタフォースモード活性化信号ＴＥＳ
Ｔを活性状態のハイレベルとし、図３１に示す制御回路
３８０へ与える。このモニタフォースモード活性化信号
ＴＥＳＴは、外部から電圧を内部ノードへ印加する外部
印加モードおよび内部電圧発生回路の発生する内部電圧
を外部でモニタする外部モニタモードいずれの場合にお
いても活性状態とされる。
【０２４０】内部電圧発生回路３５０に含まれる発振回
路３５２は、偶数段のインバータ（図３２において２段
のインバータ）３５２ａおよび３５２ｂと、インバータ
３５２ｂの出力信号と外部印加モード活性化信号ＺＶＥ
を受けるＮＡＮＤゲート３５２ｃを含む。ＮＡＮＤゲー
ト３５２ｃの出力信号はチャージポンプ３５４へ与えら
れかつインバータ３５２ａの入力部へ与えられる。外部
印加モード活性化信号ＺＶＥは、テストモード検出回路
３９０からのモニタフォースモード活性化信号ＴＥＳＴ
と所定のアドレス信号Ａｓを受ける外部印加モード検出
回路３９５から与えられる。この外部印加モード検出回
路３９５は、たとえばＮＡＮＤ型デコーダで構成され、
モニタフォースモード活性化信号ＴＥＳＴが活性状態に
あり、かつアドレス信号Ａｓが所定の論理レベル（たと
えばハイレベル）のときに外部印加モードが指定された
と判別して、この外部印加モード活性化信号ＺＶＥを活
性状態のローレベルとする。
【０２４１】信号ＺＶＥが活性状態のローレベルのと
き、発振回路３５２においては、ＮＡＮＤゲート３５２
ｃの出力信号がハイレベルに固定され、チャージポンプ
３５４はチャージポンプ動作を停止する。これにより、
外部印加モードが指定されたときに発振回路３５２の発
振動作を停止させることができる。内部電圧を外部でモ
ニタする場合には、アドレス信号Ａｓが非活性状態にあ
るため、外部印加モード検出回路３９５の出力する信号
ＺＶＥは非活性状態のハイレベルを維持する。これによ
り、ＮＡＮＤゲート３５２ｃがインバータとして機能
し、発振回路３５２は、奇数段のインバータで構成され
るリングオシレータとして動作し、所定の周期およびパ
ルス幅を有する発振信号を生成してチャージポンプ３５
４へ与える。この発振信号によるチャージポンプ３５４
のチャージポンプ動作により、所定の電圧レベルの内部
電圧ＶＰＰ／ＶＢＢ（負電圧または昇圧電圧）が発生さ
れる。
【０２４２】なお、図３２に示す構成において、未使用
のピン端子が存在する場合には、その未使用のピン端子
を介してテストモードを指定する信号が外部から直接与
えられる構成が利用されてもよい。またチャージポンプ
３５４の内部構成は、キャパシタのチャージポンプ動作
を利用して、所定の電圧レベルの内部電圧を発生するこ
とができる限り、任意の構成を利用することができる。
発振回路３５２が有するインバータの段数もまた任意で
あり、適当な段数に設定される。
【０２４３】以上のように、この発明の実施の形態１７
に従えば、外部から内部ノードへ所定の電圧レベルの電
圧を印加するときに、内部電圧発生回路の動作を停止さ
せているため、安定かつ高速で内部ノードを所定の電圧
レベルに設定することができる。
【０２４４】［その他の実施の形態］先の実施の形態に
おいて、負電位に対するクランプ回路のみが設けられる
構成および正電位に対するクランプ回路のみが設けられ
る構成がそれぞれ示されているが、それぞれの場合にお
いて、負電位および正電位両者に対するクランプ回路お
よびモニタフォースモードが行なわれる構成が設けられ
てもよい。
【０２４５】またクランプ機能を有する素子として、ダ
イオードモードで動作する絶縁ゲート型電界効果トラン
ジスタが説明されているが、クランプ機能を有する素子
である限り、任意の素子を利用することができる。たと
えば、固定電位をゲートに受けるＭＯＳトランジスタに
代えて、ＰＮ接合ダイオードを利用することができる。
またこれに代えて、制御信号をゲートに受けるＭＯＳト
ランジスタおよび固定電位をゲートに受けるＭＯＳトラ
ンジスタに代えて、バイポーラトランジスタが利用され
てもよい。
【０２４６】また、モニタフォースモード活性化信号に
応答して制御信号を発生する制御回路に含まれるレベル
変換回路は、レベル変換機能を備える限り、任意の構成
のレベル変換回路を利用することができる。不揮発性半
導体記憶装置において選択ワード線上に昇圧電圧または
負電圧を印加するために、デコーダからの選択信号をレ
ベル変換するための構成と同様の構成を利用することが
できる。
【０２４７】また負電圧ＶＢＢとしては、半導体基板領
域に与えられる基板バイアス電圧を一例として説明して
いる。しかしながら、この負電圧は、ＤＲＡＭにおいて
非選択ワード線へ伝達される負電圧であってもよい。こ
の負電圧ワード線方式においては、ワード線選択時にお
いて非選択ワード線が容量結合によりその電位が上昇し
てメモリセルデータが流出するのを防止するために、負
電圧が非選択ワード線上に伝達される。
【０２４８】または負電圧としては、不揮発性半導体記
憶装置において、データ書込時において選択ワード線へ
伝達される負電圧であってもよい。さらに、この負電圧
はＳＯＩ（シリコン・オン・インシュレータ）基板上に
形成された半導体装置のＮチャネルＭＯＳトランジスタ
のボディ領域に印加されるボディ電位であってもよい。
【０２４９】第１の保護回路に含まれるクランプ素子と
して、フィールド絶縁膜をゲート絶縁膜として有するフ
ィールドトランジスタと保護抵抗とが用いられている。
しかしながら、負のサージ電位印加時に導通するクラン
プ回路の動作電位（クランプ回路が導通状態となる電
位）の絶対値よりも大きな絶対値の動作電位を有する素
子であれば任意の構成を利用することができる。たとえ
ば、ＰＮダイオード、電流増幅率ｈｆｅの大きなバイポ
ーラトランジスタを利用することができる。これは、第
２の保護回路において、正のサージ電位を電源ノードへ
放出するための素子についても同様であり、正のサージ
電位を放出するクランプ回路の動作電位よりも大きな動
作電位を有する素子であれば任意の素子を利用すること
ができる。
【０２５０】保護用クランプ回路を有する装置に本発明
は適用可能である。また保護抵抗として拡散抵抗を利用
することにより、この拡散抵抗と基板領域との間のＰＮ
接合をクランプ素子用のダイオードとして利用すること
ができ、面積効率の良い保護回路を実現することができ
る。
【０２５１】［特性試験の種類］図３３（Ａ）は、ダイ
ナミック型半導体記憶装置のメモリセルの構成を示す図
である。半導体記憶装置においては、メモリセルが行お
よび列のマトリックス状に配列され、各行および各列に
対応してワード線ＷＬおよびビット線（対）ＢＬがそれ
ぞれ配置される。図３３（Ａ）において、１本のワード
線ＷＬと１本のビット線ＢＬとを示す。メモリセルが、
情報を電荷の形態で格納するメモリキャパシタＭＣと、
対応のワード線ＷＬ上の信号電位に応答してこのメモリ
キャパシタＭＣの一方電極ノード（ストレージノード）
ＳＮをビット線ＢＬへ接続するｎチャネルＭＯＳトラン
ジスタで構成されるアクセストランジスタＭＴを含む。
アクセストランジスタＭＴの基板領域へは基板電位発生
回路から発生された負電圧ＶＢＢが印加される。メモリ
キャパシタＭＣの他方電極ノード（セルプレート電極）
へは中間電位レベルのセルプレート電圧ＶＣＰが印加さ
れる。
【０２５２】ワード線ＷＬは、選択時に、昇圧電圧ＶＰ
Ｐが印加される。これにより、ビット線ＢＬ上のハイレ
ベルデータをメモリキャパシタＭＣへ書込むとき、アク
セストランジスタＭＴにおけるしきい値電圧損失による
書込データの電圧レベルの低下を防止する。この昇圧電
圧ＶＰＰの電圧レベルを高くすることにより、アクセス
トランジスタＭＴのゲート絶縁膜への電圧ストレスが高
くなり、ゲート絶縁膜に不良が潜在的に存在する場合
に、この不良を顕在化させることができる。すなわち、
昇圧電圧ＶＰＰの電圧レベルを高くすることにより、不
良モードの加速を行なうことができる。また昇圧電圧Ｖ
ＰＰの電圧レベルを低くして、メモリキャパシタＭＣの
ストレージノードＳＮに対書込データを伝達し、正確に
ストレージノードＳＮにデータが書込まれるかどうか否
かを見ることにより、この昇圧電圧ＶＰＰに対するマー
ジン不良を識別することができる。この昇圧電圧ＶＰＰ
のマージン不良の検出は、メモリセルにデータ“１”が
正確に記憶されているか否かを見ることにより判別され
る。
【０２５３】図３３（Ｂ）は、図３３（Ａ）に示すメモ
リセルのアクセストランジスタの断面構造を概略的に示
す図である。アクセストランジスタＭＴは、Ｐ型半導体
基板領域４００上に形成される高濃度Ｎ型不純物領域４
０２および４０４と、これらの不純物領域４０２および
４０４の間のチャネル領域上にゲート絶縁膜（図示せ
ず）を介して形成されるゲート電極層４０６を含む。不
純物領域４０２がビット線ＢＬに接続され、ゲート電極
層４０６がワード線ＷＬに接続される。不純物領域４０
４は、メモリキャパシタＭＣに結合される。このメモリ
キャパシタＭＣは、スタックトキャパシタ構造を備えて
もよく、またはトレンチキャパシタ構造を備えてもよ
い。ポーズリフレッシュ（スタティック・データ・リテ
ンション）特性試験時間の短縮を行なうためには、この
半導体基板領域４００へ印加される負電圧ＶＢＢを深く
する（この絶対値を大きくする）。ポーズリフレッシュ
特性は、メモリセルのスタンバイ状態において、メモリ
セルが記憶データをどの程度正確に保持しているか否か
を示す特性である。スタンバイ時においては、ワード線
ＷＬの電位は接地電圧ＶＳＳ（または負電位レベル）の
ローレベルとされる。ビット線ＢＬは、中間電位レベル
に保持される。スタンバイ状態時において、このストレ
ージノードＳＮに保持される電荷が減少するのは、基板
領域４００へのリーク電極ＩＬが主要原因である。この
場合、バイアス電圧ＶＢＢをより負とすることにより、
基板領域４００と不純物領域４０４の間のＰＮ接合に印
加される電界が強くなり、ストレージノードＳＮに保持
された電荷が基板領域４００へリークする。したがっ
て、電荷保持特性の悪いすなわちリーク電流の大きなメ
モリセルにおいては、この強い電界により、リーク電流
ＩＬが大きくなり、高速で保持データが失われる。した
がって、不良モードを加速して、不良メモリセルを高速
（短時間）で検出することができる。
【０２５４】図３３（Ｃ）は、ディスターブリフレッシ
ュ（ダイナミック・データ・リテンション）特性試験を
行なう方法を示す図である。ディスターブリフレッシュ
特性は、ワード線選択時における非選択メモリセルのデ
ータ保持特性を示す。この状態においては、ワード線Ｗ
Ｌは、非選択状態のローレベル（接地電圧または負電
位）とされる。ビット線ＢＬは、例示しない別の選択ワ
ード線に接続されるメモリセルデータに従ってハイレベ
ルまたはローレベルにその電位が変化する。ビット線Ｂ
Ｌの電位がローレベルの接地電圧レベルにあり、不純物
領域４０４（ストレージノードＳＮ）にハイレベルデー
タが格納されているとき、このアクセストランジスタＭ
Ｔのしきい値電圧が小さい場合には、不純物領域４０４
から不純物領域４０２を介してビット線ＢＬへリーク電
流ＩＬが流れる。応じてストレージノードＳＮに格納さ
れた電荷が失われ、記憶データが破壊される。この不良
モードを加速するためには、負電圧ＶＢＢを浅くする
（絶対値を小さくする）。これにより、アクセストラン
ジスタＭＴのしきい値電圧が小さくなり（バックゲート
効果が小さくなるため）、リーク電流ＩＬが大きくな
り、電荷保持特性の悪いメモリセルは、高速でその保持
データを失い、不良を短時間で検出することができる。
【０２５５】先の実施の形態においては、昇圧電圧発生
回路または負電圧発生回路の出力部は内部ノードへ電気
的に接続することにより外部端子に接続している。しか
しながら、このモニタフォースモードにおいて、このよ
うな内部電圧を発生する回路の出力部ではなく、所定の
電圧レベルの電圧が伝達されるノードがこの外部端子に
接続されて内部ノード上に読出される構成が利用されて
もよい。
【０２５６】この場合、任意の内部ノードの電位を外部
で正確に識別することができる。したがって、半導体装
置の最終試験において不良が生じた場合、各内部ノード
に対する電圧を外部でモニタすることにより、不良の解
析を非破壊で行なうことができ、不良解析に要する時間
を短縮することができる。たとえば、メモリセルデータ
の書込不良が生じた場合、この原因が、ワード線に印加
される昇圧電圧のレベルが低いか否かを外部で見ること
ができ、このワード線書込不良の原因を容易に識別する
ことができ、不良原因を容易に解析することができる。
【０２５７】
【発明の効果】以上のように、この発明に従えば、外部
端子に電気的に接続される内部ノードに設けられた保護
回路に対するピンコンタクト試験に用いられるクランプ
回路を、動作モードに応じて選択的にそのクランプ機能
を活性／非活性状態としているため、このクランプ回路
を利用してピンコンタクト試験を行なうことができると
ともに、外部で内部電位モニタを正確に行なうことがで
き、かつ所望のレベルの電圧を外部から内部ノードへ印
加することが可能となり、内部電圧の良／不良の識別お
よび内部電位を変化させることによる半導体装置の動作
マージンテストを非破壊で容易に行なうことができ、製
品出荷前の試験時において、不良モードを加速するバー
ンインモード以外の加速試験も容易にかつ正確に行なう
ことができ、製品出荷前の最終試験に要する時間を短く
することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図２】 図１に示す半導体装置の動作を示す信号波形
図である。
【図３】 この発明の第２の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図４】 この発明の第３の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図５】 この発明の第４の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図６】 図５に示す半導体装置の動作を示す信号波形
図である。
【図７】 この発明の第５の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図８】 この発明の第６の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図９】 この発明の第７の実施の形態の半導体装置の
要部の構成を概略的に示す図である。
【図１０】 図９に示す半導体装置の動作を示す信号波
形図である。
【図１１】 この発明の第７の実施の形態の変更例の構
成を示す図である。
【図１２】 この発明の第８の実施の形態の半導体装置
の要部の構成を概略的に示す図である。
【図１３】 この発明の第８の実施の形態の変更例の構
成を示す図である。
【図１４】 この発明の第９の実施の形態の半導体装置
の要部の構成を概略的に示す図である。
【図１５】 図１４に示す半導体装置の動作を示す信号
波形図である。
【図１６】 この発明の第１０の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図１７】 図１６に示す半導体装置の動作を示す信号
波形図である。
【図１８】 この発明の第１１の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図１９】 図１８に示す半導体装置の動作を示す信号
波形図である。
【図２０】 この発明の第１２の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図２１】 図２０に示す半導体装置の動作を示す信号
波形図である。
【図２２】 この発明の第１２の実施の形態の変更例の
構成を示す図である。
【図２３】 この発明の第１３の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図２４】 図２３に示す半導体装置の動作を示す信号
波形図である。
【図２５】 この発明の第１４の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図２６】 図２５に示す半導体装置の動作を示す信号
波形図である。
【図２７】 この発明の第１５の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図２８】 図２７に示す半導体装置の動作を示す信号
波形図である。
【図２９】 この発明の第１５の実施の形態の変更例の
構成を概略的に示す図である。
【図３０】 この発明の第１６の実施の形態の半導体装
置の要部の構成を概略的に示す図である。
【図３１】 この発明の第１７の実施の形態の半導体装
置の要部の構成を概略的に示すブロック図である。
【図３２】 図３１に示すモニタフォースモード活性化
信号を発生する回路部分および内部電圧発生回路の構成
を概略的に示す図である。
【図３３】 不良モード加速試験を説明するための図で
あり、（Ａ）はＤＲＡＭセルの構成を示し、（Ｂ）はポ
ーズリフレッシュ時の負電圧印加態様を示し、（Ｃ）は
ディスターブリフレッシュ時の負電圧印加態様を示す図
である。
【図３４】 従来の半導体装置の入力部の構成を概略的
に示す図である。
【図３５】 従来の半導体装置の基板電位を外部モニタ
するための構成を概略的に示す図である。
【図３６】 図３５に示す構成の問題点を説明するため
の図である。
【図３７】 （Ａ）は従来の半導体装置のピンコンタク
ト試験態様を示す図であり、（Ｂ）はピンコンタクト試
験時における印加電圧と電流との関係を示す図である。
【符号の説明】
７ 外部端子、１０ 第１のクランプ回路、１１ 内部
回路、３０，４０ 制御回路、５０ 基板電位発生回
路、６０ 内部電位接続回路、８０，９０，９０ａ，９
５ 制御回路、９５ａ 第１の制御信号発生回路、９５
ｂ 第２の制御信号発生回路、１１０ 第２のクランプ
回路、１２０ 第２の保護回路、１３０制御回路、１６
０ 第２の内部電位接続回路、１３０ａ，１３０ｂ 制
御回路、２６０ 第３の内部電位接続回路、１１０ａ
第２のクランプ回路、１５ａ，１５ｂ 基板電位発生回
路、６０ａ，６０ｂ 内部電位接続回路、８０ａ，８０
ｂ制御回路、３１０ クランプ回路、３５０ 内部電圧
発生回路、３５２ 発振回路、３５４ チャージポン
プ、３６０ 内部電位接続回路、３８０ 制御回路、３
９０ テストモード検出回路、３９５ 外部印加モード
検出回路。

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 外部端子に結合される内部ノードと第１
    の基準電圧源との間に結合され、前記内部ノードの電位
    を第１の所定電位レベルにクランプするための第１のク
    ランプ手段、およびテストモード指示信号に応答して、
    前記テストモード指示信号の活性化時前記第１のクラン
    プ手段のクランプ動作を禁止するための制御信号を発生
    して前記第１のクランプ手段へ与える制御手段を備え
    る、半導体装置。
  2. 【請求項２】 前記第１のクランプ手段は、 前記内部ノードと前記第１の基準電圧源との間に互いに
    直列に接続される少なくとも１個の第１の絶縁ゲート型
    電界効果トランジスタと少なくとも１個の第２の絶縁ゲ
    ート型電界効果トランジスタを含み、 前記少なくとも１個の第１の絶縁ゲート型電界効果トラ
    ンジスタは前記第１の基準電圧源上の電圧をゲートに受
    け、 前記少なくとも１個の第２の絶縁ゲート型電界効果トラ
    ンジスタは、前記制御手段からの制御信号をそれぞれの
    ゲートに受ける、請求項１記載の半導体装置。
  3. 【請求項３】 前記少なくとも１個の第１の絶縁ゲート
    型電界効果トランジスタは前記内部ノードに接続され、
    前記少なくとも１個の第２の絶縁ゲート型電界効果トラ
    ンジスタは前記第１の絶縁ゲート型電界効果トランジス
    タと前記第１の基準電圧源との間に接続される、請求項
    ２記載の半導体装置。
  4. 【請求項４】 前記第２の絶縁ゲート型電界効果トラン
    ジスタは前記内部ノードに接続され、前記少なくとも１
    個の第１の絶縁ゲート型電界効果トランジスタは前記内
    部ノードと前記少なくとも１個の第２の絶縁ゲート型電
    界効果トランジスタとの間に接続される、請求項２記載
    の半導体装置。
  5. 【請求項５】 前記少なくとも１個の第１の絶縁ゲート
    型電界効果トランジスタは第１導電型を有し、前記少な
    くとも１個の第２の絶縁ゲート型電界効果トランジスタ
    は第２導電型を有する、請求項２ないし４のいずれかに
    記載の半導体装置。
  6. 【請求項６】 前記少なくとも１個の第１の絶縁ゲート
    型電界効果トランジスタおよび前記少なくとも１個の第
    ２の絶縁ゲート型電界効果トランジスタは、ともに第１
    の導電型を有する、請求項２ないし４のいずれかに記載
    の半導体装置。
  7. 【請求項７】 前記クランプ手段は、前記内部ノードと
    前記第１の基準電圧源との間に接続され、そのゲートに
    前記制御手段からの制御信号を受ける１つの絶縁ゲート
    型電界効果トランジスタを備える、請求項１記載の半導
    体装置。
  8. 【請求項８】 前記第１の基準電圧源の電圧よりも絶対
    値の大きな内部電圧を発生する内部電圧発生手段と、 前記テストモード指示信号の活性化に応答して前記内部
    電圧発生手段の出力部を前記内部ノードへ結合する内部
    電圧接続手段をさらに備え、 前記制御手段は前記テストモード指示信号の活性化時前
    記内部電圧発生手段の出力部の電圧レベルの前記制御信
    号を発生する手段を含む、請求項２または７に記載の半
    導体装置。
  9. 【請求項９】 前記第１のクランプ手段は、前記内部ノ
    ードと前記第１の基準電圧源との間に直列に接続される
    第１および第２の絶縁ゲート型電界効果トランジスタを
    少なくとも備え、 前記制御手段は、 前記テストモード指示信号の活性化時前記第１の絶縁ゲ
    ート型電界効果トランジスタを導通状態とするレベルの
    電圧を発生しかつ前記テストモード指示信号の非活性化
    時前記第１の基準電圧源の生成する電圧レベルとなる制
    御信号を発生して前記第１の絶縁ゲート型電界効果トラ
    ンジスタのゲートへ印加する第１の制御信号発生手段
    と、 前記テストモード指示信号の活性化時、前記内部ノード
    上に伝達される電圧レベルの電圧を発生しかつ前記テス
    トモード指示信号の非活性化時前記第１の基準電圧源の
    電圧レベルの電圧を発生して前記第２の絶縁ゲート型電
    界効果トランジスタのゲートへ印加する第２の制御信号
    発生手段を含む、請求項１記載の半導体装置。
  10. 【請求項１０】 前記第１の絶縁ゲート型電界効果トラ
    ンジスタが前記内部ノードに接続され、前記第２の絶縁
    ゲート型電界効果トランジスタが前記第１の絶縁ゲート
    型電界効果トランジスタと前記第１の基準電圧源との間
    に結合される、請求項９記載の半導体装置。
  11. 【請求項１１】 前記第２の絶縁ゲート型電界効果トラ
    ンジスタが前記内部ノードに接続され、前記第１の絶縁
    ゲート型電界効果トランジスタが前記第２の絶縁ゲート
    型電界効果トランジスタと前記第１の基準電圧源との間
    に結合される、請求項９記載の半導体装置。
  12. 【請求項１２】 前記制御手段は、前記テストモード指
    示信号の非活性化時前記第１の基準電圧源の電圧レベル
    の電圧を発生しかつ前記テストモード指示信号の活性化
    時前記内部ノードに伝達される電圧レベルの電圧を発生
    して前記制御信号として出力する手段を含む、請求項７
    記載の半導体装置。
  13. 【請求項１３】 前記制御手段は、 前記テストモード指示信号を受け、前記第１の基準電圧
    源と異なる第２の基準電圧源の電圧レベルと前記テスト
    モード指示信号の活性化時に前記内部ノードに伝達され
    る電圧レベルをそれぞれ有する相補信号を発生する第１
    の制御信号発生手段と、 前記相補信号を受け、前記テストモード指示信号の非活
    性化時前記第１の基準電圧源の電圧レベルの信号を前記
    制御信号として出力し、かつ前記テストモード指示信号
    の活性化時前記テストモード指示信号により実行される
    テストモード動作時に前記内部ノードに伝達される電圧
    レベルの信号を発生して前記制御信号として前記絶縁ゲ
    ート型電界効果トランジスタのゲートへ印加する第２の
    制御信号発生手段とを備える、請求項７または１２の半
    導体装置。
  14. 【請求項１４】 前記第１の基準電圧源の電圧よりも絶
    対値の大きな内部電圧を発生する内部電圧発生手段と、 前記制御信号に応答して前記内部電圧発生手段の出力部
    を前記内部ノードに結合する接続手段とをさらに備え
    る、請求項１または２または７に記載の半導体装置。
  15. 【請求項１５】 前記接続手段は、Ｎチャネル絶縁ゲー
    ト型電界効果トランジスタであり、前記第２の絶縁ゲー
    ト型電界効果トランジスタは、Ｐチャネルの導電型を有
    し、 前記制御手段は、 前記テストモード指示信号の活性化時前記第１の基準電
    圧源の電圧よりも絶対値の大きな第２の基準電圧源の電
    圧を出力し、前記テストモード指示信号の非活性化時前
    記内部電圧発生手段の出力部の電圧レベルの電圧を出力
    し、前記接続手段の絶縁ゲート型電界効果トランジスタ
    および前記第２の絶縁ゲート型電界効果トランジスタの
    ゲートへ与える、請求項１４記載の半導体装置。
  16. 【請求項１６】 前記第１の基準電圧源の電圧よりも絶
    対値の大きな内部電圧を発生する内部電圧発生手段をさ
    らに含み、 前記接続手段はＮチャネルの絶縁ゲート型電界効果トラ
    ンジスタを備え、前記第２の絶縁ゲート型電界効果トラ
    ンジスタは、Ｎチャネル絶縁ゲート型電界効果トランジ
    スタであり、 前記制御手段は、 前記テストモード指示信号に応答して、互いに相補な信
    号を生成して前記接続手段の絶縁ゲート型電界効果トラ
    ンジスタのゲートおよび前記第２の絶縁ゲート型電界効
    果トランジスタのゲートへそれぞれ印加する手段を含
    み、 前記第２の絶縁ゲート型電界効果トランジスタは前記テ
    ストモード指示信号の非活性化時自身のゲート電位と前
    記第１の基準電圧源の差がしきい値電圧の絶対値よりも
    大きくなる第２の基準電圧をゲートに受けかつ前記テス
    トモード指示信号の活性化時前記内部電圧発生手段の出
    力部の電圧をゲートに受け、 前記接続手段の絶縁ゲート型電界効果トランジスタは、
    前記テストモード指示信号の非活性化時前記内部電圧発
    生手段の出力部の電圧レベルの信号を前記制御手段から
    ゲートに受けかつ前記テストモード指示信号の活性化時
    前記第２の基準電圧レベルの制御信号を前記制御手段か
    らゲートに受ける、請求項２記載の半導体装置。
  17. 【請求項１７】 前記第１の基準電圧源は接地電圧を供
    給し、前記内部電圧発生手段は前記接地電圧よりも低い
    負電圧を発生する、請求項７記載の半導体装置。
  18. 【請求項１８】 前記第１の基準電圧源は電源電圧を供
    給し、前記内部電圧発生手段は、前記電源電圧よりも高
    い高電圧を発生する、請求項７記載の半導体装置。
  19. 【請求項１９】 前記第１および第２の絶縁ゲート型電
    界効果トランジスタはＰチャネル絶縁ゲート型電界効果
    トランジスタであり、前記第１の基準電圧源は電源電圧
    を供給する、請求項２記載の半導体装置。
  20. 【請求項２０】 前記クランプ手段は、 前記内部ノードと前記第１の基準電圧源との間に直列に
    接続される少なくとも１個の第１の第１導電型の絶縁ゲ
    ート型電界効果トランジスタと、少なくとも２個の第２
    の第１導電型の絶縁ゲート型電界効果トランジスタとを
    含み、 前記少なくとも１つの第１の絶縁ゲート型電界効果トラ
    ンジスタのゲートは、前記第１の基準電圧源からの電圧
    を受け、 前記制御手段は、 第１のテストモード指定信号の活性化時前記少なくとも
    ２つの第２の絶縁ゲート型電界効果トランジスタの一方
    のゲートへ第１の内部電圧を印加し、かつ前記第１のテ
    ストモード指定信号の非活性化時前記一方の絶縁ゲート
    型電界効果トランジスタのゲートへ、チャネルが形成さ
    れる電圧を印加する第１の制御信号発生手段と、 第２のテストモード指定信号の活性化時第２の内部電圧
    を発生して前記少なくとも２つの第２の絶縁ゲート型電
    界効果トランジスタの他方の絶縁ゲート型電界効果トラ
    ンジスタのゲートへ印加しかつ前記第２のテストモード
    指定信号の非活性化時前記他方の絶縁ゲート型電界効果
    トランジスタにチャネルが形成される電圧を発生して前
    記他方の絶縁ゲート型電界効果トランジスタのゲートへ
    印加する第２の制御信号発生手段とを備え、 前記テストモード指示信号の活性化時、前記第１および
    第２のテストモード指定信号の一方が活性化され、他方
    は非活性状態に維持される、請求項１記載の半導体装
    置。
  21. 【請求項２１】 前記第１のテストモード指定信号の活
    性化に応答して前記内部ノードと前記第１の内部電圧を
    発生する第１の内部電圧発生手段の出力部とを接続する
    第１の接続ゲートと、 前記第２のテストモード指定信号の活性化に応答して前
    記第２の内部電圧を発生する第２の内部電圧発生手段の
    出力部を前記内部ノードに結合する第２の接続ゲートと
    をさらに含む、請求項２０記載の半導体装置。
  22. 【請求項２２】 前記内部ノードと前記第１の基準電圧
    源とは異なる第２の基準電圧源との間に結合され、前記
    内部ノードの電圧を第２のクランプレベルにクランプす
    るための第２のクランプ手段、および第２のテストモー
    ド指示信号の活性化に応答して前記第２のクランプ手段
    のクランプ機能を非活性状態とする制御信号を発生して
    前記第２のクランプ手段へ与える第２の制御手段をさら
    に備える、請求項１記載の半導体装置。
  23. 【請求項２３】 前記第２のクランプ手段は、前記第２
    の基準電圧源の電圧をゲートに受ける少なくとも１個の
    第１の絶縁ゲート型電界効果トランジスタと、前記制御
    信号に応答して選択的にチャネルが形成とされる少なく
    とも１個の第２の絶縁ゲート型電界効果トランジスタと
    を含み、 前記第１および第２の絶縁ゲート型電界効果トランジス
    タは前記第２の基準電圧源と前記内部ノードとの間に互
    いに直列に接続される、請求項２２記載の半導体装置。
  24. 【請求項２４】 前記第１のクランプ手段と並列に設け
    られ、前記内部ノードを前記第１のクランプ手段のクラ
    ンプレベルよりも絶対値の大きな電圧レベルにクランプ
    するための保護手段をさらに備える、請求項１記載の半
    導体装置。
  25. 【請求項２５】 前記第１の基準電圧源の供給する電圧
    よりも絶対値の大きな内部電圧を発生する内部電圧発生
    手段と、 前記テストモード指示信号に応答して前記内部電圧発生
    手段の出力部を前記内部ノードに結合する接続制御手段
    と、 前記テストモード指示信号の活性化に応答して前記内部
    電圧発生手段を非活性状態としてその内部電圧発生動作
    を停止させる停止手段とをさらに備える、請求項１記載
    の半導体装置。
  26. 【請求項２６】 所定のレベルの内部電圧を発生するた
    めの内部電圧発生手段、 テストモード指示信号の活性化に応答して前記内部電圧
    発生手段の内部電圧発生動作を停止させる手段、および
    前記テストモード指示信号の活性化時、外部から与えら
    れる電圧を、前記内部電圧発生手段の出力部へ印加する
    手段とを備える、半導体装置。
  27. 【請求項２７】 所定の電圧レベルの内部電圧を発生す
    る内部電圧発生回路を有する半導体装置の試験方法であ
    って、 テストモード指示信号を印加して前記内部電圧発生回路
    を非活性状態として内部電圧発生動作を停止させるステ
    ップ、および前記内部電圧発生回路の出力部へ外部から
    の電圧を印加するステップを備える、半導体装置の試験
    方法。
  28. 【請求項２８】 前記外部からの電圧は、前記内部電圧
    発生回路が通常動作モード時に発生する電圧レベルより
    も絶対値の小さな電圧レベルを持つ、請求項２７記載の
    半導体装置の試験方法。
  29. 【請求項２９】 前記外部からの電圧を印加するステッ
    プは、前記テストモード指示信号に応答して前記内部電
    圧発生回路の出力部を所定の外部ピン端子に結合するス
    テップを含む、請求項２７記載の半導体装置の試験方
    法。
JP22044295A 1995-08-29 1995-08-29 半導体装置およびその試験方法 Expired - Fee Related JP3629308B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP22044295A JP3629308B2 (ja) 1995-08-29 1995-08-29 半導体装置およびその試験方法
TW084111173A TW399277B (en) 1995-08-29 1995-10-20 Semiconductor device and its testing method
US08/675,759 US5770964A (en) 1995-08-29 1996-07-03 Arrangement enabling pin contact test of a semiconductor device having clamp protection circuit, and method of testing a semiconductor device
KR1019960036386A KR100224957B1 (ko) 1995-08-29 1996-08-29 클램프 보호회로를 갖는 반도체장치의 핀접촉시험을 가능하게 하는 배치 및 반도체장치의 시험방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22044295A JP3629308B2 (ja) 1995-08-29 1995-08-29 半導体装置およびその試験方法

Publications (2)

Publication Number Publication Date
JPH0961497A true JPH0961497A (ja) 1997-03-07
JP3629308B2 JP3629308B2 (ja) 2005-03-16

Family

ID=16751183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22044295A Expired - Fee Related JP3629308B2 (ja) 1995-08-29 1995-08-29 半導体装置およびその試験方法

Country Status (4)

Country Link
US (1) US5770964A (ja)
JP (1) JP3629308B2 (ja)
KR (1) KR100224957B1 (ja)
TW (1) TW399277B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100530868B1 (ko) * 1997-07-31 2006-02-09 삼성전자주식회사 내부 전원 전압 발생 회로들을 갖는 반도체 장치
KR100592349B1 (ko) * 1999-01-13 2006-06-22 후지쯔 가부시끼가이샤 반도체 장치, 그 시험 방법 및 반도체 집적 회로
JP2006252648A (ja) * 2005-03-10 2006-09-21 Hitachi Ltd ダイナミック・ランダム・アクセス・メモリ装置およびその検査方法
KR20190050578A (ko) * 2017-11-03 2019-05-13 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로
KR20230057205A (ko) * 2021-10-21 2023-04-28 큐알티 주식회사 전력 반도체 소자의 검사 방법, 및 이를 위한 검사 시스템

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1126112C (zh) * 1994-11-29 2003-10-29 三菱电机株式会社 产生正负高压的电源输出电位复位电路
JP3199987B2 (ja) 1995-08-31 2001-08-20 株式会社東芝 半導体集積回路装置およびその動作検証方法
US5805014A (en) * 1996-03-01 1998-09-08 Compaq Computer Corporation System having active pull-down circuit and method
US6002355A (en) * 1997-06-26 1999-12-14 Cirrus Logic, Inc. Synchronously pumped substrate analog-to-digital converter (ADC) system and methods
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6191633B1 (en) * 1997-09-12 2001-02-20 Nec Corporation Semiconductor integrated circuit with protection circuit against electrostatic discharge
US6144221A (en) * 1998-07-02 2000-11-07 Seiko Epson Corporation Voltage tolerant interface circuit
US6295618B1 (en) * 1998-08-25 2001-09-25 Micron Technology, Inc. Method and apparatus for data compression in memory devices
EP1515345A1 (en) * 1999-02-02 2005-03-16 Fujitsu Limited Test method and test circuit for electronic device
US6605981B2 (en) * 2001-04-26 2003-08-12 International Business Machines Corporation Apparatus for biasing ultra-low voltage logic circuits
TW583567B (en) * 2002-06-28 2004-04-11 Powerchip Semiconductor Corp Automatic intelligent system for performing yield rate improvement and multivariate analysis of production process parameters and method thereof
US7183786B2 (en) * 2003-03-04 2007-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Modifying a semiconductor device to provide electrical parameter monitoring
US7535279B2 (en) * 2004-12-07 2009-05-19 Analog Devices, Inc. Versatile control pin electronics
KR100795027B1 (ko) * 2007-03-12 2008-01-16 주식회사 하이닉스반도체 반도체 집적 회로 및 이를 포함하는 반도체 패키지 모듈
KR101450255B1 (ko) * 2008-10-22 2014-10-13 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생 회로
US8305130B2 (en) * 2010-07-17 2012-11-06 Lsi Corporation Clamp circuit using PMOS and NMOS devices
US8692608B2 (en) * 2011-09-19 2014-04-08 United Microelectronics Corp. Charge pump system capable of stabilizing an output voltage
JP5932324B2 (ja) * 2011-12-21 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその試験方法
JP7175555B2 (ja) * 2018-03-09 2022-11-21 エイブリック株式会社 テスト回路及び半導体装置
CN113746454B (zh) * 2021-08-30 2023-06-13 西安电子科技大学 一种对电源电压和温度变化不敏感的环形振荡电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61232658A (ja) * 1985-04-09 1986-10-16 Matsushita Electronics Corp 集積回路装置
JP2721151B2 (ja) * 1986-04-01 1998-03-04 株式会社東芝 半導体集積回路装置
JPH07105160B2 (ja) * 1989-05-20 1995-11-13 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH0447591A (ja) * 1990-06-14 1992-02-17 Mitsubishi Electric Corp 半導体集積回路装置
JP2762833B2 (ja) * 1992-02-27 1998-06-04 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置
KR950004858B1 (ko) * 1992-03-17 1995-05-15 삼성전자 주식회사 내부전원전압 발생회로
KR950008453B1 (ko) * 1992-03-31 1995-07-31 삼성전자주식회사 내부전원전압 발생회로
JP2955156B2 (ja) * 1992-10-29 1999-10-04 三菱電機株式会社 半導体装置
US5467026A (en) * 1994-01-18 1995-11-14 Hewlett-Packard Company Pseudo-NMOS logic circuits with negligible static current during quiescent current testing
US5615158A (en) * 1995-11-13 1997-03-25 Micron Technology, Inc. Sense amplifier circuit for detecting degradation of digit lines and method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100530868B1 (ko) * 1997-07-31 2006-02-09 삼성전자주식회사 내부 전원 전압 발생 회로들을 갖는 반도체 장치
KR100592349B1 (ko) * 1999-01-13 2006-06-22 후지쯔 가부시끼가이샤 반도체 장치, 그 시험 방법 및 반도체 집적 회로
JP2006252648A (ja) * 2005-03-10 2006-09-21 Hitachi Ltd ダイナミック・ランダム・アクセス・メモリ装置およびその検査方法
KR101241287B1 (ko) * 2005-03-10 2013-03-14 엘피다 메모리 가부시키가이샤 다이내믹 랜덤 액세스 메모리 장치 및 그 검사방법
KR20190050578A (ko) * 2017-11-03 2019-05-13 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로
KR20230057205A (ko) * 2021-10-21 2023-04-28 큐알티 주식회사 전력 반도체 소자의 검사 방법, 및 이를 위한 검사 시스템

Also Published As

Publication number Publication date
KR100224957B1 (ko) 1999-10-15
US5770964A (en) 1998-06-23
TW399277B (en) 2000-07-21
KR970013169A (ko) 1997-03-29
JP3629308B2 (ja) 2005-03-16

Similar Documents

Publication Publication Date Title
JP3629308B2 (ja) 半導体装置およびその試験方法
KR960000888B1 (ko) 반도체 기억 장치
US6333879B1 (en) Semiconductor device operable in a plurality of test operation modes
US5317532A (en) Semiconductor memory device having voltage stress testing capability
KR950009072B1 (ko) 전압발생회로를 갖는 반도체기억장치
EP0585870B1 (en) Dynamic random access memory with voltage stress applying circuit
JP3583482B2 (ja) 半導体集積回路装置
US7257012B2 (en) Nonvolatile semiconductor memory device using irreversible storage elements
US5282167A (en) Dynamic random access memory
US5644250A (en) Structure for externally identifying an internal state of a semiconductor device
US5568436A (en) Semiconductor device and method of screening the same
KR100361658B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
US6388926B1 (en) Integrated circuit having forced substrate test mode with improved substrate isolation
US7310259B2 (en) Access circuit and method for allowing external test voltage to be applied to isolated wells
US6222781B1 (en) Semiconductor integrated circuit device capable of externally applying power supply potential to internal circuit while restricting noise
US7697356B2 (en) Method of testing semiconductor apparatus
US4958316A (en) Static random access memory
US6949953B2 (en) Method and apparatus for providing a preselected voltage to test or repair a semiconductor device
KR0170518B1 (ko) 승압 전원을 사용하는 디램 장치의 전원 공급 회로
JPS621184A (ja) ダイナミック型ｒａｍ
KR100234385B1 (ko) 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로
KR20020067895A (ko) 반도체 장치
US5881004A (en) Burn-in stress control circuit for a semiconductor memory device
JPH04258880A (ja) 半導体記憶装置
JP2000243097A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041213

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071217

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091217

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees