JP2006252648A - ダイナミック・ランダム・アクセス・メモリ装置およびその検査方法 - Google Patents
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Abstract
【解決手段】データ保持機能を調べるポーズ・リフレッシュ試験を、チップ全面全ビットにおいて、最適化された回数分繰り返すことで、データ保持能力のランダムな経時変化に起因したリテンション不良を生じる可能性のあるビットをスクリーニングする。
【選択図】図1
Description
被試験チップ内に、図4に示すようなデータ保持時間変化を示すVRT不良メモリセルが含まれた場合には、何回目かのポーズ・リフレッシュ試験にて、その変動頻度に応じてbad stateが出現し、スクリーニングされる。
また、非特許文献1、および2に開示されているように、VRT変動は高温ほど頻繁になる傾向がある。従って、通常の動作温度よりも高い温度で図1に示した試験を行えば、Ncontを少なく設定でき、短時間でスクリーニングができる。
次に、本試験におけるライトが未実施であるグループを1つ選び、その中の全メモリセルに対し同時にライトを行った後、再度チップ内全メモリセルに対してリフレッシュ動作を行う。このリフレッシュ動作により、今回ライトが実施されたグループだけでなく、前回ライトが実施されたグループにおいてもライトされた状態が継続保持される。このように、あるグループ内全メモリセルへのライトとチップ内全メモリセルへのリフレッシュを、1グループにつき1回ずつ、チップ内全メモリセルがライトされた状態になるまで順次実施する。チップ内全メモリセルがライトされた状態になった後、tPause秒のポーズをチップ内全メモリセルに対し同時に実施する。ポーズ後は、リードを行うが、このときもライト時と同様、グループごとに順次行う。
なお、本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
VRT不良スクリーニングにかかる時間を短縮するためには、VRT不良の顕在化を加速する、すなわち単位時間あたりのbad state出現率を増加させる必要がある。
まず、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”1”電圧VBL_"1"よりも大きい電圧VBL_VHを、基板端子1dにライト時基板電圧VBB_Wを同時期に印加し、ストレージノード1c側に接続された蓄積コンデンサ20にVBL_VHの電圧を充電する。その後、ワード線1aに「ロウ」電圧VWL_Lを、基板端子1dにVBB_Wよりも負側に大きい電圧VBB_VHを印加した状態でtVH秒間のポーズ時間をとる。ビット線1bの電位は任意であり、図10のようにライト”1”電圧VBL_"1"とライト”0”電圧VBL_"0"との中間の電圧V_halfを印加してもよい。このとき、メモリセルトランジスタはターンオフされ、ストレージノードと基板の間のPN接合部には(VBL_VH−VBB_VH)でほぼ決まる大きさの逆方向バイアスが発生する(図9)。このとき発生するバイアスは、ライト”1”後のポーズ時(図8)に発生するバイアスに比べて大きい。このような高バイアスをストレージノード側PN接合部に発生させた後、ポーズ・リフレッシュ試験を行う。すなわち、図10に示すように、tVH秒ポーズ後、ライト”1”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような高バイアス印加後のポーズ・リフレッシュ試験では、高バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。
まず、ワード線1a、ビット線1b、ストレージノード1c、基板端子1dの電位を等しくVcomにする(図11)。Vcomは任意である。このとき、ストレージノード1cと基板1dとの間はほぼ無電界状態となる。その後、図12に示すようにライト”1”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような無電界印加後のポーズ・リフレッシュ試験では、低バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。
なお、図7では、高バイアス印加後、及び無電界印加後のポーズ・リフレッシュ試験を、交互に行うとしたが、高バイアス印加後のポーズ・リフレッシュ試験をNcont繰り返した後に、無電界印加後のポーズ・リフレッシュ試験をNcont繰り返すなどでもよい。すなわち、各試験をNcont繰り返すことが重要であり、その順番は任意である。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
まず、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”0”電圧VBL_"0"を、基板端子1dにライト時基板電圧VBB_Wを同時期に印加し、ストレージノード1c側に接続された蓄積コンデンサ20にVBL_"0"の電圧を充電する。その後、ワード線1aに「ロウ」電圧VWL_Lを、基板端子1dに、VBL_"0"より大きいバイアスVBB_FWを同時期に印加する。ビット線1bの電位は任意であり、図15のようにライト”1”電圧VBL_"1"とライト”0”電圧VBL_"0"との中間の電圧V_halfを印加してもよい。このとき、メモリセルトランジスタはターンオフされ、ストレージノードと基板の間のPN接合部には(VBB_FW−VBL_"0")でほぼ決まる大きさの順方向バイアスが発生する(図14)。このような順方向バイアスをストレージノード側PN接合部に発生させた後、ポーズ・リフレッシュ試験を行う。すなわち、図15に示すように、tFW秒ポーズ後、ライト”1”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような順方向バイアス印加後のポーズ・リフレッシュ試験では、逆方向低バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。
また、実施例3では、通常動作には用いないバイアス、すなわちVBB_FWなどを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路を追加すると、本実施例の試験をテストモードで実行することが容易になる。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
実施例1〜3に示したVRT不良スクリーニング法は、VRT変動に周期があることを利用してスクリーニングを行うものである。特に実施例2及び3ではVRT変動周期にバイアス依存性があることを利用して、bad state出現率を人為的に高くすることで、短時間でのスクリーニングを可能にしている。実施例1〜3はいずれも、すでにVRT変動が生じている場合には、有効なスクリーニング手法である。
そこで、上記のようなVRT不良ポテンシャルをもったメモリセルを検出する手段を検討したところ、ストレージノードと基板の間のPN接合部に、図17に示したような逆方向高バイアスを、図16のようにある程度の時間印加すると、VRT不良ポテンシャルメモリセルにおいてVRT変動を発生させる「VRT不良活性化」効果があることがわかった。図16における電圧印加フローは以下のとおりである。
実施例4では、図16、17に示したような逆方向高バイアスストレスをストレージノードと基板間のPN接合部に印加した後に、実施例1〜3のいずれか、もしくは全てを行うことで、書換前に既に変動が生じているVRT不良に加え、書換によって新たにVRT不良化するものもスクリーニング可能にする。
また、実施例4では、通常動作には用いないバイアス、すなわちVBL_SVHなどを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路を追加すると、本実施例の試験をテストモードで実行することが容易になる。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
まず、ワード線1aに「ロウ」電圧VWL_Lより大きいVWL_SHCを、ビット線1bにライト”1”電圧VBL_"1"より大きい電圧VBL_SHCを、基板端子1dにライト時基板電圧VBB_Wを同時期に印加する。その後他端子はそのままでビット線1bにライト”0”電圧を印加する。このとき、ビット線1b側拡散層はソース、ストレージノード1c側拡散層はドレインの役割を果たし、ストレージノード側のゲート下にはホットキャリアが発生する。なお、このときのワード線1aの値VWL_SHCは、ビット線1bがライト”0”、ストレージノード1cにライト”1”、基板端子1dにVBB_Wの電圧を印加したときにホットキャリア発生が最も多くなるときのVWL値として選ぶとよい。このようなストレス印加をN_SHC回繰り返すことで、「VRT不良活性化」を実現する。
また、実施例5では、通常動作には用いないバイアス、すなわちVBL_SHCやVWL_SHCなどを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路を追加すると、本実施例の試験をテストモードで実行することが容易になる。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
Claims (16)
- データ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置の前記メモリセルに対して、
前記データ保持機能を調べるポーズ・リフレッシュ試験を、ほぼ同一試験条件を用いて複数回繰り返して行うことにより、
前記メモリセルにおけるデータ保持能力のランダムな経時変化に起因したリテンション不良をスクリーニングすることを特徴とするダイナミック・ランダム・アクセス・メモリ装置の検査方法。 - 前記データ保持機能を調べるポーズ・リフレッシュ試験を、予め設定されたスクリーニング率に対応して決定される回数Nに達するまで繰り返して行うことを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験を、ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温で繰り返し実施することを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加する工程を設けることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加し、引き続いて前記ポーズ・リフレッシュ試験を前記ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温の環境下で実施する工程を設けることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルに具備された全端子への電圧印加を停止する工程を設けることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルに具備された全端子への電圧印加を停止し、引き続いて前記ポーズ・リフレッシュ試験を前記ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温の環境下で実施する工程を設けることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に順バイアスを印加する工程を設けることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に順バイアスを印加し、引き続いて前記ポーズ・リフレッシュ試験を前記ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温の環境下で実施する工程を設けることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に順バイアスを印加する工程と、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加する工程とを有し、
それぞれの工程が前記N回に達するまで繰返し行われることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法 - 前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルに具備された全端子への電圧印加を停止する工程と、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加する工程とを有し、
それぞれの工程が前記N回に達するまで繰返し行われることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。 - 請求項1のダイナミック・ランダム・アクセス・メモリ装置の検査を行う前に、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加しながら、前記メモリセルのライト動作およびポーズ動作を複数回繰り返す工程が設けられていることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。 - 請求項1のダイナミック・ランダム・アクセス・メモリ装置の検査を行う前に、
前記ダイナミック・ランダム・アクセス・メモリ装置が動作状態にあるときのライト時に発生するホットキャリア数よりも多くなるバイアス条件を用いて、前記メモリセルのライト動作を複数回繰り返す工程が設けられていることを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。 - データ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置の前記メモリセルに対して、前記データ保持機能を調べるポーズ・リフレッシュ試験を行うポーズ・リフレッシュ試験回路と、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを発生させるテスト用逆バイアス回路と、
前記ポーズ・リフレッシュ試験回路と前記テスト用逆バイアス回路との切り替え回路と、
を具備することを特徴とするダイナミック・ランダム・アクセス・メモリ装置。 - 前記テスト用逆バイアス回路の代わりに、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加する順バイアスと異なる順バイアスを発生させるテスト用順バイアス回路を設けたことを特徴とする請求項14に記載のダイナミック・ランダム・アクセス・メモリ装置。 - 前記ダイナミック・ランダム・アクセス・メモリ装置の動作状態におけるライト時ワード線電圧より低く、ポーズ時ワード線電圧よりも高い電圧をワード線に印加するためのテスト用回路と、
前記ダイナミック・ランダム・アクセス・メモリ装置の動作状態におけるライト時ビット線電圧よりも高い電圧をビット線に印加するためのテスト用回路と、
それら2つのテスト用回路と前記ダイナミック・ランダム・アクセス・メモリ装置の通常動作回路との切り替え回路とを具備することを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
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