JP4801191B2 - ダイナミック・ランダム・アクセス・メモリ装置とその検査方法 - Google Patents
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Description
被試験チップ内に、図4に示すようなデータ保持時間変化を示すVRT不良メモリセルが含まれた場合には、図1の試験を実施しても不良品としてスクリーニングされない可能性がある。データ保持時間が長い場合(good state)と短い場合(bad state)があるVRT不良セルをスクリーニングするには、ポーズ・リフレッシュ試験時に、同不良セルがbad stateにある必要がある。いくつかのVRT不良メモリセルをサンプルとして、バイアス条件を変え、bad state出現率を調べたところ、メモリセルトランジスタのゲート電極下の基板界面に正孔が蓄積されるようなバイアスを、ゲート電極に与えた後、通常のポーズ時のバイアス条件を与えると、bad state出現率が向上することがわかった。従って、図1に示す試験を1回実施するだけでも、VRT不良がスクリーニングされる効果が期待できる。
また、非特許文献1、2に開示されているように、VRT変動は高温ほど頻繁になる傾向がある。従って、通常の動作温度よりも高い温度で図1に示した試験を行えば、より短時間でVRT不良セルをスクリーニングできる。
なお、本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
また、非特許文献1、2に開示されているように、VRT変動は高温ほど頻繁になる傾向がある。従って、通常の動作温度よりも高い温度で図14に示した試験を行えば、VRT不良のスクリーニング確率が向上する。
また、実施例3では、実施例1では、通常動作には用いないバイアス、すなわちVWL_AやVBB_VHを発生させる必要がある。従って回路設計の際は、図11の場合と同様に、VWL_AやVBB_VHをチップ外部から印加するための配線とそれに連なる電極パッドをウエハ上に、また、チップ内部にVWL_AやVBB_VHを発生させるためのテスト用回路を用意する。ウエハ状態で試験を行う場合はVWL_AおよびVBB_VH印加用電極パッドを介して外部から印加することで、実施例3の試験を実行する。パッケージ内に組み立てた状態で試験を行う場合は、VWL_AおよびVBB_VH発生テスト用回路をテストモードで動作させ、実施例3の試験を実行する。試験の実行時期ややり方によっては、VWL_AやVBB_VHを外部から印加する回路系のみを用意してもよいし、またはVWL_AおよびVBB_VH発生テスト用回路のみを用意してもよい。
試験繰り返し数は、多いほどスクリーニング率は向上するが、一方で試験時間の増加は製造コストの増加につながるため、できるだけ短くする必要がある。従って、上記のように目標スクリーニング率を定め、試験繰り返し数の最適値を求めることは、省コスト、高信頼性の観点から重要な手順である。
Claims (6)
- 電荷を蓄積することによってデータ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置の検査方法において、
基板と、前記基板表面付近に設けられたソース・ドレイン領域と、前記ソース・ドレイン領域の一端を覆うように前記基板の表面に設けられたゲート絶縁膜とゲート電極が積層されてなるゲート部とを具備した前記メモリセルに対して、
前記ゲート部と前記基板との界面近傍であってその両者が対峙する領域の前記ゲート電極側界面に、データ書込み時にチャネルを形成するキャリアとは異なるキャリアが蓄積されるように前記ゲート電極にバイアスを印加する工程と、
そのバイアス印加後に前記データ保持機能を検査するポーズ・リフレッシュ試験を実施する工程と、
前記データ保持機能のランダムな経時変化に起因したリテンション不良を潜在的に有するメモリセルを、前記複数のメモリセルの中からスクリーニングする工程とを有することを特徴とするダイナミック・ランダム・アクセス・メモリ装置の検査方法。 - 前記ポーズ・リフレッシュ試験の前に前記ゲート電極へバイアス印加し、その後に前記ポーズ・リフレッシュ試験を実施する一連の動作を、あらかじめ設定された不良スクリーニング率に対応して決定される回数Nに達するまで繰り返して実施することを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 前記ポーズ・リフレッシュ試験を2回繰り返して実施する工程を有し、
前記ポーズ・リフレッシュ動作2回のうちのいずれか1回の実施前に、前記メモリセルを構成する基板のゲート電極側界面に正孔が蓄積するようなバイアスを、前記ゲート電極に印加する第1の工程と、
前記ポーズ・リフレッシュ動作2回のうちの別の1回の実施前に、前記メモリセルを構成するストレージノードに接続されるソース・ドレイン領域と前記基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い電圧を有する逆バイアスを印加する第2の工程とを有することを特徴とする請求項1記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。 - 前記第1の工程および前記第2の工程を、あらかじめ設定された不良スクリーニング率に対応して決定される回数Nに達するまで繰り返して行うことを特徴とする請求項3記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
- 電荷を蓄積することによってデータ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置において、
前記ダイナミック・ランダム・アクセス・メモリ装置の検査を実行する手段を備え、
前記手段は、基板と前記基板表面付近に設けられたソース・ドレイン領域と、前記ソース・ドレイン領域の一端を覆うように前記基板の表面に設けられたゲート絶縁膜とゲート電極が積層されてなるゲート部とを具備した前記メモリセルに対して、前記ゲート部と前記基板との界面近傍であってその両者が対峙する領域の前記ゲート電極側界面に、データ書込み時にチャネルを形成するキャリアとは異なるキャリアが蓄積されるようなバイアスを、前記ゲート電極に印加するためのテスト用回路と、
前記テスト用回路と前記データ保持機能を検査するポーズ・リフレッシュ試験回路との切り替えを行う切り替え回路を具備することを特徴とするダイナミック・ランダム・アクセス・メモリ装置。 - 前記メモリセルが、Z−RAMで構成されていることを特徴とする請求項5記載のダイナミック・ランダム・アクセス・メモリ装置。
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