JP5937895B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ （Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体集積回路装置に適用して有効な技術に関するものである。

例えば、半導体集積回路装置において、トランジスタの特性ばらつき（例えば、しきい値電圧変動）は半導体集積回路の性能の劣化や動作不良を引き起こす原因の一つである。この半導体集積回路装置の技術では、微細化の進展に伴い、電源電圧は低下し、トランジスタの特性ばらつきは増加しているので、このばらつきの影響は増大し続けている。トランジスタの特性ばらつきは、ばらつきの大きさに応じて回路の動作エラーを引き起こす。例えば、ＳＲＡＭに対しては、トランジスタのしきい値電圧ばらつきの大きさに応じて、ＳＲＡＭ動作に対するノイズマージンが減少する。その結果、正常にリード動作やライト動作ができなくなる動作不良セルが発生する。そのため、製品出荷前の選別テストによって、動作不良セルを検出し、対策することが行われている。

この種の従来技術として、例えば、特許文献１には、動作モードとテストモードとでワード線の駆動電圧を変化させる技術が開示されている。これは、テストモードではノイズマージンを小さくした状態でテストを行い、不良セルの検出効果を高めることを狙った技術である。

特開２０１０−１８２３４４号公報

ところで、前述した特許文献１を含む従来技術の手法では、ばらつき量が製造時に決定され、その後ばらつき量が変化することのない、これまでの特性ばらつきに対するテスト効率の改善には有効である。しかしながら、ばらつき量が時間経過と共に変動するばらつき量に対しては、従来技術の手法は動作不良セルを見逃すおそれがある。なぜなら、ばらつき量が大きく不良となるセルであるが、たまたまテスト動作をさせた時のトランジスタのばらつき状態が、動作不良を起こすばらつきでない可能性があるからである。

時間的にばらつき量が変動するものの一例として、微細化プロセスでその影響が顕著となるＲＴＮ（Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｎｏｉｓｅ）と呼ばれる現象がある（後述する図２参照）。ＲＴＮは、原子レベルのわずかな構造欠陥によって、トランジスタしきい値電圧が時間的に変動する現象である。また、その時間変動はランダムな特性を持つ。従来技術では、時間的に変動するばらつきをテストするものではないので、テスト時のしきい値電圧状態によって、動作不良セルを検出できたり、できなかったりする。従って、いずれ動作不良を引き起こすセルをテストで見逃すことになるので、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）等の信頼性対策を強化する設計が必要になる。そのため、ＳＲＡＭの冗長度が増大し、コストの悪化を招くという問題が生じる。

そこで、本発明はこのような問題を解決するためになされたものであり、その目的の一つは、時間経過と共に変動するデバイスばらつきが引き起こす、ＳＲＡＭの動作エラーを検出する半導体集積回路装置を提供することである。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明の代表的な実施の形態による半導体集積回路装置は、複数のメモリセルと、前記複数のメモリセルを制御する制御回路とを有するＳＲＡＭであって、以下の特徴を有するものである。前記メモリセルは、それぞれ、ワード線にゲートが接続されたトランスファＭＯＳを有する。そして、前記制御回路は、前記メモリセルのライト動作時において、前記ワード線に対して第１の電圧を印加し、前記ライト動作の終了時において、前記ワード線に対して第２の電圧を印加し、前記メモリセルを選択しテストデータをライトする前の準備期間において、前記ワード線に対して第３の電圧を印加することを特徴とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、トランジスタのしきい値電圧が時間経過と共に変動するばらつきに起因する、ＳＲＡＭの動作不良セルの検出効率を向上させることが可能となる。

本発明の実施の形態１によるＳＲＡＭのテスト方式および回路において、その構成例を示すブロック図である。 一般的なＲＴＮばらつきの特性例を示す概略図である。 本発明の実施の形態１において、ＳＲＡＭのメモリセルの構成例を示す回路図である。 本発明の実施の形態１において、ワード線ドライバ回路の構成例を示すブロック図である。 本発明の実施の形態１において、ワード線出力回路の構成例を示す回路図である。 本発明の実施の形態１において、テストモードにおけるライト動作時のワード線の電圧波形例を示す図である。 本発明の実施の形態１において、テストモードにおけるリード動作時のワード線の電圧波形例を示す図である。 本発明の実施の形態１において、通常動作モードにおけるライト動作時またはリード動作時のワード線の電圧波形例を示す図である。 本発明の実施の形態１において、ライトテスト時のワード線出力回路の動作の電圧波形例を示す図である。 本発明の実施の形態１において、リードテスト時のワード線出力回路の動作の電圧波形例を示す図である。 本発明の実施の形態１において、通常動作時のワード線出力回路の動作の電圧波形例を示す図である。 本発明の実施の形態１において、変形例であるワード線出力回路の構成例を示す回路図である。 本発明の実施の形態１において、変形例であるライトテスト時のワード線出力回路の動作の電圧波形例を示す図である。 本発明の実施の形態１において、変形例であるリードテスト時のワード線出力回路の動作の電圧波形例を示す図である。 本発明の実施の形態１において、変形例である通常動作時のワード線出力回路の動作の電圧波形例を示す図である。 本発明の実施の形態２によるＳＲＡＭのテスト方式および回路において、その構成例を示すブロック図である。 本発明の実施の形態２において、ビット線電流検出回路の構成例を示す回路図である。 本発明の実施の形態２において、ビット線電流検出回路の動作の電圧波形例を示す図である。 本発明の実施の形態３によるＳＲＡＭのテスト方式および回路において、その構成例を示すブロック図である。 本発明の実施の形態３において、ワード線出力回路の構成例を示す回路図である。 本発明の実施の形態３において、ばらつき検出回路の構成例を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

［本発明の実施の形態の概要］
まず、本発明の主な実施の形態による半導体集積回路装置のテスト方式および構成に関し、以下、その構成を簡単に説明する。一例として、（）内に対応する構成要素、符号などを付記する。

本実施の形態の半導体集積回路装置は、ＳＲＡＭを有する半導体集積回路装置全般に適用できるものであるが、以下においては、ＳＲＡＭの半導体集積回路を主に説明し、単にＳＲＡＭと記載する。

代表的な実施の形態によるＳＲＡＭのテスト方式は、テスト動作の前にワード線電圧を制御することによる、トランスファＭＯＳのしきい値電圧の制御期間を設け、その後にＳＲＡＭのリード動作あるいはライト動作させることを特徴とする。また、代表的な実施の形態によるワード線ドライバ回路は、動作電圧とワード線制御電圧の電源にそれぞれ接続されたトランジスタを選択的に導通させることにより、ワード線電圧を制御することが可能な構成となっている。

すなわち、本実施の形態によるＳＲＡＭのテスト方式は、複数のメモリセル（１０４）と、前記複数のメモリセルを制御する制御回路（１０１，１０２）とを有するＳＲＡＭにおいて、前記メモリセルのライト動作またはリード動作の前にワード線電圧を制御した準備期間を設けることによって、時間的なしきい値電圧変動によるＳＲＡＭの動作不良セルを検出する方式となっている。

前記メモリセルは、それぞれ２個ずつのトランスファＭＯＳ（ｍｔ１，ｍｔ２）、ロードＭＯＳ（ｍｌ１，ｍｌ２）、および、ドライバＭＯＳ（ｍｄ１，ｍｄ２）から構成され、２個のトランスファＭＯＳのゲート端子には前記ワード線が接続される構成となっている。

前記制御回路は、テスト／通常動作選択回路（１０１）と、ワード線ドライバ回路（１０２）から構成され、前記メモリセルのライトテスト時には、テストデータをライトする前の準備期間において、ワード線に第３の電圧（ＶＤＤＨ）を印加し、その後、前記ワード線に対して第１の電圧（ＶＤＤ）を印加し、ライト終了時において前記ワード線に対して第２の電圧（ＧＮＤ）を印加する構成となっている。

前記制御回路は、前記メモリセルのリードテスト時には、テストデータをリードする前の準備期間において、ワード線に前記第２の電圧（ＧＮＤ）を印加し、その後、前記ワード線に対して前記第１の電圧（ＶＤＤ）を印加し、リード終了時において前記ワード線に対して前記第２の電圧（ＧＮＤ）を印加する構成となっている。

前記ワード線ドライバ回路は、論理回路（４０３）と、駆動回路（４０４）から構成され、前記駆動回路は第１、第２のＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２）と、ＮＭＯＳトランジスタ（ＭＮ１）とから構成される。また、前記論理回路の出力は前記第１、第２のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートに接続され、テストモードでは、前記第１のＰＭＯＳトランジスタに前記第１の電圧（ＶＤＤ）、前記第２のＰＭＯＳトランジスタに前記第３の電圧（ＶＤＤＨ）が接続される構成となっている。また、通常動作モードでは、前記駆動回路の第１の電圧と第２の電圧は、集積回路内部あるいは外部で接続される構成となっている。

前記論理回路は、テストモードでは前記第１と第２のＰＭＯＳトランジスタを選択的に導通させる信号を出力し、通常動作モードでは前記第１と第２のＰＭＯＳトランジスタを同時に導通あるいは遮断させる信号を出力する構成となっている。

通常動作時に、前記駆動回路の前記第１の電圧の端子は前記第２の電圧に接続される構成となっている。

次に、これらの構成を含んだＳＲＡＭのテスト方式および回路のより具体的な内容に関し、以下の実施の形態で詳細に説明する。

［実施の形態１］
本実施の形態１を、図１〜図１５を用いて説明する。

＜ＳＲＡＭのテスト回路＞
図１は、本実施の形態１によるＳＲＡＭのテスト方式および回路において、その構成例を示すブロック図である。図１に示すＳＲＡＭのテスト回路は、テスト／通常動作選択回路（ＣＴＬ）１０１、ワード線ドライバ回路（ＷＤ）１０２、メモリセルアレイ（ＭＣＡ）１０３、および、センスアンプ回路（ＳＡ）１０５から構成される。テスト／通常動作選択回路１０１は、ワード線ドライバ回路１０２に接続されている。ワード線ドライバ回路１０２とセンスアンプ回路１０５は、メモリセルアレイ１０３に接続されている。

テスト／通常動作選択回路１０１は、テスト動作と通常動作の動作モードを指定する信号ＴＥＳＴ（例えば、‘Ｈ’の場合はテスト動作モード、‘Ｌ’の場合は通常動作モードとする）を出力する。また、各動作モードにおいて、リード動作、ライト動作を指定する信号ＭＯＤＥ（例えば、‘Ｈ’の場合はライト動作、‘Ｌ’の場合はリード動作とする）を出力する。尚、‘Ｈ’はデジタル信号のハイレベルを示し、‘Ｌ’はローレベルを示す。

ワード線ドライバ回路１０２は、メモリセルアレイ１０３に接続されるワード線（ＷＤＬ）を駆動する回路である。ワード線ドライバ回路１０２は、テスト／通常動作選択回路１０１で指定された動作モードとリード／ライト動作に応じて、ワード線の電圧制御を行う。

メモリセルアレイ１０３は、複数のメモリセル（ＭＣ）１０４が２次元状に配置される。各メモリセル１０４には、ワード線と２本のビット線（ＢＴＬ，ＢＴＬＮ）が接続される。尚、ＢＴＬとＢＴＬＮは差動信号である。ワード線は、後述するメモリセル１０４内のトランスファＭＯＳのオン、オフを制御する。ビット線は、センスアンプ回路１０５に接続される。

センスアンプ回路１０５は、リード動作時にビット線の電圧変化を検出することで、各メモリセル１０４の情報を読み出す。ワード線およびビット線はそれぞれメモリセルアレイ１０３内の１列に共通である。ワード線により図１の縦方向のメモリセルを選択し、ビット線により読み出すセンスアンプを指定して図１の横方向のメモリセルを選択する。これにより、動作させるメモリセルを選択する。

＜ＲＴＮのばらつき特性＞
本実施の形態１の詳細を説明する前に、本発明で解決しようとしている時間的に変動するばらつきの一種であるＲＴＮ（Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｎｏｉｓｅ）と呼ばれるばらつきについて述べる。図２は、一般的なＲＴＮばらつきの特性例（ＲＴＮばらつき特性２０１）を示す概略図（横軸：時間、縦軸：しきい値変動量）である。

従来のトランジスタばらつきは、加工精度に起因するものであり、デバイス生成時に決定される。時間経過に対してはトランジスタのしきい値電圧は変化しない。

一方、本発明において対象とするＲＴＮは、ＭＯＳトランジスタのゲート酸化膜に存在する原子レベルのわずかな構造欠陥に、キャリアが捕獲、放出されることよって、図２に示すＲＴＮばらつき特性２０１のように、トランジスタしきい値電圧が時間的に変動する現象である。このしきい値電圧の時間変動特性はランダムな特性を持つが、トランジスタのゲート端子に印加する電圧と動作温度に依存することが知られている。ＲＴＮのゲート電圧特性は一般に、ゲート電圧を上げるとしきい値電圧が高い状態（以下、高Ｖｔｈとする）が出現しやすくなり、ゲート電圧を下げるとしきい値電圧が低い状態（以下、低Ｖｔｈとする）が出現しやすくなる。また、ＲＴＮのゲート電圧特性に関して、ゲート電圧を変化させた場合、ゲート電圧変化直後のしきい値電圧変動の時間特性は、ゲート電圧変化前の時間特性となることも知られている。

＜メモリセルの構成とＳＲＡＭの動作エラー＞
図３は、ＳＲＡＭのメモリセル１０４の構成例を示す回路図である。メモリセル１０４は、６個のトランジスタから構成される。メモリセル１０４は、ロードＭＯＳ（ｍｌ１，ｍｌ２）、ドライバＭＯＳ（ｍｄ１，ｍｄ２）で構成されるループ接続された２つのインバータ回路と、このインバータ回路とビット線（ＢＴＬ，ＢＴＬＮ）の間に挿入されたトランスファＭＯＳ（ｍｔ１，ｍｔ２）から構成される。トランスファＭＯＳのゲート端子には、ワード線（ＷＤＬ）が接続される。メモリセル１０４は、トランスファＭＯＳを介してリード動作、および、ライト動作を行う。

次に、トランジスタのしきい値電圧ばらつきとＳＲＡＭの動作エラーの関係を説明する。６個のトランジスタ（ｍｌ１，ｍｌ２，ｍｄ１，ｍｄ２，ｍｔ１，ｍｔ２）で構成されるＳＲＡＭのメモリセル１０４は、一般には、トランスファＭＯＳ（ｍｔ１，ｍｔ２）のばらつきに最も弱い。なぜなら、リード動作時とライト動作時の両方において、トランスファＭＯＳを信号が経由することと、リード動作とライト動作とでは、トランスファＭＯＳに要求されるしきい値電圧条件が逆特性になるからである。ＳＲＡＭのリード動作では、トランスファＭＯＳのしきい値電圧を低くするほど動作エラーが生じる。一方、ライト動作では、トランスファＭＯＳのしきい値電圧を高くするほど動作エラーが生じる。従って、トランスファＭＯＳがばらつきに弱いのは、トランスファＭＯＳはリード動作とライト動作の両動作を満足するしきい値電圧条件で設計される必要があるので、許容されるしきい値電圧変動範囲が狭いからである。

＜ワード線ドライバ回路の構成＞
図４は、ワード線ドライバ回路１０２の構成例を示すブロック図である。ワード線ドライバ回路１０２は、ワード線（ＷＤＬ）のアドレス信号を生成するデコーダ（ＤＥＣ）４０１と、ワード線を駆動するワード線出力回路（ＷＤＦ）４０２から構成される。ワード線出力回路４０２は、メモリセルアレイ１０３のワード線の数だけ用意される。

デコーダ４０１は、指定されたアドレスに対応したワード線アドレス信号ＷＤＳＥＬを‘Ｈ’レベルにし、その他のワード線アドレス信号を‘Ｌ’にする。ワード線出力回路４０２は、テスト／通常動作切替論理回路（ＬＧ）４０３と、駆動回路４０４から構成される。テスト／通常動作切替論理回路４０３には、信号ＴＥＳＴ、信号ＭＯＤＥ、および、信号ＷＤＳＥＬが入力される。駆動回路４０４は、ＷＤＳＥＬが‘Ｈ’の場合、ＴＥＳＴ、ＭＯＤＥの信号で指定された動作モードに応じたワード線駆動を行う。ＷＤＳＥＬが‘Ｌ’の場合は、ワード線を‘Ｌ’にする。

＜ワード線出力回路の構成＞
図５は、ワード線出力回路４０２の構成例を示す回路図である。ワード線出力回路４０２は、３つの電圧を切り替えてワード線（ＷＤＬ）に出力することができる。ワード線出力回路４０２は、テスト／通常動作切替論理回路（ＬＧ）５０１と、駆動回路５０２から構成される。テスト／通常動作切替論理回路５０１は図４に示した１つのテスト／通常動作切替論理回路４０３に対応し、駆動回路５０２は図４に示した１つの駆動回路４０４に対応する。

テスト／通常動作切替論理回路５０１は、信号ＴＥＳＴ，ＭＯＤＥ，ＷＤＳＥＬが入力され、駆動回路５０２の制御信号Ｐ１，Ｐ２，Ｎ１を出力する。駆動回路５０２は、２つのＰＭＯＳトランジスタ５０３，５０４と、１つのＮＭＯＳトランジスタ５０５から構成される。ＰＭＯＳトランジスタ５０３，５０４、およびＮＭＯＳトランジスタ５０５のソース端子はそれぞれ、第１の電圧（ＶＤＤ）、第３の電圧（ＶＤＤＨ）、第２の電圧（ＧＮＤ）に接続される。ＶＤＤＨはＶＤＤより高い電圧レベルであり、ＶＤＤはＧＮＤより高い電圧レベルである。信号Ｐ１，Ｐ２，Ｎ１はそれぞれ、トランジスタ５０３，５０４，５０５のゲート端子に接続される。トランジスタ５０３，５０４，５０５のドレイン端子は共通に接続され、ワード線（ＷＤＬ）に接続される。ワード線出力回路４０２の動作については、後で述べる。

＜ＳＲＡＭのテスト回路の動作＞
ここからは、本実施の形態１によるＳＲＡＭのテスト回路の動作について述べる。

《テストモードにおけるライト動作時》
図６は、テストモードにおけるライト動作時（ＴＥＳＴ＝‘Ｈ’、ＭＯＤＥ＝‘Ｈ’）のワード線ＷＤＬの電圧波形例を示す図である。ワード線が選択されていない場合（セル非選択、ＷＤＳＥＬ＝‘Ｌ’）は、ＷＤＬは接地電位である第２の電圧（ＧＮＤ）を出力する。ワード線が選択された場合（セル選択、ＷＤＳＥＬ＝‘Ｈ’）は、ＷＤＬは‘Ｈ’を出力する。ただし、このＷＤＬの‘Ｈ’期間を、準備期間とライトテスト時に分け、両期間でそれぞれワード線を駆動する電圧値を変化させる。

テストモードでのライト動作では、ライト動作を行う前にトランスファＭＯＳのしきい値電圧を制御する準備期間を設ける。前に述べたように、ＳＲＡＭのライト動作では、トランスファＭＯＳのしきい値電圧が高いほど動作エラーを起こしやすい。そこで、この準備期間にワード線電圧を第３の電圧（ＶＤＤＨ）に高めておく。これにより、ワード線のしきい値電圧が高Ｖｔｈ状態にある確率を高めておく。この後、ＷＤＬの電圧を回路動作の標準電圧である第１の電圧（ＶＤＤ）に低下させてライト動作を行い、ライトテストを行う。この一連のワード線電圧制御動作により、トランスファＭＯＳの時間的に変動するしきい値電圧が高Ｖｔｈ状態でライト動作を実行する確率が高まるので、ライト動作エラーを検出する効率を上げることができる。

《テストモードにおけるリード動作時》
図７は、テストモードにおけるリード動作時（ＴＥＳＴ＝‘Ｈ’、ＭＯＤＥ＝‘Ｌ’）のワード線ＷＤＬの電圧波形例を示す図である。図６に示したテストモードでのライト動作と同様に、ワード線が選択されていない場合（セル非選択、ＷＤＳＥＬ＝‘Ｌ’）は、ＷＤＬは接地電位である第２の電圧（ＧＮＤ）を出力する。ワード線が選択された場合（セル選択、ＷＤＳＥＬ＝‘Ｈ’）には、ライト動作と同じく、ワード線の‘Ｈ’期間を準備期間とリードテスト時に分離する。

ワード線出力回路４０２は、ＷＤＬに、準備期間には‘Ｌ’（第２の電圧ＧＮＤ）、リードテスト時には‘Ｈ’（第１の電圧ＶＤＤ）を出力する。前に述べたように、ＳＲＡＭのリード動作では、トランスファＭＯＳのしきい値電圧が低いほど動作エラーを起こしやすい。そこで、この準備期間にワード線電圧を第２の電圧（ＧＮＤ）に下げておく。これにより、ワード線のしきい値電圧を低Ｖｔｈ状態が出現しやすい状態にしておく。この後、ＷＤＬの電圧を回路動作の標準電圧である第１の電圧（ＶＤＤ）に上昇させてリード動作を行い、リードテストを実施する。

《通常動作モードにおけるライト動作時またはリード動作時》
図８は、通常動作モードにおけるライト動作時またはリード動作時（ＴＥＳＴ＝‘Ｌ’、ＭＯＤＥ＝‘Ｈ’または‘Ｌ’）のワード線の電圧波形例を示す図である。通常動作モードでは、ワード線の‘Ｈ’期間に準備期間を設けない。ワード線が選択されていない場合（セル非選択、ＷＤＳＥＬ＝‘Ｌ’）は、ＷＤＬは接地電位である第２の電圧（ＧＮＤ）を出力する。ワード線が選択された場合（セル選択、ＷＤＳＥＬ＝‘Ｈ’）は、リード動作、ライト動作にかかわらず、ＷＤＬを第１の電圧（ＶＤＤ）にする。そして、ＭＯＤＥ信号に応じたライト動作またはリード動作を行う。

《ライトテスト時のワード線出力回路の動作》
図９は、ライトテスト時（ＴＥＳＴ＝‘Ｈ’、ＭＯＤＥ＝‘Ｈ’）のワード線出力回路４０２の動作の電圧波形例を示す図である。ワード線が非選択の期間（ＷＤＳＥＬ＝‘Ｌ’）には、テスト／通常動作切替論理回路５０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’を出力し、駆動回路５０２のＮＭＯＳトランジスタ５０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。

ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）の準備期間には、テスト／通常動作切替論理回路５０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｌ’、Ｎ１＝‘Ｌ’を出力し、駆動回路５０２のＰＭＯＳトランジスタ５０４を導通させ、ワード線ＷＤＬに第３の電圧（ＶＤＤＨ）を出力する。そして、ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）のライト動作期間には、テスト／通常動作切替論理回路５０１は、Ｐ１＝‘Ｌ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｌ’を出力し、駆動回路５０２のＰＭＯＳトランジスタ５０３を導通させ、ワード線ＷＤＬに第１の電圧（ＶＤＤ）を出力する。

上記制御により、ライトテスト時に、準備期間では第３の電圧（ＶＤＤＨ）、ライト動作期間では第１の電圧（ＶＤＤ）にワード線電圧を制御することが可能となる。よって、トランスファＭＯＳをライト動作エラーが発生しやすいしきい値電圧条件にして、ライト動作を行うことが可能となる。

《リードテスト時のワード線出力回路の動作》
図１０は、リードテスト時（ＴＥＳＴ＝‘Ｈ’、ＭＯＤＥ＝‘Ｌ’）のワード線出力回路４０２の動作の電圧波形例を示す図である。ワード線が非選択の期間（ＷＤＳＥＬ＝‘Ｌ’）には、テスト／通常動作切替論理回路５０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’を出力し、駆動回路５０２のＮＭＯＳトランジスタ５０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。

ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）の準備期間には、テスト／通常動作切替論理回路５０１はワード線非選択期間と同様に、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’を出力し、駆動回路５０２のＮＭＯＳトランジスタ５０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。そして、ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）のリード動作期間には、テスト／通常動作切替論理回路５０１は、Ｐ１＝‘Ｌ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｌ’を出力し、駆動回路５０２のＰＭＯＳトランジスタ５０３を導通させ、ワード線ＷＤＬに第１の電圧（ＶＤＤ）を出力する。

上記制御により、リードテスト時に、準備期間では第２の電圧（ＧＮＤ）、リード動作期間では第１の電圧（ＶＤＤ）にワード線電圧を制御することが可能となる。よって、トランスファＭＯＳをリード動作エラーが発生しやすいしきい値電圧条件にして、リード動作を行うことが可能となる。

《通常動作時のワード線出力回路の動作》
図１１は、通常動作時（ＴＥＳＴ＝‘Ｌ’、ＭＯＤＥ＝‘Ｈ’またはＭＯＤＥ＝‘Ｌ’）のワード線出力回路４０２の動作の電圧波形例を示す図である。尚、前述したように、通常動作時は、半導体集積回路の外部あるいは内部で、電圧ＶＤＤ端子と電圧ＶＤＤＨ端子を短絡し、同電源端子をＶＤＤに接続しておく。

ワード線が非選択の期間（ＷＤＳＥＬ＝‘Ｌ’）には、テスト／通常動作切替論理回路５０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’を出力し、駆動回路５０２のＮＭＯＳトランジスタ５０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）には、リード動作、ライト動作によらず、Ｐ１＝‘Ｌ’、Ｐ２＝‘Ｌ’、Ｎ１＝‘Ｌ’とし、ワード線ＷＤＬに第１の電圧（ＶＤＤ）を出力する。

上記制御により、通常動作モードのためのワード線電圧制御（電圧ＶＤＤとＧＮＤの２電圧駆動）が可能となる。更に本方式では、テスト時に電圧切替スイッチに用いていたＰＭＯＳトランジスタ５０３，５０４を同一動作のＰＭＯＳトランジスタとして使用しているので、面積増加などのオーバヘッドを最小化できる。

＜実施の形態１の効果＞
以上のように、本実施の形態１によれば、テストモードと動作モードとでワード線（ＷＤＬ）の駆動電圧を変え、テストモードではリード動作またはライト動作を行う前に、しきい値電圧を制御する準備期間を設けてワード線電圧を制御する。

すなわち、メモリセル１０４は、ワード線にゲートが接続されたトランスファＭＯＳ（ｍｔ１，ｍｔ２）を有する。そして、テスト／通常動作選択回路１０１とワード線ドライバ回路１０２から構成される制御回路により、メモリセル１０４のライトテスト時には、テストデータをライトする前の準備期間において、ワード線に第３の電圧（ＶＤＤＨ）を印加し、その後、ワード線に対して第１の電圧（ＶＤＤ）を印加し、ライト終了時においてワード線に対して第２の電圧（ＧＮＤ）を印加することができる。また、メモリセル１０４のリードテスト時には、テストデータをリードする前の準備期間において、ワード線に第２の電圧（ＧＮＤ）を印加し、その後、ワード線に対して第１の電圧（ＶＤＤ）を印加し、リード終了時においてワード線に対して第２の電圧（ＧＮＤ）を印加することができる。

この場合に、ワード線ドライバ回路１０２内の駆動回路５０２では、第１のＰＭＯＳトランジスタ５０３に第１の電圧（ＶＤＤ）を接続し、第２のＰＭＯＳトランジスタ５０４に第３の電圧（ＶＤＤＨ）を接続することができる。そして、テスト／通常動作切替論理回路５０１は、テストモードでは、第１のＰＭＯＳトランジスタ５０３と第２のＰＭＯＳトランジスタ５０４を選択的に導通させる信号を出力し、通常動作モードでは、第１のＰＭＯＳトランジスタ５０３と第２のＰＭＯＳトランジスタ５０４を同時に導通あるいは遮断させる信号を出力することができる。また、駆動回路５０２は、通常動作モードでは、第１の電圧（ＶＤＤ）と第３の電圧（ＶＤＤＨ）とを短絡することができる。

以上により、トランスファＭＯＳの時間経過と共に変動するしきい値電圧を制御することができるので、時間的なばらつきに起因するＳＲＡＭの動作不良セルの検出効率を高めることができる。言い換えれば、時間経過と共に変動（時間的に変動）するデバイスばらつきが引き起こす、ＳＲＡＭの動作エラーを検出することが可能となる。

＜実施の形態１の変形例＞
次に、本実施の形態１の変形例を説明する。上述した実施の形態１と同様の構成、および、動作の説明は割愛する。本変形例は、リードテスト動作時の準備期間に、ワード線電圧を第２の電圧（ＧＮＤ）ではなく、このＧＮＤより低い電圧レベルの第４の電圧（ＧＮＤＬ）にすることで、更にＳＲＡＭ動作不良セルの検出効率を高めるものである。

《変形例であるワード線出力回路の構成》
図１２は、変形例であるワード線出力回路１２００の構成例を示す回路図である。ワード線出力回路１２００は、ワード線（ＷＤＬ）に４つの電圧値を切り替えて出力することができる。ワード線出力回路１２００は、テスト／通常動作切替論理回路（ＬＧ）１２０１と、駆動回路１２０２から構成される。

テスト／通常動作切替論理回路１２０１は、信号ＴＥＳＴ，ＭＯＤＥ，ＷＤＳＥＬが入力され、駆動回路１２０２の制御信号Ｐ１，Ｐ２，Ｎ１，Ｎ２を出力する。駆動回路１２０２は、２つのＰＭＯＳトランジスタ（ＭＰ１）１２０３，（ＭＰ２）１２０４と、２つのＮＭＯＳトランジスタ（ＭＮ１）１２０５，（ＭＮ２）１２０６から構成される。ＰＭＯＳトランジスタ１２０３，１２０４、およびＮＭＯＳトランジスタ１２０５，１２０６のソース端子はそれぞれ、第１の電圧（ＶＤＤ）、第３の電圧（ＶＤＤＨ）、第２の電圧（ＧＮＤ）、第４の電圧（ＧＮＤＬ）に接続される。信号Ｐ１，Ｐ２，Ｎ１，Ｎ２はそれぞれ、トランジスタ１２０３，１２０４，１２０５，１２０６のゲート端子に接続される。トランジスタ１２０３，１２０４，１２０５，１２０６のドレイン端子は共通に接続され、ワード線（ＷＤＬ）に接続される。

《変形例であるライトテスト時のワード線出力回路の動作》
図１３は、変形例であるライトテスト時のワード線出力回路１２００の動作の電圧波形例を示す図である。ワード線が非選択の期間（ＷＤＳＥＬ＝‘Ｌ’）には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’、Ｎ２＝‘Ｌ’を出力し、駆動回路１２０２のＮＭＯＳトランジスタ１２０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。

ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）の準備期間には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｌ’、Ｎ１＝‘Ｌ’、Ｎ２＝‘Ｌ’を出力し、駆動回路１２０２のＰＭＯＳトランジスタ１２０４を導通させ、ワード線ＷＤＬに第３の電圧（ＶＤＤＨ）を出力する。そして、ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）のライト動作期間には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｌ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｌ’、Ｎ２＝‘Ｌ’を出力し、駆動回路１２０２のＰＭＯＳトランジスタ１２０３を導通させ、ワード線ＷＤＬに第１の電圧（ＶＤＤ）を出力する。

上記制御により、ライトテスト時に、準備期間では第３の電圧（ＶＤＤＨ）、ライト動作期間では第１の電圧（ＶＤＤ）にワード線電圧を制御することが可能となる。よって、トランスファＭＯＳのしきい値電圧をライト動作エラーの発生確率が高まる高しきい値電圧条件にして、ライト動作を行うことが可能となる。

《変形例であるリードテスト時のワード線出力回路の動作》
図１４は、変形例であるリードテスト時のワード線出力回路１２００の動作の電圧波形例を示す図である。ワード線が非選択の期間（ＷＤＳＥＬ＝‘Ｌ’）には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’、Ｎ２＝‘Ｌ’を出力し、駆動回路１２０２のＮＭＯＳトランジスタ１２０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。

ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）の準備期間には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｌ’、Ｎ２＝‘Ｈ’を出力し、駆動回路１２０２のＮＭＯＳトランジスタ１２０６を導通させ、ワード線ＷＤＬに第４の電圧（ＧＮＤＬ）を出力する。そして、ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）のリード動作期間には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｌ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｌ’、Ｎ２＝‘Ｌ’を出力し、駆動回路１２０２のＰＭＯＳトランジスタ１２０３を導通させ、ワード線ＷＤＬに第１の電圧（ＶＤＤ）を出力する。

上記制御により、リードテスト時に、準備期間では第４の電圧（ＧＮＤＬ）、リード動作期間では第１の電圧（ＶＤＤ）にワード線電圧を制御することが可能となる。よって、トランスファＭＯＳをリード動作エラーの発生確率が高まる低しきい値電圧条件にして、リード動作を行うことが可能となる。

《変形例である通常動作時のワード線出力回路の動作》
図１５は、変形例である通常動作時のワード線出力回路１２００の動作の電圧波形例を示す図である。尚、通常動作時は、予めＬＳＩの外部あるいは内部で、電圧ＶＤＤ端子と電圧ＶＤＤＨ端子を導通し、ＶＤＤに接続しておく。また、電圧ＧＮＤ端子と電圧ＧＮＤＬ端子を導通し、ＧＮＤＬに接続しておく。

ワード線が非選択の期間（ＷＤＳＥＬ＝‘Ｌ’）には、テスト／通常動作切替論理回路１２０１は、Ｐ１＝‘Ｈ’、Ｐ２＝‘Ｈ’、Ｎ１＝‘Ｈ’、Ｎ２＝‘Ｈ’を出力し、駆動回路１２０２のＮＭＯＳトランジスタ１２０５を導通させ、ワード線ＷＤＬに第２の電圧（ＧＮＤ）を出力する。ワード線の選択期間（ＷＤＳＥＬ＝‘Ｈ’）には、リード動作、ライト動作によらず、Ｐ１＝‘Ｌ’、Ｐ２＝‘Ｌ’、Ｎ１＝‘Ｌ’、Ｎ２＝‘Ｌ’とし、ワード線に第１の電圧（ＶＤＤ）を出力する。

上記制御により、通常動作のための電圧ＶＤＤとＧＮＤのワード線電圧制御が可能となる。更に本方式では、テスト時に電圧切替スイッチに用いていたＰＭＯＳトランジスタ１２０３，１２０４を同一のＰＭＯＳトランジスタとして使用し、ＮＭＯＳトランジスタ１２０５，１２０６を同一のＮＭＯＳトランジスタとして使用しているので、面積増加などのオーバヘッドを小さくできる。

《変形例の効果》
以上のように、本実施の形態１の変形例によれば、テストモードと動作モードとでワード線の駆動電圧を変え、テストモードではリード動作またはライト動作の前に準備期間を設けてワード線電圧を制御する。これにより、トランスファＭＯＳのしきい値電圧変動特性を制御することができるので、時間的なばらつきに起因するＳＲＡＭの動作不良セルの検出効率を高めることができる。特に、リードテスト動作時の準備期間に、ワード線電圧を第２の電圧（ＧＮＤ）より低い第４の電圧（ＧＮＤＬ）にすることで、更にＳＲＡＭの動作不良セルの検出効率を高めることが可能となる。

［実施の形態２］
本実施の形態２を、図１６〜図１８を用いて説明する。

＜ＳＲＡＭのテスト回路＞
図１６は、本実施の形態２によるＳＲＡＭのテスト方式および回路において、その構成例を示すブロック図である。図１６に示すＳＲＡＭのテスト回路は、テスト／通常動作選択回路（ＣＴＬ）１６０１、ワード線ドライバ回路（ＷＤ）１６０２、メモリセルアレイ（ＭＣＡ）１６０３、センスアンプ回路（ＳＡ）１６０５、ビット線電流検出回路（ＤＥＴ）１６０６から構成される。ビット線電流検出回路１６０６を除くブロックの構成は、図１に示した実施の形態１と同様なので、説明は割愛する。以下においては、主に実施の形態１と異なる点を説明する。

ビット線電流検出回路１６０６は、メモリセル（ＭＣ）１６０４のビット線ＢＴＬおよびＢＴＬＮに接続される。ビット線電流検出回路１６０６は、ワード線ＷＤＬが‘Ｈ’に駆動され、選択されたメモリセル１６０４のビット線動作電流の変動を検出し、その検出結果ＤＥＴＯＵＴを出力する。また、ビット線電流検出回路１６０６には、リセット信号ＲＳＴが入力される。

＜ビット線電流検出回路の構成＞
図１７は、ビット線電流検出回路１６０６の構成例を示す回路図である。ビット線電流検出回路１６０６は、スイッチ回路１７０１，１７０２、カレントミラー回路１７０３、ＮＭＯＳトランジスタ１７０４，１７０５、遅延回路（ＤＬＹ）１７０６、判定回路（ＣＯＭＰ）１７０７、ＳＲフリップフロップ回路（ＳＲＦＦ）１７０８から構成される。

以下、ビット線電流検出回路１６０６の動作を説明する。スイッチ回路１７０１，１７０２は、テスト対象のメモリセル１６０４に接続される差動のビット線（ＢＴＬ，ＢＴＬＮ）をビット線電流検出回路１６０６に入力するためのスイッチ回路である。スイッチ回路１７０１，１７０２は、メモリセルアレイ１６０３のビット線と同じ数だけ用意される。テストを行う場合には、１つのスイッチ回路を選択して導通させ、テストを行わない場合には、全てのスイッチ回路を遮断し、ビット線電流検出回路１６０６をメモリセルアレイ１６０３から切り離す。

スイッチ回路１７０１，１７０２により選択されたビット線を流れる電流Ｉｂｉｔは、カレントミラー回路１７０３により２つのコピー電流Ｉｂｉｔとして生成される。２つのコピー電流Ｉｂｉｔは、ダイオード接続されたＮＭＯＳトランジスタ１７０４，１７０５において、それぞれＩｂｉｔに応じた電圧に変換される。図１７のＮ１，Ｎ２はそれぞれ、カレントミラー回路１７０３とＮＭＯＳトランジスタ１７０４，１７０５が接続されたノードを示す。ノードＮ１の信号は判定回路１７０７へ入力され、ノードＮ２の信号は、遅延回路１７０６を通過して判定回路１７０７へ入力される。遅延回路１７０６は、Ｎ１より一定時間遅延された信号Ｎ２’を生成する。遅延回路１７０６の構成例として、Ｎ２と接地電位との間に接続された容量、Ｎ２とＮ２’間に挿入された抵抗、あるいは、Ｎ２とＮ２’間に挿入されたアナログ増幅回路などが挙げられる。

判定回路１７０７では、入力されるノードＮ１の信号とＮ２’の信号間の電圧差について、予め設定された電圧設定値との高低関係を判定する。尚、この電圧設定値は、検出したい時間的なばらつき量に比例した値を設定する。判定回路１７０７は、Ｎ１とＮ２’間の電圧差が電圧設定値より低い場合は、出力信号ＣＯＭＰＯＵＴに‘Ｌ’を出力し、Ｎ１とＮ２’間の電圧差が電圧設定値より高い場合は、出力信号ＣＯＭＰＯＵＴに‘Ｈ’を出力する。判定回路１７０７には、リセット信号ＲＳＴが入力され、ＲＳＴを‘Ｈ’にすると出力ＣＯＭＰＯＵＴは‘Ｌ’を出力し、ＲＳＴを‘Ｌ’にすると電圧の比較動作を行う。

ＳＲフリップフロップ回路１７０８は、セット端子Ｓに判定回路１７０７の出力信号ＣＯＭＰＯＵＴが入力され、リセット端子Ｒには信号ＲＳＴが接続され、ＲＴＮ検出結果ＤＥＴＯＵＴを出力する。ＳＲフリップフロップ回路１７０８は、テスト開始前にＲＳＴによりＤＥＴＯＵＴが‘Ｌ’に設定され、ＣＯＭＰＯＵＴが‘Ｌ’から‘Ｈ’に遷移すると、ＤＥＴＯＵＴは‘Ｈ’に固定される。

＜ビット線電流検出回路の動作＞
図１８は、ビット線電流検出回路１６０６の動作の電圧波形例を示す図である。ノードＮ１，Ｎ２の信号は、時間的なばらつきに起因して変化するビット線電流Ｉｂｉｔの電圧変換波形である。信号Ｎ２’は、遅延回路１７０６でＮ２を図中Ｄで示した時間分遅延させた信号である。判定回路１７０７の出力信号ＣＯＭＰＯＵＴは、Ｎ１とＮ２’を比較し、Ｎ１の電圧が（Ｎ２’電圧＋設定電圧値）より高い場合（Ｎ１−Ｎ２’＞設定値）に‘Ｈ’を出力し、それ以外の場合（Ｎ１−Ｎ２’＜設定値）は‘Ｌ’を出力する。図１８では、Ｎ１＝‘Ｈ’、Ｎ２’＝‘Ｌ’の時にＣＯＭＰＯＵＴが‘Ｈ’を出力する電圧値設定例を示している。ＤＥＴＯＵＴは、ＣＯＭＰＯＵＴが‘Ｈ’になると‘Ｈ’に固定される。本動作により、選択したメモリセル１６０４に生じている時間的なばらつきを、ビット線電流の変動量の大きさを判定することで、直接検出することができる。

＜実施の形態２の効果＞
以上のように、本実施の形態２によれば、実施の形態１と異なる効果として、選択されたメモリセルのビット線動作電流の変動を検出し、その検出結果を出力するビット線電流検出回路１６０６を有することで、テストモードにおいて、ビット線電流の変動量を直接検出することにより、時間的なばらつきに起因するＳＲＡＭの動作不良セルの検出効率を高めることができる。

［実施の形態３］
本実施の形態３を、図１９〜図２１を用いて説明する。

＜ＳＲＡＭのテスト回路＞
図１９は、本実施の形態３によるＳＲＡＭのテスト方式および回路において、その構成例を示すブロック図である。図１９に示すＳＲＡＭのテスト回路は、テスト／通常動作選択回路（ＣＴＬ）１９０１、ワード線ドライバ回路（ＷＤ）１９０２、メモリセルアレイ（ＭＣＡ）１９０３、センスアンプ回路（ＳＡ）１９０５、ばらつき検出回路（ＳＲ）１９０６から構成される。ばらつき検出回路１９０６を除くブロックの構成は、図１に示した実施の形態１と同様なので、説明は割愛する。以下においては、主に実施の形態１と異なる点を説明する。

ばらつき検出回路１９０６は、チップの時間的なトランジスタばらつきを検出し、この検出結果ＳＲＴをテスト／通常動作選択回路１９０１に出力する。本実施の形態で説明する構成は、テストモードでのライト動作の前に設けた準備期間にワード線に与える電圧を、トランジスタばらつきの状況に対応して、制御するものである。

＜ワード線出力回路の構成＞
図２０は、ワード線出力回路２０００の構成例を示す回路図である。ワード線出力回路２０００は、第１の電圧（ＶＤＤ）、第２の電圧（ＧＮＤ）、第３の電圧（ＶＤＤＨ）の３電圧を切り替えて、ワード線（ＷＤＬ）を駆動することができることは、図１に示した実施の形態１と同様である。これに加えて、第３の電圧（ＶＤＤＨ）を可変できることが、実施の形態１と異なる。

ワード線出力回路２０００は、テスト／通常動作切替論理回路（ＬＧ）２００１、駆動回路２００２から構成される。テスト／通常動作切替論理回路２００１は、信号ＴＥＳＴ，ＭＯＤＥ，ＷＤＳＥＬと検出結果の信号ＳＲＴが入力され、駆動回路２００２の制御信号Ｐ１，Ｐ２，Ｎ１と制御信号ＶＣＴＬを出力する。駆動回路２００２は、２つのＰＭＯＳトランジスタ（ＭＰ１）２００３，（ＭＰ２）２００４、１つのＮＭＯＳトランジスタ（ＭＮ１）２００５、および、電圧制御回路２００６から構成される。ＰＭＯＳトランジスタ２００３，２００４、およびＮＭＯＳトランジスタ２００５のソース端子はそれぞれ、第１の電圧（ＶＤＤ）、第３の電圧（ＶＤＤＨ）、第２の電圧（ＧＮＤ）に接続される。信号Ｐ１，Ｐ２，Ｎ１はそれぞれ、トランジスタ２００３，２００４，２００５のゲート端子に接続される。トランジスタ２００３，２００４，２００５のドレイン端子は共通に接続され、ワード線（ＷＤＬ）に接続される。

電圧制御回路２００６は、１つまたは複数（図では複数の例を図示）のＰＭＯＳトランジスタから構成され、これらのＰＭＯＳトランジスタのゲート端子は、テスト／通常動作切替論理回路２００１の出力信号ＶＣＴＬに接続される。信号ＶＣＴＬは、電圧制御回路２００６のＰＭＯＳトランジスタの数だけ用意される。ＶＣＴＬが‘Ｈ’の場合、電圧制御回路２００６のＰＭＯＳトランジスタはオフし、ＶＣＴＬが‘Ｌ’の場合、ＰＭＯＳトランジスタはオンする。電圧制御回路２００６は、第３の電圧（ＶＤＤＨ）の電圧を降圧する回路である。電圧制御回路２００６を構成するＰＭＯＳトランジスタを導通させる数を、信号ＶＣＴＬによって制御することで、第３の電圧の降圧電圧を決定する。電圧制御回路２００６は、導通させるＰＭＯＳトランジスタの数を増加させるにつれて、第３の電圧に近い電圧が出力される。そして、この電圧はＰＭＯＳトランジスタ２００４のソース端子に接続され、ＰＭＯＳトランジスタ２００４を介して、ワード線ＷＤＬに接続される。

＜ばらつき検出回路の構成＞
図２１は、ばらつき検出回路１９０６の構成例を示すブロック図である。ばらつき検出回路１９０６は、１つまたは複数（図では複数（ｎ個）の例を図示）のリングオシレータ２１１０，２１１１からなるリングオシレータブロック２１０１，２１０２、セレクタ２１０３，２１０４、周波数差分検出回路２１０５、統計処理回路２１０６、変動時間検出回路２１０７、変動時間−昇圧電圧変換テーブル２１０８、および、計測データメモリ２１０９から構成される。

ばらつき検出回路１９０６の動作を説明する。ばらつき検出回路１９０６は、チップ内のランダムなトランジスタばらつきを検出し、そのばらつきの時間変動を求める回路である。ばらつき検出回路１９０６は、リングオシレータブロック２１０１，２１０２の中から、それぞれ１つのリングオシレータ２１１０，２１１１の発振出力信号をセレクタ２１０３，２１０４で選択して、周波数差分検出回路２１０５へ出力する。

周波数差分検出回路２１０５はカウンタで構成され、リングオシレータ２１１０，２１１１の周波数差を計測する。周波数差の計測には、外部からクロック信号等で入力される基準時間経過後のカウント数差を計測する方式が考えられる。また、カウンタの最上位ビットまで一方がカウントした時に、他方のカウンタを停止して、その時のカウント数差を用いる方式も考えられる。どちらの方式にしても、発振周波数差には、リングオシレータ２１１０，２１１１のどちらの発振周波数が高いかを示す符号情報と、発振周波数差を示すカウント数情報を用いる。

１つの周波数差を計測した後、セレクタで選択するリングオシレータ出力をそれぞれ切り替え、次のリングオシレータを選択し、周波数差を検出する。統計処理回路２１０６では、検出した周波数差の二乗和、分散、標準偏差等の統計演算を行い、ランダムなトランジスタばらつきを検出し、計測データメモリ２１０９に格納する。

上記で説明したランダムなばらつきの検出動作を、一定期間間隔で複数回繰り返す。その結果、計測データメモリ２１０９には統計演算結果の時系列データが格納される。変動時間検出回路２１０７では、計測データメモリ２１０９に格納されたデータの変動時間間隔を計測する。

変動時間−昇圧電圧変換テーブル２１０８は、計測データメモリ２１０９のデータの変動時間間隔と、ワード線に与える第３の電圧（ＶＤＤＨ）とが関連付けられたテーブルである。このテーブルは、変動時間間隔が大きくなるほど、第３の電圧も高くなっている。これは、ＲＴＮによる時間的に変動するばらつきは、トランジスタのゲート端子に高電圧を印加すると、高しきい値電圧状態になる確率が高まることに対応している。本テーブルの電圧情報ＳＲＴは、例えば、電圧制御回路２００６のＰＭＯＳトランジスタを導通させる数で表されている。

＜実施の形態３の効果＞
以上のように、本実施の形態３によれば、実施の形態１と異なる効果として、チップの時間的なトランジスタばらつきを検出し、この検出結果をテスト／通常動作選択回路１９０１に出力するばらつき検出回路１９０６を有することで、ライトテストモードにおいて、ライト動作の前の準備期間に与えるワード線電圧をばらつき検出情報に基づいて制御することができる。これにより、時間的に変動するばらつきによるＳＲＡＭの動作不良を効率よく検出することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

本発明の半導体集積回路装置は、ＳＲＡＭに限らず、ＳＲＡＭを有する半導体集積回路装置全般に適用可能である。例えば、マイコンやプロセッサなどのＳＲＡＭを搭載する半導体集積回路装置に適用して特に有益な技術である。

１０１，１６０１，１９０１ テスト／通常動作選択回路
１０２，１６０２，１９０２ ワード線ドライバ回路
１０３，１６０３，１９０３ メモリセルアレイ
１０４，１６０４，１９０４ メモリセル
１０５，１６０５，１９０５ センスアンプ回路
４０１ デコーダ
４０２，１２００，２０００ ワード線出力回路
４０３，５０１，１２０１，２００１ テスト／通常動作切替論理回路
４０４，５０２，１２０２，２００２ 駆動回路
５０３，５０４，１２０３，１２０４，２００３，２００４ ＰＭＯＳトランジスタ
５０５，１２０５，１２０６，１７０４，１７０５，２００５ ＮＭＯＳトランジスタ
１６０６ ビット線電流検出回路
１７０１，１７０２ スイッチ回路
１７０３ カレントミラー回路
１７０６ 遅延回路
１７０７ 判定回路
１７０８ ＳＲフリップフロップ回路
１９０６ ばらつき検出回路
２００６ 電圧制御回路
２１０１，２１０２ リングオシレータブロック
２１０３，２１０４ セレクタ
２１０５ 周波数差分検出回路
２１０６ 統計処理回路
２１０７ 変動時間検出回路
２１０８ 変動時間―昇圧電圧変換テーブル
２１０９ 計測データメモリ
２１１０，２１１１ リングオシレータ回路

Claims (10)

1. 複数のメモリセルと、前記複数のメモリセルを制御する制御回路とを有する半導体集積回路装置であって、
   前記メモリセルは、それぞれ、ワード線にゲートが接続されたトランスファＭＯＳを有し、
   前記制御回路は、
   前記メモリセルのライト動作時において、前記ワード線に対して第１の電圧を印加し、
   前記ライト動作の終了時において、前記ワード線に対して第２の電圧を印加し、
   前記メモリセルを選択しテストデータをライトする前の準備期間において、前記ワード線に対して第３の電圧を印加し、
   前記第３の電圧は、前記第１の電圧より高い電圧レベルであり、
   前記第１の電圧は、前記第２の電圧より高い電圧レベルであることを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記制御回路は、論理回路と、駆動回路とを有し、
   前記駆動回路は、第１および第２のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを有し、
   前記論理回路の出力は、前記第１および第２のＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのゲート端子に接続され、
   前記第１のＰＭＯＳトランジスタに前記第１の電圧が接続され、前記第２のＰＭＯＳトランジスタに前記第３の電圧が接続されることを特徴とする半導体集積回路装置。
3. 請求項２に記載の半導体集積回路装置において、
   前記論理回路は、
   テストモードでは、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタを選択的に導通させる信号を出力し、
   通常動作モードでは、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタを同時に導通、あるいは、遮断させる信号を出力することを特徴とする半導体集積回路装置。
4. 請求項２に記載の半導体集積回路装置において、
   前記駆動回路は、通常動作モードでは、前記第１の電圧と前記第３の電圧とが短絡されることを特徴とする半導体集積回路装置。
5. 請求項１に記載の半導体集積回路装置において、
   前記制御回路は、
   前記メモリセルのリード動作時において、前記ワード線に対して前記第１の電圧を印加し、
   前記リード動作の終了時において、前記ワード線に対して前記第２の電圧を印加し、
   前記メモリセルを選択しテストデータをリードする前の準備期間において、前記ワード線に対して前記第２の電圧より低い電圧レベルの第４の電圧を印加することを特徴とする半導体集積回路装置。
6. 請求項５に記載の半導体集積回路装置において、
   前記制御回路は、論理回路と、駆動回路とを有し、
   前記駆動回路は、第１および第２のＰＭＯＳトランジスタと、第１および第２のＮＭＯＳトランジスタとを有し、
   前記論理回路の出力は、前記第１および第２のＰＭＯＳトランジスタと前記第１および第２のＮＭＯＳトランジスタのゲート端子に接続され、
   前記第１のＰＭＯＳトランジスタに前記第１の電圧が接続され、前記第２のＰＭＯＳトランジスタに前記第３の電圧が接続され、前記第１のＮＭＯＳトランジスタに前記第２の電圧が接続され、前記第２のＮＭＯＳトランジスタに前記第４の電圧が接続されることを特徴とする半導体集積回路装置。
7. 請求項１に記載の半導体集積回路装置において、
   前記制御回路は、前記メモリセルのビット線に接続され、選択されたメモリセルのビット線動作電流の変動を検出し、その検出結果を出力するビット線電流検出回路を有することを特徴とする半導体集積回路装置。
8. 請求項７に記載の半導体集積回路装置において、
   前記ビット線電流検出回路は、
   前記選択されたメモリセルのビット線を流れる電流に基づいて、時間的なばらつきに起因して変化する第１および第２の電流を生成するカレントミラー回路と、
   前記第１の電流による第１の電圧と、前記第２の電流による第２の電圧を遅延した第３の電圧とを比較し、前記第１の電圧と前記第３の電圧の差分電圧と、検出したい時間的なばらつき量に比例した電圧設定値より高いか否かを判定する判定回路とを有することを特徴とする半導体集積回路装置。
9. 請求項１に記載の半導体集積回路装置において、
   前記制御回路は、
   チップの時間的なトランジスタばらつきを検出し、この検出結果を出力するばらつき検出回路と、
   前記ばらつき検出回路からの出力に基づいて、前記第３の電圧の降圧電圧を決定する電圧制御回路とを有することを特徴とする半導体集積回路装置。
10. 請求項９に記載の半導体集積回路装置において、
    前記ばらつき検出回路は、
    複数のリングオシレータから選択されたリングオシレータからの発振周波数差を検出する周波数差分検出回路と、
    前記周波数差分検出回路で検出した周波数差の統計演算を行い、ランダムなトランジスタばらつきを検出し、計測データメモリに時系列に格納する統計処理回路と、
    前記計測データメモリに格納された時系列データの変動時間間隔を計測する変動時間検出回路と、
    前記計測データメモリのデータの変動時間間隔と、前記第３の電圧とを関連付けた変動時間−昇圧電圧変換テーブルとを有することを特徴とする半導体集積回路装置。

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