KR100940834B1 - 반도체 메모리 장치의 테스트 회로 - Google Patents

반도체 메모리 장치의 테스트 회로 Download PDF

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Abstract

본 발명은 메인 디코딩 신호 와 테스트 모드 신호에 응답하여 구동전압과 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 메인 워드라인 드라이버; 로컬 디코딩 신호 및 상기 테스트 모드 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 상기 제 2 전압 사이에서 스윙하는 신호를 생성하는 로컬 드라이버; 상기 로컬 드라이버의 출력 및 상기 테스트 모드 신호를 입력 받아 상기 구동전압과 접지전압 사이에서 스윙하는 전압을 인가하는 구동전압 인가부; 및 상기 메인 워드라인 드라이버의 출력 및 상기 구동전압 인가부의 출력을 입력 받아 서브워드라인의 인에이블 여부를 결정하는 서브워드라인 드라이버를 포함한다.
Figure R1020080052697
마이크로 브리지, 테스트 모드, 누설전류

Description

반도체 메모리 장치의 테스트 회로 {Test Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 테스트회로에 관한 것이다.
반도체 메모리 장치가 대용량화가 됨에 따라서 메모리 셀의 수가 급속히 증가하였고, 그에 따라 워드라인(WL)과 비트라인(BL) 사이에 마이크로 브리지(Micro Bridge)가 존재할 확률이 점점 증가하게 되었다.
도 1 은 종래기술에 따른 마이크로 브리지 검출회로를 나타내는 도면이다.
종래기술에 따른 반도체 메모리 장치의 마이크로 브리지 검출회로는 메인 워드라인 드라이버(10), 로컬 드라이버(20), 구동전압 인가부(30) 및 서브워드라인 드라이버(40)를 포함한다.
상기 메인 워드라인 드라이버(10)는 메인 디코딩 신호(MDEC)를 입력 받아, 구동전압(VPP)과 접지전압(VSS) 사이에서 스윙하는 신호를 서브워드라인 드라이버(40)로 인가하는 제 1 인버터(11)로 구성된다. 상기 로컬 드라이버(20)는 로컬 디코딩 신호(LDEC)를 입력 받아, 구동전압(VPP)과 접지전압(VSS) 사이에서 스윙하 는 신호를 구동전압 인가부(30)에 인가하는 제 2 인버터(21)로 구성된다. 상기 구동전압 인가부(30)는 상기 로컬 드라이버(20)의 출력 및 워드라인 플로팅 테스트 모드 신호(TWLFLOAT)를 입력 받으며 구동전압(VPP)을 서브워드라인 드라이버(40)에 인가되도록 한다. 상기 서브워드라인 드라이버(40)는 상기 메인 워드라인 드라이버(10)의 출력, 상기 로컬 드라이버(20)의 출력 및 상기 구동전압 인가부(30)의 출력에 응답하여 서브워드라인(SWL)의 인에이블 여부를 결정한다.
상기 구성들은 메모리 구조에 따라서 다수의 어레이(Array)로 이루어져 있다. 도 1의 셀 어레이(Cell Array) 부분은 동작 설명을 위해 첨가된 부분이며, 워드라인과 비트라인 사이에 마이크로 브리지가 존재하여 미세하게 브리지가 발생된 형태를 저항으로 표시하였다.
도 2를 참조하여 종래기술의 동작을 살펴보면 다음과 같다.
반도체 메모리 장치에서 초기에 셀에 '0' 데이터를 저장한 상태에서, 외부로부터 액티브(ACT) 명령이 들어오면 메인 디코딩 신호(MDEC)와 로컬 디코딩 신호(LDEC)가 하이로 인에이블 된다. 상기 메인 디코딩 신호(MDEC)를 입력 받는 메인 워드라인 드라이버(10)의 제 1 인버터(11)는 로우로 인에이블 되는 출력(MWLB)을 상기 서브워드라인(40)으로 인가한다. 상기 로컬 디코딩 신호(LDEC)를 입력 받는 로컬 드라이버(20)의 제 2 인버터(21)는 로우로 인에이블 되는 출력(LDB)을 구동전압 인가부(30)에 인가한다. 이때 워드라인 플로팅 테스트 모드 신호(TWLFLOAT)는 로우로 디스에이블 된 상태를 유지한다. 따라서 상기 로우의 워드라인 플로팅 테스트 모드 신호(TWLFLOAT)를 입력 받는 피모스 트랜지스터(P2)는 턴-온 되고, 로우로 인에이블 되는 상기 로컬 드라이버의 출력(LDB)을 입력 받는 구동전압 인가부(30)는 구동전압(VPP)을 상기 서브워드라인 드라이버(40)로 인가한다.
상기 서브워드라인 드라이버(40)는 로우로 인에이블 되는 상기 메인 워드라인 드라이버의 출력(MWLB) 및 상기 구동전압 인가부의 출력(LD)에 응답하여 상기 서브워드라인(SWL)을 인에이블 시키게 된다.
서브워드라인(SWL)이 인에이블 되면 비트라인과 비트바라인이 비트라인 센스엠프(Bitline Sense Amp)를 통해 증폭되며, 셀 노드(Cell node)에는 차지 쉐어링(Charge Sharing) 동작 후 다시 '0' 데이터가 저장된다. 이 때 워드라인 플로팅 테스트 모드 신호(TWLFLOAT)가 하이로 인에이블 되면, 상기 워드라인 플로팅 테스트모드신호(TWLFLOAT)를 게이트로 인가 받는 구동전압 인가부(30)의 피모스 트랜지스터(P2)가 턴-오프 되어 서브워드라인 드라이버(40)에 공급되던 구동전압(VPP)이 차단되고 상기 서브워드라인(SWL)은 플로팅(Floating) 상태가 된다. 이 상태를 오랫동안 유지하게 되면 서브 워드라인과 비트라인 간에 마이크로 브리지(MB)가 존재하면 서브워드라인(SWL)의 레벨이 접지전압(VSS) 레벨로 떨어지게 된다. 즉 마이크로 브리지(MB)가 존재하는 경우에는 서브워드라인(SWL)으로부터 비트라인으로 전류 패스(Path)가 생성되어 서브워드라인(SWL)의 레벨이 접지전압(VSS) 레벨로 떨어질 수 있다.
이 상태에서 쓰기(Write) 명령을 통해 셀에 '1' 데이터를 쓰고자 할 때, 비트라인까지는 '1' 데이터가 전달되지만, 셀 노드는 서브워드라인(SWL)이 접지전압(VSS) 레벨 근처로 떨어짐에 따라서 '1' 데이터를 저장하지 못하고 계속 '0' 데 이터를 유지하게 된다. 쓰기 동작이 완료된 후 프리차지(Precharge, PCG) 명령을 수행하고, 워드라인 플로팅 테스트 모드 신호(TWLFLOAT)를 디스에이블 시키고 다시 액티브 명령이 인가되면, 셀에서 '1' 데이터를 읽지 못하여 마이크로 브리지(MB)가 존재하는 것을 알 수 있는 것이다. 반면에 마이크로 브리지(MB)가 존재하지 않는 경우에는 서브 워드라인(SWL)은 구동전압(VPP) 레벨을 유지하게 되어 셀에 정상적으로 '1' 데이터를 저장하게 된다.
하지만 종래기술에 따르면, 메인 워드라인 드라이버의 출력(MWLB)를 게이트로 인가 받는 제 2 엔모스 트랜지스터(N2)와 로컬 드라이버의 출력(LDB)을 게이트로 인가 받는 제 1 엔모스 트랜지스터(N1) 및 제 3 엔모스 트랜지스터(N3)가 서브워드라인(SWL)의 인에이블 시에는 턴-오프 상태를 유지하고 있지만, 모스 트랜지스터의 특성상 오프 누설전류(Off Leackage Current)가 존재하여 마이크로 브리지(MB)가 존재하지 않는 경우에도 상기 오프 누설전류에 의해 서브워드라인(SWL)의 레벨이 접지전압(VSS) 레벨로 떨어지는 현상이 발생된다. 즉 상기 엔모스 트랜지스터들(N1, N2, N3)에 의한 오프 누설전류가 서브 워드라인(SWL)의 레벨을 접지전압(VSS) 레벨로 떨어뜨리기 때문에 마이크로 브리지(MB)가 존재하지 않는 정상적인 경우에도 마이크로 브리지(MB)가 있는 것처럼 인식되어 마이크로 브리지(MB)의 존재 유, 무를 정확하게 감지하기 어렵다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 마이크로 브리지의 존재 유, 무를 정확하게 감지할 수 있는 반도체 메모리 장치의 테스트 회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 테스트회로는, 메인 디코딩 신호 와 테스트 모드 신호에 응답하여 구동전압과 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 메인 워드라인 드라이버; 로컬 디코딩 신호 및 상기 테스트 모드 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 상기 제 2 전압 사이에서 스윙하는 신호를 생성하는 로컬 드라이버; 상기 로컬 드라이버의 출력 및 상기 테스트 모드 신호를 입력 받아 상기 구동전압과 접지전압 사이에서 스윙하는 전압을 인가하는 구동전압 인가부; 및 상기 메인 워드라인 드라이버의 출력 및 상기 구동전압 인가부의 출력을 입력 받아 서브워드라인의 인에이블 여부를 결정하는 서브워드라인 드라이버; 를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 회로는 메인 디코딩 신호와 테스트 모드 신호에 응답하여 구동전압과 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 메인 워드라인 드라이버; 상기 테스트 모드 신호에 응답하여 상기 메인 워드라인 드라이버로 제 2 전압을 제공하는 제 1 저전압 제어부; 로컬 디코딩 신호 및 상기 테스트 모드 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 로컬 드라이버; 상기 테스트 모드 신호에 응답하여 상기 로컬 드라이버로 상기 제 2 전압을 제공하는 제 2 저전압 제어부; 상기 로컬 드라이버의 출력 및 상기 테스트 모드 신호를 입력 받아 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 전압을 인가하는 구동전압 인가부; 및 상기 메인 워드라인 드라이버의 출력 및 상기 구동전압 인가부의 출력을 입력 받아 서브워드라인의 인에이블 여부를 결정하는 서브워드라인 드라이버; 를 포함한다.
본 발명에 의하면, 테스트 모드 신호 및 네거티브바이어스 전압을 이용한 반도체 메모리 장치의 테스트 회로를 제공하여, 워드라인과 비트라인간의 마이크로 브리지 존재 유, 무를 정확히 감지하여 반도체 메모리 장치의 품질향상에 크게 기여한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 메인 워드라인 드라이버(100), 로컬 드라이버(200), 구동전압 인가부(30) 및 서브워드라인 드라이버(40)를 포함한다.
상기 메인 워드라인 드라이버(100)는 메인 디코딩 신호(MDEC)와 테스트 모드 신호(TWLFLOAT)에 응답하여 고전압과 저전압 사이에서 스윙하는 신호를 출력하여 서브워드라인 드라이버(40)에 인가한다. 상기 고전압은 구동전압(VPP)이 될 수 있고, 상기 저전압은 제 1 전압 또는 제 2 전압이 될 수 있다. 상기 메인 디코딩 신호(MDEC)가 인에이블 되면 테스트 모드 신호(TWLFLOAT)의 인에이블 여부에 따라 제 1 전압 또는 제 2 전압을 서브워드라인 드라이버(40)에 인가하고, 상기 메인 디코딩 신호(MDEC)가 디스에이블 되면 상기 구동전압(VPP)을 서브워드라인 드라이버(40)에 인가한다. 본 발명의 구성에서, 상기 제 1 전압은 접지전압(VSS)이고 상기 제 2 전압은 접지전압(VSS) 보다 레벨이 더 낮은 네거티브바이어스 전압(VNB)인 것이 바람직하며, 하기 첨부되는 설명에서 제 1 전압은 접지전압(VSS)을 의미하고 제 2 전압은 네거티브바이어스 전압(VNB)을 의미한다. 본 발명의 목적을 달성하기 위해서, 상기 메인 워드라인 드라이버(100)는 테스트 모드 신호(TWLFLOAT)가 인에이블 되면 상기 제 2 전압인 네거티브 바이어스 전압(VNB)을 저전압으로 제공하여 본 발명의 회로를 구성하는 엔모스 트랜지스터의 오프 누설전류(Off Leakage Current)를 감소시킬 수 있다. 상기 오프 누설전류 감소를 통해 비트라인과 워드라인 간에 존재하는 마이크로 브리지(MB)를 정확히 검출할 수 있도록 한다.
상기 로컬 드라이버(200)는 로컬 디코딩 신호(LDEC) 와 테스트 모드 신호(TWLFLOAT)에 응답하여 고전압과 저전압 사이에서 스윙하는 신호를 출력하여 상기 구동전압 인가부(30)에 인가한다. 상기 고전압은 구동전압(VPP)이 될 수 있고 상기 저전압은 제 1 전압(VSS) 또는 제 2 전압(VNB)이 될 수 있다. 상기 로컬 디코딩 신호(LDEC)가 인에이블 되면 테스트 모드 신호(TWLFLOAT)의 인에이블 여부에 따라 제 1 전압(VSS) 또는 제 2 전압(VPP)을 구동전압 인가부(30)로 인가하며, 상기 로컬 디코딩 신호(LDEC)가 디스에이블 되면 상기 구동전압(VPP)을 구동전압 인가부(30)로 인가한다. 본 발명의 목적을 달성하기 위해서, 상기 로컬 드라이버(200)는 테스트 모드 신호가(TWLFLOAT) 인에이블 되면 상기 제 2 전압인 네거티브바이어스 전압(VNB)을 저전압으로 제공하여 본 발명의 회로를 구성하는 엔모스 트랜지스터의 오프 누설전류를 감소시킬 수 있다. 상기 오프 누설전류 감소를 통해 비트라인과 워드라인 간에 존재하는 마이크로 브리지(MB)를 정확히 검출할 수 있도록 한다.
상기 구동전압 인가부(30)는 상기 로컬 드라이버(200)의 출력 및 테스트 모드 신호(TWLFLOAT)에 응답하여 구동전압(VPP)과 제 1 전압(VSS) 사이에서 스윙하는 전압을 상기 서브워드라인 드라이버(40)로 인가한다. 로컬 디코딩 신호(LDEC)가 인에이블 되면 로컬 드라이버(200)의 출력 및 테스트 모드 신호(TWLFLOAT)에 응답하여 상기 구동전압(VPP)을 서브워드라인 드라이버(40)로 인가하고, 로컬 디코딩 신 호(LDEC)가 디스에이블 되면 상기 제 1 전압(VSS)을 서브워드라인 드라이버(40)로 인가한다. 상기 구동전압 인가부(30)는 서브워드라인(SWL)이 인에이블 되고 그 후 테스트 모드 신호(TWLFLOAT)가 인에이블 되면, 상기 구동전압(VPP)이 서브워드라인 드라이버(40)로 인가되지 않도록 함으로써, 인에이블 된 서브워드라인(SWL)을 플로팅(Floating) 시킨다. 상기 서브워드라인(SWL)을 플로팅 시켜 마이크로 브리지(MB)에 의한 전류 누설을 감지할 수 있도록 한다.
상기 서브워드라인 드라이버(40)는 상기 메인 워드라인 드라이버의 출력(MWLB) 및 상기 구동전압 인가부의 출력(LD)에 응답하여 서브워드라인(SWL)을 인에이블 시킨다.
도 3을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 상세한 구성을 살펴보면 다음과 같다.
메인 워드라인 드라이버(100)는 메인 디코딩 신호(LDEC)를 입력으로 하는 제 1 신호 선택부(110) 및 테스트 모드신호(TWLFLOAT)의 인에이블 여부에 따라 제 1 전압(VSS) 또는 제 2 전압(VNB)을 상기 제 1 신호 선택부(110)에 제공하는 제 1 저전압 인가부(120)로 구성된다. 상기 메인 디코딩 신호(MDEC)가 디스에이블 되면 제 1 신호 선택부(110)는 상기 구동전압(VPP)을 상기 서브워드라인 드라이버(40)로 인가하며, 상기 메인 디코딩 신호(MDEC)가 인에이블 되면 상기 제 1 신호 선택부(110)는 상기 제 1 또는 제 2 전압(VSS 또는 VNB)을 상기 서브워드라인 드라이버(40)로 인가한다.
상기 제 1 저전압 인가부(110)는 테스트 모드 신호(TWLFLOAT)에 응답하여 제 1 또는 제 2 전압(VSS 또는 VNB)을 상기 제 1 신호 선택부(110)에 제공한다. 테스트 모드 신호(TWLFLOAT)가 인에이블 되면 제 2 전압(VNB)을 제 1 신호 선택부(110)에 제공하며, 상기 테스트 모드 신호(TWLFLOAT)가 디스에이블 되면 상기 제 1 전압(VSS)을 상기 제 1 신호 선택부(110)에 제공한다.
상기 제 1 신호 선택부(110)는 메인 디코딩 신호(MDEC)를 게이트로 인가 받고 소스 단으로 상기 구동전압이 인가되는 제 1 피모스 트랜지스터(P1) 및 메인 디코딩 신호(MDEC)를 게이트로 인가 받고 소스 단이 제 1 노드(A)와 연결되며 드레인 단이 상기 제 1 피모스 트랜지스터(P1)의 드레인 단과 연결되는 제 1 엔모스 트랜지스터(N1)로 구성될 수 있다.
상기 제 1 저전압 인가부(120)는 게이트로 테스트 모드 신호(TWLFLOAT)를 인가 받고 소스 단으로 제 2 전압(VNB)을 인가 받으며 드레인 단이 상기 제 1 노드(A)와 연결되는 제 5 엔모스 트랜지스터(N5) 및 상기 테스트 모드 신호가 반전된 신호(TWLFLOATB)를 게이트로 인가 받고 소스 단으로 제 1 전압(VSS)이 인가되며 드레인 단이 상기 제 1 노드(A)와 연결되는 제 6 엔모스 트랜지스터(N6)로 구성될 수 있다.
로컬 드라이버(200)는 로컬 디코딩 신호(LDEC)를 입력으로 하는 제 2 신호 선택부(210) 및 테스트 모드 신호(TWLFLOAT)의 인에이블 여부에 따라 제 1 전압 또는 제 2 전압(VSS 또는 VNB)을 상기 제 2 신호 선택부(210)에 제공하는 제 2 저전압 인가부(220)로 구성된다. 상기 로컬 디코딩 신호(LDEC)가 디스에이블 되면 제 2 신호 선택부(210)는 상기 구동전압(VPP)을 상기 구동전압 인가부(30)로 인가하며, 상기 로컬 디코딩 신호(LDEC)가 인에이블 되면 상기 제 2 신호 선택부(210)는 상기 제 1 또는 제 2 전압(VSS 도는 VNB)을 상기 구동전압 인가부(30)로 인가한다.
상기 제 2 저전압 인가부(220)는 테스트 모드 신호(TWLFLOAT)에 응답하여 제 1 또는 제 2 전압(VSS 또는 VNB)을 상기 제 2 신호 선택부(210)에 제공한다. 테스트 모드 신호(TWLFLOAT)가 인에이블 되면 제 2 전압(VNB)을 제 2 신호 선택부(220)에 제공하며, 상기 테스트 모드 신호(TWLFLOAT)가 디스에이블 되면 상기 제 1 전압(VSS)을 상기 제 2 신호 선택부(210)에 제공한다.
상기 제 2 신호 선택부(210)는 로컬 디코딩 신호(LDEC)를 게이트로 인가 받고 소스 단으로 상기 구동전압(VPP)이 인가되는 제 2 피모스 트랜지스터(P2) 및 로컬 디코딩 신호(LDEC)를 게이트로 인가 받고 소스 단이 제 2 노드(B)와 연결되며 드레인 단이 상기 제 2 피모스 트랜지스터(P2)의 드레인 단과 연결되는 제 2 엔모스 트랜지스터(N2)로 구성될 수 있다.
상기 제 2 저전압 인가부(220)는 게이트로 테스트 모드 신호(TWLFLOAT)를 인가 받고 소스 단으로 제 2 전압(VNB)을 인가 받으며 드레인 단이 상기 제 2 노드(B)와 연결되는 제 7 엔모스 트랜지스터(N7) 및 상기 테스트 모드 신호가 반전된 신호(TWLFLOATB)를 게이트로 인가 받고 소스 단으로 제 1 전압(VSS)이 인가되며 드레인 단이 상기 제 2 노드(B)와 연결되는 제 8 엔모스 트랜지스터(N8)로 구성될 수 있다.
상기 구동전압 인가부(30)는 테스트 모드 신호(TWLFLOAT)를 입력 받는 검출부(32) 및 상기 로컬 드라이버의 출력(LDB)을 입력 받는 전압 선택부(31)로 구성된 다. 상기 검출부(32)는 테스트 모드 신호(TWLFLOAT)에 응답하여 구동전압(VPP)을 상기 전압 선택부(31)로 인가할지 여부를 결정한다. 즉, 상기 테스트 모드 신호(TWLFLOAT)가 인에이블 되면 구동전압(VPP)을 상기 전압 선택부(31)로 제공하지 않으며, 상기 테스트 모드 신호(TWLFLOAT)가 디스에이블 되면 상기 전압 선택부(31)로 구동전압(VPP)을 제공한다. 따라서 테스트 모드 신호(TWLFLOAT)가 인에이블 되면 상기 구동전압(VPP)을 서브워드라인 드라이버(40)에 제공하지 않음으로써, 서브워드라인(SWL)을 플로팅 시키고 마이크로 브리지(MB)를 검출할 수 있도록 한다.
상기 검출부(32)는 게이트로 테스트 모드 신호(TWLFLOAT)를 인가 받고 소스 단으로 구동전압(VPP)이 인가되는 제 5 피모스 트랜지스터(P5)로 구성될 수 있다.
상기 전압 선택부(31)는 게이트로 상기 로컬 드라이버의 출력(LDB)을 인가 받고 소스 단이 상기 제 5 피모스 트랜지스터(P5)의 드레인 단과 연결되는 제 3 피모스 트랜지스터(P3) 및 상기 로컬 드라이버의 출력(LDB)이 게이트로 인가되고 소스 단으로 제 1 전압(VSS)이 인가되며 드레인 단이 상기 제 3 피모스 트랜지스터(P3)의 드레인 단과 연결되는 제 3 엔모스 트랜지스터(N3)로 구성될 수 있다.
상기 서브워드라인 드라이버(40)는 상기 메인 워드라인 드라이버의 출력(NWLB)을 입력 받는 제 3 신호 선택부(41) 및 상기 로컬 드라이버의 출력(LDB)을 입력 받는 신호 인가부(42)를 포함한다. 상기 제 3 신호 선택부(41)는 상기 메인 워드라인 드라이버의 출력(MWLB)에 응답하여 상기 구동전압 인가부(30)에서 인가되는 전압과 제 1 전압(VSS)사이에서 스윙하는 신호를 서브워드라인(SWL)으로 인가한 다. 상기 신호 인가부(42)는 로컬 드라이버의 출력(LDB)에 응답하여 상기 제 3 신호 선택부(41)의 출력을 서브워드라인(SWL)으로 인가할지 여부를 결정한다.
상기 제 3 신호 선택부(41)는 상기 메인 워드라인 드라이버의 출력(MWLB)을 게이트로 인가 받고 소스 단으로 상기 구동전압 인가부의 출력(LD)을 인가 받으며 드레인 단이 제 3 노드(C)와 연결되는 제 4 피모스 트랜지스터(P4) 및 게이트로 상기 메인 워드라인 드라이버의 출력(MWLB)을 인가 받고 소스 단으로 제 1 전압(VSS)을 인가 받으며 드레인 단이 상기 제 3 노드(C)와 연결되는 제 4 엔모스 트랜지스터(N4)로 구성될 수 있다.
상기 신호 인가부(42)는 게이트로 상기 로컬 드라이버의 출력(LDB)을 인가 받고 소스 단으로 제 1 전압(VSS)을 인가 받으며 드레인 단이 상기 제 3 노드(C)와 연결되는 제 9 엔모스 트랜지스터(N9)로 구성될 수 있다. 상기 서브워드라인 드라이버(40)는 상기 제 3 노드(C)를 통해 서브워드라인(SWL)으로 서브워드라인 인에이블 신호(SWL_EN))를 인가하게 된다.
도 2 및 도3을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트회로의 동작에 대해 살펴보면 다음과 같다.
반도체 메모리 장치에서 초기에 셀에 '0' 데이터를 저장한 상태에서, 외부에서 액티브 명령(ACT)이 들어오면 메인 디코딩 신호(MDEC) 및 로컬 디코딩 신호(LDEC)가 하이로 인에이블 된다. 이 때 테스트 모드 신호(TWLFLOAT)는 디스에이블 상태를 유지한다. 상기 테스트 모드 신호(TWLFLOAT)가 디스에이블 상태이므로 메인 워드라인 드라이버(100)의 제 1 저전압 인가부(120)를 구성하는 제 5 엔모스 트랜지스터(N5)는 턴-오프 되고 제 6 엔모스 트랜지스터(N6)는 턴-온 된다. 따라서 제 1 전압(VSS)이 제 1 신호 선택부(110)에 제공된다. 상기 메인 디코딩 신호(MDEC)가 하이로 인에이블 되면 제 1 신호 선택부(110)의 제 1 피모스 트랜지스터(P1)는 턴-오프 되고 제 1 엔모스 트랜지스터(N1)는 턴-온 된다. 따라서 턴-온 된 상기 제 1 엔모스 트랜지스터(N1)를 통해서 상기 제 1 전압(VSS)이 서브워드라인 드라이버(40)에 인가된다.
한편, 테스트 모드 신호(TWLFLOAT)가 디스에이블 상태이므로 로컬 드라이버(200)의 제 2 저전압 인가부(220)를 구성하는 제 7 엔모스 트랜지스터(N7)는 턴-오프 되고 제 8 엔모스 트랜지스터(N8)는 턴-온 된다. 따라서 제 1 전압(VSS)이 상기 제 2 신호 선택부(210)에 제공된다. 상기 로컬 디코딩 신호(LDEC)가 하이로 인에이블 되면 상기 제 2 신호 선택부(210)의 제 2 피모스 트랜지스터(P2)는 턴-오프 되고 상기 제 2 엔모스 트랜지스터(N2)는 턴-온 된다. 따라서 턴-온 된 상기 제 2 엔모스 트랜지스터(N2)를 통해서 상기 제 1 전압(VSS)이 상기 구동전압 인가부(30)에 인가된다.
상기 구동전압 인가부(30)는 상기 로컬 드라이버(200)를 통해 로우로 인에이블 되는 신호(LDB)를 입력 받게 되므로, 상기 구동전압 인가부(30)의 전압 선택부(31)를 구성하는 제 3 피모스 트랜지스터(P3)는 턴-온 되고 상기 제 3 엔모스 트랜지스터(N3)는 턴-오프 된다. 또 상기 테스트 모드 신호(TWLFLOAT)는 디스에이블 상태이므로 상기 검출부(32)의 제 5 피모스 트랜지스터(P5)는 턴-온 되고 구동전압(VPP)이 상기 제 5 피모스 트랜지스터(P5) 및 제 3 피모스 트랜지스터(P3)를 통 해 서브워드라인 드라이버(40)로 인가 된다.
상기 서브워드라인 드라이버(40)는 로우로 인에이블 되는 메인 워드라인 드라이버의 출력(MWLB)을 입력 받는다. 따라서 서브워드라인 드라이버(40)의 제 3 신호 선택부(41)를 구성하는 제 4 피모스 트랜지스터(P4)는 턴-온 되고 제 4 엔모스 트랜지스터(N4)는 턴-오프 된다. 또한 로우로 인에이블 되는 로컬 드라이버의 출력(LDB)을 입력 받는 제 9 엔모스 트랜지스터(N9)는 턴-오프 된다. 턴-온 된 제 4 피모스 트랜지스터(P4)를 통해 구동전압 인가부(30)에서 인가된 구동전압(VPP)이 서브워드라인 인에이블 신호(SWL_EN)로 제공된다. 상기 구동전압(VPP)에 의해 하이로 인에이블 되는 서브워드라인 인에이블 신호(SWL_EN)는 서브워드라인(SWL)을 구동전압(VPP) 레벨로 인에이블 시킨다.
상기 서브워드라인(SWL)이 인에이블 되면 비트라인과 비트바라인이 비트라인 센스엠프를 통해 증폭되며 셀 노드(Cell node)에는 차지 쉐어링 동작 후 다시 '0' 데이터가 저장된다.
그 후, 마이크로 브리지(MB)를 검출하기 위해서, 테스트 모드 신호(TWLFLOAT)를 하이로 인에이블 시킨다. 상기 테스트 모드 신호(TWLFLOAT)가 하이로 인에이블 되면 상기 검출부(32)를 구성하는 제 5 피모스 트랜지스터(P5)는 턴-오프 되고 서브워드라인(SWL)에 인가되던 구동전압(VPP)이 차단된다. 따라서 상기 인에이블 된 서브워드라인(SWL)은 플로팅 상태가 된다. 상기 서브워드라인(SWL)이 플로팅 상태를 오랫동안 유지하게 되면, 워드라인과 비트라인간의 마이크로 브리지(MB) 존재유무에 따라 서브워드라인(SWL)이 디스에이블 되거나 인에이블 상태를 유지한다. 즉, 마이크로 브리지(MB)가 존재하면 전류 패스(Path)가 생겨 서브워드라인(SWL)의 레벨이 접지전압(VSS) 레벨로 떨어지게 되고, 마이크로 브리지(MB)가 존재하지 않는다면 서브워드라인(SWL)의 레벨이 구동전압(VPP) 레벨을 유지하게 된다.
서브워드라인(SWL)이 인에이블 될 때, 전압 선택부(31)의 제 3 엔모스 트랜지스터(N3), 제 3 신호 선택부(41)의 제 4 엔모스 트랜지스터(N4) 및 신호 인가부(42)의 제 9 엔모스 트랜지스터(N9)는 턴-오프 상태이다. 그러나 모스 트랜지스터는 그 특성상 오프 누설전류(Off Leakage Current)가 존재한다. 상기 오프 누설전류로 인하여 마이크로 브리지(MB)가 존재하지 않는 경우에도 서브워드라인의(SWL) 레벨이 접지전압(VSS) 레벨로 떨어지는 문제가 발생한다. 따라서 본 발명은, 테스트 모드 신호(TWLFLOAT)가 하이로 인에이블 되면, 제 1 저전압 인가부(120) 및 제 2 저전압 인가부(220)가 각각 제 1 신호 선택부(110) 및 제 2 신호 선택부(210)에 상기 제 1 전압(VSS) 대신에 상기 제 2 전압(VNB)을 제공하도록 구성한다. 즉, 테스트 모드 신호(TWLFLOAT)가 인에이블 되면, 제 1 저전압 인가부(120)의 제 6 엔모스 트랜지스터(N6)는 턴-오프 되고 제 5 엔모스 트랜지스터(N5)가 턴-온 되어 제 2 전압(VNB)이 제 1 신호 선택부(110)의 제 1 엔모스 트랜지스터(N1)의 소스 단으로 인가되도록 한다. 마찬가지로, 제 2 저전압 인가부(230)의 제 8 엔모스 트랜지스터(N8)는 턴-오프 되고 제 7 엔모스 트랜지스터(N7)는 턴-온 되어 제 1 전압 대신 제 2 전압(VNB)이 제 2 신호 선택부의 제 2 엔모스 트랜지스터(N2)의 소스 단으로 인가 되도록 한다.
상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 소스 단에 제 1 전압 대신 제 2 전압(VNB)을 인가함으로써, 제 1 신호 선택부의 출력(MWLB)을 게이트로 입력 받는 제 3 신호 선택부의 제 4 엔모스 트랜지스터(N4) 및 제 2 신호 선택부의 출력(LDB)을 게이트로 입력 받는 전압 선택부(31)의 제 3 엔모스 트랜지스터(N3)와 신호 인가부(42)의 제 9 엔모스 트랜지스터(N9)를 더 강하게 턴-오프 시키게 된다. 따라서 상기 엔모스 트랜지스터들(N3, N4, N9)를 통한 오프 누설전류는 급격히 감소하게 된다.
그 후 라이트(Write) 동작에 의해 셀에 '1' 데이터를 쓰고, 프리차지(PCG) 동작이 수행되면 상기 테스트 모드 신호(TWLFLOAT)를 디스에이블 시킨다. 마이크로 브리지(MB)가 존재하지 않는 경우에는, 상기 서브워드라인(SWL)이 구동전압(VPP) 레벨을 유지하므로, 다시 액티브(ACT) 명령이 들어오면, 셀 노드에서 '1' 데이터를 읽을 수 있다. 반대로 셀 노드에서 '1' 데이터를 읽을 수 없는 경우에는 마이크로 브리지(MB)의 존재를 검출할 수 있게 되는 것이다.
따라서 마이크로 브리지를 검출하기 위해 테스트모드신호가 인에이블 될 때, 누설전류 방지부가 네거티브바이어스 전압을 인가하여 엔모스 트랜지스터의 오프 누설전류를 급격히 감소시킴으로써, 마이크로 브리지에 의해 서브워드라인의 레벨이 떨어지는 현상만을 정확하게 감지할 수 있게 한다는 것으로 본 발명을 이해할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트회로의구성을 보여주는 회로도이다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트회로는 메인 워드라인 드라이버(1100), 제 1 저전압 제어부(1200), 로컬 드라이버(2100), 제 2 저전압 제어부(2200), 구동전압 인가부(30) 및 서브워드라인 드라이버(40)를 포함한다.
상기 메인 워드라인 드라이버(1100)는 메인 디코딩 신호(MDEC) 및 테스트 모드 신호(TWLFLOAT)에 응답하여 구동전압(VPP)과 제 1 전압(VSS) 또는 제 2 전압(VNB) 사이에서 스윙하는 신호를 생성한다. 상기 제 1 저전압 제어부(1200)는 상기 테스트 모드 신호(TWLFLOAT)에 응답하여 상기 제 2 전압(VNB)을 상기 메인 워드라인 드라이버(1100)로 제공한다. 즉, 상기 본 발명의 실시예와는 다르게 제 1 피모스 트랜지스터(P1)와 제 1 및 제 6 엔모스 트랜지스터(N1, N6)를 메인 워드라인 드라이버(1100)로 구성하고, 제 5 엔모스 트랜지스터(N5)를 제 1 저전압 제어부(1200)로 구성한 것이다.
상기 로컬 드라이버(2100)는 로컬 디코딩 신호(LDEC) 및 상기 테스트 모드 신호(TWLFLOAT)에 응답하여 구동전압(VPP)과 제 1 전압(VSS) 또는 제 2 전압(VNB) 사이에서 스윙하는 신호를 생성한다. 상기 제 2 저전압 제어부(2200)는 상기 테스트 모드 신호(TWLFLOAT)에 응답하여 상기 제 2 전압(VNB)을 상기 로컬 드라이버(2200)로 제공한다. 즉, 제 2 피모스 트랜지스터(P2)와 제 2 및 제 8 엔모스 트랜지스터(N2, N8)를 로컬 드라이버(2100)로 구성하고, 제 7 엔모스 트랜지스터(N7)를 제 2 저전압 제어부(2200)로 구성한 것이다.
상기 구동전압 인가부(30)와 상기 서브 워드라인 드라이버(40)의 구성은 상기 본 발명의 실시예와 동일하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 마이크로 브리지 검출회로의 회로도,
도 2는 마이크로 브리지 존재유무에 따른 회로의 동작을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10/100/1100: 메인 워드라인 드라이버 20/200/2100: 로컬 드라이버
30: 구동전압 인가부 40: 서브워드라인 드라이버
31: 전압 선택부 32: 검출부
41: 제 3 신호 선택부 42: 신호 인가부
110: 제 1 신호 선택부 120: 제 1 저전압 인가부
210: 제 2 신호 선택부 220: 제 2 저전압 인가부
2100: 제 1 저전압 제어부 2200: 제 2 저전압 제어부

Claims (22)

  1. 메인 디코딩 신호 와 테스트 모드 신호에 응답하여 구동전압과 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 메인 워드라인 드라이버;
    로컬 디코딩 신호 및 상기 테스트 모드 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 상기 제 2 전압 사이에서 스윙하는 신호를 생성하는 로컬 드라이버;
    상기 로컬 드라이버의 출력 및 상기 테스트 모드 신호를 입력 받아 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 전압을 인가하는 구동전압 인가부; 및
    상기 메인 워드라인 드라이버의 출력 및 상기 구동전압 인가부의 출력을 입력 받아 서브워드라인의 인에이블 여부를 결정하는 서브워드라인 드라이버;
    를 포함하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    상기 메인 워드라인 드라이버는,
    상기 메인 디코딩 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 상기 제 2 전압 사이에서 스윙하는 신호를 제공하도록 하는 제 1 신호 선택부; 및
    상기 테스트 모드 신호에 응답하여 상기 제 1 또는 제 2 전압을 상기 제 1 신호 선택부에 제공하는 제 1 저전압 인가부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제 1 저전압 인가부는,
    상기 테스트 모드 신호가 인에이블 되면 상기 제 2 전압을 상기 제 1 신호 선택부에 제공하고, 상기 테스트 모드 신호가 디스에이블 되면 상기 제 1 전압을 상기 제 1 신호 선택부에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로,
  4. 제 2 항에 있어서,
    상기 제 1 저전압 인가부는,
    게이트로 상기 테스트 모드 신호를 인가 받고 소스 단으로 상기 제 2 전압이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 엔모스 트랜지스터; 및
    게이트로 상기 테스트 모드 신호가 반전된 신호를 인가 받고 소스 단으로 상기 제 1 전압이 인가되며 드레인 단이 상기 제 1 노드와 연결되는 제 2 엔모스 트랜지스터;
    를 포함하고, 상기 제 1 노드에서 상기 제 1 또는 제 2 전압이 상기 제 1 신호 선택부로 제공되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  5. 제 1 항에 있어서,
    상기 로컬 드라이버는,
    상기 로컬 디코딩 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 상기 제 2 전압 사이에서 스윙하는 신호를 제공하도록 하는 제 2 신호 선택부; 및
    상기 테스트 모드 신호에 응답하여 상기 제 1 또는 제 2 전압을 상기 제 2신호 선택부에 제공하는 제 2 저전압 인가부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  6. 제 5 항에 있어서,
    상기 제 2 저전압 인가부는,
    상기 테스트 모드 신호가 인에이블 되면 상기 제 2 전압을 상기 제 2 신호 선택부에 제공하고, 상기 테스트 모드 신호가 디스에이블 되면 상기 제 1 전압을 상기 제 2 신호 선택부에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  7. 제 5 항에 있어서,
    상기 제 2 저전압 인가부는,
    게이트로 상기 테스트 모드 신호를 인가 받고 소스 단으로 상기 제 2 전압이 인가되며 드레인 단이 제 2 노드와 연결되는 제 3 엔모스 트랜지스터; 및
    게이트로 상기 테스트 모드 신호가 반전된 신호를 인가 받고 소스 단으로 상기 제 1 전압이 인가되며 드레인 단이 상기 제 2 노드와 연결되는 제 4 엔모스 트랜지스터;
    를 포함하고, 상기 제 2 노드에서 상기 제 1 또는 제 2 전압이 상기 제 2 신호 선택부로 제공되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  8. 제 1 항에 있어서,
    상기 구동전압 인가부는,
    상기 로컬 드라이버의 출력에 응답하여 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 전압을 서브워드라인으로 인가 하는 전압 선택부; 및
    상기 테스트모드 신호에 응답하여 상기 전압 선택부에 상기 구동전압을 인가 할 지 여부를 결정하는 검출부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  9. 제 8 항에 있어서,
    상기 검출부는,
    상기 테스트 모드 신호가 인에이블 되면 상기 전압 선택부로 상기 구동전압이 인가되지 않도록 하고, 상기 테스트 모드 신호가 디스에이블 되면 상기 구동전압을 상기 전압 선택부에 인가하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  10. 제 1 항에 있어서,
    상기 제 1 전압은, 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 테 스트 회로.
  11. 제 10 항에 있어서,
    상기 제 2 전압은, 상기 접지전압 보다 더 낮은 네거티브바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  12. 제 1 항에 있어서,
    상기 서브워드라인 드라이버는,
    상기 메인 워드 드라이버의 출력에 응답하여 상기 구동전압 인가부의 출력과 상기 제 1 전압 사이에서 스윙하는 신호를 출력하는 제 3 신호 선택부; 및
    상기 제 3 신호 선택부의 출력을 서브워드라인에 인가하는 신호 인가부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  13. 메인 디코딩 신호와 테스트 모드 신호에 응답하여 구동전압과 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 메인 워드라인 드라이버;
    상기 테스트 모드 신호에 응답하여 상기 메인 워드라인 드라이버로 제 2 전압을 제공하는 제 1 저전압 제어부;
    로컬 디코딩 신호 및 상기 테스트 모드 신호에 응답하여 상기 구동전압과 상기 제 1 전압 또는 제 2 전압 사이에서 스윙하는 신호를 생성하는 로컬 드라이버;
    상기 테스트 모드 신호에 응답하여 상기 로컬 드라이버로 상기 제 2 전압을 제공하는 제 2 저전압 제어부;
    상기 로컬 드라이버의 출력 및 상기 테스트 모드 신호를 입력 받아 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 전압을 인가하는 구동전압 인가부; 및
    상기 메인 워드라인 드라이버의 출력 및 상기 구동전압 인가부의 출력을 입력 받아 서브워드라인의 인에이블 여부를 결정하는 서브워드라인 드라이버;
    를 포함하는 반도체 메모리 장치의 테스트 회로.
  14. 제 13 항에 있어서,
    상기 메인 워드라인 드라이버는, 상기 테스트 모드 신호가 디스에이블 되면, 상기 메인 디코딩 신호에 응답하여 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 신호를 제공하고, 상기 테스트 모드 신호가 인에이블 되면 상기 메인 디코딩 신호에 응답하여 상기 구동전압과 상기 제 2 전압 사이에서 스윙하는 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  15. 제 14 항에 있어서,
    상기 제 1 저전압 제어부는, 상기 테스트 모드 신호가 인에이블 되면 상기 제 2 전압을 상기 메인 워드라인 드라이버에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  16. 제 13 항에 있어서,
    상기 로컬 드라이버는, 상기 테스트 모드 신호가 디스에이블 되면 상기 로컬 디코딩 신호에 응답하여 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 신호를 제공하고, 상기 테스트 모드 신호가 인에이블 되면 상기 로컬 디코딩 신호에 응답하여 상기 구동전압과 상기 제 2 전압 사이에서 스윙하는 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  17. 제 16 항에 있어서,
    상기 제 2 저전압 인가부는, 상기 테스트 모드 신호가 인에이블 되면 상기 제 2 전압을 상기 로컬 드라이버에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  18. 제 13 항에 있어서,
    상기 구동전압 인가부는, 상기 로컬 드라이버의 출력에 응답하여 상기 구동전압과 상기 제 1 전압 사이에서 스윙하는 전압을 서브워드라인으로 인가 하는 전압 선택부; 및
    상기 테스트 모드 신호에 응답하여 상기 전압 선택부에 상기 구동전압을 인가할지 여부를 결정하는 검출부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  19. 제 18 항에 있어서,
    상기 검출부는, 상기 테스트 모드 신호가 인에이블 되면 상기 전압 선택부로 상기 구동전압이 인가되지 않도록 하고, 상기 테스트 모드 신호가 디스에이블 되면 상기 구동전압을 상기 전압 선택부에 인가하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  20. 제 13 항에 있어서,
    상기 제 1 전압은, 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  21. 제 20 항에 있어서,
    상기 제 2 전압은, 상기 접지전압 보다 더 낮은 네거티브바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
  22. 제 13 항에 있어서,
    상기 서브워드라인 드라이버는,
    상기 메인 워드라인 드라이버의 출력에 응답하여 상기 구동전압 인가부의 출력과 상기 제 1 전압 사이에서 스윙하는 신호를 출력하는 신호 선택부; 및
    상기 신호 선택부의 출력을 서브워드라인에 인가하는 신호 인가부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.
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