JPH11144458A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11144458A
JPH11144458A JP9302093A JP30209397A JPH11144458A JP H11144458 A JPH11144458 A JP H11144458A JP 9302093 A JP9302093 A JP 9302093A JP 30209397 A JP30209397 A JP 30209397A JP H11144458 A JPH11144458 A JP H11144458A
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JP
Japan
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voltage
word line
main word
transistor
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Application number
JP9302093A
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English (en)
Inventor
Hiroki Fujisawa
宏樹 藤澤
Seiji Narui
誠司 成井
Masayuki Nakamura
正行 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 階層形ワード線構造における配線の寄生容量
による充放電電流を低減し、消費電力を大幅に低減さ
せ、かつレイアウト面積を小さくする。 【解決手段】 メインワードドライバ部９のレベル変換
回路９ｂ1 、レベル変換回路９ｂ2 によりメインワード
ドライバ９ａの駆動信号、選択信号を電源電圧ＶCCから
昇圧電源ＶPPに変換し、ワインワード線ＭＷＬおよび選
択信号線ＦＸを介してサブワードドライバ１０に出力す
る。サブワードドライバ１０はレベル変換機能を有して
おり、サブワード線振幅時の低電圧レベルをグランド電
位ＶSSから−1.０Ｖ程度の負電圧ＶNNに降圧し、昇圧電
源ＶPP〜負電圧ＶNNによりサブワード線ＳＷＬの振幅を
行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｍｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における階層形ワ
ード線（ＤＷＤ：Ｄｉｖｉｄｅｄ Ｗｏｒｄ Ｄｒｉｖ
ｅｒ）構造の低消費電力化ならびに動作速度の高速化に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、大容量のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｍｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などにおける階層
形ワード線（ＤＷＤ：Ｄｉｖｉｄｅｄ Ｗｏｒｄ Ｄｒ
ｉｖｅｒ）構成は、１本のワード線を行方向に複数のサ
ブワード線に分割し、複数行のワード線が１組の相補の
関係にあるようなメインワード線によって制御する階層
構造が用いられる。
【０００３】また、ＤＷＤ構成の半導体集積回路装置に
おいては、メモリセルのサブスレッショルドリークを低
減し、リフレッシュ特性を向上させるために、サブワー
ドドライバを選択する選択信号ならびにメインワード線
を駆動する駆動信号を昇圧電圧ＶPP（4.０Ｖ程度）〜負
電圧ＶNN（−1.０Ｖ程度の負電圧）に振幅する、いわゆ
る、ネガティブワード方式が知られている。
【０００４】そして、これら昇圧電圧ＶPP、負電圧ＶNN
は、メインワードドライバに設けられた昇圧電源回路に
よって電源電圧ＶCCを昇圧電圧ＶPPまで昇圧した後、同
じくメインワードドライバに設けられた降圧電源回路に
よりグランド電位ＶSSを負電圧ＶNNに降圧することによ
って生成している。
【０００５】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、株式会社培風館、１９
９４年１１月５日発行「アドバンスト エレクトロニク
スＩ−９ 超ＬＳＩメモリ」伊藤清男（著）、Ｐ１４２
〜Ｐ１７６があり、この文献には、ＤＲＡＭにおける読
み出し系回路の回路構成などが記載されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なネガティブワード方式のＤＷＤ構成における半導体集
積回路装置では、次のような問題点があることが本発明
者により見い出された。
【０００７】すなわち、メモリの大容量化に伴い、メイ
ンワードドライバとメモリアレイ上に設けられたサブワ
ードドライバとの配線長が長くなり、配線の寄生容量が
大きくなることによって充放電電流が増加してしまい、
低消費電力化などの妨げになってしまうという問題があ
る。また、サブワード線の本数分のサブワードドライバ
が必要となるので、サブワードドライバの占める面積が
大きくなってしまうことにより、半導体集積回路装置の
小型化が困難となっている。
【０００８】さらに、ネガティブワード線方式では、昇
圧電圧ＶPP〜負電圧ＶNNと振幅が大きくなるので電位差
も大きくなってしまい、より消費電力が大きくなってし
まうという問題がある。
【０００９】また、昇圧電圧ＶPP、負電圧ＶNNを生成す
る２つの電源が必要となるので、これらの電源回路によ
る電力の消費も低消費電力化の妨げとなっている。
【００１０】本発明の目的は、階層形ワード線構造にお
ける配線の寄生容量による充放電電流を低減し、消費電
力を大幅に低減させ、かつレイアウト面積を小さくする
ことのできる半導体集積回路装置を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、プリデコード信号に基づいてメインワード線の駆動
を行う駆動信号ならびに駆動されたメインワード線に対
応する選択信号を出力するメインワードドライバと、当
該メインワードドライバの選択信号を第１の電圧に昇圧
する第１の昇圧回路と、該メインワードドライバの駆動
信号を第１の電圧に昇圧する第２の昇圧回路とから構成
されるメインワードドライバ手段と、メインワードドラ
イバの駆動信号、選択信号によって選択された場合に、
第１の昇圧回路の第１の電圧をサブワード線に供給し、
非選択の場合に基準電位を第１の負電圧に変換してサブ
ワード線に供給するネガティブワード線方式のレベル変
換サブワードドライバとを設けたものである。
【００１４】また、本発明の半導体集積回路装置は、前
記レベル変換サブワードドライバが、一方の接続部に第
１の電圧の選択信号が供給され、ゲートに第１の電圧の
駆動信号が供給されるＰチャネルＭＯＳからなる第１の
トランジスタと、一方の接続部が第１のトランジスタの
他方の接続部および前記サブワード線と接続され、他方
の接続部に第１の負電圧が供給されるＮチャネルＭＯＳ
からなる第２のトランジスタと、一方の接続部に第１の
電圧の駆動信号が供給され、ゲートにレベル切り換え用
電圧が供給されるＰチャネルＭＯＳからなる第３のトラ
ンジスタと、一方の接続部が第２のトランジスタのゲー
トならびに第３のトランジスタの他方の接続部と接続さ
れ、ゲートがサブワード線と接続され、他方の接続部に
第１の負電圧が供給されるＮチャネルＭＯＳからなる第
４のトランジスタとよりなるものである。
【００１５】それらにより、レベル変換サブワードドラ
イバによって基準電位を第１の負電圧にレベル変換でき
るので、メインワードドライバの駆動信号、選択信号の
振幅を小さくできるので、消費電力を大幅に低減するこ
とができる。
【００１６】また、１本の選択信号線によって非選択の
サブワード線を負電圧レベルに保つことができるので２
相補の選択信号線が不要となり、充放電電流を低減で
き、かつ半導体チップのレイアウト面積を小さくするこ
とができる。
【００１７】さらに、本発明の半導体集積回路装置は、
プリデコード信号に基づいて前記メインワード線の駆動
を行う駆動信号ならびに駆動されたメインワード線に対
応する選択信号を出力するメインワードドライバと、当
該メインワードドライバの選択信号を第１の電圧に昇圧
する第１の昇圧回路と、該メインワードドライバの選択
信号の基準電位を第１の負電圧に降圧する第１の降圧回
路と、メインワードドライバの駆動信号を第１の電圧に
昇圧する第２の昇圧回路と、メインワードドライバの駆
動信号の基準電位を第２の負電圧に降圧する第２の降圧
回路とから構成される負電圧メインワードドライバ手段
と、メインワードドライバの駆動信号、選択信号によっ
て選択された場合に、第１の昇圧回路により昇圧された
第１の電圧をサブワード線に供給し、非選択の場合に第
１の降圧回路の第１の負電圧をサブワード線に供給する
負電圧制御サブワードドライバとを設けたものである。
【００１８】また、本発明の半導体集積回路装置は、前
記負電圧制御サブワードドライバが、一方の接続部に第
１の電圧、第１の負電圧の選択信号が供給され、ゲート
に第１の電圧、第２の負電圧の駆動信号が供給されるＰ
チャネルＭＯＳからなる第５のトランジスタと、一方の
接続部が第５のトランジスタの他方の接続部およびサブ
ワード線と接続され、他方の接続部に第１の負電圧が供
給され、ゲートに第１の電圧、第２の負電圧の駆動信号
が供給されるＮチャネルＭＯＳからなる第６のトランジ
スタとよりなるものである。
【００１９】それらにより、それぞれのサブワード線毎
に設けられたサブワードドライバを２ＭＯＳ構成にでき
るので回路構成を簡単にでき、レイアウト面積を大幅に
少なくすることができる。
【００２０】また、１本の選択信号線ＦＸによって非選
択のサブワード線を負電圧レベルに保つことができるの
で、２相補の選択信号線が不要となり、充放電電流を低
減でき、かつ半導体チップのレイアウト面積を小さくす
ることができる。
【００２１】以上のことにより、半導体集積回路装置の
信頼性ならびに性能を向上することができ、かつ小型化
することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２３】（実施の形態１）図１は、本発明の実施の
形態１によるメモリのブロック図、図２は、本発明の実
施の形態１によるメモリに設けられたメインワードドラ
イバ部ならびにサブワードドライバのブロック図、図３
は、本発明の実施の形態１によるメモリに設けられたサ
ブワードドライバの回路図、図４は、本発明の実施の形
態１によるメモリに設けられたサブワードドライバのタ
イミングチャートである。
【００２４】本実施の形態１において、階層形ワード線
構造のＤＲＡＭであるメモリ（半導体集積回路装置）１
は、記憶の最小単位であるメモリセルＳが規則正しくア
レイ状に並べられてメモリアレイ２が設けられている。
【００２５】また、メモリ１には、メモリアレイ２の
内、列方向のビット線を選択する列デコーダ３が設けら
れている。その列デコーダ３には、該列デコーダ３から
の出力を受けてビット線に選択パルス電圧を与える列ド
ライバが備えられている。さらに、メモリ１には、メモ
リマット２のセル読み出し信号を増幅するセンスアンプ
４が設けられている。
【００２６】次に、メモリ１は、行、列方向のアドレス
信号が入力され、それぞれの内部アドレス信号を発生さ
せて出力するアドレスバッファ５および該アドレスバッ
ファ５から出力された列方向のアドレス信号をラッチす
るラッチ回路６、行方向のアドレス信号をラッチするラ
ッチ回路７が設けられている。そして、ラッチ回路６に
よりラッチされアドレス信号は、行デコーダ３に出力さ
れることになる。
【００２７】また、メモリ１は、ラッチ回路７から出力
されるアドレス信号を受けて階層化されたメインワード
線およびサブワード線のプリデコードを行うプリデコー
ダ８が設けられている。
【００２８】さらに、メモリ１には、プリデコーダ８の
プリデコード信号などに基づいて、後述する駆動信号や
選択信号を生成するメインワードドライバ部（メインワ
ードドライバ手段）９ならびにサブワード線を駆動する
サブワードドライバ（レベル変換サブワードドライバ）
１０が設けられている。
【００２９】また、メモリ１は、サブワード線の振幅時
における高電圧レベルである昇圧電圧（第１の電圧）Ｖ
PP〜低電圧レベルである負電圧（第１の負電圧）ＶNNま
で振幅させるネガティブワード線方式となっており、た
とえば、昇圧電圧ＶPPは、2.５Ｖ程度の電源電圧ＶCCを
4.０Ｖ程度に昇圧し、負電圧ＶNNは、グランド電位（基
準電位）ＶSSを−1.０Ｖ程度の負電圧に降圧している。
【００３０】さらに、メモリ１には、ラッチ回路６，７
やリフレッシュ周期のカウントを行うリフレッシュカウ
ンタ１１などに所定の周波数のクロック信号を供給する
クロック発生回路１２が設けられている。
【００３１】また、メモリ１は、入力データを所定のタ
イミングにより取り込むデータ入力バッファ１３、出力
データを所定のタイミングによって出力するデータ出力
バッファ１４およびそれらの入出力データの増幅を行う
メインアンプ１５が設けられている。さらに、メモリ１
には、たとえば、ポンピング動作によりワード線電位な
どに用いられる昇圧電源電圧を生成する昇圧電源回路１
６が設けられている。
【００３２】そして、これら列デコーダ３、センスアン
プ４、アドレスバッファ５、ラッチ回路６、ラッチ回路
７、リフレッシュカウンタ１１、クロック発生回路１
２、データ入力バッファ１３、データ出力バッファ１
４、メインアンプ１５および昇圧電源回路１６により周
辺回路が構成されている。
【００３３】次に、プリデコーダ８、メインワードドラ
イバ部９ならびにサブワードドライバ１０の構成につい
て、図２を用いて説明する。また、図２においては、Ｒ
ＯＷ系のデコーダ部のみが示されている。
【００３４】まず、メインワードドライバ９部には、プ
リデコーダ８のプリデコード信号が入力されるようにな
っており、そのプリデコード信号に基づいてメインワー
ド線ＭＷＬの駆動を行う駆動信号ならびに駆動されたメ
インワード線ＭＷＬに対応するサブワードドライバ１０
の選択を行う選択信号を出力するメインワードドライバ
９ａが設けられている。
【００３５】また、メインワードドライバ９ａの後段に
は、該メインワードドライバ９ａから出力された駆動信
号を電源電圧ＶCCから昇圧電源ＶPPに変換するレベル変
換回路（第２の昇圧回路）９ｂ1 および選択信号の電圧
を電源電圧ＶCCから昇圧電源ＶPPに変換するレベル変換
回路（第１の昇圧回路）９ｂ2 が設けられている。
【００３６】そして、メインワードドライバ９ａから出
力された駆動信号、選択信号は、レベル変換回路９
ｂ1 ，９ｂ2 によりレベル変換された後、ワインワード
線ＭＷＬおよび選択信号線ＦＸを介してサブワードドラ
イバ１０に出力される。
【００３７】さらに、それぞれのサブワード線ＳＷＬに
設けられたサブワードドライバ１０は、メモリアレイ２
領域に位置しており、前述した駆動信号、選択信号に基
づいて所定のサブワード線ＳＷＬの駆動が行われる。
【００３８】また、このサブワードドライバ１０は、グ
ランド電位ＶSSを負電圧ＶNNに降圧するレベル変換機能
を有する構成となっており、サブワード線ＳＷＬの振幅
が昇圧電圧ＶPP−負電圧ＶNNとなるネガティブワード線
方式となる。
【００３９】次に、レベル変換機能を有するサブワード
ドライバ１０の回路構成について、図３を用いて説明す
る。
【００４０】まず、サブワードドライバ１０は、Ｐチャ
ネルＭＯＳトランジスタであるトランジスタ（第１のト
ランジスタ）Ｔ１、トランジスタ（第３のトランジス
タ）Ｔ２ならびにＮチャネルＭＯＳトランジスタである
トランジスタ（第４のトランジスタ）Ｔ３、トランジス
タ（第２のトランジスタ）Ｔ４により構成されている。
【００４１】そして、トランジスタＴ１の一方の接続部
は選択信号線ＦＸと電気的に接続されている。また、ト
ランジスタＴ１のゲートおよびトランジスタＴ２の一方
の接続部はメインワード線ＭＷＬと電気的に接続されて
いる。
【００４２】さらに、トランジスタＴ２のゲートは、メ
モリアレイ２などに供給される、たとえば、1.８Ｖ程度
の降圧電源（レベル切り換え用電圧）ＶDLが供給され、
トランジスタＴ２の他方の接続部は、トランジスタＴ３
の一方の接続部およびトランジスタＴ４のゲートと電気
的に接続されている。
【００４３】また、トランジスタＴ１の他方の接続部
は、トランジスタＴ４の一方の接続部ならびにトランジ
スタＴ３の他方の接続部と電気的に接続され、このトラ
ンジスタＴ１の他方の接続部がサブワード線ＳＷＬと電
気的に接続されている。
【００４４】さらに、トランジスタＴ３，Ｔ４の他方の
接続部の接続部は、メモリセルＳの基板電位として供給
する、たとえば、−1.０Ｖ程度の基板電圧ＶBBを発生す
る基板電圧発生回路により発生された−1.０Ｖ程度の電
圧が負電圧ＶNNとして供給されている。
【００４５】次に、本実施の形態の作用について説明す
る。
【００４６】まず、サブワード線ＳＷＬを活性化させる
場合、選択されるサブワードドライバ１０に接続されて
いるメインワード線ＭＷＬはグランド電位ＶSSのＬｏ信
号となり、選択信号線ＦＸは昇圧電圧ＶPPのＨｉ信号と
なる。
【００４７】よって、サブワードドライバ１０のトラン
ジスタＴ１はＯＮとなるので、サブワード線ＳＷＬが昇
圧電圧ＶPPとなる。一方、トランジスタＴ２は降圧電圧
ＶDLがゲートに印加されているのでＯＦＦとなってい
る。
【００４８】また、トランジスタＴ３は、ゲートがサブ
ワード線ＳＷＬと接続されているのでＯＮとなることに
よってトランジスタＴ４のゲートも負電圧ＶNNが入力さ
れ、トランジスタＴ４もＯＦＦとなり、サブワード線Ｓ
ＷＬを昇圧電圧ＶPPとすることができる。
【００４９】次に、サブワード線ＳＷＬを非活性化させ
る場合、選択されるサブワードドライバ１０に接続され
ているメインワード線ＭＷＬは昇圧電圧ＶPPのＨｉ信号
となり、選択信号線はグランド電位ＶSSのＬｏ信号とな
る。
【００５０】よって、サブワードドライバ１０のトラン
ジスタＴ１はＯＦＦとなり、トランジスタＴ２はＯＮと
なるので、トランジスタＴ４がＯＮ、トランジスタＴ３
がＯＦＦとなってサブワード線ＳＷＬを負電圧ＶNNとす
ることができる。
【００５１】また、非選択時にメインワード線ＭＷＬが
選択された場合、メインワード線ＭＷＬがグランド電位
ＶSSとなりトランジスタＴ２，Ｔ３がＯＦＦするが、前
述したサブワード線ＳＷＬの非活性時にトランジスタＴ
２を介してトランジスタＴ４のゲートに蓄積された静電
容量によってトランジスタＴ４がＯＮし、サブワード線
ＳＷＬは負電圧ＶNNに保たれたままとなる。
【００５２】次に、メモリ１におけるサブワードドライ
バ１０のタイミングチャートを図４に示す。
【００５３】図４においては、上方から下方にかけて、
プリデコード信号線ＰＤ、メインワード線ＭＷＬ、選択
信号線ＦＸならびにサブワード線ＳＷＬの動作における
タイミングチャートを示している。
【００５４】まず、入力アドレスによってプリデコード
信号線ＰＤが選択され、プリデコード信号線ＰＤによっ
て所定のメインワード線ＭＷＬが選択され、同時にプリ
デコード信号線ＰＤに基づいて選択信号線ＦＸが選択さ
れる。
【００５５】そして、メインワード線ＭＷＬと選択信号
線ＦＸの両方が選択されたサブワードドライバは活性化
され、サブワード線ＳＷＬは昇圧電圧ＶPPとなる。
【００５６】一方、非選択のサブワード線ＳＷＬは、メ
インワード線ＭＷＬが選択されても、前述したようにサ
ブワード線ＳＷＬは負電圧ＶNNを保つことになり、ディ
スターブを防ぐことができる。
【００５７】また、活性化したサブワード線ＳＷＬを非
活性にする場合、選択信号線ＦＸを最初にグランド電位
ＶSSレベルにリセットし、サブワード線ＳＷＬをグラン
ド電位ＶSSレベルとした後、メインワード線ＭＷＬのリ
セットを行うことによってサブワード線ＳＷＬを負電圧
ＶNNにリセットする。
【００５８】ここで、他の非選択のサブワード線は、負
電圧ＶNN電源に接続されているので、選択信号線ＦＸを
最初にグランド電位ＶSSレベルでリセットすることによ
って、負電圧ＶNNの急激な電位変化を防止でき、ノイズ
の発生を大幅に低減できる。
【００５９】それにより、本実施の形態１では、グラン
ド電位ＶSSを負電圧ＶNNにレベル変換するレベル変換機
能をサブワードドライバ１０に設けたことにより、メイ
ンワード線ＭＷＬ、選択信号線ＦＸの振幅が昇圧電圧Ｖ
PP−グランド電位ＶSSとなるので、メインワード線ＭＷ
Ｌ、選択信号線ＦＸの振幅を昇圧電圧ＶPP−負電圧ＶNN
とするよりも大幅に充放電電流を少なくすることができ
るので、確実に消費電力を低減することができる。
【００６０】また、１本の選択信号線ＦＸによって非選
択のサブワード線ＳＷＬを負電圧ＶNNレベルに保つこと
ができるので、２相補の選択信号線が不要となり、充放
電電流を低減でき、かつ半導体チップのレイアウト面積
を小さくすることができる。
【００６１】（実施の形態２）図５は、本発明の実施の
形態２によるメモリに設けられたメインワードドライバ
部ならびにサブワードドライバのブロック図、図６は、
本発明の実施の形態２によるメモリに設けられたサブワ
ードドライバの回路図、図７は、本発明の実施の形態２
によるメモリに設けられたサブワードドライバのタイミ
ングチャートである。
【００６２】本実施の形態２においては、メモリ１にお
けるメインワードドライバ部（負電圧メインワードドラ
イバ手段）９1 の構成が、図５に示すように、メインワ
ードドライバ９ａ、該メインワードドライバ９ａから出
力された駆動信号を電源電圧ＶCCから昇圧電圧ＶPPに変
換するレベル変換回路９ｂ1 および選択信号の電圧を電
源電圧ＶCCから昇圧電圧ＶPPに変換するレベル変換回路
９ｂ2 、レベル変換回路９ｂ1 から出力された駆動信号
のグランド電位ＶSSを、たとえば、−1.７Ｖ程度の負電
圧（第２の負電圧）ＶNN1 に変換するレベル変換回路
（第２の降圧回路）９ｃ1 ならびにレベル変換回路９ｂ
2 から出力された駆動信号のグランド電位ＶSSを、たと
えば、−1.０Ｖ程度の負電圧ＶNNに変換するレベル変換
回路（第１の降圧回路）９ｃ2 から構成されている。こ
こで、図５においてもＲＯＷ系のデコーダ部のみが示さ
れているものとする。
【００６３】また、メインワードドライバ９ａから出力
された駆動信号、選択信号は、レベル変換回路９ｂ1 ，
９ｂ2 およびレベル変換回路９ｃ1 ，９ｃ2 によりレベ
ル変換された後、それぞれワインワード線ＭＷＬおよび
選択信号線ＦＸを介してサブワードドライバ（負電圧制
御サブワードドライバ）１０ａに出力される。
【００６４】よって、サブワード線ＳＷＬの振幅が昇圧
電圧ＶPP−負電圧ＶNNとなるネガティブワード線方式と
なる。
【００６５】さらに、それぞれのサブワード線ＳＷＬに
設けられたサブワードドライバ１０ａは、後述するよう
に２ＭＯＳ形の構成となっており、前述した駆動信号、
選択信号に基づいて所定のサブワード線ＳＷＬの駆動が
行われる。
【００６６】次に、レベル変換機能を有するサブワード
ドライバ１０ａの回路構成について、図６を用いて説明
する。
【００６７】まず、サブワードドライバ１０ａは、Ｐチ
ャネルＭＯＳトランジスタであるトランジスタ（第５の
トランジスタ）Ｔ５ならびにＮチャネルＭＯＳトランジ
スタであるトランジスタ（第６のトランジスタ）Ｔ６に
より構成されている。
【００６８】そして、トランジスタＴ５の一方の接続部
は選択信号線ＦＸと電気的に接続され、他方の接続部
は、トランジスタＴ６の一方の接続部と電気的に接続さ
れており、このトランジスタＴ５の他方の接続部がサブ
ワード線ＳＷＬと電気的に接続されている。
【００６９】また、トランジスタＴ６の他方の接続部
は、負電圧ＶNNが供給されるように電気的に接続されて
おり、トランジスタＴ５，Ｔ６のゲートはメインワード
線ＭＷＬと電気的に接続されている。
【００７０】次に、本実施の形態の作用について説明す
る。
【００７１】まず、サブワード線ＳＷＬを活性化させる
場合、選択されるサブワードドライバ１０ａに接続され
ているメインワード線ＭＷＬは負電圧ＶNN1 のＬｏ信号
となり、選択信号線ＦＸは昇圧電圧ＶPPのＨｉ信号とな
る。
【００７２】よって、サブワードドライバ１０ａのトラ
ンジスタＴ５はＯＮ、トランジスタＴ６はＯＦＦとなる
のでサブワード線ＳＷＬが昇圧電圧ＶPPとなる。
【００７３】次に、サブワード線ＳＷＬを非活性化させ
る場合、選択されるサブワードドライバ１０ａに接続さ
れているメインワード線ＭＷＬは昇圧電圧ＶPPのＨｉ信
号となり、選択信号線は負電圧ＶNNのＬｏ信号となり、
トランジスタＴ５がＯＦＦ、トランジスタＴ６がＯＮと
なるのでサブワード線ＳＷＬを負電圧ＶNNとすることが
できる。
【００７４】また、非選択時にメインワード線ＭＷＬが
選択された場合、メインワード線ＭＷＬが負電圧ＶNN1
となるので、トランジスタＴ５がＯＮし、トランジスタ
Ｔ６がＯＦＦとなる。
【００７５】よって、メインワード線ＭＷＬを負電圧Ｖ
NNよりも低い負電圧ＶNN1 とすることにより非選択のサ
ブワード線ＳＷＬを負電圧ＶNNレベルに保つことができ
る。さらに、サブワードドライバ１０ａのゲートレベル
が負電圧ＶNN2 となることにより、ＰＭＯＳトランジス
タであるトランジスタＴ５のドレイン電流が増加し、サ
ブワード線の立ち上がり遅延時間を高速化することもで
きる。
【００７６】次に、メモリ１におけるサブワードドライ
バ１０ａのタイミングチャートを図７に示す。
【００７７】図７においては、上方から下方にかけてプ
リデコード信号線ＰＤ、メインワード線ＭＷＬ、選択信
号線ＦＸならびにサブワード線ＳＷＬの動作におけるタ
イミングチャートを示している。
【００７８】まず、入力アドレスによってプリデコード
信号線ＰＤが選択され、プリデコード信号線ＰＤによっ
て所定のメインワード線ＭＷＬが選択される。同時にプ
リデコード信号線ＰＤに基づいて選択信号線ＦＸが選択
される。
【００７９】そして、メインワード線ＭＷＬと選択信号
線ＦＸの両方が選択されたサブワードドライバは活性化
され、サブワード線ＳＷＬは昇圧電圧ＶPPとなる。
【００８０】一方、非選択のサブワード線ＳＷＬは、メ
インワード線ＭＷＬが選択されても、前述したようにサ
ブワード線ＳＷＬは負電圧ＶNNを保つことになり、ディ
スターブを防ぐことができる。
【００８１】また、プリデコード信号線ＰＤの出力なく
なり、サブワード線ＳＷＬを非活性にする場合、メイン
ワード線ＭＷＬ、選択信号線ＦＸをそれぞれ負電圧Ｖ
NN1 、負電圧ＶNNのレベルにリセットし、サブワード線
ＳＷＬを負電圧ＶNNにリセットする。
【００８２】それにより、本実施の形態２によれば、そ
れぞれのサブワード線ＳＷＬ毎に設けられた繰り返しレ
イアウトの多いサブワードドライバ１０ａを２ＭＯＳ構
成とすることにより回路構成を簡単にできるので、レイ
アウト面積を大幅に少なくすることができる。
【００８３】また、１本の選択信号線ＦＸによって非選
択のサブワード線ＳＷＬを負電圧ＶNNレベルに保つこと
ができるので、２相補の選択信号線が不要となり、充放
電電流を低減でき、かつ半導体チップのレイアウト面積
を小さくすることができる。
【００８４】さらに、本実施の形態２においては、２Ｍ
ＯＳ構成のサブワードドライバ１０ａをネガティブワー
ド線方式のメモリ１に用いたが、たとえば、サブワード
線を昇圧電圧ＶPP〜グランド電位ＶSSによって振幅させ
る通常のワード方式のメモリに２ＭＯＳ構成のサブワー
ドドライバを用いてもレイアウト面積を大幅に少なくす
ることができる。
【００８５】この場合、メインワードドライバ部９1 の
構成は、図８に示すように、メインワードドライバ９
ａ、該メインワードドライバ９ａから出力された駆動信
号を電源電圧ＶCCから昇圧電圧ＶPPに変換するレベル変
換回路９ｂ1 および選択信号の電圧を電源電圧ＶCCから
昇圧電圧ＶPPに変換するレベル変換回路９ｂ2 、レベル
変換回路９ｂ1 から出力された駆動信号のグランド電位
ＶSSを−1.０Ｖ程度の負電圧ＶNNに変換するレベル変換
回路９ｃ2 から構成されている。ここで、図８において
もＲＯＷ系のデコーダ部のみが示されているものとす
る。
【００８６】また、メインワードドライバ９ａから出力
された駆動信号は、レベル変換回路９ｂ1 、レベル変換
回路９ｃ2 によりレベル変換された後、それぞれメイン
ワード線ＭＷＬを介してサブワードドライバ１０ｂに出
力される。
【００８７】一方、メインワードドライバ９ａから出力
された選択信号は、レベル変換回路９ｂ2 によりレベル
変換された後、選択信号線ＦＸを介してサブワードドラ
イバ１０ａに出力される。
【００８８】次に、サブワードドライバ１０ｂの回路構
成は、図９に示すように、ＰチャネルＭＯＳトランジス
タであるトランジスタＴ７ならびにＮチャネルＭＯＳト
ランジスタであるトランジスタ（第６のトランジスタ）
Ｔ８により構成されている。
【００８９】そして、トランジスタＴ７の一方の接続部
は選択信号線ＦＸと電気的に接続され、他方の接続部
は、トランジスタＴ８の一方の接続部と電気的に接続さ
れており、このトランジスタＴ７の他方の接続部はサブ
ワード線ＳＷＬと電気的に接続されている。
【００９０】また、トランジスタＴ８の他方の接続部
は、負電圧ＶNNが供給されるように電気的に接続されて
おり、トランジスタＴ７，Ｔ８のゲートはメインワード
線ＭＷＬと電気的に接続されている。
【００９１】そして、サブワード線ＳＷＬを活性化させ
る場合、選択されるサブワードドライバ１０ｂに接続さ
れているメインワード線ＭＷＬはグランド電位ＶSSとな
り、選択信号線ＦＸは昇圧電圧ＶPPのＨｉ信号となる。
トランジスタＴ７はＯＮ、トランジスタＴ８はＯＦＦと
なるのでサブワード線ＳＷＬが昇圧電圧ＶPPとなる。
【００９２】次に、サブワード線ＳＷＬを非活性化させ
る場合、メインワード線ＭＷＬは昇圧電圧ＶPPとなり、
選択信号線は負電圧ＶSSとなってトランジスタＴ７がＯ
ＦＦ、トランジスタＴ８がＯＮするのでサブワード線Ｓ
ＷＬをグランド電位ＶSSとすることができる。
【００９３】また、非選択時にメインワード線ＭＷＬが
選択された場合、メインワード線ＭＷＬが負電圧ＶNNと
なるので、トランジスタＴ７がＯＮし、トランジスタＴ
８がＯＦＦとなり、非選択のサブワード線ＳＷＬをグラ
ンド電位ＶSSレベルに保つことができる。
【００９４】それにより、サブワードドライバ１０ｂを
２ＭＯＳ構成にできるので、大幅にサブワードドライバ
１０ｂのレイアウト面積を少なくすることができる。さ
らに、サブワードドライバ１０ｂのゲートレベルが負電
圧ＶNNとなることにより、ＰＭＯＳトランジスタである
トランジスタＴ７のドレイン電流が増加し、サブワード
線の立ち上がり遅延時間を高速化することもできる。
【００９５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００９６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９７】（１）本発明によれば、レベル変換サブワ
ードドライバにより、サブワード線の振幅に用いられる
駆動信号、選択信号の低電圧レベルを基準電位のままで
メインワードドライバ手段から出力することができるの
で振幅が小さくなり、消費電力を大幅に低減することが
できる。
【００９８】（２）また、本発明では、負電圧メインワ
ードドライバ手段ならびに負電圧制御サブワードドライ
バにより、繰り返しレイアウトの多い負電圧制御サブワ
ードドライバの回路構成を簡単にできるので、レイアウ
ト面積を大幅に少なくすることができる。
【００９９】（３）さらに、本発明においては、１本の
選択信号線によって非選択のサブワード線を負電圧レベ
ルに保つことができるので、２相補の選択信号線が不要
となり、充放電電流を低減でき、かつ半導体チップのレ
イアウト面積も小さくすることができる。
【０１００】（４）また、本発明によれば、上記（１）
〜（３）により、半導体集積回路装置の信頼性ならびに
性能を向上することができ、かつ小型化することができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるメモリのブロック
図である。
【図２】本発明の実施の形態１によるメモリに設けられ
たメインワードドライバ部ならびにサブワードドライバ
のブロック図である。
【図３】本発明の実施の形態１によるメモリに設けられ
たサブワードドライバの回路図である。
【図４】本発明の実施の形態１によるメモリに設けられ
たサブワードドライバのタイミングチャートである。
【図５】本発明の実施の形態２によるメモリに設けられ
たメインワードドライバ部ならびにサブワードドライバ
のブロック図である。
【図６】本発明の実施の形態２によるメモリに設けられ
たサブワードドライバの回路図である。
【図７】本発明の実施の形態２によるメモリに設けられ
たサブワードドライバのタイミングチャートである。
【図８】本発明の他の実施の形態によるメモリに設けら
れたメインワードドライバ部ならびにサブワードドライ
バのブロック図である。
【図９】本発明の他の実施の形態によるメモリに設けら
れたサブワードドライバの回路図である。
【符号の説明】
１ メモリ（半導体集積回路装置） ２ メモリアレイ ３ 列デコーダ ４ センスアンプ ５ アドレスバッファ ６，７ ラッチ回路 ８ プリデコーダ ９ メインワードドライバ部（メインワードドライバ手
段） ９1 メインワードドライバ部（負電圧メインワードド
ライバ手段） ９ａ メインワードドライバ ９ｂ1 レベル変換回路（第２の昇圧回路） ９ｂ2 レベル変換回路（第１の昇圧回路） ９ｃ1 レベル変換回路（第２の降圧回路） ９ｃ2 レベル変換回路（第１の降圧回路） １０ サブワードドライバ（レベル変換サブワードドラ
イバ） １０ａ サブワードドライバ（負電圧制御サブワードド
ライバ） １０ｂ サブワードドライバ １１ リフレッシュカウンタ １２ クロック発生回路 １３ データ入力バッファ １４ データ出力バッファ １５ メインアンプ １６ 昇圧電源回路 Ｔ１ トランジスタ（第１のトランジスタ） Ｔ２ トランジスタ（第３のトランジスタ） Ｔ３ トランジスタ（第４のトランジスタ） Ｔ４ トランジスタ（第２のトランジスタ） Ｔ５ トランジスタ（第５のトランジスタ） Ｔ６ トランジスタ（第６のトランジスタ） ＭＷＬ メインワード線 ＳＷＬ サブワード線 ＦＸ 選択信号線 ＶPP 昇圧電圧（第１の電圧） ＶNN 負電圧（第１の負電圧） ＶNN1 負電圧（第２の負電圧） ＶCC 電源電圧 ＶDL 降圧電源（レベル切り換え用電圧）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メインワード線によって共通制御が行わ
    れ、前記メインワード線を多分割化してサブワード線と
    した階層形ワード線構成により構成され、前記サブワー
    ド線振幅の低電圧レベルを基準電圧よりも低い負電圧に
    するネガティブワード線方式の半導体集積回路装置であ
    って、 プリデコード信号に基づいて前記メインワード線の駆動
    を行う駆動信号ならびに駆動された前記メインワード線
    に対応する選択信号を出力するメインワードドライバ
    と、前記メインワードドライバの選択信号を第１の電圧
    に昇圧する第１の昇圧回路と、前記メインワードドライ
    バの駆動信号を第１の電圧に昇圧する第２の昇圧回路と
    から構成されるメインワードドライバ手段と、 前記メインワードドライバの駆動信号、選択信号によっ
    て選択された場合に、前記第１の昇圧回路の第１の電圧
    を前記サブワード線に供給し、非選択の場合に基準電位
    を第１の負電圧に変換して前記サブワード線に供給する
    レベル変換サブワードドライバとを設けたことを特徴と
    する半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置にお
    いて、前記レベル変換サブワードドライバが、一方の接
    続部に第１の電圧の選択信号が供給され、ゲートに第１
    の電圧の駆動信号が供給されるＰチャネルＭＯＳからな
    る第１のトランジスタと、一方の接続部が前記第１のト
    ランジスタの他方の接続部および前記サブワード線と接
    続され、他方の接続部に第１の負電圧が供給されるＮチ
    ャネルＭＯＳからなる第２のトランジスタと、一方の接
    続部に第１の電圧の駆動信号が供給され、ゲートにレベ
    ル切り換え用電圧が供給されるＰチャネルＭＯＳからな
    る第３のトランジスタと、一方の接続部が前記第２のト
    ランジスタのゲートならびに前記第３のトランジスタの
    他方の接続部と接続され、ゲートが前記サブワード線と
    接続され、他方の接続部に第１の負電圧が供給されるＮ
    チャネルＭＯＳからなる第４のトランジスタとよりなる
    ことを特徴とする半導体集積回路装置。
  3. 【請求項３】 メインワード線によって共通制御が行わ
    れ、前記メインワード線を多分割化してサブワード線と
    した階層形ワード線構成により構成され、前記サブワー
    ド線振幅の低電圧レベルを基準電圧よりも低い負電圧に
    するネガティブワード線方式の半導体集積回路装置であ
    って、 プリデコード信号に基づいて前記メインワード線の駆動
    を行う駆動信号ならびに駆動された前記メインワード線
    に対応する選択信号を出力するメインワードドライバ
    と、前記メインワードドライバの選択信号を第１の電圧
    に昇圧する第１の昇圧回路と、前記メインワードドライ
    バの選択信号の基準電位を第１の負電圧に降圧する第１
    の降圧回路と、前記メインワードドライバの駆動信号を
    第１の電圧に昇圧する第２の昇圧回路と、前記メインワ
    ードドライバの駆動信号の基準電位を第２の負電圧に降
    圧する第２の降圧回路とから構成される負電圧メインワ
    ードドライバ手段と、 前記メインワードドライバの駆動信号、選択信号によっ
    て選択された場合に、前記第１の昇圧回路により昇圧さ
    れた第１の電圧を前記サブワード線に供給し、非選択の
    場合に前記第１の降圧回路の第１の負電圧を前記サブワ
    ード線に供給する負電圧制御サブワードドライバとを設
    けたことを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項３記載の半導体集積回路装置にお
    いて、前記負電圧制御サブワードドライバが、一方の接
    続部に第１の電圧、第１の負電圧の選択信号が供給さ
    れ、ゲートに第１の電圧、第２の負電圧の駆動信号が供
    給されるＰチャネルＭＯＳからなる第５のトランジスタ
    と、一方の接続部が前記第５のトランジスタの他方の接
    続部および前記サブワード線と接続され、他方の接続部
    に第１の負電圧が供給され、ゲートに第１の電圧、第２
    の負電圧の駆動信号が供給されるＮチャネルＭＯＳから
    なる第６のトランジスタとよりなることを特徴とする半
    導体集積回路装置。
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Cited By (9)

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