JP3557090B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、複数ブロックに分割されたメモリセルアレイにおいて少なくとも2つのメモリセルアレイの間で、ビット線のイコライズ回路を共有する構成を有する半導体記憶装置に関する。
【0002】
【従来の技術】
図11は、DRAMデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイ( 以下、セルアレイと称する)のうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図である。
【0003】
左右二つのセルアレイARY−RとARY−Lに関し、センスアンプ回路部S/Aとビット線対のイコライズ回路部EQ及びデータの入出力に関係するDQゲート回路部はDQCは共有される。φT ゲートはビット線を電気的に接続/分離するスイッチ回路であり、NチャネルMOSトランジスタTr1R,Tr2R,Tr1L,Tr2Lで構成されている。
【0004】
φT ゲートは、上記ビット線イコライズ及びデータセンス/入出力系の共有回路部と左右どちらのセルアレイ側に繋がるビット線の信号伝達を有効にするかの制御をする。
【0005】
図11中の信号BKSEL−R 及びBKSEL−L はそれぞれ、右側セルアレイARY−RのロウデコーダRD−R、左側セルアレイARY−LのロウデコーダRD−Lに入力される。信号BKSEL−R がハイレベルになると、右側セルアレイARY−Rが選択され、活性化される。信号BKSEL−L がハイレベルになると、左側セルアレイARY−Lが選択され、活性化される。通常、両者が共にハイレベルになることはない。このBKSEL 信号により、活性化された方のセルアレイにおいてロウデコーダによりロウアドレスがデコードされた結果から、ただ一つのワード線WLが選ばれ、そのワード線WLの電圧はVssからVppに上がる。
【0006】
また、信号BKSEL−R ,BKSEL−L はそれぞれ、左右各セルアレイのφT ゲートの制御信号φTR、φTLを生成する制御回路部MUXT−R,MUXT−Lにも入力される。
図12(a),(b)は、それぞれ上記制御回路部MUXT−R,MUXT−Lの構成を示す回路図である。Qp11〜15及びQp21〜25はPチャネルMOSトランジスタ、Qn11〜13及びQn21〜23はNチャネルMOSトランジスタ、Qn(lowVt)11,12及びQn(lowVt)21,22は上記Qp,Qnのトランジスタよりしきい値電圧の低いNチャネルMOSトランジスタである。信号MUXBSTは、ロウ系の周辺回路からの信号で、ビット線対のセンスが終了した段階でローレベルからハイレベルになるようにタイミングが設定されている。そして、再びイコライズが開始されるときにローレベルに戻っているように設定される。
【0007】
このようなメモリデバイス内部において、電源電圧Vccから、昇圧電圧(以下Vpp)、内部電圧(以下、Vint )、ビット線ハイレベル電圧(以下、Vblh )、ビット線中間電位電圧(以下Vbl)等々の各種の内部電圧が作られているものとする。以下説明では、ビット線のイコライズにVcc/2プリチャージ方式を採用し、Vpp>Vint >Vblh >Vbl=Vcc/2を仮定しておく。なお、接地電位レベル(ローレベル)はVssと表記する。
【0008】
図12(a)において、トランジスタQn(lowVt)11は、その電流通路の一端に信号MUXBSTが供給され、他端はトランジスタQp11のドレイン及びQp12のゲートに接続されている。トランジスタQp11,12のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQp12のドレインは、Qp11のゲートに接続されると共にトランジスタQp13、Qn11の共通ドレインのノードN11に接続されている。
【0009】
トランジスタQp13、Qn11のゲートは共に信号BKSEL−R で制御される。トランジスタQp13のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQn11のソース,接地間には信号MUXBSTでゲート制御されるトランジスタQn12の電流通路が接続されている。
【0010】
ノードN11は、トランジスタQn(lowVt) 12のゲート及びトランジスタQp15のゲートに接続されている。トランジスタQn(lowVt) 12は、その電流通路の一端に内部電位Vint 系の電源電圧が供給され、他端がトランジスタQp14のソースに接続されている。トランジスタQp14、Qn13のゲートは共に信号BKSEL−L で制御される。トランジスタQn13のソースは接地電位となる。トランジスタQp14、Qn13の共通ドレインは制御信号φTRの出力ノードN12となる。また、トランジスタQp15は、その電流通路の一端に昇圧電位Vpp系の電源電圧が供給され、他端が出力ノードN12に接続されている。
【0011】
図12(b)において、トランジスタQn(lowVt)21は、その電流通路の一端に信号MUXBSTが供給され、他端はトランジスタQp21のドレイン及びQp22のゲートに接続されている。トランジスタQp21,22のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQp22のドレインは、Qp21のゲートに接続されると共にトランジスタQp23、Qn21の共通ドレインのノードN21に接続されている。
【0012】
トランジスタQp23、Qn21のゲートは共に信号BKSEL−L で制御される。トランジスタQp23のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQn21のソース,接地間には信号MUXBSTでゲート制御されるトランジスタQn22の電流通路が接続されている。
【0013】
ノードN21は、トランジスタQn(lowVt) 22のゲート及びトランジスタQp25のゲートに接続されている。トランジスタQn(lowVt) 22は、その電流通路の一端に内部電位Vint 系の電源電圧が供給され、他端がトランジスタQp24のソースに接続されている。トランジスタQp24、Qn23のゲートは共に信号BKSEL−R で制御される。トランジスタQn23のソースは接地電位となる。トランジスタQp24、Qn23の共通ドレインは制御信号φTLの出力ノードN22となる。また、トランジスタQp25は、その電流通路の一端に昇圧電位Vpp系の電源電圧が供給され、他端が出力ノードN22に接続されている。
【0014】
上記図12(a),(b)の制御回路部MUXT−R,MUXT−Lの回路動作について、例えば、図11の構成の左側セルアレイARY−L中の一つのセルデータ(メモリセルMC1のデータ)読み出し動作を踏まえて説明する。
【0015】
(1) まず、読み出し前のビット線プリチャージ期間において、信号BKSEL−R ,BKSEL−L 及び信号MUXBSTはすべてローレベルである。これにより、図12(a),(b)のノードN11,N21はVppレベルである。これにより、トランジスタQn(lowVt) 12、Qn(lowVt) 22のオン、さらにQp14,Qp24のオンにより、制御信号φTR、φTLは共にVint のハイレベルである。このとき、イコライズ回路がイコライズ信号EQLにより活性化しており、ビット線対はVbl、すなわちVcc/2にプリチャージされている。
【0016】
(2) 次に、左側セルアレイLが選択されるため信号BKSEL−L がハイレベル(Vint )に変化する。よって、トランジスタQn13のオンにより制御信号φTRがVint からVssに落ちる。これにより、図11の右側セルアレイARY−Rに繋がるビット線BL−Rが、ビット線イコライズ及びデータセンス/入出力系の共有回路部と分離される。
【0017】
(3) 次に、図11の左側セルアレイARY−LのメモリセルMC1のゲートに接続するワード線WL1がVppレベルまで上がり、メモリセルMC1が選択される。
(4) 次に、センスアンプ回路部S/Aが活性化し、メモリセルMC1のデータが増幅され、ラッチされる。
(5) 次に、DQゲート回路部DQCが活性化し、データがDQ線(図示しないデータ線)に読み出される。
【0018】
(6) 次に、信号MUXBSTはハイレベル(Vint )になり、図12(b)のトランジスタQp22がオフ、Qn22がオンしてノードN21はローレベルとなる。よって、トランジスタQn(lowVt) 22がオフ、代ってQp25がオンすることにより、制御信号φTLの電位レベルはVint からVppまで上がる。これにより、メモリセルへの再書き込みが行われる。
【0019】
(7) 次に、ワード線WL1が立ち下がり、かつ、センスアンプ回路部の活性化が解除される。その後、信号MUXBSTはローレベルになり、制御信号φTR、φTLは共に元の電圧レベル(Vint )に戻る。再びプリチャージ期間となり、イコライズ回路部EQが活性化し、ビット線対はVbl、すなわちVcc/2にプリチャージされる。
【0020】
上述の(2) に示されるように、イコライズ回路部を2つのセルアレイで共有するゆえの特徴的構成がある。すなわち、例えば、制御信号φTRに繋がるφT ゲートがオフになった場合の右側セルアレイARY−Rのビット線対BL−R、BBL−Rは、ビット線プリチャージレベル(Vbl)にプリチャージされた状態でフローティングになる(因みにイコライズ回路部を各セルアレイ毎に設けた場合は各々分離されるビット線対はVblの電圧でイコライズされ、フローティングにならない)。
【0021】
以上のような読み出しあるいは書き込み動作で、ある特定のカラムのイコライズ回路部のトランジスタの駆動力が不十分だったり、ゲート破壊等により正常動作しない場合、ビット線対のイコライズ不足による誤動作または不良が生じる。あるいは、ビット線とワード線とのショート(いわゆる十字不良)があって、プリチャージしているビット線の電位が抜けていると、同様にイコライズ不足による不良が起きる。
【0022】
従って、このようなイコライズ不足を検出するテストが必要である。ビット線のイコライズ回路部を2つのセルアレイで共有している構成では、上述のように、イコライズ後、選択されないセルアレイ側のビット線対は、電気的に切り離されビット線プリチャージレベルでフローティングとなる。イコライズが再び開始されるとプリチャージレベルでフローティングとなっていたビット線対のレベルが、接続されたビット線のイコライズを促進するように作用するのである。
【0023】
よって、このような動作では、特にビット線とワード線とのショート不良(十字不良)が及ぼす影響は大きく、テストによりイコライズ不足を事前にスクリーニングしておく必要がある。
【0024】
イコライズ不足をスクリーニングする方法には次のようなものがある。図13に示すDRAMの基本リードサイクルを参考にする。
第1に、/RAS(立ち下がりアクティブのロウアドレスストローブ信号で、先頭の/は図では上にバーを付す)の立ち下がりの期間、すなわちビット線のフローティングの期間であるtRAS を通常動作時よりも長くして、十字不良によるイコライズ不足を検出する方法がある。
【0025】
第2に、/RASの立ち上がりの期間、すなわちビット線のプリチャージの期間であるtRP(/RASプリチャージ・タイム)を通常動作時よりも短くしてビット線対のイコライズに使用されるイコライズ回路部中の不具合なトランジスタをスクリーニングする方法がある。
【0026】
前者のtRPを長くする方法では、必然的にサイクルタイムも長くなることからテスト時間の増加が問題となる。かつ、この方法だと、イコライズ回路部中のビット線イコライズ用のトランジスタ自体の若干の不具合はスクリーニングしにくい。
逆に、後者のtRPを短くする方法では、ビット線とワード線との微小なリークによる影響は検出しにくい。
【0027】
結局、ある特定のカラムのイコライズ用のトラジスタの駆動力が不十分であったり、ゲート破壊等により正常動作しない場合によるイコライズ不足、及び、ワード線とビット線のショート(十字不良)によりプリチャージしているビット線の電位が抜けることによるイコライズ不足、以上二つの原因で起こり得るイコライズ不足を効果的にスクリーニングできるようなテストは長時間に亘ってしまうという問題がある。
【0028】
【発明が解決しようとする課題】
このように従来、ビット線のイコライズ回路部を左右2つのセルアレイで共有している構成では、イコライズ後、選択されないセルアレイ側のビット線対は、電気的に切り離され、イコライズが再び開始されるまでプリチャージレベルでフローティングとなる。このような動作を有する構成では、イコライズ不足はある程度厳しくスクリーニングしないと高信頼性が得られない。
【0029】
イコライズ不足は、イコライズ回路部の特定のトラジスタの駆動力不足や正常動作不能によるもの、ワード線とビット線の十字不良によるプリチャージ後のビット線電位の抜けによるものが挙げられ、各々スクリーニングには条件の違うテストを行うなど時間がかかる。
【0030】
この発明は上記のような事情を考慮し、その課題は、ビット線のイコライズ回路部を左右2つのセルアレイで共有する構成において、様々な原因で起こり得るイコライズ不足を、短時間のテストで効果的にスクリーニングできるように改善された半導体記憶装置を提供することにある。
【0031】
【課題を解決するための手段】
この発明の半導体記憶装置は、それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも2つのブロック毎にレイアウトされた第1、第2のメモリセルアレイと、前記第1、第2のメモリセルアレイ間に設けられ、この第1、第2のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、前記共有回路と前記第1のメモリセルアレイ側とでビット線の分離/接続を制御するものであって、少なくとも所定の制御命令に応じ前記第2のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第1のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第1のスイッチ回路と、前記共有回路と前記第2のメモリセルアレイ側とでビット線の分離/接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第1のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第2のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第2のスイッチ回路とを具備し、前記所定の制御命令において前記第1、第2のスイッチ回路は、任意のメモリセルにおける前記センスアンプ回路部のデータのセンスが完了した後の再書き込み時に共に導通状態となり、ビット線の再書き込み電位を前記第1、第2のメモリセルアレイ側両方に伝達することを特徴とする半導体記憶装置。
【0032】
この発明では、第1、第2のスイッチ回路の制御により、イコライズ前のビット線対の電位は、第1のメモリセル側、第2のメモリセル側で共に同じく、ビット線対のうち片方はハイレベル、もう片方はローレベルに落ち着く。よって、改めてイコライズ回路部によりビット線イコライズをするとき、イコライズ回路部にかかる負荷は大きい。
【0033】
従って、イコライズ回路部の性能(具体的にはイコライズ回路部中のトランジスタの駆動力)が劣化していると、イコライズ不足がより起こり易くなる。次のサイクルでビット線対に読み出されるデータが前のと逆になるようなメモリセルのデータを読み出す。イコライズ不足により前のサイクルの影響が残っていると、センスマージンが小さくなるのでこのセルデータはイコライズ不足を原因とする読み出し不良となる。このような動作をテストモードとして利用することによりイコライズ不足を容易にスクリーニングできるようになる。
【0034】
【発明の実施の形態】
図1はこの発明の第1の実施形態に係るDRAMデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイ( 以下、セルアレイと称する)のうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図である。すなわち、図1は、図2(a)のブロック毎にレイアウトされた複数のセルアレイのうち、例えば(b)に示される隣り合う二つのセルアレイに関する一つのビット線対分を示している。
【0035】
図1において、左右二つのセルアレイARY−RとARY−Lに関し、センスアンプ回路部S/Aとビット線対のイコライズ回路部EQ及びデータの入出力に関係するDQゲート回路部DQCは共有される。便宜上、φT ゲートTr1R,Tr2Rを介して右側セルアレイARY−R側に繋がるビット線対をそれぞれBL−R,BBL−R、φT ゲートTr1L,Tr2Lを介して左側セルアレイARY−L側に繋がるビット線対をそれぞれBL−L,BBL−L、φT ゲートTr1R及びTr2Rと、φT ゲートTr1L及びTr2Lの間に存在する、上記各ビット線対と接続される延在線をそれぞれセンス線対とし、SAL,BSALとする。
【0036】
共有のセンスアンプ回路部S/Aは、例えば、隣接するセルアレイARY−RとARY−Lに対し共有されるラッチ型のセンスアンプの1つの構成を代表して示すものである。すなわち、センスアンプはセルアレイARY−RまたはARY−Lの任意の列であるビット線BL−RまたはBL−Lと、その相補なBL−RまたはBBL−Lの電位関係をラッチするように構成されている。
【0037】
センスアンプ回路部S/Aは、制御信号BSAPがソースに供給される、PチャネルMOSトランジスタ111,112のドレインがそれぞれセンス線SAL,BSALに接続されている。トランジスタ112のゲートはセンス線SALに、トランジスタ111のゲートはセンス線BSALに接続されている。また、制御信号BSANがソースに供給される、NチャネルMOSトランジスタ113,114のドレインがそれぞれセンス線SAL,BSALに接続されている。トランジスタ114のゲートはセンス線SALに、トランジスタ113のゲートはセンス線BSALに接続されている。なお、制御信号BSAPは、イネーブル時はセンスアンプの高電位電源、制御信号BSANは、イネーブル時はセンスアンプの低電位電源(接地電位)に設定される。また、制御信号BSAP、BSANは、ディセーブル時には各トランジスタ111〜114のしきい電圧を越えないような中間電位に設定される。
【0038】
DQゲート回路部DQCは、グローバルデータ線DQとBDQ(DQとは相補関係)を有してデータの入出力を行う。グローバルデータ線DQとセンス線SALとはNチャネルMOSトランジスタ117の電流通路を介して電気的に接続される。グローバルデータ線BDQとセンス線BSALとはNチャネルMOSトランジスタ118の電流通路を介して電気的に接続される。トランジスタ117,118のゲートにはカラム選択信号CSLが供給される。
【0039】
イコライズ回路部EQは、ゲートにイコライズ制御信号EQLがそれぞれ供給されるNチャネルMOSトランジスタ121,122,123により構成される。トランジスタ121の電流通路はセンス線SALとBSALの間に接続されている。トランジスタ122は、その電流通路を介してビット線プリチャージ電位Vblをセンス線SALに供給する。トランジスタ123は、その電流通路を介してビット線プリチャージ電位Vblをセンス線BSALに供給する。
【0040】
φT ゲートTr1R,Tr2R,Tr1L,Tr2Lは、ビット線を電気的に接続/分離制御するスイッチであり、NチャネルMOSトランジスタで構成されている。φT ゲートTr1Rは、センス線SALとビット線BL−Rとの間に電流通路を形成し、φT ゲートTr2Rは、センス線BSALとビット線BBL−Rとの間に電流通路を形成する。φT ゲートTr1Lは、センス線SALとビット線BL−Lとの間に電流通路を形成し、φT ゲートTr2Lは、センス線BSALとビット線BBL−Lとの間に電流通路を形成する。
【0041】
φT ゲートTr1R,Tr2Rは共に制御信号φTRによりゲート制御され、上記ビット線イコライズ及びデータセンス/入出力系の共有回路部と、メモリセルMCの配列するセルアレイARY−Rとの間を電気的に接続/分離制御する。
【0042】
また、φT ゲートTr1L,Tr2Lは共に制御信号φTLによりゲート制御され、上記ビット線イコライズ及びデータセンス/入出力系の共有回路部と、メモリセルMCの配列するセルアレイARY−Lとの間を電気的に接続/分離制御する。
【0043】
図中のメモリセルMCはトランスファ用のトランジスタQとデータ蓄積用のキャパシタCからなり、便宜上、セルアレイARY−R,ARY−L内の任意のロウ(行)であるワード線WLに属するあるカラム(列;ビット線)に接続された任意のアドレスを有するセルを示している。
【0044】
上述のように、φT ゲートTr1L,Tr2L,Tr1R,Tr2Rは、上記ビット線イコライズ及びデータセンス/入出力系の共有回路部と左右どちらのセルアレイ側に繋がるビット線の信号伝達を有効にするかの制御をする。
【0045】
上記に加えて本願発明では、φT ゲートTr1L,Tr2L,Tr1R,Tr2Rは、特定のモードなどの所定の制御命令に応じて例えば左側セルアレイARY−Lの選択されたメモリセルへのビット線電位の伝達時に、右側セルアレイARY−Rに繋がるビット線にもそのビット線電位が伝達されるように制御される。同様に、右側セルアレイARY−Rへのビット線電位の伝達時に、左セルアレイARY−Lに繋がるビット線にもそのビット線電位が伝達されるように制御される。このようなφT ゲートの共通導通動作はイコライズ期間とは別の期間において、例えば再書き込み用電位の伝達時に行われる。
【0046】
図2(b)中の信号BKSEL−R 及びBKSEL−L はそれぞれ、右側セルアレイARY−RのロウデコーダRD−R、左側セルアレイARY−Lのロウデコーダに入力される。信号BKSEL−R がハイレベルになると、右側セルアレイARY−Rが選択され、活性化される。信号BKSEL−L がハイレベルになると、左側セルアレイARY−Lが選択され、活性化される。通常、両者が共にハイレベルになることはない。このBKSEL 信号により、活性化された方のセルアレイにおいてロウデコーダ(RD−RまたはRD−L)によりロウアドレスがデコードされた結果から、ただ一つのワード線が選ばれ、そのワード線WLの電圧はVssからVppに上がる。実際には複数のセルアレイからなる図2(a)のような構成においても同様である。
【0047】
図3(a),(b),(c)は、それぞれ上記制御回路部MUXT−R,MUXT−Lの構成を示す回路図であり、この発明にかかる制御系を含んでいる。Qp11〜16及びQp21〜26はPチャネルMOSトランジスタ、Qn11〜15及びQn21〜25はNチャネルMOSトランジスタ、Qn(lowVt)11,12及びQn(lowVt)21,22は上記Qp,Qnのトランジスタよりしきい値電圧の低いNチャネルMOSトランジスタ、IV11,21はインバータである。
【0048】
信号MUXBSTは、ロウ系の周辺回路からの信号で、ビット線対のセンスが終了した段階でローレベルからハイレベル(Vint )になるようにタイミングが設定されている。そして、再びイコライズが開始されるときにローレベルに戻っているように設定される。
【0049】
また、この発明にかかるテストモードに応じた信号TMΦTUP と上記信号MUXBSTとを2入力とするNANDゲート(図3(c))の出力信号TMMUXBSTが用いられる。上記信号TMΦTUP はメモリ周辺回路のテストモード信号発生部(図示せず)で発生されるもので、通常動作時はローレベルである。このメモリデバイスがテストモードにエントリーされると、信号TMΦTUP はローレベルからハイレベルになる。
【0050】
このようなメモリデバイス内部において、電源電圧Vccから、昇圧電圧(以下Vpp)、内部電圧(以下、Vint )、ビット線ハイレベル電圧(以下、Vblh )、ビット線中間電位電圧(以下Vbl)等々の各種の内部電圧が作られているものとする。以下説明では、ビット線のイコライズにVcc /2プリチャージ方式を採用し、Vpp>Vint >Vblh >Vbl=Vcc/2を仮定しておく。なお、接地電位レベル(ローレベル)はVssと表記する。
【0051】
図3(a)において、トランジスタQn(lowVt)11は、その電流通路の一端に信号MUXBSTが供給され、他端はトランジスタQp11のドレイン及びQp12のゲートに接続されている。トランジスタQp11,12のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQp12のドレインは、Qp11のゲートに接続されると共にトランジスタQp16、Qn11の共通ドレインのノードN11に接続されている。トランジスタQp16のソースにはトランジスタQp13のドレインが接続されている。トランジスタQp16のゲートには信号TMMUXBSTを入力するインバータIV11の出力が供給される。
【0052】
トランジスタQp13、Qn11のゲートは共に信号BKSEL−R で制御される。トランジスタQp13のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQn11のソース,接地間には信号MUXBSTでゲート制御されるトランジスタQn12の電流通路が接続されている。また、ノードN11と接地電位間にトランジスタQn14の電流通路が接続されている。トランジスタQn14のゲートには上記インバータIV11の出力が供給される。
【0053】
ノードN11は、トランジスタQn(lowVt) 12のゲート及びトランジスタQp15のゲートに接続されている。トランジスタQn(lowVt) 12は、その電流通路の一端に内部電位Vint 系の電源電圧が供給され、他端はトランジスタQp14のソースに接続されている。
【0054】
トランジスタQp14、Qn13のゲートは共に信号BKSEL−L で制御される。トランジスタQn13のソースと接地電位との間にトランジスタQn15の電流通路が接続されている。トランジスタQn15のゲートには上記信号TMMUXBSTが供給される。トランジスタQp14、Qn13の共通ドレインは制御信号φTRの出力ノードN12となる。また、トランジスタQp15は、その電流通路の一端に昇圧電位Vpp系の電源電圧が供給され、他端が出力ノードN12に接続されている。
【0055】
図3(b)において、トランジスタQn(lowVt)21は、その電流通路の一端に信号MUXBSTが供給され、他端はトランジスタQp21のドレイン及びQp22のゲートに接続されている。トランジスタQp21,22のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQp22のドレインは、Qp21のゲートに接続されると共にトランジスタQp26、Qn21の共通ドレインのノードN11に接続されている。トランジスタQp26のソースにはトランジスタQp23のドレインが接続されている。トランジスタQp26のゲートには信号TMMUXBSTを入力するインバータIV21の出力が供給される。
【0056】
トランジスタQp23、Qn21のゲートは共に信号BKSEL−L で制御される。トランジスタQp23のソースには昇圧電位Vpp系の電源電圧が供給される。トランジスタQn21のソース,接地間には信号MUXBSTでゲート制御されるトランジスタQn22の電流通路が接続されている。また、ノードN21と接地電位間にトランジスタQn24の電流通路が接続されている。トランジスタQn24のゲートには上記インバータIV21の出力が供給される。
【0057】
ノードN21は、トランジスタQn(lowVt) 22のゲート及びトランジスタQp25のゲートに接続されている。トランジスタQn(lowVt) 22は、その電流通路の一端に内部電位Vint 系の電源電圧が供給され、他端はトランジスタQp24のソースに接続されている。
【0058】
トランジスタQp24、Qn23のゲートは共に信号BKSEL−R で制御される。トランジスタQn23のソースと接地電位との間にトランジスタQn25の電流通路が接続されている。トランジスタQn25のゲートには上記信号TMMUXBSTが供給される。トランジスタQp24、Qn23の共通ドレインは制御信号φTLの出力ノードN22となる。また、トランジスタQp25は、その電流通路の一端に昇圧電位Vpp系の電源電圧が供給され、他端が出力ノードN12に接続されている。
【0059】
上記図3に示す制御回路部MUXT−R,MUXT−Lの回路動作を踏まえ、図4に示す読み出し動作のタイミングチャートを参照しながら、図1の構成の左側セルアレイARY−Lの一つのセルデータ(“0”データ)の通常の読み出し動作を説明する。
【0060】
(1) まず、読み出し前のビット線プリチャージ期間では、信号BKSEL−R ,BKSEL−L 及び信号MUXBSTは全てローレベルである。また、テストモードでもないので、信号TMΦTUP もローレベルである(従って信号TMMUXBSTはハイレベル)。これにより、図3(a),(b)のノードN11,N21はVppレベルである。よって、トランジスタQn(lowVt) 12、Qn(lowVt) 22のオン、さらにQp14,Qp24のオンにより、制御信号φTR、φTLは共にVint のハイレベルである。このとき、イコライズ回路がイコライズ制御信号EQLにより活性化しており、ビット線対はVbl、すなわちVcc/2にプリチャージされている。
【0061】
(2) 次に、左側セルアレイARY−Lが選択されるため信号BKSEL−L がハイレベル(Vint )に変化する。よって、トランジスタQn13のオン(Qn15はオン状態)により、制御信号φTRがVint からVssに落ちる。これにより、図1の右側セルアレイARY−Rに繋がるビット線BL−R,BBL−Rが、ビット線イコライズ及びデータセンス/入出力系の共有回路部と分離される。
【0062】
(3) 次に、図1の左側セルアレイARY−LのメモリセルMC1のゲートに接続するワード線WL1がVppレベルまで上がり、メモリセルMC1が選択される。(4) 次に、センスアンプ回路部S/Aが活性化する。すなわち、BSANの電圧がVblからVssに落ち、続いてBSAPの電位がVblからVblh まで上がる。これにより、メモリセルMC1に関するビット線の電位がセンス線SAL,BSALの電位に応じて増幅され、メモリセルMC1のデータがラッチされる。
(5) 次に、DQゲート回路部DQCが活性化する。すなわち、カラム選択線CSLの電位がパルス的にハイレベル(Vint )になり、データがDQ線に伝達される。
【0063】
(6) 次に、信号MUXBSTはハイレベル(Vint )になり、図3(b)のトランジスタQp22がオフ、Qn22がオンしてノードN21はローレベルとなる。よって、トランジスタQn(lowVt) 22がオフ、代ってQp25がオンすることにより、制御信号φTLの電位レベルはVint からVppまで上がる。これにより、選択されたメモリセルへの再書き込みが行われる。一方、図3(a)の回路出力φTRは、信号TMMUXBSTがハイレベルを保持したままであるから、導通状態のQn13,Qn15により、Vss電位が保たれる。
【0064】
(7) 次に、ワード線WL1が立ち下がり、かつ、センスアンプ回路部S/Aの活性化が解除される。その後、信号MUXBSTはローレベルになり、制御信号φTR、φTLは共に元の電圧レベル(Vint )に戻る。再びプリチャージ期間となり、イコライズ回路部EQがイコライズ制御信号EQLにより活性化し、ビット線対はVbl、すなわちVcc/2にプリチャージされる。
【0065】
さらに、この発明では、ビット線イコライズ不良をスクリーニングするためのテストモードが設けられている。テストモードへのエントリーは、通常の場合と同様である。例えばWCBR(/WE及び/CASを、/RASよりも前に立ち下げる通常動作とは異なるタイミング)サイクルでエントリーすることにしてもよい。あるいは、WCBRサイクルの後、さらに/WEをハイレベルからローレベルにしたときの入力アドレスにより、何種類ものテストモードの中から自由に一つを選択したり、またはそれらを組み合せることができる構成で、その中の一つのテストモードとして組み込む場合が考えられる。
【0066】
上記図3に示す制御回路部MUXT−R,MUXT−Lの回路動作を踏まえ、図5に示す読み出し動作のタイミングチャートを参照しながら、この発明の第1の実施形態に係るビット線イコライズ不良をスクリーニングするためのテストモードの読み出し動作を説明する。なお、テストモードの始めの段階では上述と同じように図1の構成の左側セルアレイARY−Lの一つのセルデータ(“0”データ)の通常の読み出し動作をする。
【0067】
始めにテストモードにエントリーする。すなわち、図示しないメモリ周辺回路のテストモード信号発生部の制御で信号TMΦTUP がローレベルからハイレベルに変化する。
【0068】
(1) まず、読み出し前のビット線プリチャージ期間では、信号BKSEL−R ,BKSEL−L 及び信号MUXBSTは全てローレベルである。また、信号TMΦTUP はハイレベルであり、図3(c)から、信号TMMUXBSTはハイレベルである。これにより、図3(a),(b)のノードN11,N21はVppレベルである。よって、トランジスタQn(lowVt) 12、Qn(lowVt) 22のオン、さらにQp14,Qp24のオンにより、制御信号φTR、φTLは共にVint のハイレベルである。このとき、イコライズ回路がイコライズ制御信号EQLにより活性化しており、ビット線対はVbl、すなわちVcc/2にプリチャージされている。
【0069】
(2) 次に、左側セルアレイARY−Lが選択されるため信号BKSEL−L がハイレベル(Vint )に変化する。よって、トランジスタQn13のオン(Qn15はオン状態)により、制御信号φTRがVint からVssに落ちる。これにより、図1の右側セルアレイARY−Rに繋がるビット線BL−R,BBL−Rが、ビット線イコライズ及びデータセンス/入出力系の共有回路部と分離される。
【0070】
(3) 次に、図1の左側セルアレイARY−LのメモリセルMC1のゲートに接続するワード線WL1がVppレベルまで上がり、メモリセルMC1が選択される。(4) 次に、センスアンプ回路部S/Aが活性化する。すなわち、BSANの電圧がVblからVssに落ち、続いてBSAPの電位がVblからVblh まで上がる。これにより、メモリセルMC1に関するビット線の電位がセンス線SAL,BSALの電位に応じて増幅され、メモリセルMC1のデータがラッチされる。左側ビット線のBL−Lはローレベル、BBL−Lはハイレベルとなる。一方、分離された右側ビット線BL−R,BBL−Rはこの段階ではフローティングとなっており、理想的にはプリチャージレベル(Vbl)を保持している。
(5) 次に、DQゲート回路部DQCが活性化する。すなわち、カラム選択線CSLの電位がパルス的にハイレベル(Vint )になり、データがDQ線に伝達される。
【0071】
(6) 次に、信号MUXBSTがハイレベル(Vint )になる。これにより、信号TMMUXBSTはローレベルになる(図3(c))。従って、図3(b)のトランジスタQp22がオフ、Qn22がオン、Qn24もオンしてノードN21はローレベルとなる。よって、トランジスタQn(lowVt) 22がオフ、代ってQp25がオンすることにより、制御信号φTLの電位レベルはVint からVppまで上がる。さらに、この信号MUXBSTのハイレベルにより、図3(a)のトランジスタQp12がオフし、トランジスタQn14がオンしてノードN11はローレベルとなる。よって、トランジスタQn(lowVt) 12がオフ、代ってQp15がオンすることにより、制御信号φTRの電位レベルもVssからVppまで上がる。これにより、左右のビット線が電気的に接続され、センスアンプ回路部S/Aの動作により、右側ビット線BL−R,BBL−Rの電位レベルは左側ビット線のBL−L、BBL−Lと同じレベルにラッチされる。この状態で、選択されたメモリセルへの再書き込みが行われる。
【0072】
(7) 次に、ワード線WL1が立ち下がり、かつ、センスアンプ回路部S/Aの活性化が解除される。その後、信号MUXBSTはローレベルになり、信号TMMUXBSTはハイレベルになる(図3(c))。制御信号φTR、φTLは共に元の電圧レベル(Vint )に戻り、再びプリチャージ期間となり、イコライズ回路部EQがイコライズ制御信号EQLにより活性化し、ビット線対はVbl、すなわちVcc/2にプリチャージされる。
【0073】
上記テストモードでの回路動作では、2つのセルアレイで共有されるイコライズ回路部EQ(イコライズ用トランジスタ121〜123)は、左右のセルアレイに関する長い距離のビット線対をイコライズすることになる。
【0074】
すなわち、上記の例だと、通常のビット線イコライズにおいて、φT ゲートにより、右側セルアレイARY−Rのビット線対BL−R、BBL−Rは、ビット線プリチャージレベル(Vbl)でフローティングになった状態から、データがラッチされた左側セルアレイARY−Rのビット線対BL−L、BBL−Lと接続され、イコライズがかかる。
【0075】
これに対し、テストモードでのビット線イコライズにおいては、φT ゲートにより、右側セルアレイARY−Rのビット線対BL−R、BBL−Rが、データがラッチされた左側セルアレイARY−Rのビット線対BL−L、BBL−Lと同じ電位状態にラッチされた時点から、イコライズがかかる。
【0076】
よって、読み出し動作の終了、再書き込み後にビット線対のイコライズをかけるとき、通常動作よりもイコライズ回路部EQのイコライズ用トランジスタ121〜123にかかる負荷は大きい。従って、このイコライズ用トランジスタの性能が劣化していると、イコライズ不足がより起こり易くなる。
【0077】
そこで、次のサイクルでビット線対に読み出されるデータが前のと逆になるようなメモリセルのデータを読み出す。イコライズ不足により前のサイクルの影響が残っていると、センスマージンが小さくなるのでこのセルデータはイコライズ不足を原因とする読み出し不良となる。このような動作をテストモードとして利用することによりイコライズ不足を短時間に容易にスクリーニングできるようになる。
【0078】
図6はこの発明の第2の実施形態に係るDRAMデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイ( 以下、セルアレイと称する)のうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図である。
【0079】
図6は、図1の構成に比べてφT ゲートの制御形態が異なっている。すなわち、上記第1の実施形態では、φT ゲートは2本の相補なビット線に共通の制御信号(φTRまたはφTL)が用いられる構成であった。これに対して、図6の第2の実施形態におけるφT ゲートは、2本の相補なビット線にそれぞれ独立した制御信号(φTR1 ,φTR2 またはφTL1 ,φTL2 )が用いられる構成となっている。その他の構成は第2の実施形態と同様な構成であり、同様個所には同一の符号を付す。
【0080】
このような構成には、まず第1の実施形態より微細化に優れた構造を実現することができるという利点がある。例えばφT ゲートのトランジスタTr1RとTr2Rのゲートコンタクトの面積が大きく、このため直線的にコンタクトを設けるより、千鳥状にコンタクトを設けた方がビット線対のピッチを縮めることができるのである。
【0081】
図7は、この第2の実施形態を実現するDRAMデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイ( 以下、セルアレイと称する)のうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図である。それぞれ独立した制御信号φTR1 ,φTR2 ,φTL1 ,φTL2 を生成するための制御回路部MUXT−R1 ,MUXT−R2 ,MUXT−L1 ,MUXT−L2 が設けられる。
【0082】
図6及び図7におけるφT ゲートの制御信号φTR1 ,φTR2 は図1におけるφTRと、制御信号φTL1 ,φTL2 は図1におけるφTLと全く同じ動きにすれば、当然、第1の実施形態と同じイコライズ不足のスクリーニングのテストモードが実現できる。
【0083】
なお、通常の読み出し動作は上述のごとく、φT ゲートの制御信号φTR1 ,φTR2 は図1におけるφTRと、制御信号φTL1 ,φTL2 は図1におけるφTLと全く同じ動きにすることにより、第1の実施形態の図4と同様な読み出し動作を達成する(図9)。
【0084】
次に、図6及び図7におけるφT ゲートの制御信号φTR1 ,φTR2 ,φTL1 ,φTL2 をすべて独立に制御できることを利用した第1の実施形態とは異なるイコライズ不足のスクリーニングのテストモードの実現について説明する。
【0085】
図8(a)〜(d)は、それぞれ第2の実施形態に応じた制御回路部MUXT−R1 ,MUXT−R2 ,MUXT−L1 ,MUXT−L2 の構成を示す回路図であり、この発明にかかる制御系を含んでいる。それぞれ制御回路部MUXT−R1 ,MUXT−R2 の回路構成は基本的に第1の実施形態に示す図3(a)と同様であり、出力信号TMMUXBSTを生成するのに信号TMΦTUP と上記信号MUXBSTと信号BLSEL1(またはBLSEL2)を3入力とするNANDゲートG1またはG2を用いるところが異なる。
【0086】
さらに、それぞれ制御回路部MUXT−L1 ,MUXT−L2 の回路構成は基本的に第1の実施形態に示す図3(b)と同様であり、出力信号TMMUXBSTを生成するのに信号TMΦTUP と上記信号MUXBSTと信号BLSEL1(またはBLSEL2)を3入力とするNANDゲートG3またはG4を用いるところが異なる。
【0087】
上記信号BLSEL1は、立ち上げるワード線がビット線BLに接続されたメモリセルを選択するときハイレベルとなり、ビット線BBLに接続されたメモリセルを選択するときローレベルになる。逆に、信号BLSEL2は、立ち上げるワード線がビット線BLに接続されたメモリセルを選択するときローレベルとなり、ビット線BBLに接続されたメモリセルを選択するときハイレベルになる。これらの信号BLSEL1,BLSEL2のレベルはロウアドレスが決まるのと同時に確定される。
【0088】
上記図8(a)〜(d)に示す各制御回路部MUXT−R1 ,MUXT−R2 ,MUXT−L1 ,MUXT−L2 の回路動作を踏まえ、図10に示す読み出し動作のタイミングチャートを参照しながら、この発明の第2の実施形態に係るビット線イコライズ不良をスクリーニングするためのテストモードにおける読み出し動作を説明する。なお、テストモードの始めの段階では上述と同じように図6の構成の左側セルアレイARY−Lの一つのセルデータ(“0”データ)の通常の読み出し動作をする。
【0089】
始めにテストモードにエントリーする。すなわち、第1の実施形態と同様であり、図示しないメモリ周辺回路のテストモード信号発生部の制御で信号TMΦTUP がローレベルからハイレベルに変化する。
【0090】
(1) まず、読み出し前のビット線プリチャージ期間では、信号BKSEL−R ,BKSEL−L 、信号BLSEL1,BLSEL2及び信号MUXBSTは全てローレベルである。また、信号TMΦTUP はハイレベルであり、信号TMMUXBSTはハイレベルである。これにより、図8(a),(b),(c),(d)のノードN11,N21はVppレベルである。よって、トランジスタQn(lowVt) 12、Qn(lowVt) 22のオン、さらにQp14,Qp24のオンにより、制御信号φTR、φTLは共にVint のハイレベルである。このとき、イコライズ回路がイコライズ制御信号EQLにより活性化しており、ビット線対はVbl、すなわちVcc/2にプリチャージされている。
【0091】
(2) 次に、左側セルアレイARY−Lが選択されるため信号BKSEL−L がハイレベル(Vint )に変化する。よって、トランジスタQn13のオン(Qn15はオン状態)により、制御信号φTR1 φTR2 がVint からVssに落ちる。これにより、図6の右側セルアレイARY−Rに繋がるビット線BL−R,BBL−Rが、ビット線イコライズ及びデータセンス/入出力系の共有回路部と分離される。信号BLSEL1はハイレベル、信号BLSEL2はローレベルである。
【0092】
(3) 次に、図6の左側セルアレイARY−LのメモリセルMC1のゲートに接続するワード線WL1がVppレベルまで上がり、メモリセルMC1が選択される。(4) 次に、センスアンプ回路部S/Aが活性化する。すなわち、BSANの電圧がVblからVssに落ち、続いてBSAPの電位がVblからVblh まで上がる。これにより、メモリセルMC1に関するビット線の電位がセンス線SAL,BSALの電位に応じて増幅され、メモリセルMC1のデータがラッチされる。左側ビット線のBL−Lはローレベル、BBL−Lはハイレベルとなる。一方、分離された右側ビット線BL−R,BBL−Rはこの段階ではフローティングとなっており、理想的にはプリチャージレベル(Vbl)を保持している。
(5) 次に、DQゲート回路部DQCが活性化する。すなわち、カラム選択線CSLの電位がパルス的にハイレベル(Vint )になり、データがDQ線に伝達される。
【0093】
(6) 次に、信号MUXBSTがハイレベル(Vint )になる。これにより、各NANDゲートG1〜G4に関し、信号BLSEL1のハイレベルを入力しているゲートG1とG3の出力信号TMMUXBSTはローレベルになる。信号BLSEL2のローレベルを入力しているゲートG2とG4の出力信号TMMUXBSTはハイレベルになる。その結果、図8(c)では、トランジスタQp22がオフ、Qn22がオン、Qn24もオンしてノードN21はローレベルとなる。よって、トランジスタQn(lowVt) 22がオフ、代ってQp25がオンすることにより、制御信号φTL1 の電位レベルはVint からVppまで上がる。
【0094】
また、図8(d)でもトランジスタQp22がオフ、Qn22のオンでノードN21はローレベルとなる。よって、トランジスタQn(lowVt) 22がオフ、代ってQp25がオンするから、制御信号φTL2 の電位レベルはVint からVppまで上がる。
【0095】
さらに、図8(a)においてもトランジスタQp12がオフ、Qn14のオンでノードN11はローレベルとなる。よって、トランジスタQn(lowVt) 12がオフ、代ってQp15がオンするから制御信号φTR1 の電位レベルはVssからVppまで上がる。
【0096】
また、図8(b)では、トランジスタQp12がオフ、Qn13及びQn15のオンでノードN12はローレベルとなる。よって、制御信号φTR2 の電位レベルはVssが保たれる。
【0097】
これにより、左右のビット線のうち、BL−RとBL−Lが電気的に接続され、センスアンプ回路部S/Aの動作により、右側ビット線BL−Rと左側ビット線BL−Lは同じ電位レベル(ここではローレベルにまで下がる)に、BBL−Lはハイレベル(Vblh )にラッチされる。この状態で、選択されたメモリセルへの再書き込みが行われる。このとき、ビット線BBL−Rは、制御信号φTR2 (Vss保持)により、共有回路から電気的に切り離されビット線プリチャージレベル(Vbl)のフローティング状態になっている。
【0098】
(7) 次に、ワード線WL1が立ち下がり、かつ、センスアンプ回路部S/Aの活性化が解除される(BSAN,BSAPの電位がVblに戻る)。その後、信号MUXBSTはローレベルになり、信号TMMUXBSTはハイレベルになる。制御信号φTR1 ,φTR2 ,φTL1 ,φTL2 は共に元の電圧レベル(Vint )に戻る。そして、再びプリチャージ期間となり、イコライズ回路部EQがイコライズ制御信号EQLにより活性化し、ビット線対はVbl、すなわちVcc/2にプリチャージされる。
【0099】
上記テストモードでの回路動作では、2つのセルアレイで共有されるイコライズ回路部EQ(イコライズ用トランジスタ121〜123)は、左右のセルアレイに関するビット線BL−L,BL−Rがローレベル(Vss)、BBL−Lがハイレベル(Vblh )、BBL−Rがこの中間レベル(Vbl)になった左右それぞれのビット線対をイコライズしなければならないので、通常動作に比べてイコライズ回路部EQのイコライズ用トランジスタ121〜123にかかる負荷は大きくなる。
【0100】
従って、図6のイコライズ回路部EQにおけるイコライズ用トランジスタの性能が劣化していると、イコライズ不足がより起こり易くなる。セルMC1のデータ読み出し後、次のサイクルでビット線対に読み出されるデータが、前サイクルで読み出されたMC1のデータと逆になるようなメモリセルMC2のデータである場合を考える。
【0101】
イコライズ用トランジスタの性能が悪いと、セルMC1のデータ読み出し動作時にイコライズ不足が発生し、続いてセルMC2のデータを読み出すときに前のサイクルの影響が残ってしまい、センスマージンが不十分となりイコライズ不足からのデータ読み出し不良となる。
【0102】
また、このような図6の構成、すなわちφT ゲートの制御信号φTR1 ,φTR2 ,φTL1 ,φTL2 をすべて独立に制御できる構成としたことより、セルアレイ中のビット線とワード線の十字不良によるイコライズ不足のスクリーニングも容易に行える。
【0103】
例えば、図6に示すビット線BBL−Rに微小リークが存在している場合、ビット線BBL−RはプリチャージレベルからフローティングになったときからVssに向かって下がっていく。従って、再びイコライズするときはビット線BBL−Lのハイレベルを除いてビット線BL−L,BL−R,BBL−Rがローレベルになった左右それぞれのビット線対をイコライズしなければならないので、イコライズ不足が起こり易くなっていて、テストで不良として検出し易くなっている。
【0104】
すなわち、この実施形態ではイコライズ用トランジスタの不良によるイコライズ不足と、十字不良によるイコライズ不足の両者を容易にスクリーニングすることができる。
【0105】
上記各実施形態の構成によれば、ビット線イコライズ動作において、テスト時には従来よりもイコライズ用トランジスタにかかる負荷を大きくするようにφT ゲートの制御形態を工夫する構成を示した。このような構成により、読み出しサイクルのtRP(ビット線のプリチャージ時間)を変えたりせずに、通常のtRPを用いて、様々な原因から起きるイコライズ不足を検出し、的確なスクリーニングが達成される。
【0106】
また、上記のような、テスト時にφT ゲートのオン制御を変えるような制御構成を付加すると、イコライズ不足のスクリーニング以外のテストに応用できる可能性が十分に残されている。例えば、リフレッシュ試験等に、φT ゲートを各メモリセルアレイ間で繋げて複数ブロック単位でリフレッシュ試験をすることにすれば、テスト時間の短縮に寄与する。
【0107】
【発明の効果】
以上説明したようにこの発明によれば、メモリセルアレイ間のビット線の電気的接続/切り離しを制御する伝送制御回路であるφT ゲートの制御形態を工夫することによって、テスト時間を短縮しつつ、イコライズ用トランジスタの不良によるイコライズ不足と、十字不良によるイコライズ不足の両者を容易にスクリーニングすることができる。また、上記φT ゲートの制御形態の工夫は、リフレッシュ試験等様々なメモリテストに応用が可能で、メモリデバイスのテスト時間が大幅に縮少することが期待できる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係るDRAMデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図。
【図2】(a)は、ブロック毎にレイアウトされた複数のセルアレイのブロック図であり、(b)は(a)のうちの隣り合う左右二つのセルアレイに関するコア部を示すブロック図。
【図3】(a),(b),(c)はそれぞれこの発明の第1の実施形態に係る制御系を含んだ図2(b)中のの制御回路部の構成を示す回路図。
【図4】図1の構成中の一つのセルデータの通常の読み出し動作を説明するタイミングチャート。
【図5】この発明の第1の実施形態に係る図1の構成中のテストモードにおける読み出し動作を説明するタイミングチャート。
【図6】この発明の第2の実施形態に係るDRAMデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図。
【図7】この発明の第2の実施形態を実現するDRAMデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図。
【図8】(a),(b),(c),(d)はそれぞれこの発明の第2の実施形態に係る制御系を含んだ図7中の制御回路部の構成を示す回路図。
【図9】図6の構成中の一つのセルデータの通常の読み出し動作を説明するタイミングチャート。
【図10】この発明の第2の実施形態に係る図6の構成中のテストモードにおける読み出し動作を説明するタイミングチャート。
【図11】DRAMデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図。
【図12】(a),(b)は、それぞれ上記制御回路部MUXT−R,MUXT−Lの構成を示す回路図。
【図13】DRAMの一般的な基本リードサイクルを示すタイミングチャート。
【符号の説明】
111,112…PチャネルMOSトランジスタ
113,114,117,118,121,122,123,
Tr1L,Tr2L,Tr1R,Tr2R…NチャネルMOSトランジスタ
WL(WL1)…ワード線
BL−L,BBL−L,BL−R,BBL−R…ビット線
MC(MC1)…メモリセル(Q…データトランスファトランジスタ、C…メモリキャパシタ)
SAL,BSAL…センス線
Claims (3)
- それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも2つのブロック毎にレイアウトされた第1、第2のメモリセルアレイと、
前記第1、第2のメモリセルアレイ間に設けられ、この第1、第2のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、
前記共有回路と前記第1のメモリセルアレイ側とでビット線の分離/接続を制御するものであって、少なくとも所定の制御命令に応じ前記第2のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第1のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第1のスイッチ回路と、
前記共有回路と前記第2のメモリセルアレイ側とでビット線の分離/接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第1のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第2のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第2のスイッチ回路と
を具備し、
前記所定の制御命令において前記第1、第2のスイッチ回路は、任意のメモリセルにおける前記センスアンプ回路部のデータのセンスが完了した後の再書き込み時に共に導通状態となり、ビット線の再書き込み電位を前記第1、第2のメモリセルアレイ側両方に伝達することを特徴とする半導体記憶装置。 - それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも2つのブロック毎にレイアウトされた第1、第2のメモリセルアレイと、
前記第1、第2のメモリセルアレイ間に設けられ、この第1、第2のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、
前記共有回路と前記第1のメモリセルアレイ側とでビット線の分離/接続を制御するものであって、少なくとも所定の制御命令に応じ前記第2のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第1のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第1のスイッチ回路と、
前記共有回路と前記第2のメモリセルアレイ側とでビット線の分離/接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第1のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第2のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第2のスイッチ回路とを具備し、
前記第1、第2のスイッチ回路はそれぞれ、ビット線対となる2本の相補なビット線を独立に分離/接続制御することを特徴とする半導体記憶装置。 - 前記第1、第2のスイッチ回路はそれぞれ、ビット線対となる2本の相補なビット線を共通に分離/接続制御することを特徴とする請求項1記載の半導体記憶装置。
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