KR100302250B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR100302250B1
KR100302250B1 KR1019980049984A KR19980049984A KR100302250B1 KR 100302250 B1 KR100302250 B1 KR 100302250B1 KR 1019980049984 A KR1019980049984 A KR 1019980049984A KR 19980049984 A KR19980049984 A KR 19980049984A KR 100302250 B1 KR100302250 B1 KR 100302250B1
Authority
KR
South Korea
Prior art keywords
bit line
bit
line
lines
memory cell
Prior art date
Application number
KR1019980049984A
Other languages
English (en)
Other versions
KR19990076542A (ko
Inventor
다께시 후지노
가즈따미 아리모또
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990076542A publication Critical patent/KR19990076542A/ko
Application granted granted Critical
Publication of KR100302250B1 publication Critical patent/KR100302250B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

복수 비트의 1트랜지스터/1캐패시터형 메모리셀의 메모리셀 최소 단위(MCU)를 열 방향으로 반복하여 배치하고, 또한 행 방향에 대해 열 방향으로 비트선 콘택트(BCT)의 위치를 어긋나게 한다. 이 비트선 콘택트의 위치 어긋남을 소정수의 비트선을 주기로 하여 반복하여 행한다. 비트선의 각 셋트에서 셀 플레이트선 및 비트선 전압을 제어함으로써 메모리셀 데이타가 판독되는 판독 비트선과 기준 전위를 제공하는 참조 비트선의 셋트를 얻을 수 있어 메모리셀 점유 면적을 감소시키고 또한 폴드 비트선 배치의 감지 동작이 가능해진다. 1비트 당 메모리셀 점유 면적을 대폭 감소시키고 또한 폴드 비트선 배치에서의 감지 동작을 행할 수 있다. 1 비트 당 메모리 셀 점유 면적을 대폭으로 감축시키고 또한 폴드 비트선 배치에서의 동작을 행할 수 있다.

Description

반도체 기억 장치{DYNAMIC SEMICONDUCTOR MEMORY DEVICE}
본 발명은 대기억 용량의 다이내믹형 반도체 기억 장치에 관한 것으로, 특히, 다이내믹·랜덤·액세스·메모리(DRAM)의 고집적화에 적합한 메모리셀 어레이의 배치 및 이 배치에 적합한 주변 회로의 구성에 관한 것이다.
도 39는 종래의 다이내믹·랜덤·액세스·메모리의 메모리셀의 구성을 나타낸 도면이다. 도 39에서 DRAM 셀 MC는 정보를 전하의 형태로 저장하기 위한 캐패시터 Cm과, 워드선 WL 상의 신호 전위에 응답하여 캐패시터 Cm을 비트선 BL(또는 /BL)에 접속하는 n채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 Tm을 포함한다.
메모리셀 어레이에서는 DRAM 셀 MC가 행렬형으로 배열되고, 메모리셀 각 행에 대응하여 워드선 WL이 배치되고, 메모리셀 각 열에 대응하여 비트선쌍 BL, /BL이 배치된다. 이 DRAM 셀 MC에서는 캐패시터 Cm의 한쪽 전극 노드(기억 노드) SN에 기억 정보에 따른 전하가 축적되고, 다른 쪽 전극 노드(셀 플레이트 노드) CP에는 일정한 전압 Vcp가 제공된다. 통상, 이 셀 플레이트 전압 Vcp는 비트선 BL의 진폭(전원 전압 Vcc의 1/2의 전압(Vcc/2))과 같은 전압 레벨로 설정된다.
도 39에 도시한 바와 같이, DRAM 셀 MC는 1개의 트랜지스터와, 1개의 캐패시터로 구성된다(1트랜지스터/1캐패시터형 셀). 따라서, 여러개의 트랜지스터를 필요로 하는 스태틱·랜덤·액세스·메모리(SRAM) 셀에 비해 구성 요소수가 적어 이에 따라 점유 면적이 적어지고, 또한 비트 단가가 싸지기 때문에, 시스템의 주기억 등의 대기억 용량 메모리로서 널리 이용되고 있다.
도 40은 종래의 DRAM의 메모리셀의 배치를 개략적으로 나타낸 도면이다. 도 40에서는 워드선 WL0 내지 WL9와 비트선 BL0, /BL0, BL1, /BL1을 대표적으로 도시한다.
도 40에서 메모리셀과 비트선과의 전기적 접속을 행하기 위한 비트선 콘택트 BCT에 대해 대향하는 2개의 메모리셀을 포함하는 메모리셀 최소 단위 MCU가 행 방향 및 열 방향으로 소정의 규칙에 따라 배치된다. 메모리셀의 캐패시터 Cm의 기억 노드 SN(도 39 참조)은 기억 노드 콘택트 SCT를 통해 액세스 트랜지스터 Tm의 한쪽 도통 영역에 전기적으로 접속된다. 도 40에서 구형 영역 AFR은 필드 영역(활성 영역)이고, 액세스 트랜지스터가 형성되는 영역이다. 기억 노드 콘택트 SCT를 통해 접속되는 캐패시터 Cm은 이 활성 영역 AFR 상에, 또한 워드선 상에 연장되도록 형성된다(스택 캐패시터형 셀 구조).
이 도 40에 도시한 메모리셀의 배치에서는 비트선 콘택트 BCT는 행 방향에서 1개의 비트선 걸러 형성된다. 즉, 메모리셀은 행 방향(워드선 연장 방향)에서 1개 걸러 비트선에 접속된다. 인접 비트선 사이에서는 상이한 위치에 비트선 콘택트 BCT가 형성된다. 비트선 BL0 및 /BL0이 쌍을 이뤄 배치되고, 비트선 BL1 및 /BL1이 쌍을 이뤄 배치된다. 따라서, 쌍을 이루는 비트선에서는 1개의 워드선이 선택될 때, 한쪽의 비트선에 메모리셀이 접속되고, 다른쪽의 비트선에는 메모리셀은 접속되지 않는다.
이 도 40의 메모리셀 배치에서는 워드선 WL(WL0 내지 WL9)의 피치를 2F로 하고 비트선의 피치(인접 비트선 사이의 거리)를 2F로 하면, 메모리셀 최소 단위 MCU는 2F·8F의 면적을 점유한다. 활성 영역 AFR보다도 메모리셀 최소 단위 MCU의 점유 면적이 큰 것은 메모리셀 캐패시터 Cm이 활성 영역 AFR의 외부로까지 연장하여 형성되기 때문이다. 따라서, 1비트의 메모리셀 영역 UMR의 점유 면적은 2F·4F=8·F2로 된다. 2개의 메모리셀에서 비트선 콘택트 BCT를 공유함으로써 메모리셀을 행 및 열 방향에서 교대로 배치하는 배치에서 메모리셀의 점유 면적을 충분히 크게 할 수 있다.
도 41은 도 40에 도시한 메모리셀 배치의 전기적 등가 회로를 나타낸 도면이다. 도 41에서, 메모리셀 최소 단위 MCU가 열 방향에서 2개 워드선 걸러 마다 배치되고, 또한 행 방향에서 1개의 비트선 걸러 배치된다. 비트선 BL0 및 /BL0은 메모리셀 어레이(메모리셀 배치 영역)의 한쪽 측에 설치된 감지 증폭기 SAa에 접속되고, 또한 비트선 BL1 및 /BL1은 이 메모리셀 어레이의 다른쪽 측에 배치된 감지 증폭기 SAb에 접속된다. 감지 증폭기 SAa 및 SAb는 대응의 비트선의 전위를 차동 증폭한다. 메모리셀 MC에 포함되는 캐패시터 Cm의 셀 플레이트 노드 CP는 공통으로 셀 플레이트선 CPL에 접속되어 셀 플레이트 전압 Vcp를 수신한다. 셀 플레이트선 CPL은 메모리셀 어레이 상에 걸쳐 모든 메모리셀 MC에 공통으로 배치된다.
1개의 워드선이 선택된 경우, 쌍을 이루는 비트선의 한쪽에 메모리셀 데이타가 판독되고 다른 쪽은 프리차지 전압을 유지한다. 예를 들면, 워드선 WL7이 선택될 때 비트선 BL0에서는 메모리셀 MCa의 기억 데이타가 판독되고, 또한 비트선 BL1에서는 메모리셀 MCb의 기억 데이타가 판독된다. 한편, 비트선/BL0 및 /BL1과 워드선 WL7의 교차부에는 메모리셀이 존재하지 않기 때문에, 이들 비트선/BL0 및 /BL1은 프리차지 전압 레벨을 유지한다. 감지 증폭기 SAa 및 SAb는 이 메모리셀 데이타가 판독된 비트선 BL0 및 BL1의 전위를 다른쪽의 비트선/BL0 및 /BL1의 전압을 참조 전압으로 하여 증폭하여 기억 데이타의 감지 및 증폭을 행한다.
쌍을 이루는 비트선은 대응하는 감지 증폭기에 대해 동일 방향으로 연장하여 배치된다. 이 비트선의 배치는 「폴드 비트선 구성」이라고 불리고, 이하에 기술하는 바와 같이, 노이즈 내성이 높고, 또한 감지 증폭기의 레이아웃이 용이하다.
즉, 메모리셀의 기억 데이타가 판독되는 판독 비트선과 이 판독 데이타에 대한 기준 전위를 제공하는 참조 비트선이 동일한 메모리 어레이 내에서 물리적으로 인접하여 배치되어 있기 때문에, 쌍을 이루는 비트선의 배선 용량의 변동의 차가 작고 감지 증폭기 SAa 및 SAb의 감지 노드의 용량이 동일해져 정확한 감지 동작을 행할 수 있다.
또한, 감지 증폭기에 대해 동일한 방향으로 비트선이 연장되어 배치되기 때문에 국소적으로 발생한 노이즈는 쌍을 이루는 비트선에 대해 동상 노이즈로 되어, 대응하는 감지 증폭기에 의해 상쇄되기 때문에 노이즈 내성이 높고 정확한 메모리셀 데이타의 감지 및 증폭이 가능해진다.
또한, 감지 증폭기 SAa 및 SAb는 비트선의 양측에 교대로 배치할 수 있다. 따라서, 4개의 비트선에 대해 1개의 감지 증폭기를 배치하는 것만으로도 좋고, 감지 증폭기의 피치 조건이 완화되고, 고집적화된 메모리셀 어레이 내에서도 감지 증폭기를 용이하게 배치할 수 있다.
이 도 40 및 도 41에 도시한 폴드 비트선 구성의 경우, 행 방향에서는 2개의 비트선 당 1개의 메모리셀이 배치되고, 열 방향에서는 2개의 워드선 당 1개의 메모리셀이 배치된다. 즉, 워드선과 비트선의 4개의 교차부 당 1개의 메모리셀이 배치된다. 고집적화된 대기억 용량의 DRAM은 미세 가공 기술에 의해 실현된다. 그러나, 최근의 64M비트 DRAM 및 256M비트 DRAM 등의 대기억 용량 메모리에서는 메모리셀의 최소 가공 치수가 0. 25㎛ 이하로 되어 있다. 메모리셀의 캐패시터 Cm은 충분한 판독 전압을 대응의 비트선 상에 전달하기 위해, 그 필요 최소한의 용량치가 비트선 부하 용량과의 관계로 정해져 메모리셀의 미세화에도 한도가 존재한다. 이 때문에, 메모리셀 어레이에서 미세화 기술을 이용한 고집적화로 메모리셀을 배치하는 것이 곤란하다.
그래서, 동일한 최소 가공 치수에서 메모리셀 1비트당 점유 면적을 감축시킴으로써 메모리셀을 고밀도로 배치하는 것을 고려할 수 있다.
도 42는 고려되는 메모리셀의 배치의 일례를 나타낸 도면이다. 도 42에 도시한 메모리셀의 어레이 배치에서, 활성 영역 AFR은 도 40에 도시한 메모리셀의 배치와 마찬가지로 2개의 메모리 트랜지스터를 포함한다. 또한 메모리셀 최소 단위 MCU는 이에 따라 2개의 메모리셀을 포함한다. 활성 영역 AFR이 행 방향 및 열 방향에서 비트선 콘택트 BCT가 행 방향에서 정렬하여 배치되도록 배치된다. 열 방향에서는 메모리셀 최소 단위 MCU가 반복적으로 배치된다. 워드선 WL0 내지 WL5는 활성 영역 AFR의 액세스 트랜지스터와 교차하도록 배치된다. 인접 메모리셀 최소 단위 MCU 사이에는 워드선은 배치되지 않는다.
이 도 42에 도시한 어레이 배치에서는 비트선 콘택트 BCT가 행 방향으로 정렬하여 배치되어 있고, 활성 영역 AFR도 행 방향으로 정렬하여 배치됨에 따라 워드선 WL(WL0 내지 WL5)과 비트선 BL(BL0 내지 BL3)의 교차부 각각에 대응하여 메모리셀이 배치된다. 워드선 WL 및 비트선 BL의 피치를 각각 2F로 하면, 1비트의 메모리셀 영역 UMR의 점유 면적은 6·F2로 된다. 따라서, 메모리셀 1비트당 점유 면적을 도 40에 도시한 폴드 비트선 배치에 비해 약 25% 작게 할 수 있고, 메모리셀의 고집적화된 배치를 실현할 수 있어 동일한 어레이 면적 내에서 보다 많은 메모리셀을 배치할 수 있다.
도 43은 도 42에 도시한 메모리셀 배치의 전기적 등가 회로를 나타낸 도면이다. 도 43에서는 워드선 WL0 내지 WL5와 비트선 BL0 내지 BL3의 교차부에 각각 대응하여 DRAM 셀 MC가 배치된다. 메모리셀 최소 단위 MCU는 행 및 열 방향으로 정렬하여 배치된다. DRAM 셀 MC의 셀 플레이트 노드는 공통으로 셀 플레이트선 CPL에 결합되어 셀 플레이트 전압 Vcp를 수신한다. 1개의 워드선이 선택된 경우, 비트선 BL0 내지 BL3 각각 상에서 메모리셀의 데이타가 판독된다. 따라서, 이들 선택 메모리셀의 데이타를 감지 및 증폭시키기 위해 감지 증폭기 SA0 내지 SA3이 비트선 BL0 내지 BL3 각각에 대응하여 배치된다. 이들 감지 증폭기 SA0 내지 SA3 각각은 인접 메모리셀 어레이의 동일한 열의 비트선 BL0a 내지 BL3a를 참조 전위를 제공하는 비트선으로 하여 감지 동작을 행한다.
워드선과 비트선의 교차부 각각에 대응하여 메모리셀이 배치되는 구성은 「오픈(open) 비트선 배치」라고 불린다. 비트선 BL0 내지 BL3을 포함하는 메모리셀 어레이에서 국소적인 노이즈가 발생한 경우, 인접 메모리 어레이에 대해서는 노이즈는 전달되지 않고, 감지 증폭기 SA0 내지 SA3은 이 노이즈의 영향을 상쇄할 수 없어 정확한 데이타의 판독을 행할 수 없으므로 노이즈 내성이 약해진다고 하는 문제가 생긴다.
또한, 통상 감지 증폭기는 교차 결합된 p채널 MOS 트랜지스터 및 교차 결합된 n채널 MOS 트랜지스터를 포함하고, 적어도 4개의 MOS 트랜지스터를 구성 요소로서 포함한다. 감지 증폭기 SA0 내지 SA3은 비트선 BL0 내지 BL3 각각에 대응하여 배치할 필요가 있고, 감지 증폭기의 피치가 비트선의 피치와 같게 되어 점유 면적이 비교적 큰 감지 증폭기를 배치하는 것이 곤란하게 된다고 하는 문제가 생긴다(비트선 피치가 고집적화 시에 매우 작아지기 때문이다). 따라서, 이 도 42 및 도 43에 도시한 어레이 배치를 64M비트 DRAM 및 256M비트 DRAM 등의 대기억 용량의 메모리셀의 고집적화를 위해 적용하는 것은 불가능하다.
본 발명의 목적은 고집적화에 적합한 메모리셀 배치를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 고밀도 고집적화에 적합한 폴드 비트선 배치를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 감지 증폭기의 레이아웃이 용이한 고밀도, 고집적화에 적합한 폴드 비트선 배치를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는 요약하자면, 1트랜지스터/1캐패시터형의 메모리셀을 갖는 반도체 기억 장치에서, 행 방향에 대해 메모리셀을 열 방향으로 어긋나게 하여 주기적으로 배치하고, 또한 데이타 판독을 행하는 메모리셀이 접속되는 비트선과 셋트(set)를 이루는 대응의 비트선으로의 메모리셀의 데이타가 판독되는 것을 금지하도록 각 대응의 비트선에 접속되는 메모리셀의 셀 플레이트 노드의 전압 레벨을 변경한다.
메모리셀을 행 방향에 대해 열 방향으로 어긋나게 하여 주기적으로 배치함으로써, 종래의 폴드 비트선 구성에 비해 보다 많은 워드선과 비트선과의 교차부에 메모리셀을 배치할 수 있어, 이에 따라 메모리셀 1비트당 점유 면적을 감축시킬 수 있다.
또한, 비트선 전압 및 셀 플레이트 전압을 열 단위로 제어함으로써, 선택 워드선에 접속되는 메모리셀의 액세스 트랜지스터를 선택적으로 오프 상태로 설정할 수 있다. 따라서, 메모리셀 데이타가 판독되는 판독 비트선과 참조 전위를 제공하는 참조 비트선과의 쌍을 형성할 수 있어 폴드 비트선 구성을 실현할 수 있다.
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하면서 상세히 기술하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리셀 배치를 개략적으로 나타낸 도면.
도 2는 도 1에 도시한 메모리셀의 최소 단위의 단면 구셋트를 개략적으로 나타낸 도면.
도 3은 도 1에 도시한 메모리셀 배치의 전기적 등가 회로를 나타낸 도면.
도 4는 본 발명의 제1 실시예에서의 판독 비트선, 데이타 보유 비트선의 셀 플레이트선 및 비트선의 전압 인가 형태를 개략적으로 나타낸 도면.
도 5는 워드선 선택 시에서의 데이타 보유 비트선에 접속되는 메모리셀의 각 노드의 전압 변화를 나타낸 도면.
도 6은 본 발명의 제1 실시예에서의 반도체 기억 장치의 주요부의 구성을 개략적으로 나타낸 도면.
도 7은 도 6에 도시한 감지 증폭기 회로에 포함되는 감지 증폭기부의 구성을 나타낸 도면.
도 8은 도 6에 도시한 메모리셀 어레이 및 셀 플레이트선 전압 제어 회로의 구성을 나타낸 도면.
도 9는 도 6에 도시한 메모리셀 어레이, 비트선 전압 제어 회로, 감지 증폭기 선택 제어 회로의 구성을 나타낸 도면.
도 10은 도 8 및 도 9에 도시한 구성에서의 선택 워드선과 각 제어 신호의 관계를 일람으로 하여 나타낸 도면.
도 11은 도 8에 도시한 메모리셀 배치의 기본 배열을 개략적으로 나타낸 도면.
도 12는 도 11에 도시한 메모리셀 배치에서의 선택 워드선, 판독 비트선, 참조 비트선 및 데이타 보유 비트선의 관계를 일람으로 하여 나타낸 도면.
도 13은 본 발명의 제1 실시예에서의 데이타 판독 동작을 나타낸 신호 파형도.
도 14는 제어 신호 발생 형태를 설명하기 위한 도면.
도 15는 본 발명의 제1 실시예에서의 제어 회로의 구성을 개략적으로 나타낸 도면.
도 16은 도 15에 도시한 셀 플레이트 전압 설정 회로, 비트선 전압 설정 회로 및 감지 증폭기 접속 설정 회로의 구성의 일례를 나타낸 도면.
도 17은 제어 회로의 제2 구성을 개략적으로 나타낸 도면.
도 18은 본 발명의 제1 실시예에서의 제어 회로의 제3 구성을 개략적으로 나타낸 도면.
도 19는 본 발명의 제2 실시예에서의 반도체 기억 장치의 메모리셀 배치를 개략적으로 나타낸 도면.
도 20은 도 19에 도시한 메모리셀 배치의 전기적 등가 회로를 개략적으로 나타낸 도면.
도 21은 본 발명의 제2 실시예에서의 반도체 기억 장치의 주요부의 구성을 개략적으로 나타낸 도면.
도 22는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 나타낸 도면.
도 23은 본 발명의 제4 실시예에서 이용되는 NAND형 셀의 구성을 나타낸 도면.
도 24는 본 발명의 제4 실시예에서의 반도체 기억 장치의 메모리셀 배치를 개략적으로 나타낸 도면.
도 25는 도 24에 도시한 메모리셀 배치의 기본 배열을 개략적으로 나타낸 도면.
도 26은 본 발명의 제4 실시예에서의 반도체 기억 장치의 데이타 판독 동작을 나타낸 신호 파형도.
도 27a 내지 도27c는 선택 워드선과 비트선 콘택트의 위치 관계를 개략적으로 나타낸 도면.
도 28은 본 발명의 제4 실시예에서의 메모리셀 배치에서의 선택 메모리셀을 대표적으로 나타낸 도면.
도 29는 본 발명의 제4 실시예에서의 반도체 기억 장치의 주요부의 구성을 나타낸 도면.
도 30은 도 28 및 도 29에 도시한 구성에서의 선택 워드선과 각 제어 신호의대응 관계를 일람으로 하여 나타낸 도면.
도 31은 비트선 콘택트와 선택 워드선과의 위치 관계를 개략적으로 나타낸 도면.
도 32는 도 31에 도시한 선택 워드선, 판독 비트선, 참조 비트선 및 워드선 선택 시퀀스를 일람으로 하여 나타낸 도면.
도 33은 본 발명의 제4 실시예에서의 제어 회로 및 행 구동 회로의 구성을 개략적으로 나타낸 도면.
도 34는 본 발명의 제4 실시예에서의 감지 증폭기부의 구성을 개략적으로 나타낸 도면.
도 35는 본 발명의 제5 실시예에서의 반도체 기억 장치의 메모리셀 배치를 개략적으로 나타낸 도면.
도 36은 도 35에 도시한 메모리셀 배치의 전기적 등가 회로를 개략적으로 나타낸 도면.
도 37은 본 발명의 제5 실시예에서의 선택 워드선, 판독 비트선, 참조 비트선 및 워드선 선택 시퀀스의 관계를 일람으로 하여 나타낸 도면.
도 38은 본 발명의 제5 실시예에서의 제어 회로의 구성을 개략적으로 나타낸 도면.
도 39는 종래의 1트랜지스터/1캐패시터형 메모리셀의 구성을 나타낸 도면.
도 40은 종래의 폴드 비트선 배치를 갖는 메모리셀 배치를 개략적으로 나타낸 도면.
도 41은 도 40에 도시한 메모리셀 배치의 전기적 등가 회로를 나타낸 도면.
도 42는 종래의 NAND형 셀의 배치를 개략적으로 나타낸 도면.
도 43은 도 42에 도시한 메모리셀 배치의 전기적 등가 회로를 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
WL0 내지 WL16 : 워드선
BL0a 내지 BL0c, BL1a : 비트선
BCT : 비트선 콘택트
MCU : 메모리셀 최소 단위
UMR : 1비트 당 메모리셀 점유 면적
MC : 메모리셀
BLh : 메모리셀 데이타 보유 비트선
BLr : 판독 비트선
BL0a 내지 BL0c, BL1a : 비트선
CPL0a 내지 CPL0c, CPL1a : 셀 플레이트선
CPLh, CPLr : 셀 플레이트선
10 : 메모리셀 어레이
12 : 셀 플레이트선 전압 제어 회로
14 : 비트선 전압 제어 회로
16 : 감지 증폭기 선택 제어 회로
18 : 감지 증폭기 회로
20 : 제어 회로
SDa, SDb : 감지 노드
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 메모리셀 어레이부의 구성을 개략적으로 나타낸 도면이다. 도 1에서는 9개의 워드선 WL0 내지 WL8과 4개의 비트선 BL0a 내지 BL0c 및 BL1a의 교차부에 배치되는 메모리셀을 나타낸다.
도 1에서, 메모리셀 최소 단위 MCU는 비트선 콘택트 BCT에 대해 대향하여 배치되는 2개의 메모리셀을 포함한다. 이들 2개의 메모리셀 각각에서는 기억 노드 콘택트 SCT를 통해 액세스 트랜지스터와 메모리셀 캐패시터가 상호 접속된다. 도 1에서는 메모리셀 2비트의 활성 영역 AFR을 나타낸다. 따라서, 메모리셀 최소 단위 MCU 및 활성 영역 AFR의 구성은 도 42에 도시한 것과 동일하다. 그러나, 이 도 1에 도시한 배치에서는 비트선 콘택트 BCT가 행 방향에 대해 주기적으로 열 방향으로 어긋나게 배치된다. 행 방향에서 비트선 콘택트 BCT는 3개의 비트선을 주기로 하여 동일한 위치에 배치된다. 열 방향에서는 비트선 콘택트 BCT는 3개의 워드선마다 배치된다. 열 방향으로 인접하는 메모리셀 최소 단위 MCL 사이에 1개의 워드선이 배치된다.
따라서, 이 도 1에 도시한 메모리셀의 배치에서는 행 방향 및 열 방향에서 3개의 워드선 및 3개의 비트선을 주기로 하여 주기적으로 메모리셀이 배치된다. 3개의 워드선 당 2개의 메모리셀이 배치되고, 3개의 비트선 당 2개의 메모리셀이 배치된다. 따라서, 1비트당 메모리셀 점유 영역(메모리셀 단위 영역) UMR의 행 방향의 피치가 2·F, 열 방향의 피치가 3·F로 되고, 메모리셀 단위 영역 UMR의 점유면적은 6·F2로 되어 도 42에 도시한 메모리셀 배치와 동일한 1비트당 메모리셀 점유 면적을 실현할 수 있다.
도 2는 도 1에 도시한 메모리셀 최소 단위 MCU의 2비트의 메모리셀의 단면 구셋트를 개략적으로 나타낸 도면이다. 도 2에서, 메모리셀 최소 단위 MCU는 P형 반도체 기판 영역(1) 표면에 서로 간격을 두고 형성되는 고농도 N형 불순물 영역(2, 3a 및 3b)을 포함한다. 불순물 영역(2 및 3a) 사이의 채널 영역 상에 도시하지 않은 게이트 절연막을 통해 게이트 전극층(4a)이 형성되고, 불순물 영역(2 및 3b) 사이의 채널 영역 상에 도시하지 않은 게이트 절연막을 통해 게이트 전극층(4b)이 형성된다. 이들 게이트 전극층(4a 및 4b)은 각각 워드선에 대응한다.
이 메모리셀 최소 단위 MCU는 또한 불순물 영역(3a)에 기억 노드 콘택트 SCT를 통해 접속되는 전극층(5a)과, 불순물 영역(3b)에 기억 노드 콘택트 SCT를 통해 접속되는 전극층(5b)과, 전극층(5a 및 5b) 상에 도시하지 않은 캐패시터 절연막을 통해 형성되는 전극층(6)을 포함한다. 전극층(5a 및 5b)이 메모리셀의 캐패시터의 한쪽 전극(기억 노드)으로 되고, 전극층(6)이 캐패시터의 다른쪽 전극의 셀 플레이트 전극이 된다. 후에 상세히 설명하지만, 본 제1 실시예에서 이 셀 플레이트 전극층(6)은 각 열 단위로 그 전압이 제어 가능하다. 전극층(5a) 및 셀 플레이트 전극층(6)의 대향하는 영역이 메모리셀 캐패시터를 구성하고, 또한 전극층(5b)과 셀 플레이트 전극층(6)의 대향하는 부분이 다른 메모리셀의 캐패시터를 구성한다.
불순물 영역(2)은 비트선 콘택트 BCT를 통해 열 방향으로 연장하여 배치되는 비트선이 되는 도전층(7)에 접속된다. 1개의 메모리셀은 불순물 영역(2, 3a), 게이트 전극층(4a) 및 전극층(5a)으로 형성되고, 다른쪽의 메모리셀은 불순물 영역(2, 3b), 게이트 전극층(4b), 및 전극층(5b)으로 형성된다. 셀 플레이트 전극층(6)은 이들 메모리셀에 공통으로 배치된다. 기억 노드 전극층(5a)은 인접 워드선 상에까지 걸쳐 연장하여 배치된다. 이들 메모리셀의 활성 영역은 두터운 소자 분리 절연막(8)에 의해 둘러싸인다. 이들 소자 분리 절연막(8) 상에 인접 워드선이 배치된다.
도 3은 도 1에 도시한 메모리셀 배치의 전기적 등가 회로를 나타낸 도면이다. 도 3에 도시한 바와 같이, 2비트의 메모리셀 MU를 단위로 하여 행 방향에서는 3개의 비트선을 주기로 하여 메모리셀이 반복적으로 배치되고, 또한 열 방향에서는 3개의 워드선을 주기로 하여 반복적으로 메모리셀이 배치된다. 인접 비트선 및 인접 워드선 각각에서 메모리셀의 배치 위치가 다르다.
이 도 3에 도시한 바와 같이, 1개의 비트선에 대해 3개의 워드선 당 2개의 메모리셀(1개의 메모리셀 단위 MU)이 배치되고, 1개의 워드선에 대해 3개의 비트선 당 2개의 메모리셀이 배치된다. 이 3개의 비트선을 1개의 셋트로 하여 감지 증폭기가 배치된다. 1개 비트선의 셋트에서 1개의 워드선 선택 시에 2비트의 메모리셀이 동시에 선택된다. 따라서, 한쪽 비트선으로의 메모리셀 데이타의 판독을 금지함으로써 2개의 비트선 중 하나를 판독 비트선, 메모리셀에 접속하지 않은 비트선을 참조 비트선으로 하여 감지 동작을 행함으로써 폴드 비트선 구성을 실현할 수있다. 이 선택 메모리셀의 데이타의 판독을 금지하기 위해, 각 열(각 비트선)마다 셀 플레이트 노드 CP에 결합되는 셀 플레이트선을 각각 분리한다. 비트선 BL0a 내지 BL1a 각각에 대응하여 셀 플레이트선 CPL0 내지 CPLla가 배치되고, 이들 전압 레벨을 제어한다.
예를 들면, 워드선 WL1이 선택될 때, 비트선 BL0a 및 BL0b 상에서 메모리셀 데이타가 판독되고, 비트선 BL0c는 프리차지 전압 레벨을 유지한다. 따라서, 비트선 BL0a 및 BL0b의 한쪽으로의 메모리셀 데이타의 판독을 금지함으로써, 이 비트선 BL0c의 전압을 참조 전압으로 하고, 비트선 BL0a 및 BL0b의 한쪽을 판독 비트선으로 하여 감지 동작을 행할 수 있어 비선택 메모리셀 데이타의 파괴를 수반하지 않고 노이즈 내성이 강한 데이타 판독을 실현할 수 있다.
또, 도 3에서 명확하게 도시되어 있지 않지만, 워드선 WL0 선택 시에서는 워드선 WL0과 비트선 BL0c의 교차부에 대응하여 메모리셀이 배치되기 때문에 비트선 BL0a 및 BL0c 상에 메모리셀 데이타가 각각 판독된다. 이 선택 메모리셀의 데이타의 판독을 금지하는 방법의 하나로서, 예를 들면, 1995 Symposium on VLSI Circuits Digest of Technical Papers의 제79 페이지에서 제80 페이지에서 그 원리가 개재되어 있는 방법이 있다.
도 4는 상술한 문헌에 개재되는 선택 워드선에 접속되는 메모리셀의 데이타 판독을 금지하는 구성을 개략적으로 나타낸 도면이다. 도 4에서는 2개의 비트선 BLh 및 BLr과, 1개의 워드선 WL과, 이들 비트선 BLh 및 BLr과 워드선 WL의 교차부에 대응하여 배치되는 메모리셀 MCh 및 MCr을 대표적으로 도시한다. 워드선 WL이선택될 때, 메모리셀 MCr의 데이타를 판독하고 메모리셀 MCh의 데이타 판독을 금지한다. 비트선 BLh에 접속되는 메모리셀 MCh에 대해 셀 플레이트선 CPLh가 배치되고, 또한 비트선 BLr에 접속하는 메모리셀 MCr에 대해서는 셀 플레이트선 CPLr이 배치된다. 이들 셀 플레이트선 CPLh 및 CPLr은 상호 독립적으로 그 전압 레벨을 설정할 수 있다. 이하의 설명에서는 메모리셀 MCh 및 MCr의 액세스 트랜지스터의 임계치 전압 Vth는 0. 8V이다.
셀 플레이트선 CPLh 및 CPLr 및 비트선 BLh 및 BLr의 프리차지 전압은 예를 들면 0. 6V의 중간 전압 레벨이도록 한다. 다음에 동작에 대해 간단히 설명하기로 한다.
어드레스 신호가 제공되면, 열 어드레스 신호에 따라 워드선 WL에 접속되는 메모리셀 중 데이타 판독을 행하는 메모리셀 MCr이 결정된다. 판독 메모리셀 MCr에 대해서는 비트선 BLr 및 셀 플레이트선 CPLr은 중간 전압 레벨을 유지한다. 기억 노드 SN의 전압 레벨에 대해서는 H 레벨 데이타 저장 시의 전압 SN(H)이 1. 2V이고, L 레벨 데이타 저장 시의 전압 SN(L)이 0V이다.
한편, 비판독(보유) 셀 MCh에서는 비트선 BLh 및 셀 플레이트선 CPLh가 모두 중간 전압의 프리차지 전압으로부터 워드선 상에 전달되는 전압과 동일한 전압 2. 5V 레벨로 상승된다. 워드선 WL은 아직 비선택 상태의 0V의 레벨에 있다. 비판독(보유) 셀 MCh에서는 이 셀 플레이트선 CPLh의 전압의 상승에 따라 메모리셀 캐패시터 Cm의 용량 결합에 의해 기억 노드 SN의 전압 레벨이 상승한다. 도 4에서는 이 메모리셀 캐패시터 Cm의 결합 계수 k를 1로 하고 있고, 셀 플레이트선 CPLh의 상승 전압 1. 9V의 전압 변화가 기억 노드 SN에 전달된 상태를 나타낸다. 따라서, 기억 노드 SN에 H 레벨 데이타가 저장되어 있는 경우, 기억 노드 SN의 전압 레벨이 3. 1V로 되고, 또한 L 레벨 데이타가 기억되어 있는 경우에는 기억 노드 SN의 전압 레벨이 1. 9V로 된다.
판독 셀 MCr에서는 셀 플레이트선 CPLr은 중간 전압 0. 6V를 유지한다. 또한 비트선 BLr도 프리차지 전압을 유지한다. 워드선 선택 동작 전에, 비트선 BLr이 전기적으로 부유(플로팅) 상태로 된다. 이 상태에서, 워드선 WL이 선택되고, 그 전압 레벨이 0V에서 2. 5V로 상승한다. 메모리셀 MCh에서는 액세스 트랜지스터 Tm의 소스 및 드레인 전압 각각과 임계치 전압 Vth의 합은 워드선 상의 전압 2. 5V보다도 높아 메모리셀 MCh에서는 액세스 트랜지스터 Tm은 오프 상태를 유지한다. 한편, 메모리셀 MCr에서는 비트선 BLr의 전압 레벨은 0. 6V의 프리차지 전압 레벨이고, 또한 기억 노드 SN의 전압 레벨도 1. 2V 이하이다. 따라, 이 메모리셀 MCr에서는 액세스 트랜지스터 Tm이 온 상태로 되고, 기억 노드 SN에 축적된 전하가 비트선 BLr로 흘러 기억 노드 SN의 전압 레벨이 변화한다.
이 선행 기술의 전압 제어에서는 선택 워드선에 접속되는 복수의 메모리셀 중, 열 어드레스 신호에 따라 1개의 메모리셀으로부터만 대응하는 비트선 상에 데이타를 판독하고, 나머지 메모리셀의 데이타 판독을 금지할 수 있다. 이 선행 기술에서는 비트선 BLr 및 셀 플레이트선 CPLr의 전압을 차동 증폭하고 있어 셀 플레이트선 CPLr을 참조 전위선으로서 이용하고 있다. 또, 감지 동작 시에서 이 셀 플레이트선 CPLr은 전기적으로 부유 상태로 된다.
이 도 4에 도시한 구성에서는 1개의 워드선에 접속되는 메모리셀 중 1개 메모리셀의 데이타 판독을 행하고, 나머지 메모리셀의 데이타 판독을 금지하고 있다. 비트선 각각에 대응하여, 감지 증폭기를 배치할 필요가 있고, 감지 증폭기의 레이아웃 조건이 엄격하게 된다. 본 발명은 이 도 4에 도시한 선택 워드선에 접속되는 메모리셀의 데이타의 판독을 금지하는 구성을 이용하고, 판독 비트선 및 참조 비트선을 이용하여 감지 동작을 행하고, 또한 감지 증폭기의 피치 조건을 완화시킨다.
즉, 메모리셀의 셀 플레이트선을 비트선마다 분할하여 각 비트선 단위로 셀 플레이트 전압을 제어한다. 데이타의 판독을 금지하여야 할 메모리셀에 접속되는 셀 플레이트선 및 비트선의 전압을 소정 전압(메모리셀 데이타 보유 전압 Vintact)으로 상승시킴으로써, 데이타 파괴를 방지하고 또한 판독 비트선 및 참조 비트선을 형성할 수 있고, 폴드 비트선 구성을 이용하여 감지 증폭기의 피치 조건을 완화시킬 수 있다.
도 5는 본 발명의 제1 실시예에서의 비판독(판독 금지) 셀의 전압 인가 조건을 나타낸 도면이다. 비트선 BL은 프리차지 전압 Vcca/2에서 메모리셀 데이타 보유 전압 Vintact로 상승한다. 셀 플레이트 노드 CP의 전압이 중간 전압 Vcca/2에서 메모리셀 데이타 보유 전압 Vintact로 변화한다. 워드선 WL은 선택 시에, 전압 VWL(H)로 상승한다. 기억 노드 SN의 전압은 H 레벨 데이타 저장시의 전압 VSN(H)이 전압 Vcca 레벨이고, L 레벨 데이타 보유 시에서는 VSN(L) = GND(0V)의 전압 레벨이다.
이 상태에서, 액세스 트랜지스터 Tm이 오프 상태를 유지하는 조건은 액세스트랜지스터 Tm의 임계치 전압을 Vth로 하면, 다음 관계식에서 얻어진다.
VWL(H) - Vth > VSN(L) + Vintact - Vcca/2
VWL(H) + Vcca/2 - Vth > Vintact
여기서, L 레벨 데이타를 유지하는 기억 노드의 전압 VSN(L)의 레벨은 접지 전압(0V)이다. 또한, 상술한 관계식에서는 메모리셀 캐패시터 Cm의 결합 계수 k를 1로 하고 있다.
따라서, 상술한 관계식을 만족시키는 메모리셀 데이타 보유 전압 Vintact으로 셀 플레이트 노드 CP 및 비트선 BL의 전압 레벨을 설정하면, 워드선 WL이 선택되더라도, 이 메모리셀의 액세스 트랜지스터 Tm은 오프 상태를 유지하고 비트선 BL로의 데이타 판독이 금지된다. 따라서, 이 기억 노드 SN의 기억 데이타가 워드선 WL의 선택 시에 파괴되는 것을 방지할 수 있다. 3개의 비트선 당 2개 메모리셀이 접속되어 있고, 따라, 메모리셀이 접속되어 있지 않은 비트선을 참조 비트선으로서 이용하여, 2개 메모리셀이 접속되는 비트선의 한쪽 상에서만 메모리셀 데이타를 판독함으로써 폴드 비트선 구성으로 감지 동작을 행할 수 있다.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 나타낸 도면이다. 도 6에서, 이 반도체 기억 장치는 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리셀 어레이(10)와, 메모리셀 어레이(10)에 포함되는 비트선 각각에 대응하여 배치되는 셀 플레이트선의 전압을 제어하기 위한 셀 플레이트선 전압 제어 회로(12)와, 메모리셀 어레이(10)에 포함되는 비트선 각각의 전압을 제어하는 비트선 전압 제어 회로(14)와, 메모리셀 어레이(10)에 포함되는 3개의 비트선의 셋트 중 2개의 비트선(판독 비트선 및 참조 비트선)을 선택하는 감지 증폭기 선택 제어 회로(16)와, 메모리셀 어레이(10)에 포함되는 3개의 비트선의 셋트 각각에 대응하여 배치되고 또한 각각이 감지 증폭기 선택 제어 회로(16)에 의해 선택된 3개 중 2개의 비트선의 전위를 차동 증폭하는 복수의 감지 증폭기를 포함하는 감지 증폭기 회로(18)를 포함한다.
셀 플레이트선 전압 제어 회로(12)는 제어 회로(20)로부터의 제어 신호 CPC에 따라 각 비트선에 대응하여 배치되는 셀 플레이트선의 전압을 중간 전압 Vcca/2 또는 메모리셀 데이타 보유 전압 Vintact 중 어느 하나로 설정한다. 비트선 전압 제어 회로(14)는 제어 회로(20)로부터의 제어 신호 BCC에 따라 각 비트선에 중간 전압 Vcca/2의 프리차지 전압 레벨 또는 메모리셀 데이타 보유 전압 Vintact를 전달한다. 감지 증폭기 선택 제어 회로(16)는 제어 회로(20)로부터의 제어 신호 SL에 따라 3개의 비트선 중 2개의 비트선을 선택한다. 제어 회로(20)는 행 지정 신호(어드레스 신호 또는 행 디코드 신호)에 따라 이들 제어 신호 CPC, BCC 및 SL을 생성한다.
이 도 6에 도시한 구성에서, 셀 플레이트 전압 제어 회로(12)는 비판독(보유) 셀이 접속되는 셀 플레이트선에는 메모리셀 데이타 보유 전압 Vintact를 전달하고, 그 이외의 메모리셀의 셀 플레이트선에 대해서는 중간 전압 Vcca/2를 전달한다. 비트선 전압 제어 회로(14)는 스탠바이(stanby)) 사이클 시에, 각 비트선을 중간 전압 Vcca/2의 전압 레벨로 유지하고, 액티브(active) 사이클 시, 행 선택 전에 비판독(보유) 셀이 접속되는 비트선에 메모리셀 데이타 보유 전압 Vintact를 전달한다. 감지 증폭기 선택 제어 회로(16)는 선택 워드선에 접속되는 메모리셀이 접속되는 2개의 비트선 중 메모리셀 데이타가 판독되는 비트선과, 나머지 중 메모리셀이 접속되지 않은 비트선을 선택하여 대응의 감지 증폭기에 접속한다.
도 7은 도 6에 도시한 감지 증폭기 회로(18)에 포함되는 감지 증폭기의 구성을 나타낸 도면이다. 도 7에서는 1셋트(3개)의 비트선에 대해 설치되는 감지 증폭기부를 대표적으로 나타낸다. 도 7에서, 감지 증폭기부는 감지 증폭기 활성화 신호 SNL 및 SPL의 활성화에 응답하여 활성화되고, 감지 노드 SDa 및 SDb 상의 전압을 차동 증폭하는 CMOS 감지 증폭기(18a)와, 프리차지 지시 신호 RP의 활성화에 응답하여 활성화되고, 감지 노드 SDa 및 SDb를 중간 전압 Vcca/2의 전압 레벨로 프리차지하고 또한 이퀄라이즈하는 프리차지/이퀄라이즈 회로(18b)와, 도시하지 않은 열 디코더로부터 제공되는 열 선택 신호 Y에 응답하여 감지 노드 SDa 및 SDb를 내부 데이타 버스 I/O에 포함되는 버스선에 각각 접속하는 열 선택 게이트(18c)를 포함한다.
CMOS 감지 증폭기(18a)는 감지 증폭기 활성화 신호 SNL의 활성화에 응답하여 감지 노드 SDa 및 SDb의 저전위의 감지 노드를 접지 전압 레벨로 구동하는 교차 결합된 n채널 MOS 트랜지스터 Q1 및 Q2와, 감지 증폭기 활성화 신호 SPL의 활성화에 응답하여 감지 노드 SDa 및 SDb의 고전위의 감지 노드를 전원 전압 레벨로 구동하는 교차 결합된 p채널 MOS 트랜지스터 Q3 및 Q4를 포함한다. 이들 MOS 트랜지스터 Q1 내지 Q4는 소스에서 감지 증폭기 활성화 신호 SNL 또는 SPL을 수신하고, 드레인이 대응의 감지 노드 SDa 또는 SDb에 접속된다.
프리차지/이퀄라이즈 회로(18b)는 프리차지 지시 신호 RP의 활성화에 응답하여 감지 노드 SDa 및 SDb를 전기적으로 단락하는 n채널 MOS 트랜지스터 Q5와, 프리차지/이퀄라이즈 지시 신호 RP의 활성화에 응답하여 감지 노드 SDa 및 SDb 각각에 중간 전압 Vcca/2를 전달하는 n채널 MOS 트랜지스터 Q6 및 Q7을 포함한다.
열 선택 게이트(18c)는 열 선택 신호 Y에 응답하여 감지 노드 SDa 및 SDb를 각각 내부 데이타 버스 I/O의 버스선 IOa 및 IOb에 접속하는 n채널 MOS 트랜지스터 Q8 및 Q9를 포함한다.
이 도 7에 도시한 감지 증폭기부가 비트선의 각 셋트에 대응하여 설치된다. 감지 노드 SDa 및 SDb가 도 6에서 도시한 감지 증폭기 선택 제어 회로(16)에 의해 메모리셀 어레이(10)에 포함되는 비트선에 선택적으로 접속된다.
도 8은 도 6에 도시한 셀 플레이트선 전압 제어 회로(12)의 구성의 일례를 나타낸 도면이다. 도 8에서는 또한 메모리셀 어레이(10)의 구성을 함께 나타낸다. 도 8에서, 메모리셀 어레이(10)는 9개의 워드선 WL0 내지 WL8과, 6개의 비트선 BL0a 내지 BL0c, 및 BL1a 내지 BL1c를 포함한다. 행 방향 및 열 방향에서, 3개의 워드선 및 3개의 비트선마다 동일한 패턴으로 메모리셀 MC가 배치된다. 즉, 워드선 및 비트선 각각은 3개의 그룹 A, B, C로 분할된다. 이 메모리셀의 배치는 도 3에 도시한 메모리셀 배치와 동일하다.
비트선 BL0a 내지 BL0c, 및 BL1a 내지 BL1c 각각에 대응하여 셀 플레이트선 CPL0a 내지 CPL0c, 및 CPL1a 내지 CPL1c가 배치된다. 이들 셀 플레이트선 CPL0a 내지 CPL1c의 각각은 대응의 비트선에 접속되는 메모리셀 MC의 셀 플레이트 노드CP에 공통으로 결합된다.
셀 플레이트선 전압 제어 회로(12)는 셀 플레이트선 CPL0a 및 CPL1a에 각각 대응하여 설치되고 셀 플레이트 전압 제어 신호 CPCa에 응답하여 도통하고 대응의 셀 플레이트선 CPL0a 및 CPL1a를 메모리셀 데이타 보유 전압 전달선(22)에 결합하는 n채널 MOS 트랜지스터 T0a 및 T1a와, 셀 플레이트선 CPL0b 및 CPL1b 각각에 대응하여 설치되고 셀 플레이트 전압 제어 신호 CPCb에 응답하여 도통하고 대응의 셀 플레이트선 CPL0b 및 CPL1b를 셀 플레이트 전압 전달선(22)에 접속하는 n채널 MOS 트랜지스터 T0b 및 T1b와, 셀 플레이트선 CPL0c 및 CPL1c 각각에 대응하여 설치되고 셀 플레이트 전압 제어 신호 CPCc에 응답하여 도통하고 셀 플레이트선 CPL0c 및 CPL1c를 셀 플레이트 전압 전달선(22)에 접속하는 n채널 MOS 트랜지스터 T0c 및 T1c와, 셀 플레이트선 CPL0a 내지 CPL1c 각각에 대응하여 설치되고 상보형 셀 플레이트 전압 제어 신호/CPCa 내지 /CPCc에 응답하여 대응의 셀 플레이트선 CPL0a 내지 CPL1c를 선택적으로 중간 전압 전달선(23)에 접속하는 n채널 MOS 트랜지스터 E0a 내지 E1c를 포함한다. 셀 플레이트 전압 전달선(22) 상에는 메모리셀 데이타 보유 전압 Vintact가 전달되고 중간 전압 전달선(23) 상에는 중간 전압 Vcca/2가 전달된다.
이 도 8에 도시한 배치에서, 예를 들면 워드선 WL3이 선택된 경우, 비트선 BL0a 및 BL0c에 메모리셀 MCa 및 MCc의 기억 데이타가 전달될 가능성이 있다. 이 때, 도 6에 도시한 제어 회로(20)의 제어 하에, 예를 들면 셀 플레이트선 CPL0c를 셀 플레이트 전압 전달선(22)에 접속하고, 셀 플레이트선 CPL0c의 전압 레벨을 메모리셀 데이타 보유 전압 Vintact으로 설정한다. 이 때, 후에 설명하는 비트선 전압 제어 회로의 제어 하에, 비트선 BL0c의 전압 레벨이 메모리셀 데이타 보유 전압 Vintact 레벨로 유지된다. 이에 따라, 메모리셀 MCc는 데이타 판독이 금지되고, 데이타 보유 상태로 유지된다. 셀 플레이트선 CPL0a는 상보형 셀 플레이트 전압 제어 신호/CPCa에 응답하여 도통 상태에 있는 MOS 트랜지스터 E0a에 의해 중간 전압 전달선(23)에 접속되어 중간 전압 Vcca/2의 전압 레벨로 유지된다. 따라서, 비트선 BL0a를 판독 비트선, 메모리셀에 접속되지 않은 비트선 BL0b를 참조 비트선으로 하여 감지 증폭기에 의한 메모리셀 데이타의 감지 동작이 행해진다.
또, 이 도 8에 도시한 셀 플레이트 전압 제어 회로(12)의 구성에서는 메모리셀 선택 시(액티브 사이클 시), 판독 비트선에 대한 셀 플레이트선이 부유 상태로 되는 것을 상보형 셀 플레이트 전압 제어 신호/CPCa 내지 /CPCc를 이용하여 방지하고 있다. 이들 상보형 셀 플레이트 전압 제어 신호/CPCa 내지 /CPCc는 제어 회로(20)로부터 상보 신호로서 발생되고, 중간 전압 전달용의 MOS 트랜지스터로서 P채널 MOS 트랜지스터가 이용되어도 좋다. 상보 제어 신호를 이용함으로써 얻어지는 이점에 대해서는 후에 상세히 설명한다.
도 9는 도 6에 도시한 비트선 데이타 제어 회로(14) 및 감지 증폭기 선택 제어 회로(16)의 구성을 나타낸 도면이다. 도 9에서는 6개의 비트선 BL0a 내지 BL1c에 대응하는 부분의 구성을 대표적으로 나타낸다. 도 9에서, 비트선 전압 제어 회로(14)는 비트선 BL0a 및 BL1a에 대응하여 설치되고 비트선 전압 제어 신호 BCCa에 응답하여 비트선 BL0a 및 BL1a를 메모리셀 데이타 보유 전압 전달선(24)에 접속하는 n채널 MOS 트랜지스터 TQ0a 및 TQ1a와, 비트선 전압 제어 신호 BCCb에 응답하여 비트선 BL0b 및 BL1b를 메모리셀 데이타 보유 전압 전달선(24)에 접속하는 n채널 MOS 트랜지스터 TQ0b 및 TO1b와, 비트선 전압 제어 신호 BCCc에 응답하여 도통하고 비트선 BL0c 및 BL1c를 각각에 메모리셀 데이타 보유 전압 전달선(24)에 접속하는 n채널 MOS 트랜지스터 TQ0c 및 TQ1c와, 비트선 이퀄라이즈 지시 신호 BEQ에 응답하여 비트선 BL0a 내지 BL1c를 각각 비트선 프리차지 전압 전달선(25)에 접속하는 n채널 MOS 트랜지스터 BQ0a 내지 BQ1c를 포함한다.
메모리셀 데이타 보유 전압 전달선(24) 상에는 메모리셀 데이타 보유 전압Vintact가 전달되고, 비트선 프리차지 전압 전달선(25) 상에는 중간 전압 Vcca/2가 전달된다. 이 비트선 전압 제어 회로(14)의 구성은 도 8에 도시한 셀 플레이트 전압 제어 회로(12)의 구성과 동일하다. 이것은 셀 플레이트선의 전압이 변경됨과 동시에 비트선의 전압도 변경되기 때문이다.
감지 증폭기 선택 제어 회로(16)는 비트선 BL0a 및 BL1a 각각에 대응하여 설치되고 선택 제어 신호 SL1에 응답하여 이들 비트선 BL0a 및 BL1a를 감지 증폭기 SA0 및 SA1의 한쪽 감지 노드(SDa 또는 SDb)에 접속하는 n채널 MOS 트랜지스터 SQ0a 및 SQ1a와, 선택 제어 신호 SL2에 응답하여 비트선 BL1a 및 BL0a를 대응의 감지 증폭기에 인접하는 감지 증폭기 SA0 및 도시하지 않은 감지 증폭기에 접속하는 n채널 MOS 트랜지스터 TS0a 및 TS1a와, 선택 제어 신호 SL3에 응답하여 도통하고 비트선 BL0c 및 BL1c를 대응의 감지 증폭기 SA0 및 SA1의 다른쪽 감지 노드(SDb 또는 SDa)에 접속하는 n채널 MOS 트랜지스터 SQ0c 및 SQ1c와, 선택 제어 신호 SL4에응답하여 비트선 BL0b 및 BL1b를 대응의 감지 증폭기 SA0 및 SA1의 한쪽 감지 노드에 접속하는 n채널 MOS 트랜지스터 SQ0b 및 SQ1b를 포함한다.
이 감지 증폭기 선택 제어 회로(16)는 선택 제어 신호 SL1 내지 SL4에 따라 판독 비트선 및 참조 비트선을 대응의 감지 증폭기 또는 인접 감지 증폭기에 접속한다.
도 10은 도 8 및 도 9에 도시한 메모리셀 어레이 배치에서, 선택 워드선과 활성화되는 제어 신호의 대응 관계를 일람으로 하여 나타낸 도면이다. 도 10에서 "H"는 활성 상태로 구동되는 상태를 나타낸다. 나머지 제어 신호는 L 레벨의 비활성 상태로 유지된다. 워드선 WLA는 도 8에 도시한 그룹 A의 워드선 WL0, WL3, WL6을 나타내고, 워드선 WLB는 도 8의 그룹 B에 포함되는 워드선 WL1, WL4, WL7을 나타낸다. 워드선 WLC는 그룹 C에 포함되는 워드선 WL2, WL5 및 WL8을 나타낸다. 1개의 워드선 WL(WLA, WLB 및 WLC 중 어느 하나)이 선택될 때, 3개 비트선 셋트에서는 2개의 비트선에 메모리셀이 접속된다. 예를 들면, 도 8의 워드선 WL3이 선택된 경우, 메모리셀 MCa 및 MCc가 비트선 BL0a 및 BL0c에 접속된다. 따라서, 메모리셀 MCa와 MCc 중 어느 하나 기억 데이타를 판독하는지에 따라 제어 신호의 발생 형태가 다르다.
예를 들면, 메모리셀 MCa의 데이타를 판독하는 경우, 제어 신호 CPCc 및 BCCc를 H 레벨로 설정하고, 비트선 BL0c 및 셀 플레이트선 CPL0c의 전압 레벨을 메모리셀 데이타 보유 전압 Vintact 레벨로 유지하고 메모리셀 MCc의 데이타 판독을 금지한다. 이 상태에서는 비트선 BL0b는 참조 비트선으로 되고, 비트선 BLa를 판독 비트선으로 하여 감지 동작을 행한다. 그러나, 도 9에 도시한 바와 같이, 비트선 BL0a 및 BL0b는 감지 증폭기 SA0의 동일한 감지 노드에 결합된다. 따라서, 이 경우에서는 제어 신호 SL2를 H 레벨로 하고 비트선 BL0a를 인접하는 감지 증폭기에 접속한다. 이 경우, 감지 증폭기 SA0은 인접한 셋트의 비트선 BL1a에 의해 전달된 메모리셀 데이타의 증폭 동작을 행한다. 감지 증폭기 SA1은, 또한 대응의 비트선 BL1b와 인접한 셋트의 비트선(BL2a) 전압의 차동 증폭을 행한다.
메모리셀 MCc의 데이타를 판독하는 경우에는 메모리셀 MCa의 데이타 판독을 금지하기 위해, 제어 신호 CPCa 및 BCCa를 H 레벨로 하고, 비트선 BL0a 및 셀 플레이트선 CPL0a를 메모리셀 데이타 보유 전압 Vintact의 전압 레벨로 설정한다. 이 때에는 비트선 BL0b가 참조 비트선이고, 판독 비트선이 비트선 BL0c이다. 따라서, 제어 신호 SL3 및 SL4를 H 레벨로 설정하고, 비트선 BL0b 및 BL0c를 감지 증폭기 SA0에 접속한다.
이하 마찬가지로 하여, 1개의 워드선이 선택될 때 2개의 메모리셀 중 어느 하나의 메모리셀 데이타를 판독하는지에 따라, 선택 워드선에 접속되는 메모리셀의 한쪽에 메모리셀 데이타 보유 전압 Vintact를 전달한다. 메모리셀이 비접속의 비트선을 참조 비트선으로하여 판독 비트선 상의 데이타의 증폭을 행한다.
도 11은 메모리셀 어레이의 기본 배열을 개략적으로 나타낸 도면이다. 도 11에 도시한 바와 같이, 3개의 워드선 WLA 내지 WLC와 3개의 비트선 BLA 내지 BLC의 교차부에 행 방향 및 열 방향에서 메모리셀 배치 패턴이 다르게 되도록, 메모리셀 MC가 배치된다. 행 및 열 방향 각각에서, 2개의 메모리셀이 이 기본 배열 내에배치된다. 이 도 11에 도시한 기본 배열이 행 방향 및 열 방향으로 반복하여 배치된다. 3개의 비트선 BLA 내지 BLC에 대해 1개의 감지 증폭기 SA가 배치된다.
도 12는 이 도 11에 도시한 기본 배열에서의 선택 워드선과 각 비트선의 속성을 일람으로 하여 나타낸 도면이다. 워드선 WLA가 선택될 때, 참조 비트선은 비트선 BLB로 되고, 비트선 BLA 및 BLC의 한쪽이 판독 비트선, 다른쪽이 메모리셀 데이타의 판독이 금지된 데이타 보유 비트선이 된다. 워드선 WLB가 선택될 때, 비트선 BLC가 참조 비트선으로 되고, 비트선 BLA 및 BLB의 한쪽이 판독 비트선, 다른쪽이 데이타 보유 비트선이 된다. 비트선 BLA 및 BLB는 도 9에 도시한 바와 같이, 감지 증폭기의 동일한 감지 노드에 결합된다. 따라서, 이 경우 비트선 BLA는 인접 감지 증폭기에 접속된다. 워드선 WLC가 선택될 때, 참조 비트선은 비트선 BLA로 되고, 비트선 BLB 및 BLC의 한쪽이 판독 비트선, 다른쪽이 데이타 보유 비트선이 된다. 비트선 BLB가 판독 비트선으로 되고, 비트선 BLA가 참조 비트선이 되는 경우에서도, 비트선 BLA는 감지 노드의 충돌을 방지하기 위해 인접 감지 증폭기에 접속된다.
따라서, 이 도 12에 일람하여 도시한 바와 같이, 선택 워드선을 특정하고, 또한 이 선택 워드선에 접속되는 2개의 메모리셀 중 상측 비트선 및 하측 비트선의 어느 한쪽을 선택하는지를 특정할 수 있으면, 셀 플레이트선 및 비트선으로의 데이타 보유 전압의 전달 및 비트선과 감지 증폭기의 접속을 행할 수 있다.
도 13은 본 발명의 제1 실시예에서의 반도체 기억 장치의 데이타 판독 시의 신호 파형을 나타낸 도면이다. 도 13에서, 내부 행 어드레스 스트로브 신호intRAS는 외부 행 어드레스 스트로브 신호 ext/RAS에 따라 발생되거나, 또는 외부로부터의 행 선택을 지시하는 액티브 커맨드에 따라 활성화된다(커맨드에 의해 동작 모드를 지정하는 것은 동기형 반도체 기억 장치(SDRAM 등)에서 행해지고 있다).
비트선 BLh가 데이타 보유 비트선이고, 셀 플레이트선 CPLh는 데이타 보유 셀 플레이트선을 나타낸다. 기억 노드 SN은 이 데이타 판독이 금지되는 데이타 보유 메모리셀의 기억 노드를 나타낸다. 비트선 BL 및 BLZ는 각각, 판독 비트선 및 참조 비트선을 나타낸다. 다음에 동작에 대해 간단히 설명하기로 한다.
외부로부터의 행 선택 지시 신호(외부 행 어드레스 스트로브 신호 또는 액티브 커맨드)가 제공되면, 내부 행 어드레스 스트로브 신호 intRAS가 활성 상태인 L 레벨로 되고, 시각 t0부터 메모리셀 행 선택 동작이 시작된다. 이 시각 t0에서의 내부 행 어드레스 스트로브 신호 intRAS의 활성화에 따라 행을 지정하는 행 어드레스 신호가 확정된다. 이 확정된 행 어드레스 신호에 따라 선택 워드선을 결정하고, 또한 판독 비트선, 참조 비트선 및 데이타 보유 비트선의 결정이 행해진다. 이 결정에 기초하여, 데이타 보유 비트선 BLh 및 데이타 보유셀 플레이트선 CPLh의 전압 레벨이 중간 전압 Vcca/2의 전압 레벨에서 메모리셀 데이타 보유 전압 Vintact의 전압 레벨로 구동된다. 다른 판독 비트선 및 참조 비트선의 전압 및 대응의 셀 플레이트선의 전압은 중간 전압 Vcca/2의 전압 레벨에 있다(단, 부유 상태에 있다). 이 시각 t0에서의 데이타 보유셀 플레이트선 CPLh의 전압 레벨의 상승에 따라, 대응의 메모리셀의 기억 노드 SN의 전압 레벨이 상승한다. 또한, 기억 노드의 L레벨의 전압 SN(L)은 전압 VWL-Vth 이상이다. 여기서, VWL은 선택 워드선의 전압 레벨을 나타내고, Vth는 액세스 트랜지스터의 임계치 전압을 나타낸다.
이 데이타 보유 비트선 BLh 및 데이타 보유셀 플레이트선 CPLh의 전압 레벨이 안정화하고, 이에 따라 대응의 메모리셀의 기억 노드 SN의 전압 레벨이 안정화되면, 계속해서, 선택행에 대응하는 워드선 WL이 선택 상태로 구동된다. 이 워드선 WL의 전압 상승에 따라 판독 비트선 BL에 메모리셀 데이타가 판독되고, 그 전압 레벨이 프리차지 전압 Vcca/2의 전압 레벨부터 변화한다. 여기서, 도 13에서는 판독 비트선 BL에는 H 레벨의 데이타가 판독된 경우의 신호 파형을 일례로서 나타낸다. 참조 비트선 BLZ는 프리차지 전압 Vcca/2의 전압 레벨을 유지한다. 이 판독 비트선 BL 및 참조 비트선 BLZ의 전위차가 충분히 확대되면, 감지 증폭기의 활성화가 행해지고, 메모리셀 데이타의 감지, 증폭 및 래치가 행해진다. 여기서, 시각 t0에서 판독 비트선 BLh 및 판독 셀 플레이트선 CPLh의 전압 레벨 설정 시에, 동시에 감지 증폭기와 비트선과의 접속이 행해지고 있다. 계속해서, 이 감지 증폭기에 접속되는 판독 비트선에 대한 데이타의 판독 또는 기록이 행해진다.
데이타의 기록 또는 판독이 완료되면, 시각 t2에서 내부 행 어드레스 스트로브 신호 intRAS가 비활성 상태의 H 레벨로 상승하고, 이에 따라 워드선 WL이 비선택 상태의 접지 전압 레벨로 구동된다.
계속해서, 시각 t3에서 이 판독 비트선 BLh 및 판독 셀 플레이트선 CPLh의 전압 레벨이 중간 전압 Vcca/2의 전압 레벨로 복귀하고, 또한 다른 비트선 및 셀 플레이트선도 중간 전압 Vcca/2로 프리차지된다. 이에 따라, 1개의 메모리 사이클이 완료된다.
도 14는 행 어드레스 신호 비트와 워드선 및 메모리셀 위치의 대응 관계를 나타낸 도면이다. 행 어드레스 신호는 비트 RA0 내지 RAn을 포함한다. 행 어드레스 신호 비트 RA1 내지 RAn에 의해 워드선 WL을 특정한다. 나머지 비트 RA0(최하위 비트 또는 최상위 비트)를 이용하여 이 선택 워드선 WL에 접속되는 2개의 메모리셀 중 어느 메모리셀을 선택할지를 특정한다. 비트선 3개의 각 셋트에서, 1개의 워드선에 접속되는 메모리셀은 2개이다. 따라서, 이 도 14에 도시한 어드레스 신호 비트의 할당을 이용함으로써 행 어드레스 신호에 따라 비트선 및 셀 플레이트선의 전압의 설정 및 비트선과 감지 증폭기의 접속을 행할 수 있다.
도 15는 도 6에 도시한 제어 회로(20)의 구성을 개략적으로 나타낸 도면이다. 도 15에서, 행 어드레스 신호 비트 RA1-RAn을 2진수로 하여, 3으로 나누어 그 잉여를 구하는 잉여 회로(20a)와, 잉여 회로(20a)로부터의 잉여 지시 신호와 행 어드레스 신호 비트 RA0에 따라 셀 플레이트 전압 제어 신호 CPCa-CPCc를 생성하는 셀 플레이트 전압 설정 회로(20b)와, 잉여 회로(20a)의 출력 신호와 행 어드레스 신호 비트 RA0에 따라 비트선 제어 신호 BCCa-BCCc를 출력하는 비트선 전압 설정 회로(20c)와, 잉여 회로(20a)의 출력 신호와 행 어드레스 신호 비트 RA0에 따라 감지 증폭기 접속 제어 신호 SL1-SL4를 출력하는 감지 증폭기 접속 설정 회로(20d)를 포함한다.
잉여 회로(20a)는 행 어드레스 신호 비트 RA1-RAn의 2진수를 3으로 나누어 그 잉여의 1 또는 2를 출력함으로써 선택 워드선이 워드선 WLA, WLB 및 WLC 중 어느 하나를 특정한다. 셀 플레이트 전압 설정 회로(20b), 비트선 전압 설정회로(20c) 및 감지 증폭기 접속 설정 회로(20d)는 행 어드레스 신호 비트 RA0에 따라 선택 워드선의 접속되는 2개의 메모리셀 중, 상하의 메모리셀 중 어느 하나가 선택되는지에 따라, 각 제어 신호 CPCa-CPCc, BCCa-BCCc 및 SL1-SL4를 출력한다. 이 선택 워드선이 특정되고 또한 이 선택 워드선에 접속되는 2개의 메모리셀 중 어느 메모리셀을 선택할지가 특정되면, 도 10에 도시한 테이블에 따라, 제어 신호를 선택적으로 활성 형태로 구동할 수 있다. 이들 전압 설정 회로(20b, 20c 및 20d)는 통상의 논리 회로를 이용하여 실현할 수 있다.
도 16은 워드선 WLA 선택 시에서의 제어 신호 발생부의 구성을 개략적으로 나타낸 도면이다. 워드선군 특정 신호 φA는 잉여 회로(20a)에서 구해진 잉여가 0의 경우에 활성화되고, 워드선 WLA가 선택된 것을 나타낸다. 행 어드레스 신호 비트 RA0은 "0" (L 레벨)일 때, 2개의 메모리셀 중 상측에 배치되는 메모리셀을 지정한다. 도 16에서는 셀 플레이트 전압 설정 회로(20b) 및 비트선 전압 설정 회로(20c)가 동일한 형태로 제어 신호 CPCa-CPCc 및 BCCa-BCCc를 활성화하기 때문에 공통으로 나타낸다.
제어 신호 BCCa(CPCa)는 워드선군 특정 신호 φA와, 인버터(30)를 통해 제공되는 행 어드레스 신호 비트 RA0을 수신하는 AND 회로(31a)로부터 출력된다. 제어 신호 BCCb(CPCb)는 워드선군 특정 신호 φA를 수신하는 인버터(31g)로부터 출력된다. 제어 신호 BCCc(CPCc)는 워드선군 특정 신호 φA와 행 어드레스 신호 비트 RA0을 수신하는 AND 회로(31b)로부터 출력된다. 제어 신호 SL1은 워드선군 특정 신호 φA를 수신하는 인버터(31c)로부터 출력된다. 제어 신호 SL2는 워드선군 특정 신호 φA와 인버터(30)를 통해 제공되는 행 어드레스 신호 비트 RA0을 수신하는 AND 회로(31d)로부터 출력된다. 제어 신호 SL3은 워드선군 특정 신호 φA와 행 어드레스 신호 비트 RA0을 수신하는 AND 회로(31e)로부터 출력된다. 제어 신호 SL4는 워드선군 특정 신호 φA를 수신하는 버퍼 회로(31f)로부터 출력된다. 이 워드선군 특정 신호 φA가 활성 상태일 때, 제어 신호 BCCb, CPCb 및 SL1은 비활성 상태로 유지된다.
여기서, 도 10에 도시한 테이블로부터 명백한 바와 같이, 워드선 WLA의 선택 시에, 제어 신호 SL1은 비활성 상태에 있는 상태에 대응한다. 또한, 워드선 WLA의 선택 시에서는 제어 신호 SL4가 활성화되기 때문에, 이 워드선군 특정 신호 φA에 따라 제어 신호 SL4를 출력한다. 제어 신호 BCCa(CPCa), BCCa(CPCc), SLC2 및 SLC3은 행 어드레스 신호 비트 RA0이 상측 메모리셀을 지정하는지 하측의 메모리셀을 지정하는지에 따라 선택적으로 활성 상태로 구동된다. 따라서, 이 도 16에 도시한 구성에 따름으로써, 도 10에 도시한 제어 신호 발생 형태를 실현할 수 있어 도 12에 도시한 선택 워드선과 판독 비트선과 참조 비트선과 데이타 보유 비트선과의 대응 관계를 실현할 수 있다. 나머지 워드선 WLB 및 WLC에 대해서도 마찬가지의 회로 구성이 이용된다. 각 제어 신호에 대해 최종적으로 제어 신호마다 OR을 취함으로써 최종적인 제어 신호(셀 플레이트 전압 제어 회로, 비트선 전압 제어 회로 및 감지 증폭기 선택 제어 회로에 제공되는 제어 신호)를 생성할 수 있다. 또, 잉여 회로(20a)는 통상의 나눗셈 회로를 이용하여 실현된다.
[제어 회로의 구성 2]
도 17은 도 6에 도시한 제어 회로(20)의 제2 구성을 개략적으로 나타낸 도면이다. 도 17에서 제어 회로(20)는 행 어드레스 신호 비트 RA1 내지 RAn을 수신하는 ROM 테이블(20e)과, RCM 테이블(20e)의 출력 신호를 디코드하여 워드선군 특정 신호 φA, φB 및 φC 중 어느 하나를 활성화하는 디코더(20f)를 포함한다. 이 디코더(20f)로부터의 출력 신호가 도 15에 도시한 셀 플레이트 전압 설정 회로(20b), 비트선 전압 설정 회로(20c) 및 감지 증폭기 접속 설정 회로(20d)에 제공된다. ROM 테이블(20e)에는 행 어드레스 신호 비트 RA1 내지 RAn에 대해 지정된 워드선이 워드선 WLA, WLB 및 WLC 중 어느 하나인 것을 나타내는 데이타가 테이블 형태로 저장된다.
예를 들면, 워드선이 1024개 있는 경우, 이 ROM 테이블(20e)은 행 어드레스 신호 비트 RA1 내지 RAn이 10비트이고, 1024·2 워드 구성을 지니고, 각 어드레스에 대응의 워드선군을 특정하는 정보를 저장한다. ROM 테이블(20e)로부터의 2비트의 워드선군 특정 정보가 디코더(20f)에 의해 디코드되고 워드선군 특정 신호 φA, φB 및 φC 중 어느 하나가 활성화된다. ROM 테이블(20e)은 기억 용량이 2·1024 비트이고 그 점유 면적을 충분히 작게 할 수 있어 도 15에 도시한 잉여 회로(20a)를 이용하는 경우보다도, 회로 점유 면적을 감축시킬 수 있다. 또한, 테이블 형태로 각 행 어드레스 신호와 워드선과의 대응 관계가 저장되어 있고, 고속으로 선택 워드선이 워드선 WLA, WLB 및 WLC 중 어느 하나를 특정할 수 있다.
또, 이 ROM 테이블을 이용하는 경우, ROM 테이블에 도 10에 도시한 테이블을 저장하여도 좋다. 이 경우, ROM 테이블에 대해 행 어드레스 신호 비트 RA0 내지RAn이 제공되고, 각 워드가 각 제어 신호의 상태를 나타내는 비트를 포함한다. 따라서, 행 어드레스 신호 비트 RA0 내지 RAn에 의해 ROM 테이블로부터 활성 상태로 되는 제어 신호 각각을 특정하는 다른 비트 워드가 출력된다.
[제어 회로의 구성 3]
도 18은 도 6에 도시한 제어 회로의 제3 구성을 개략적으로 나타낸 도면이다. 도 18에서 워드선 WLA0, WLB0, WLC0, 및 WLA1이 배치된다. 워드선 WLA0 및 WLA1은 워드선 WLA와 동일한 메모리셀 접속 형태를 지니고, 워드선 WLB0 및 WLC0은 각각 워드선 WLB 및 WLC와 동일한 메모리셀 접속 형태를 갖는다. 이들 워드선 WLA0 내지 WLA1 각각에 대해 도시하지 않은 행 어드레스 신호 비트를 디코드하는 행 디코드 회로 RDA0, RDB0, RDC0 및 RDA1과, 워드선 활성화 신호 RX의 활성화 시 대응의 행 디코드 회로로부터의 출력 신호에 따라 대응의 워드선을 구동하는 워드선 드라이버 WDA0, WDB0, WDC0 및 WDA1이 설치된다. 행 디코드 회로 RDA0 내지 RDA1이 AND형 디코드 회로의 구성을 지니고, 대응의 워드선이 지정될 때 H 레벨의 신호를 출력한다.
제어 회로(20)는 이 워드선 WLA, WLB 및 WLC 각각에 대응하여 설치되는 신호선(35a, 35b 및 35c)과, 프리차지 지시 신호 ZPR의 활성화 시 (L 레벨) 신호선(35a, 35b 및 35c)을 전원 전압 레벨로 프리차지하는 프리차지 회로(34)를 포함한다. 신호선(35a, 35b, 및 35c)은 그룹 A, B 및 C의 워드선 WLA, WLB 및 WLC 각각에 대응한다. 이 제어 회로는 또한, 행 디코드 회로 RDA0 내지 RDA1 각각의 출력에 설치되고 대응의 행 디코드 회로의 출력 신호가 선택 상태일 때 도통하고대응의 신호선을 접지 전압 레벨로 방전하는 MOS 트랜지스터 TA0, TB0, TC0, 및 TA1과, 신호선(35a 내지 35c) 상의 신호 전위를 반전하고 워드선군 특정 신호 φA, φB 및 φC를 출력하는 인버터 회로(37a, 37b 및 37c)를 포함한다.
MOS 트랜지스터 TA0 내지 TA1은 각각 대응의 워드선이 포함되는 워드선군에 대응하여 설치된 신호선을 선택 시에 접지 전압 레벨로 방전한다. 예를 들면, 워드선 WLA0이 선택될 때, 행 디코드 회로 RDA0의 출력 신호가 H 레벨로 되어 MOS 트랜지스터 TA0이 도통하고 신호선(35a)이 접지 전압 레벨로 방전된다. 이 신호선(35a) 상의 신호 전위가 인버터(37a)에 의해 반전되고 워드선군 특정 신호 φA가 H 레벨의 활성 상태로 된다. 나머지 트랜지스터 TB0, TC0 및 TA1은 대응의 워드선 WLB0, WLC0, WLA1이 비선택 상태에 있어, 행 디코드 회로 RDB0, RCD0, 및 RD1의 출력 신호가 L 레벨로서 오프 상태를 유지한다. 따라서, 선택 워드선이 워드선 WLA, WLB 및 WLC 중 어디에 대응하는지를 용이하게 검출할 수 있다. 또한, 단순히 워드선 구동을 위한 행 디코드 회로의 출력 신호에 따라 선택 워드선의 그룹(워드선 WLA, WLB 및 WLC)을 검출하고 있어 회로 점유 면적을 증가시키지 않고 고속으로 선택 워드선의 그룹을 특정할 수 있다. 또, 프리차지 회로(34)는 프리차지 지시 신호 ZPR에 따라 스탠바이 사이클 시, 신호선(35a, 35b 및35c)을 전원 전압 Vcc 레벨로 프리차지하고 액세스 사이클 시에서는 프리차지 회로(34)는 비활성 상태로 되어, 신호선(35a 내지 35c)으로의 프리차지 동작을 정지한다.
워드선 드라이버 WDA0 내지 WDA1은 이 워드선군 특정 신호 φA, φB 및 φC의 상태가 확정되고, 각 비트선 및 셀 플레이트선의 전압 레벨의 설정 및 감지 증폭기와 비트선과의 접속 완료 후, 워드선 활성화 신호 RX에 따라 선택 워드선을 선택 형태로 구동한다. 따라서, 도 13에 도시한 신호 파형도에서, 워드선 활성화 신호 RX가 시각 t1에서 활성 형태로 구동된다. 도 13의 시각 t0에서 시각 t1 사이에서, 행 디코드 회로 RDA0 내지 RDA1이 디코드 동작을 행하여 워드선군 특정 신호 φA 내지 φC 중 어느 하나를 선택 상태로 구동하고 비트선 전압 및 셀 플레이트 전압의 설정 및 감지 증폭기와 비트선의 접속을 행한다.
이 도 18에 도시한 구성을 이용함으로써, 복잡한 회로 구성을 이용하지 않고 고속으로 선택 워드선의 그룹을 특정할 수 있어, 워드선 활성화 타이밍을 빨리 할 수 있다(나눗셈 등을 행하는 경우에 비해, 보다 고속으로 워드선군 특정 신호를 활성화할 수 있고, 또한 워드선 선택을 위한 디코드 동작과 병행하여 워드선군 특정 신호를 생성할 수 있기 때문이다).
이상과 같이, 본 발명의 제1 실시예에 따르면, 행 방향 및 열 방향 각각에서, 3개의 워드선 및 3개의 비트선 당 2개의 메모리셀이 주기적으로 배치되도록 메모리셀을 배치하고 있기 때문에, 6·F2의 메모리셀 점유 면적을 실현할 수 있고, 고밀도 고집적화된 반도체 기억 장치를 실현할 수 있다. 또한, 선택 워드선에 따라 데이타 보유 비트선을 검출하고 이 데이타 보유 비트선의 전압 및 대응의 셀 플레이트 전압을 메모리셀 데이타 보유 전압 레벨로 구동하고 있기 때문에, 비선택 메모리셀의 데이타가 유지되고, 그 기억 데이타가 파괴되는 것을 방지할 수 있다. 이에 따라「폴드 비트선 구성」을 실현하고, 또한 3개의 비트선 당 1개의 감지 증폭기를 배치하는 것이 가능해져 감지 증폭기 피치 조건을 완화시킬 수 있다.
[제2 실시예]
도 19는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 나타낸 도면이다. 도 19에서는 인접하는 2개의 비트선에 대해 동일한 배치로 메모리셀이 접속된다. 또한, 비트선 BLU0a 및 BLL0a가 쌍을 이뤄 배치되고, 동일한 위치에 비트선 콘택트 BCT가 형성된다. 마찬가지로, 비트선 BLU0b 및 BLLb가 쌍을 이뤄 배치되고, 비트선 BLU0c 및 BLL0c가 쌍을 이뤄 배치되고, 또한 비트선 BLU1a 및 BLL1a가 쌍을 이뤄 배치된다. 비트선 BLU0a-BLU1a와 비트선 BLL0a-BLL1a는 교대로 배치된다. 이들 쌍을 이루는 비트선에서는 동일한 위치에 비트선 콘택트 BCT가 설치된다. 따라서, 행 방향에서, 활성 영역 AFR은 열 방향으로 워드선 1피치씩 어긋나게 하여 행 방향으로 주기적으로 배치된다. 쌍을 이루는 비트선에 대해 공통으로 셀 플레이트선이 배치된다. 비트선쌍 BLU0a 및 BLLa에 접속되는 메모리셀에 대해 셀 플레이트선 CPL0a가 배치되고, 비트선 BLU0b 및 BLL0b에 접속되는 메모리셀에 대해 셀 플레이트선 CPL0b가 배치되고, 비트선 BLU0c 및 BLL0c에 접속되는 메모리셀에 대해 셀 플레이트선 CPL0c가 배치되고, 비트선 BLU1a 및 BLL1a에 접속되는 메모리셀에 대해 셀 플레이트선 CPL1a가 배치된다. 워드선 WL0-WL5의 배치는 제1 실시예와 동일하다.
이 도 19에 도시한 어레이 배치에서는 셀 플레이트선 CPL0a 내지 CPL1a의 피치는 2개의 비트선의 피치와 동일하게 된다. 따라, 각 비트선에 대해 셀 플레이트선을 개개로 설치하는 경우에 비해 셀 플레이트선의 피치 조건이 완화되어, 여유를갖고 셀 플레이트선을 배치할 수 있다. 각 비트선마다 셀 플레이트선을 설치하는 경우, 셀 플레이트선의 폭이 좁아져 패터닝 시에서의 마스크 정렬에 대한 허용도가 작다. 그러나, 비트선 2개마다 셀 플레이트선을 배치함으로써 셀 플레이트선의 선폭을 충분히 크게 취할 수 있어, 그 배선 저항을 충분히 작게 할 수 있고, 고속으로 셀 플레이트 전압을 변화시킬 수 있음과 동시에, 마스크 위치 어긋남에 대한 허용도도 크게 할 수 있어 셀 플레이트선의 패터닝이 용이해진다.
도 20은 도 19에 도시한 메모리셀 배치의 기본 배열의 전기 등가 회로를 나타낸 도면이다. 도 20에서는 워드선 WLA, WLB 및 WLC와, 비트선 BLUa, BLLa, BLUb, BLLb, BLUc 및 BLLc와, 셀 플레이트선 CPLa, CPLb 및 CPLc를 대표적으로 나타낸다. 비트선 BLUa 및 BLLa에서는 동일한 위치에 메모리셀 MC가 배치되고, 비트선 콘택트 BCT를 통해 대응의 비트선에 접속된다. 셀 플레이트선 CPL(CPLa 내지 CPLc)은 각각 2열로 동일한 배치로 배열되는 메모리셀의 캐패시터의 셀 플레이트 노드 CP에 공통으로 접속된다.
도 20에 도시된 바와 같이, 행 방향에서는 6개의 비트선을 주기로 하여 메모리셀이 배치된다. 열 방향에서는 3개의 워드선을 주기로 하여 메모리셀이 배치된다. 비트선 BLUa, BLUb 및 BLUc에 대해 1개의 감지 증폭기가 설치되고, 비트선 BLLa, BLLb 및 BLLc에 대해 1개의 감지 증폭기가 설치된다. 따라, 이들 감지 증폭기를 대향하여 배치함으로써, 감지 증폭기의 피치 조건을 6개의 비트선의 피치와 동일하게 할 수 있어 감지 증폭기의 피치 조건을 대폭 완화할 수 있어 감지 증폭기의 레이아웃이 용이해진다.
도 21은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 나타낸 도면이다. 도 21에서, 메모리셀 어레이(10)에서는 비트선 BLU 및 BLL이 쌍을 이뤄 배치된다. 이들 비트선 BLU 및 BLL에는 동일한 배치로 메모리셀이 접속된다. 메모리셀 어레이(10)의 한쪽 측에 쌍을 이루는 비트선의 한쪽의 비트선(제1 비트선) BLU에 대해 비트선 전압 제어 회로(14u), 셀 플레이트선 전압 제어 회로(12u), 감지 증폭기 접속 제어 회로(16u) 및 감지 증폭기 회로(18u)가 설치된다. 메모리셀 어레이(10)의 다른쪽 측에 쌍을 이루는 비트선의 다른쪽의 비트선(제2 비트선) BLL에 대해 비트선 전압 제어 회로(141), 셀 플레이트선 전압(121), 감지 증폭기 접속 제어 회로(16a) 및 감지 증폭기 회로(181)가 설치된다. 이들 비트선 전압 제어 회로(14u, 141), 셀 플레이트선 전압 제어 회로(12u 및 121), 감지 증폭기 접속 제어 회로(161 및 16u) 및 감지 증폭기 회로(18u 및 181)는 앞에서의 도 8 및 도 9에 도시한 구성과 동일한 구성을 구비한다.
비트선 전압 제어 회로(14u, 141), 셀 플레이트선 전압 제어 회로(12u 및 121) 및 감지 증폭기 접속 제어 회로(16u 및 161)는 게이트(MOS 트랜지스터)를 2개의 비트선에 대해 1개 설치하는 것만으로도 각 게이트의 피치 조건을 완화시킬 수 있다. 감지 증폭기 회로(18u 및 181)는 3개의 비트선 BLUa, BLUb, 및 BLUc 또는 BLLa, BLLb 및 BLLc에 대해 1개의 감지 증폭기가 설치된다. 따라서, 감지 증폭기 회로(18u 및 181)에서 6개의 비트선에 대해 1개의 감지 증폭기가 설치되는 것만으로도 감지 증폭기의 레이아웃이 용이해진다(피치 조건이 완화되기 때문이다). 이들 제어 회로(14u, 141, 12u, 121, 16u 및 161)에 대해 제어 회로(20)로부터의 제어 신호가 제공된다. 이 제어 회로(20)의 구성은 앞에서의 제1 실시예의 구성과 동일하고, 메모리셀 어레이(10)의 양측에 설치된 제어 회로에 대해 동일한 형태로 제어 신호를 제공한다. 1개의 워드선이 선택된 경우, 비트선 BLU 및 BLL 각각에서, 판독 비트선, 참조 비트선, 및 데이타 보유 비트선이 동일한 형태로 결정되기 때문이다.
또, 도 21에 도시한 구성에서, 셀 플레이트선 전압 제어 회로(12u 및 121)는 동일한 셀 플레이트선의 전압을 양측에서 제어하도록 구성된다. 이 경우, 폭이 넓어진 셀 플레이트선의 전압을 고속으로 원하는 전압 레벨 Vintact로 설정할 수 있다. 이것을 대신하여, 셀 플레이트선 전압 제어 회로(12a 및 121)는 감지 증폭기와 마찬가지로, 각 비트선의 셋트마다 메모리 어레이의 양측에 교대로 MOS 트랜지스터가 배치되어도 좋다.
이상과 같이, 본 발명의 제2 실시예에 따르면, 제1 비트선과 동일한 메모리셀 접속 형태를 갖는 제2 비트선을 교대로 배치하고, 제1 비트선군 및 제2 비트선군을 각각 메모리셀 어레이의 양측에 설치된 제어 회로 및 감지 증폭기에 접속하도록 구성하고 있기 때문에, 쌍을 이루는 제1 및 제2 비트선으로 셀 플레이트선을 공유할 수 있어 셀 플레이트선의 레이아웃 조건이 완화된다. 또한, 감지 증폭기의 피치도 6개의 비트선의 피치로 설정할 수 있어 감지 증폭기의 피치 조건이 완화된다.
[제3 실시예]
도 22는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 주요부의 구성을개략적으로 나타낸 도면이다. 도 22에서는 1개의 셀 플레이트선 CPL에 대한 부분의 구성을 나타낸다. 이 도 22에 도시한 구성에서는 도 8에 도시한 구성과 마찬가지로, 셀 플레이트선 전압 제어 회로는 셀 플레이트 전압 제어 신호 CPC에 따라 셀 플레이트선 CPL을 메모리셀 데이타 보유 전압 전달선(22)에 접속하는 n채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트 Tx와, 셀 플레이트 전압 제어 신호 CPC의 반전 신호 ZCPC에 응답하여 셀 플레이트선 CPC를 중간 전압 전달선(23)에 접속하는 n채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트 Ty를 포함한다. 제어 회로로부터는 셀 플레이트 전압 제어 신호 CPC만이 출력되고, 셀 플레이트 전압 제어 회로에서 상보형 셀 플레이트 전압 제어 신호 ZCPC가 생성된다.
이 도 22에 도시한 구성에서, 메모리셀 선택 동작이 시작되면 선택 워드선에 따라 셀 플레이트 전압 제어 신호 CPC의 전압 레벨이 H 레벨 또는 L 레벨로 설정된다. 이 셀 플레이트선 CPL에 대응하는 비트선이 참조 비트선 또는 판독 비트선의 경우 셀 플레이트 전압 제어 신호 CPC는 L 레벨이다. 이 때에는 셀 플레이트 전압 제어 신호 ZCPC가 H 레벨이고, 셀 플레이트선 CPL이 중간 전압 전달선(23)에 트랜스퍼 게이트 Ty를 통해 접속된다. 따라서, 도 8에 도시한 구성과 마찬가지로, 확실하게, 이 셀 플레이트선 CPL은 스탠바이 사이클 시 및 액티브 사이클 시에서 중간 전압 Vcca/2의 전압 레벨로 유지된다. 셀 플레이트선 CPL에 대응하는 비트선이 메모리셀 데이타 보유 비트선인 경우, 셀 플레이트 전압 제어 신호 CPC가 H 레벨로 된다. 이 경우에는 셀 플레이트선 CPL이 메모리셀 데이타 보유 전압 전달선(22)에 접속된다.
이 셀 플레이트선 CPL을 상보 셀 플레이트 전압 제어 신호 CPC 및 /CPC를 이용하는 경우와 마찬가지로, 중간 전압 전달선(23) 및 메모리셀 데이타 보유 전압 전달선(22)에 택일적으로 접속함으로써 데이타 보유 비트선에 대응하는 셀 플레이트선의 전압 변화 시에, 용량 결합에 의해 참조 비트선 또는 판독 비트선에 대응하는 셀 플레이트 전압이 변동하는 것을 방지할 수 있고, 비선택 메모리셀에서 오프 상태의 액세스 트랜지스터가 온 상태로 되는 것을 방지할 수 있어 데이타 보유 특성이 개선된다. 특히, 셀 플레이트선의 전압 저하 시에 비선택 메모리셀(비선택의 셀)의 기억 노드로부터 전하가 용량 결합에 의해 유출된 경우, H 레벨 데이타가 파괴될 가능성이 있다(디스터브 리프레시 특성이 나빠진다). 셀 플레이트선 전압을 일정 전압 레벨로 고정해 놓음으로써, 이러한 디스터브 리프레시 특성의 열화를 억제할 수 있다. 상보 제어 신호를 긴 거리에 걸쳐 전달할 필요가 없어 소비 전류를 저감시킬 수 있다.
또, 참조 비트선은 판독 비트선에 동상 노이즈가 실렸을 때에 감지 증폭기에 의한 노이즈의 캔슬이라는 특징을 살리기 위해, 액티브 사이클 시에서는 부유 상태로 설정된다.
이상과 같이, 본 발명의 제3 실시예에 따르면, 셀 플레이트선을 인버터를 이용하여 상보형 셀 플레이트 전압 제어 신호를 생성함으로써 항상 일정한 전압 레벨로 고정하고 있기 때문에, 용량 결합 또는 노이즈 등의 영향에 의해 비선택 메모리셀의 기억 노드의 전위 변화가 생기는 것을 방지할 수 있어 데이타 보유 특성을 개선할 수 있다. 또한, 데이타 판독 시에서, 셀 플레이트선의 용량 결합에 의해 선택 메모리셀(판독 메모리셀)의 기억 노드의 전압 레벨이 상승한 경우, L 레벨 데이타가 판독될 때에는 그 전압 레벨의 상승에 의해 비트선의 전압 변화가 작아져 감지 마진이 저하하는 것이 고려되지만, 셀 플레이트선 전압을 고정함으로써, 이러한 용량 결합에 의해 선택 메모리셀의 기억 데이타의 전압 레벨의 변화를 억제할 수 있어 정확한 메모리셀 데이타의 판독을 행할 수 있다. 물론, 이들 이점은 상보 제어 신호를 이용해 얻어진다.
[제4 실시예]
도 23은 본 발명의 제4 실시예에 따른 반도체 기억 장치의 메모리셀의 구성을 개략적으로 나타낸 도면이다. 도 23에서, NAND형 메모리셀 NMC는 4개 직렬로 접속되는 메모리셀 MC0 내지 MC3을 포함한다. 메모리셀 MC0 내지 MC3 각각 1개 트랜지스터와 1개 캐패시터를 갖는 1트랜지스터/1캐패시터형 셀이다. 메모리셀 MC0 내지 MC3은 각각 워드선 WL0 내지 WL3 상의 신호 전위에 응답하여 도통하는 액세스 트랜지스터를 포함한다. 이들 4개 메모리셀 MC0 내지 MC3이 직렬로 접속된 NAND형 셀 NMC가 비트선 콘택트 BCT를 통해 비트선 BL에 접속된다. 비트선 BL에 접속되는 1열의 메모리셀에 공통으로 셀 플레이트 선 CPL이 설치되어 캐패시터의 셀 플레이트 노드에 셀 플레이트 전압을 제공한다. 4개 메모리셀을 직렬로 접속하고 1개의 비트선 콘택트 BCT를 통해 비트선 BL에 접속함으로써, 비트선 콘택트의 수를 저감시킬 수 있어, 고밀도로 메모리셀을 배치할 수 있다. 본 제4 실시예에서는 이 NAND형 셀 NMC를 이용하여 고밀도 고집적화된 어레이 배치를 실현한다.
도 24는 본 발명의 제4 실시예에 따른 반도체 기억 장치의 메모리셀의 배치를 개략적으로 나타낸 도면이다. 도 24에서, 1개의 활성 영역 AFR에서 비트선 콘택트 BCT에 대해 대향하여 2개의 NAND형 셀이 배치된다. 1개의 NAND형 셀은 4개 직렬 접속된 1트랜지스터/1캐패시터형 메모리셀을 포함한다. 기본적 배치로서는 4개의 비트선을 주기로 하여 비트선 콘택트를 1메모리셀 분열 방향으로 어긋나게 하여 주기적으로 배치한다. 이 도 24에 도시한 구성에서는 인접하는 2개의 비트선이 동일한 위치에 비트선 콘택트를 갖는다. 이것은 쌍을 이루는 비트선에서 셀 플레이트선이 공유되기 때문이다(제2 실시예와 동일). 열 방향으로 인접하는 NAND형 셀 사이에 1개의 워드선이 배치된다. 따라서, 열 방향에서는 9개의 워드선을 주기로 하여 비트선 콘택트 BCT가 배치된다. 비트선 피치를 2·F, 워드선 피치를 2·F로 하면, 2·F·2·F·9/8=4. 5F2에 의해 메모리셀 1비트의 점유 면적은 4. 5F2로 되고, 1비트의 메모리셀당 점유 면적을 대폭 감축시킬 수 있다.
또, 도 24에서 비트선 BLU0a 및 BLL0a, BLU0b, BLL0b, BLU0c, BLL0c, BLU0d, BLL0d, BLU1a 및 BLL1a가 도시되지만, 비트선 BLU0a 내지 BLU0d에 대해 메모리셀 어레이의 한쪽 측의 감지 증폭기에 의해 감지 동작이 행해지고, 비트선 BLL0a 내지 BLL0d에 대해 메모리셀 어레이의 다른쪽 측에 설치된 감지 증폭기에 의해 감지 동작이 행해진다. 따라서, 기본 구성으로서는 비트선은 4개의 그룹 A, B, C 및 D로 분할된다. 4개의 비트선에 대해 1개의 감지 증폭기가 설치된다.
도 25는 1셋트의 비트선(4개의 비트선) BLA0 내지 BLD0에 대한 메모리셀 MC의 배치를 개략적으로 나타낸 도면이다. 비트선 BLA0 내지 BLD0을 1개의 셋트로하여 행 방향으로 동일한 메모리셀 배치가 반복된다. 2개의 NAND형 셀을 메모리셀 단위로 하여 열 방향으로 메모리셀 단위가 반복하여 배치된다. 비트선 콘택트 BCT는 열 방향으로 3개 비트선 걸러 (4개의 비트선의 주기) 동일한 위치에 배치된다. 열 방향에서 9개 워드선마다 비트선 콘택트 BCT가 형성된다. 따라서, 빈 영역(워드선과 비트선의 교차부에 메모리셀이 존재하지 않은 영역)이 열 방향에서 8개의 워드선 걸러 (9개의 워드선 주기로) 형성된다. 또한, 메모리셀의 빈 영역은 1개의 비트선의 셋트에서 열 방향에서 2개의 워드선을 주기로 하여 각 열에 형성된다. 따라서, 워드선 WLc, WLd, WLf 및 WLh에서는 빈 영역은 존재하지 않는다.
도 26은 1개의 NAND형 셀의 데이타 판독 동작을 나타낸 파형 도면이다. 1개의 NAND형 셀이 선택될 때, 4비트의 메모리셀의 데이타가 직렬로 판독되고, 계속해서 직렬로 복원(restore)된다. 도 26에서는 도 23에 도시한 NAND셀의 데이타 판독 동작을 나타낸다. 우선, 비트선 콘택트에 가장 가까운 워드선으로부터 순차 활성화된다. 따라서, 도 26에서 워드선 WL0, WL1, WL2 및 WL3이 순차 선택 상태로 구동된다. 워드선이 선택되면 대응의 메모리셀의 데이타가 비트선 상에서 순차 판독된다. 각 메모리셀 데이타를 판독할 때마다, 감지 증폭기에서 감지 동작을 행하고, 계속해서 도시하지 않은 레지스터에 데이타가 래치된다. 이 레지스터는 4비트 레지스터로서 순차 판독되는 데이타가 순서대로 저장된다.
레지스터로의 1개 메모리셀의 데이타 저장 후 비트선은 다시 원래의 상태로 프리차지된다. 비트선이 프리차지 상태로 복귀한 후에 다음 워드선의 선택이 행해지고, 감지 동작이 행해져 증폭된 데이타의 레지스터로의 저장이 행해진다. 이것이 순차 반복된다. 워드선 WL3이 선택 상태로 구동될 때, 워드선 WL3에 접속되는 메모리셀 MC3의 데이타가 비트선 BL 상에서 판독된다. 이 때, 그 워드선 WL0 내지 WL2에 각각 접속하는 메모리셀의 데이타는 데이타 판독 후 프리차지 전압 레벨로 복귀하고 있기(중간 전압 레벨로 프리차지되어 있기)때문에, 각 메모리셀의 데이타는 파괴적으로 판독된다.
4비트의 메모리셀의 데이타를 판독한 후, 계속해서 레지스터에 저장된 데이타가 순차적으로 메모리셀에 재기록된다. 워드선 WL3에 접속되는 메모리셀 MC3로의 데이타 재기록 후, 워드선 WL3이 비선택 상태로 구동된다. 이 상태에서 또 다시 비트선 BL이 중간 전압 레벨로 프리차지된다. 따라서, 메모리셀 데이타의 재기록 시에서는 재기록마다 활성 상태의 선택 워드선에 접속되는 메모리셀의 기억 노드의 전압 레벨은 중간 전압 레벨로 프리차지되고, 이 프리차지 전압 레벨로 프리차지된 기억 노드로의 데이타의 재기록이 행해진다. 워드선 WL2가 선택 상태일 때에, 메모리셀 MC0 및 MC1을 통해 메모리셀 MC2로의 데이타 재기록이 행해진다. 이 후, 워드선 WL2가 비선택 상태로 구동되고, 메모리셀 MC2의 캐패시터와 비트선 BL이 분리된다. 이후, 마찬가지로 하여 워드선 WL1 및 WL0에 접속되는 메모리셀 MC1 및 MC0로의 데이타의 재기록이 행해진다.
데이타의 감지·증폭을 하는 경우, 「폴드 비트선 배치」에서, 감지 증폭기에 의한 감지 동작을 행한다. 이 때문에, 선택 워드선의 그룹에 따라 셀 플레이트선의 전압 및 비트선의 전압을 제어하여 메모리셀 데이타 보유 비트선, 참조 비트선 및 판독 비트선을 형성하고, 참조 비트선과 판독 비트선에 의해 데이타의 증폭동작을 행한다.
도 25에 도시한 바와 같이, 기본 배열(1개의 감지 증폭기에 대한 셀 배치)에서, 비트선 콘택트 BCT는 행 방향에 대해 열 방향으로 2개의 워드선씩 어긋나 배치된다. 따라서, 4개의 워드선을 선택하는 경우, 비트선 콘택트 BCT와 선택 워드선과의 위치 관계로서 이하의 3가지 경우가 존재한다. 도 27a에 도시한 바와 같이, 선택 워드선 WLs가 1개의 NAND형 셀 NMC의 4비트 메모리셀을 전부 선택하는 경우, 이들 4비트 메모리셀 데이타가 순차 비트선 콘택트 BCT를 통해 비트선 BL에 접속된다. 따라서, 이 경우에서는 비트선 BL이 판독 비트선으로서 이용되고 4비트의 데이타의 판독이 행해진다. 대응의 셀 플레이트선 CPL의 전압은 중간 전압 Vcca/2의 레벨로 유지된다(또는 부유 상태로 유지된다).
도 27b에 도시한 바와 같이, 4개의 선택 워드선과 비트선 콘택트 BCT 사이에 비선택의 메모리셀이 적어도 1비트 존재하는 경우, NAND형 메모리셀 NMC의 데이타는 비트선 콘택트 BCT를 통해 비트선 BL에는 전달되지 않는다. 이 경우, 선택 워드선 WLs에 의해 기억 노드 SN의 기억 데이타가 파괴되는 것을 방지하기 위해, 셀 플레이트선 CPL의 전압 레벨을 유지 전압 Vintact로 상승시킨다. NAND형 셀 NMC에 포함되는 메모리셀의 기억 노드 SN의 전압 레벨은 Vintact+Vcca/2 또는 Vintact-Vcca/2로 되고, 선택 워드선 WLs의 전압 레벨보다도 높아져 액세스 트랜지스터는 전부 오프 상태를 유지한다. 이에 따라, 액세스 트랜지스터를 통해 단락에 의한 NAND형 메모리셀 NMC의 각 메모리셀의 기억 데이타의 파괴가 방지된다. 이 도 27b에 도시한 상태에서는 비트선 BL에서는 데이타의 판독은 행해지지 않는다. 따라서, 이 경우, 비트선 BL을 참조 비트선으로서 이용한다.
도 27c에 도시한 바와 같이, 4개의 선택 워드선 WLs 사이에 비트선 콘택트 BCT가 존재하는 경우 2개의 NAND형 셀의 데이타가 판독될 가능성이 있다. 이 경우, 비트선 BL 및 셀 플레이트선 CPL의 전압 레벨을 함께 중간 전압 Vcca/2로부터 메모리셀 데이타 보유 전압 Vintact의 전압 레벨로 상승시킨다. 또한, 2개의 NAND형 셀 NMC에 포함되는 액세스 트랜지스터를 전부 오프 상태로 유지시켜 기억 데이타의 파괴를 방지한다. 이 경우에, 비트선 BL은 데이타 보유 비트선으로서 감지 증폭기에는 접속되지 않는다.
따라서, 선택 워드선의 위치에 따라 도 27a에 도시되는 비트선 BL을 판독 비트선으로 하고, 도 27b에 도시한 비트선 BL을 참조 비트선으로 하여 감지 동작을 행한다.
다음에, 메모리셀 어레이 내에서의 선택 워드선과 각 제어 신호의 대응 관계에 대해 설명하기로 한다.
도 28은 메모리셀 어레이의 구성을 개략적으로 나타낸 도면이다. 도 28에서는 인접하는 2개의 비트선 BLU 및 BLL이 쌍을 이뤄 배치되고, 동일한 위치에 비트선 콘택트를 갖는다. 비트선 BLLA 내지 BLLD는 메모리셀 어레이(50)의 한쪽 측의 감지 증폭기에 의해 감지 동작이 행해지고, 비트선 BLUA 내지 BLUD는 이 메모리셀 어레이(50)의 다른쪽 측에 설치된 감지 증폭기에 의해 감지 동작이 행해진다. 쌍을 이루는 비트선 BLU(BLUa 내지 BLUd) 및 BLL(BLLa 내지 BLLd)은 셀 플레이트선 CPL(CPLa 내지 CPLd)을 공유한다. 비트선 콘택트 BCT는 행 방향에 대해 열 방향으로 2개의 워드선 피치 어긋나게 하여 배치된다. 동시에 선택되는 4개의 워드선과 비트선 콘택트의 위치 관계로서 도 28에 도시한 기본 배열에서 8개의 NAND형 셀 A1 내지 D1 및 A2 내지 D2를 선택하는 상태가 존재한다. 이 8개의 NAND형 셀의 판독 형태가 선택 워드선의 위치에 따라 열 방향에서 반복된다.
도 29는 이 메모리셀 어레이(50)에 포함되는 셀 플레이트선 CPLA 내지 CPLD와 비트선 BLLA 내지 BLLD, BLUA 내지 BLUD의 전압을 제어하는 회로의 구성을 나타낸 도면이다. 도 29에서는 비트선 BLLA 내지 BLLD에 대해 설치되는 비트선 전압 제어 회로(54) 및 감지 증폭기 접속 제어 회로(56)를 나타낸다. 비트선 BLUA 내지 BLUD에 대해서도 비트선 전압 제어 회로 및 감지 증폭기 접속 제어 회로가 설치된다. 4개의 비트선 BLLA 내지 BLLD에 대해 1개의 감지 증폭기 SA가 설치된다. 제2 실시예와 마찬가지로, 도시하지 않지만, 감지 증폭기는 또한 비트선 BLUA 내지 BLUD에 대해서도 1개 설치된다. 셀 플레이트선 전압 제어 회로(52)는 셀 플레이트선 CPLA 내지 CPLD 각각 대응하여 설치되고, 셀 플레이트 전압 제어 신호 CPCA 내지 CPCD에 응답하여 선택적으로 도통하는 트랜스퍼 게이트 AX 내지 DX를 포함한다. 이들 트랜스퍼 게이트 AX 내지 DX는 도통 시에 대응의 셀 플레이트선 CPLA 내지 CPLD를 메모리셀 데이타 보유 전압 전달선(53)에 접속한다.
비트선 전압 제어 회로(54)는 비트선 BLLA 내지 BLLD 각각에 대응하여 설치되고 비트선 전압 제어 신호 BCCA 내지 BCCD에 응답하여 선택적으로 메모리셀 데이타 보유 전압 Vintact를 전달하는 트랜스퍼 게이트 GA 내지 GD를 포함한다. 이 메모리셀 데이타 보유 전압 Vintact는 메모리셀 데이타 보유 전압 전달선(55) 상에전달되고 트랜스퍼 게이트 GA 내지 GG는 도통 시에 대응의 비트선 BLLA 내지 BLLD와 메모리셀 데이타 보유 전압 전달선(55)을 접속한다.
감지 증폭기 접속 제어 회로(56)는 비트선 BLLA 내지 BLLD 각각에 대응하여 설치되고 접속 제어 신호 SLA 내지 SLD에 응답하여 선택적으로 도통하고 대응의 비트선을 감지 증폭기 SA에 접속하는 트랜스퍼 게이트 CA 내지 CD를 포함한다. 트랜스퍼 게이트 CA 및 CC는 도통 시 비트선 BLLA 및 BLLC를 감지 증폭기 SA의 한쪽 감지 노드에 접속하고 트랜스퍼 게이트 게이트 CB 및 CD는 도통 시에 비트선 BLLB 및 BLLD를 감지 증폭기 SA의 다른쪽 감지 노드에 접속한다.
도 30은 도 28 및 도 29에 도시한 구성에서, NAND형 셀 A1 내지 D1 및 A2 내지 D2를 판독할 때의 선택 워드선과 각 제어 신호의 대응 관계를 일람으로 하여 나타낸 도면이다. 워드선 WL은 4개를 셋트로 하여 순차 선택된다. 이 경우, 선두 워드선이 비트선 콘택트의 좌우 어느쪽의 측에 있는지에 따라 워드선의 선택 시퀀스가 다르다. 예를 들면, 도 28에서 NAND형 셀 A1을 판독할 때, 선두 워드선으로서, 워드선 WL3이 지정되고, 워드선 WL3, WL2, WL1 및 WL0이 이 순서로 선택 상태로 구동되어 메모리셀의 데이타의 판독이 행해진다. 복원 시에는 반대로, 워드선 WA0, WL1, WL2 및 WL3이 순차 비활성 상태로 구동된다. NAND형 셀 A1의 판독 시에서는 판독 비트선이 비트선 BLLA 및 BLUA이고, 참조 비트선은 비트선 BLLB 및 BLUB이다. 비트선 BLLC, BLUC, BLLD 및 BLUD는 메모리셀 데이타 보유 비트선이고, 제어 신호 BCCC 및 BCCD가 활성 상태로 되고, 도 29에 도시한 게이트 GC 및 GD가 온 상태로 되고, 이들 비트선 BLLC 및 BLLD과, 도시하지 않은 비트선 BLUC 및 BLUD에메모리셀 데이타 보유 전압 Vintact로 전달된다. 셀 플레이트선은 판독 비트선에 대한 셀 플레이트선을 제외한 셀 플레이트선 전압을 전부 메모리셀 데이타 보유 전압 Vintact으로 설정할 필요가 있고 제어 신호 CPCA, CPCC, 및 CPCD를 전부 H 레벨로 하고, 게이트 BX, CX 및 DX를 온 상태로 구동한다.
감지 증폭기 선택 접속 제어 회로(56)에서는 비트선 BLLA 및 BLLB를 감지 증폭기 SA에 접속하기 위해 접속 제어 신호 SLA 및 SLB가 H 레벨의 활성 상태로 되고 트랜스퍼 게이트 CA 및 CB가 온 상태로 구동된다. 비트선 콘택트의 좌측의 워드선이 선택될 때, 데이타 판독 시, 번호가 큰 쪽을 향해 워드선이 순차 선택된다. 예를 들면, 선두 워드선으로서 워드선 WL6이 선택된 경우, 워드선 WL6, WL7, WL8 및 WL9의 순으로 워드선이 선택 상태로 구동된다. 워드선 WL6이 선두 워드선으로서 선택될 때, 도 28에 도시한 바와 같이, NAND형 셀 A2가 선택된다. 이 상태에서는 판독 비트선은 비트선 BLUB 및 BLLB이고, 셀 플레이트선 CPLB의 전압 레벨은 도시하지 않은 프리차지용 MOS 트랜지스터에 의해 중간전압 Vcca/2의 레벨로 유지된다. 나머지 셀 플레이트선 CPLA, CPLC 및 CPLD는 메모리셀 데이타 보유 전압 Vintact의 전압 레벨로 구동된다. 워드선 WL6 내지 WL9가 선택될 때 NAND형 셀 C1, B2 및 D1의 데이타의 판독이 행해진다. 이것을 금지하기 위해 비트선 BLUC, BLLC, BLLD 및 BLUD는 메모리셀 데이타 보유 전압 Vintact의 레벨로 구동된다. 비트선 BLUA 및 BLLA에는 메모리셀 데이타가 판독되지 않기 때문에, 이 비트선 BLUA 및 BLLA가 참조 비트선으로서 이용된다. 따라서, 제어 신호 BCCC, BCCB, CPCA, CPCC 및 CPCD가 H 레벨로 되고, 또한 제어 신호 SLA 및 SLB가 H레벨로 된다. 도 29에 도시한 감지증폭기 SA에 대해 비트선 BLLA 및 BLLB가 접속된다.
이하 마찬가지로 하여, 워드선 WL5가 선두 어드레스일 때에는 NAND형 셀 B1의 데이타의 판독이 행해지고, 워드선 WL7이 선두 워드선인 경우 NAND형 셀 C1이 판독되고, 선두 워드선이 워드선 WL9일 때에는 NAND형 셀 D1의 데이타가 판독된다. 이들 경우에는 워드선 WL은 번호가 작은 쪽을 향해 순차 선택형으로 구동된다. 한편, 선두 워드선이 워드선 WL4, WL6, WL8 및 WL10일 때에는 각각 NAND형 셀 D2, A2, B2, 및 C2가 판독된다. 이 때, 워드선은 번호가 큰 쪽을 향해 순차 선택 상태로 구동된다.
1개의 기본 배열(비트선 4개의 셋트)에서는 비트선 콘택트 BCT는 열 방향으로 2개 워드선 어긋나게 배치된다. 열 방향으로 인접하는 2개의 NAND형 셀 사이에 배치되는 워드선에는 메모리셀은 접속되지 않는다. 따라서, 열 방향에서, 비트선 콘택트는 9개의 워드선마다 형성된다. 이 특성을 이용함으로써 선택 워드선에 따라 각 제어 신호 CPCA 내지 CPCD, BCCA 내지 BCCD 및 SLA 내지 SLD를 선택적으로 활성 상태로 구동한다.
도 31은 각 비트선의 비트선 콘택트 BCT와, 이 비트선 콘택트 BCT 양측의 워드선 WL의 대응 관계를 개략적으로 나타낸 도면이다. 도 31에서는 비트선 BLLA, 및 BLUA를 그룹 A로 나타내고, 비트선 BLUB, BLLB를 그룹 B로 나타내고, 비트선 BLUC 및 BLLC를 그룹 C로 나타내고, 비트선 BLUD 및 BLLD를 그룹 D로 나타낸다.
그룹 A에서는 비트선 콘택트 BCT가 워드선 WL3와 WL4 사이, WL12와 WL13 사이, 및 WL21와 WL22 사이에 형성된다. 그룹 B에서는 비트선 콘택트 BCT는 워드선WL5와 WL6 사이, 워드선 WL14와 WL15 사이, 및 워드선 WL23와 WL24 사이에 배치된다.
그룹 C에서는 비트선 콘택트 BCT는 워드선 WL7와 WL8 사이, 워드선 WL16와 WL17 사이, 및 워드선 WL25와 WL26 사이에 형성된다.
그룹 D에서는 비트선 콘택트는 도 28에 도시한 바와 같이, 워드선 WL0와 WL1 사이, 워드선 WL9와 WL10 사이, 워드선 WL18와 WL19 사이, 및 워드선 WL27와 WL28 사이에 형성된다. 이 그룹 A 내지 D 각각에서, 비트선 콘택트 BCT에 인접하는 2개의 워드선 중 하나가 선두 워드선으로서 지정될 때 상기 비트선 콘택트가 접속하는 비트선을 판독 비트선으로 하여 데이타의 판독이 행해진다. 이 도 31에 도시한 구성으로부터 명백한 바와 같이, 열 방향에서는 비트선 콘택트 BCT는 9개 워드선마다 형성되고, 행 방향에서 선두 워드선은 열 방향에서 2개의 워드선씩 어긋나게 배치된다. 이 비트선 콘택트와 선택 워드선과의 관계로부터 각 제어 신호를 발생하기 위한 일반적인 선택 워드선과 판독 비트선이 속하는 그룹과의 대응 관계를 구할 수 있다.
도 32는 본 발명의 제4 실시예에서의 선택 워드선과 판독 비트선과 참조 비트선과의 관계를 나타낸 도면이다. 그룹 A에 포함되는 비트선을 판독 비트선으로 하는 경우에는 선택 워드선은 워드선 9n+3 또는 워드선 9n+4이다. 워드선 9n+3이 선택될 때, 참조 비트선으로서 그룹 B의 비트선 BLB가 이용된다. 워드선 9n+4가 선두 워드선으로서 지정될 때에는 참조 비트선으로서 그룹 D의 비트선 BLD가 이용된다. 워드선 9n+5 또는 워드선 WL9n+6이 선두 워드선으로서 선택된 경우에는 그룹B의 비트선 BLB에 데이타가 판독된다. 참조 비트선은 워드선 WL9n+5가 선두 워드선으로서 지정될 때에는 그룹 C의 비트선 BLC가 이용되고, 워드선 WL9n+7이 선두 워드선으로서 지정될 때에는 그룹 A의 비트선 BLA가 지정된다.
그룹 C에서는 워드선 WL9n+7 또는 워드선 WL9n+8이 선택될 때 그룹 C의 비트선 BLC에 데이타가 판독된다. 워드선 WL9n+7이 선두 워드선일 때에는 비트선 BLD가 참조 비트선으로서 이용되고, 워드선 9n+8이 선두 워드선으로서 지정될 때에는 그룹 B의 비트선 BLB가 참조 비트선으로서 이용된다. 워드선 WL9n 또는 워드선 WL9n+1이 선두 워드선으로서 지정될 때에는 그룹 D의 비트선 BLD에 데이타의 판독이 행해진다. 워드선 WL9n이 선두 워드선일 때에는 그룹 A의 비트선BLA가 참조 비트선으로서 이용되고, 워드선 WL9n+1이 선두 워드일 때에는 그룹 C의 비트선 BLC가 참조 비트선으로서 이용된다.
워드선의 분류는 9의 잉여계에 의해 행할 수 있다. 그룹 A, B 및 C에서는 이 9의 잉여계의 나머지가 홀수(3, 5, 7)일 때에는 워드선 선택 시퀀스로서 번호가 큰 워드선으로부터 번호가 작은 워드선을 향해 순차 선택형으로 구동된다. 그룹 D에서는 선택 워드선이 9의 배수일 때에는 워드선 선택 시퀀스로서 번호가 큰 워드선으로부터 번호가 작은 워드선으로 순차로 워드선이 선택된다. C 그룹 A, B 및 C에서, 9의 잉여계의 나머지가 짝수인 경우에는 선택 워드선에서는 번호가 작은 워드선으로부터 번호가 큰 워드선으로 순차로 워드선이 선택된다. 그룹 D에서는 워드선 WL9n+1이 선두 워드선으로서 선택된 경우에는 번호가 작은 워드선으로부터 번호가 큰 워드선으로 워드선이 순차 선택된다. 이 도 32에 나타낸 관계를 이용하여각 제어 신호를 발생시킬 수 있다.
도 33은 본 발명의 제4 실시예의반도체 기억 장치의 제어 회로의 구성을 개략적으로 나타낸 도면이다. 도 33에서, 제어 회로는 행 어드레스 RA를 9로 나누는 나눗셈 회로(60)와, 나눗셈 회로(60)로부터의 나머지를 나타내는 데이타를 수신하고 판독 비트선을 특정하는 비트선 판정 회로(62)와, 비트선 판정 회로(62)로부터의 비트선 특정 신호에 따라 제어 신호 CPCA 내지 CPCD, BCCA 내지 BCCD 및 SLA 내지 SLD를 출력하는 제어 신호 발생 회로(64)를 포함한다.
이 비트선 판정 회로(62)는 나눗셈 회로(60)로부터의 나머지를 나타낸 데이타에 따라 비트선 그룹을 나타내는 정보, 및 각 그룹에서 비트선 콘택트를 사이에 두는 2개의 워드선 중 어느 워드선이 선택되었는지를 나타내는 정보를 생성한다.
제어 신호 발생 회로(64)는 이 비트선 판정 회로(62)로부터 제공된 비트선 특정 신호에 따라 도 32에 도시한 판독 비트선 및 참조 비트선을 결정하여 각 제어 신호를 생성한다.
워드선 선택 회로는 행 어드레스 신호 RA를 초기치로서 래치하는 업/다운 카운터(66)와, 이 업/다운 카운터(66)로부터의 내부 어드레스 신호를 디코드하는 행 디코더(68)와, 행 디코더(68)의 출력 신호를 래치하는 래치 회로(70)와, 래치 회로(70)의 출력 신호에 따라 지정된 워드선을 선택 상태로 구동하는 워드선 드라이버(72)를 포함한다.
업/다운 카운터(66)는 제어 신호 발생 회로(64)로부터의 제어 신호에 따라 워드선의 선택 시퀀스가 결정된다. 이 업/다운 카운터(66)는 메모리 사이클 개시시(내부 행 어드레스 스트로브 신호의 활성화 시) 기동되고 워드선 선택마다 카운트 동작을 행한다. 래치 회로(70)는 4개의 워드선이 순차 선택될 때, 필요 기간, 선택 워드선을 선택 상태로 유지하기 위해 설치된다. 이 래치 회로(70)는 행 디코더(68)에 포함되는 각 디코드 회로의 출력 신호를 래치하고 메모리 사이클 완료 시, 초기 상태로 리셋트된다.
4개의 워드선의 순차 선택은 외부 행 어드레스 스트로브 신호의 토글에 따라 행해져도 좋고, 또한 외부 행 어드레스 스트로브 신호의 활성화 시 내부에서 4회 소정의 시간폭의 내부행 어드레스 신호가 발생되는 구성이 이용되어도 좋다.
이 도 33에 도시한 바와 같이, 행 어드레스 신호를 9의 잉여계에 의해 분류함으로써 판독 비트선을 특정할 수 있고, 이 특정된 판독 비트선 정보에 따라 각 제어 신호 CPCA-CPC0, BCCA-BCCD, 및 SLA-SLD를 출력할 수 있고, 또한 업/다운 카운터(66)에서의 워드선 선택 시퀀스도 설정할 수 있다.
또, 도 33에 도시한 구성에서는 9의 잉여계를 이용하고 있다. 그러나, 앞에서의 제1 실시예에서 나타낸 바와 같이, 행 디코더의 출력 신호를 이용하여 선두 워드선을 특정하는 구성이 이용되어도 좋고(도 18 참조), 또한 ROM 테이블이 이용되어도 좋다(도 17 및 도 18 참조). 또한, 이 제어 신호 발생 회로(64)의 내부 구성은 도 16에 도시한 설정 회로의 구성과 마찬가지이고, 비트선 특정 정보에 따라 8종류의 제어 신호 발생 형태 중 1개의 제어 신호 발생 형태가 선택되면 된다. 또한, 도 18에 도시한 구성과 마찬가지로 행 디코더 출력에 따라 워드선을 특정하는 경우, 행 디코더를 8개의 그룹으로 분할함으로써 판독 비트선 및 참조 비트선을 용이하게 특정할 수 있다.
도 34는 4비트 데이타를 직렬로 판독할 때의 감지 증폭기부의 구성을 개략적으로 나타낸 도면이다. 감지 증폭기 SA에 대해 4비트의 레지스터 RG0 내지 RG3이 설치된다. 레지스터 RG0 내지 RG3은 각각 트랜스퍼 게이트 QX0 내지 QX3을 통해 감지 증폭기 SA에 접속된다. 이들 트랜스퍼 게이트 QX0 내지 QX3에는 4비트의 시프트 레지스터 SFR로부터의 제어 신호 φ0 내지 φ3이 각각 제공된다. 감지 증폭기 활성화 신호(또는 워드선 활성화 신호) φSA의 활성화에 응답하여 시프트 레지스터 SFR이 시프트 동작을 행하고 또한 이 감지 증폭기 활성화 신호(또는 워드선 활성화 신호) φSA의 활성화 시에만 제어 신호 φ0 내지 φ3 중 어느 하나를 활성 상태로 구동한다.
이 시프트 레지스터 SFR은 감지 증폭기 활성화 신호(또는 워드선 활성화 신호) φSA의 활성화에 따라 소정의 시퀀스(예를 들면 φ0 →φ3)로 제어 신호 φ0 내지 φ3을 순차 활성 상태로 구동하고, 계속해서 복원 시에, 데이타 판독 시와 역 순서(예를 들면 φ3 → φ0)의 시퀀스로 제어 신호 φ0 내지 φ3을 활성 상태로 구동한다. 이러한 양 방향의 시프트 동작을 행하는 시프트 레지스터의 구성은 단순히 내부에서의 시프트 클럭의 발생 시퀀스를 데이타 판독 시와 데이타 복원 시에서 역회전시킴으로써 용이하게 실현된다. 또한 이것을 대신하여, 2비트의 업/다운 카운터와 디코더 회로를 이용하여 4개의 제어 신호를 발생하는 구성이 이용되어도 좋다.
레지스터 RG0 내지 RG3은 통상의 래치 기능을 갖는 회로이면 된다. 레지스터 RG0 내지 RG3은 래치 능력을 감지 증폭기 SA의 래치 능력보다도 크게 하고 감지 증폭기 SA로부터의 데이타 저장 시에서 그 래치 기능을 정지시키고 감지 증폭기 비활성화에 응답하여 래치를 행하는 구성을 이용함으로써 용이하게 감지 증폭기 SA와 레지스터 RG0 내지 RG3 사이에서의 양방향의 데이타 전송을 행할 수 있다. 또, 전체의 구성은 도 21에 도시한 구성과 마찬가지로 된다.
이상과 같이, 본 발명의 제4 실시예에 따르면, NAND형 셀을 이용하여 행 방향에 대해 열 방향으로 2워드선씩 비트선 콘택트를 어긋나게 하여 배치하고 있기 때문에, 4개의 비트선을 셋트로 하여 판독 비트선과 참조 비트선을 비트선 및 셀 플레이트선 전압을 조정함으로써 실현할 수 있고, 1비트당 메모리셀 점유 면적을 대폭 감축시킬 수 있어 고집적화되고 또한 고밀도의 반도체 기억 장치를 실현할 수 있다.
[제5 실시예]
도 35는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 메모리셀 어레이부의 구성을 개략적으로 나타낸 도면이다. 도 35에 도시한 구성에서도, 동일한 메모리셀 배치를 갖는 비트선이 2개 쌍을 이뤄 배치된다. 이들 동일한 메모리셀 배치를 갖는 비트선의 쌍에 대해 공통으로 셀 플레이트선이 설치된다(도 35에서는 도시하지 않음). 이 도 35에 도시한 구성에서는 NAND형 셀 NMC는 비트선 콘택트에 대해 대향 배치되는 2개의 직렬 접속된 1트랜지스터/1캐패시터형 메모리셀을 포함한다. 열 방향에서는 비트선 콘택트 BCT가 5개의 워드선을 주기로 하여 형성된다. 8개의 비트선 BLUA1, BLLA1, BLUB1, BLLB1, BLUC1, BLLC1, BLUD1 및 BLLD1의 8개의비트선의 셋트에서는 행 방향에 대해 비트선 콘택트 BCT는 2개의 워드선 어긋나게 하여 배치된다. 이 비트선 콘택트 BCT의 1개의 셋트 내에서의 비트선 간의 관계는 제4 실시예의 비트선 콘택트의 배치 관계와 동일하다.
비트선 BLLA1, BLLB1, BLLC1 및 BLLD1에 대해서는 이 메모리셀 어레이의 한쪽 측에 설치되는 감지 증폭기에 의해 기억 데이타의 증폭 동작이 행해진다. 비트선 BLUA1, BLUB1, BLUC1, BLUD1에 대해서는 메모리셀 어레이의 다른쪽 측에 설치된 감지 증폭기에 의해 기억 데이타의 감지 증폭이 행해진다. 이 비트선과 감지 증폭기의 배치 관계는 제4 실시예와 동일하다.
이 도 35에 도시한 메모리셀 어레이 배치에서, 메모리셀 최소 단위 MCU는 4개의 1트랜지스터/1캐패시터형 메모리셀을 지니고, 열 방향에서는 워드선 5개의 피치 면적을 점유한다. 비트선 및 워드선의 피치를 모두 2F로 하면, 4개의 메모리셀이 2·F·5·2·F의 면적을 점유한다. 따라, 1비트의 메모리셀 당 점유 면적 UMR은 5·F2로 된다. 따라서, 종래 구성의 폴드형 비트선 배치를 갖는 메모리셀의 경우에 비해 62. 5%의 메모리셀 점유 면적으로 되고, 또한 제1 실시예의 경우에 비해 83. 3%의 메모리셀 점유 면적으로 되고, 고집적화에 적합한 메모리셀 배치를 실현할 수 있다. 또한, 메모리셀의 한쪽 측에서 비트선 8개의 피치에 대해 감지 증폭기를 1개 설치하는 것만으로도 감지 증폭기의 레이아웃이 용이해진다.
도 36은 도 35에 도시한 메모리셀 어레이의 셀 배치의 전기적 등가 회로를 나타낸 도면이다. 도 36에서는 메모리셀 어레이의 한쪽 측의 감지 증폭기에 접속되는 비트선 셋트, 즉 4개의 비트선 BLA, BLB, BLC, 및 BLD 셋트를 대표적으로 나타낸다. 비트선 BLA 내지 BLD 각각에 대응하여 셀 플레이트선 CPLA 내지 CPLD가 배치된다. 셀 플레이트선 CPLA 내지 CPLD가 도 35에 도시한 구성에서는 동일한 메모리셀 배치를 갖는 비트선 BLL 및 BLU에 의해 공유된다.
비트선 콘택트 BCT가 행 방향에 대해 열 방향으로 2개의 워드선씩 어긋나게 배치된다. 비트선 BLA에서는 워드선 WL1과 WL2 사이 및 워드선 WL6과 WL7 사이에 각각 비트선 콘택트 BCT가 형성되고, 이들 비트선 콘택트 BCT에 대해 서로 대향하도록 2비트의 메모리셀이 접속된다. 비트선 BLB에서는 키 워드선 WL3와 WL4 사이, 및 워드선 WL8과 워드선 WL9 사이에 비트선 콘택트 BCT가 각각 형성된다. 비트선 BLC에서는 워드선 WL0과 WL1 사이, 및 워드선 WL5와 WL6 사이에 비트선 콘택트 BCT가 형성되고, 비트선 BLD에서는 워드선 WL2와 WL3의 사이, 및 워드선 WL7과 WL8 사이에 비트선 콘택트 BCT가 형성된다. 열 방향에서는 4개의 워드선 걸러 5개의 워드선의 주기로 1개 빈 영역(메모리셀이 존재하지 않은 영역)이 배치된다.
이 도 35 및 도 36에 도시한 2개의 직렬 접속된 1트랜지스터/1캐패시터형 메모리셀을 갖는 NAND형 셀을 이용하는 경우에서도, 열 방향에서 5개의 워드선마다 1개의 빈 영역이 존재하고, 또한 행 방향에 대해 2워드선씩 비트선 콘택트의 위치가 어긋나 있기 때문에 1개의 워드선 선택 시에서 1개의 참조 비트선을 형성할 수 있다. 참조 비트선에 대해서는 대응의 셀 플레이트선 전압을 메모리셀 데이타 보유 전압 Vintact의 레벨로 유지한다. 판독 비트선에서는 셀 플레이트선의 전압은 중간 전압 레벨이다. 나머지 2개의 비트선에 대해서는 비트선 및 대응하는 셀 플레이트선 양자에 대해 메모리셀 데이타 보유 전압 Vintact이 전달된다.
도 37은 이 도 35 및 도 36에 도시한 메모리셀 배치에서의 선택 워드선(선두 워드선), 판독 비트선 및 참조 비트선과, 그 때의 워드선 선택 시퀀스를 일람하여 나타낸 도면이다. 선택 워드선(선두 워드선)은 5의 잉여계로 나타내진다. 메모리셀 기본 단위가 4비트이고, 열 방향의 인접 기본 단위 사이에 1개의 빈 영역이 존재하기 때문이다. 따라서, 이 선택 워드선(선두 워드선)과 비트선 콘택트 BCT의 위치 관계로부터 판독 비트선 및 참조 비트선을 결정할 수 있다. 선택 워드선(선두 워드선: 이하, 단순히 선택 워드선이라 칭함)이 워드선 WL5n+1인 경우, 판독 비트선에서는 비트선 BLA 및 BLC가 2개 존재한다. 워드선 선택 시퀀스로서 번호가 큰 워드선으로부터 작은 워드선으로 선택하는 경우, 판독 비트선은 비트선 BLA로 되고, 참조 비트선은 비트선 BLD가 된다. 반대로, 워드선의 번호가 작은 쪽으로부터 번호가 큰 워드선으로 순차 선택하는 경우, 판독 비트선은 비트선 BLC이고 참조 비트선은 비트선 BLB로 된다.
선택 워드선이 워드선 WL5n+2인 경우, 판독 비트선 후보로서 비트선 BLA 및 BLD가 존재한다. 워드선 선택 시퀀스가 워드선 번호가 큰 쪽으로부터 작은 워드선으로 순차 선택하는 경우에는 비트선 BLD가 판독 비트선으로 되고 비트선 BLB가 참조 비트선이 된다. 반대로, 번호가 작은 워드선으로부터 번호가 큰 워드선으로 순차 선택하는 시퀀스의 경우에는 비트선 BLA가 판독 비트선이 되고 비트선BLC가 참조 비트선이 된다.
선택 워드선이 워드선 WL5n+3의 경우에도, 판독 비트선의 후보로서 비트선BLB 및 BLD가 존재한다. 워드선 번호가 큰 쪽으로부터 작은 쪽을 향해 순차 워드선을 선택하는 경우, 비트선 BLB가 판독 비트선으로 되고 비트선 BLC가 참조 비트선이 된다. 워드선 번호가 작은 쪽으로부터 큰 쪽을 향해 순차 워드선을 선택하는 경우에는 비트선 BLD가 판독 비트선으로 되고 비트선 BLA가 참조 비트선이 된다.
선택 워드선이 워드선 WL5n+4일 때에는 비트선 BLB가 판독 비트선이고, 비트선 BLA가 참조 비트선이다. 이 때에는 워드선은 번호가 작은 쪽으로부터 큰 워드선을 향해 순차 선택된다.
선택 워드선이 워드선 5n인 경우에는 판독 비트선은 비트선 BLC이고 참조 비트선은 비트선 BLD이다. 이 경우에는 워드선은 번호가 큰 워드선으로부터 작은 워드선을 향해 순차 선택된다.
1개의 선택 워드선에 대해 판독 비트선 후보가 2개 존재하는 경우, 어드레스 신호의 특정한 비트를 이용하여, 어느 하나의 워드선 선택 시퀀스인가에 따라 판독 비트선 및 참조 비트선을 결정한다. 선택 워드선이 워드선 5n+4 및 5n일 때에는 판독 비트선은 고유하게 결정된다. 이 경우에는 특정한 어드레스 신호 비트를 무효화하여, 미리 정한 워드선 선택 시퀀스에 따라 순차 워드선을 선택 상태로 구동한다.
도 38은 비트선 및 셀 플레이트선 전압 제어 신호 및 감지 증폭기 접속 제어 신호를 발생하는 부분의 구성을 개략적으로 나타낸 도면이다. 도 38에서, 제어 회로는 행 어드레스 신호 비트 R1-Rn을 수신하여 선택 워드선(선두 워드선)을 식별하는 선두 워드선 식별 회로(74)와, 선두 워드선 식별 회로(74)로부터의 선두 워드선특정 정보와 행 어드레스 신호 비트 R0을 수신하고 판독 비트선 및 참조 비트선을 특정하는 판독/참조 비트선 특정 회로(76)와, 판독/참조 비트선 특정 회로(76)로부터의 판독 비트선 및 참조 비트선 특정 신호에 따라 셀 플레이트선의 전압을 제어하기 위한 셀 플레이트 제어 신호와, 비트선의 전압을 제어하기 위한 비트선 제어 신호 및 감지 증폭기와 비트선의 접속을 제어하는 감지 증폭기 접속 제어 신호를 발생하는 제어 신호 발생 회로(78)를 포함한다. 판독/참조 비트선 특정 회로(76)는 또한 이 행 어드레스 신호 비트 R0과 선두 워드선 식별 회로(74)의 출력하는 선두 워드선 특정 신호에 따라 워드선 선택 시퀀스를 지정하는 워드선 선택 시퀀스 제어 신호를 생성한다.
선두 워드선 식별 회로(74)는 행 어드레스 신호 비트 R1-Rn에 따라, 도 37에 도시한 8개의 선택 워드선(선두 워드선)의 종류의 셋트 중에서 1개 셋트를 특정하는 신호를 출력한다. 판독/참조 비트선 특정 회로(76)는 선택 워드선(선두 워드선)이 워드선 WL5n+4 또는 워드선 WL5n일 때에는 행 어드레스 신호 비트 R0을 무효화하고, 이 선두 워드선 특정 정보에 따라 워드선 선택 시퀀스 제어 신호를 생성하고 또한 판독 비트선 및 참조 비트선을 특정하는 신호를 생성한다.
선두 워드선 식별 회로(74)가 잉여 1, 2, 및 3 중 어느 하나의 워드선 셋트를 특정하는 경우에는 판독/참조 비트선 특정 회로(76)가 행 어드레스 신호 비트 R0의 값에 따라 판독 비트선 및 참조 비트선의 쌍을 결정하고, 또한 워드선 선택 시퀀스를 결정한다. 제어 신호 발생 회로(78)는 이 판독/참조 비트선 특정 회로(76)로부터의 판독 비트선 특정 정보 및 참조 비트선 특정 정보에 따라 판독비트선에 대해 설치된 셀 플레이트선을 제외한 셀 플레이트선을 메모리셀 데이타 보유 전압 Vintact의 전압 레벨로 설정하고, 또한 판독 비트선 및 참조 비트선 이외의 비트선의 전압을 메모리셀 데이타 보유 전압 Vintact의 전압 레벨로 설정한다.
선두 워드선 식별 회로(74)의 구성에서는 앞에서의 제1 실시예와 마찬가지의 구성을 이용할 수 있다. 또한, 제4 실시예에 도시한 회로의 구성도 이용할 수 있다. 행 어드레스 신호 비트 R1-Rn이 나타내는 2진수를 5로 나눌 때, 5의 잉여계에 의해 워드선을 분류할 수 있다. 이것을 대신하여 행 디코더 출력 신호에 따라 선두 워드선을 특정하더라도 좋고 또한, ROM 테이블을 이용하여도 좋다.
제어 신호 발생 회로(78)로부터의 제어 신호를 수신하는 회로 부분에는 도 21의 비트선 전압 제어 회로 및 셀 플레이트선 전압 제어 회로와 마찬가지의 구성을 이용할 수 있다. 감지 증폭기 접속 제어 회로는 판독 비트선 및 참조 비트선에 따라 각각 감지 증폭기가 다른 감지 노드에 접속한다. 따라서, 감지 증폭기와 비트선을 접속하기 위한 트랜스퍼 게이트의 수가 제4 실시예에 비해 조금 많아진다. 다른 구성은 블럭도로서는 제2 실시예에서 도 21에 도시한 회로 구성과 동일하다. 감지 증폭기에는 2비트의 레지스터가 설치된다.
이상과 같이, 본 발명의 제5 실시예에 따르면 2비트의 메모리셀로 구성되는 NAND형 셀을 비트선 콘택트에 대해 대향 배치되는 NAND형 셀을 최소 단위로 하여 반복적으로 열 방향으로 정렬하여 배치시키고 또한 열 방향에서 인접하는 메모리셀 최소 단위 사이에 빈 영역을 형성하고, 또한 행 방향에 대해 열 방향으로 2워드선씩 비트선 콘택트의 위치를 어긋나게 하고 있기 때문에, 감지 증폭기에 대해 4개의 비트선을 셋트로 하여 판독 비트선 및 참조 비트선을 배치할 수 있어 폴드 비트선 배치로 감지 동작을 행할 수 있다. 또한, 이 경우 1비트 당 메모리셀 점유 면적이 5F2로 되어 고집적화에 적합한 메모리셀 배치를 실현할 수 있다.
또, NAND형 셀을 이용하는 경우, 1개의 NAND형 셀에 m개의 1트랜지스터/1캐패시터형 메모리셀이 직렬로 접속되는 경우, 2·m+1의 잉여계를 이용하여 선두 워드선(선택 워드선)을 분류하여 판독 비트선 및 참조 비트선을 결정할 수 있다(비트선 콘택트의 주기가 비트선 2m개(m≥2) 또는 2m·2 (m=1)일 때).
이상과 같이, 본 발명에 의하면 복수 비트의 메모리셀을 최소 단위로 하여 행 방향 및 열 방향에 대해 메모리셀이 소정수의 워드선 및 비트선마다 동일한 배치를 갖고 또한 각 주기 내에서 비트선 콘택트 위치를 행 방향에 대해 열 방향으로 어긋나게 하여 배치하고 있기 때문에, 1비트 당 메모리셀 점유 면적을 대폭 감축시킬 수 있어 고집적화된 반도체 기억 장치를 실현할 수 있다. 또한 이 비트선 콘택트를 어긋나게 할 수 있는 배치에 의해 감지 증폭기에 대해 판독 비트선 및 참조 비트선을 접속할 수 있어, 노이즈의 영향을 받지 않고 안정적으로 감지 동작을 행할 수 있다.
비록 본 발명에 대해 상기 실시예에 대해서만 기술 및 도시하였지만, 본 발명의 사상 및 범주를 벗어나지 않는 한 다른 여러 실시예를 실시할 수 있다는 것은주지의 사실이다.

Claims (3)

  1. 반도체 기억 장치에 있어서,
    각각이 행 방향으로 연장하고 서로 평행하게 배치된 복수의 워드선과,
    각각이 열 방향으로 연장하고 서로 평행하게 배치된 복수의 제 1 비트선과,
    상기 복수의 워드선과 상기 복수의 제 1 비트선의 교차부에 배치된 복수의 1 트랜지스터/1캐패시터형 메모리 셀 - 상기 메모리 셀은 두 개의 메모리 셀을 단위로 하여 열 방향으로 반복적으로 배치되고, 두 개의 메모리 셀은 하나의 비트선 콘택트를 기준으로 서로 마주보며 배치되어 상응하는 제 1 비트선과 접촉을 이루고, 인접 비트선들 사이에서 비트선 콘택트들은 그 위치가 달라지도록 주기적으로 위치하고, 복수의 비트 선들이 한 단위가 되어 비트선 콘택트들이 행 방향으로 주기적으로 위치하고, 비트선 콘택트들 및 메모리 캐패시터들은 복수의 비트선들을 단위로 하여 행 방향으로 정렬되어 배치됨-,
    제 1 비트선에 상응하여 개별적으로 제공되고 상응하는 제 1 비트 선상의 메모리 셀의 셀 플레이트 노드에 결합되어, 셀 플레이트 전압을 상응하는 제 1 비트선의 메모리 셀의 셀 플레이트 노드에 가하기 위한 복수의 셀 플레이트선 -셀 플레이트 노드는 메모리 셀이 데이타 저장 노드와 마주보는 메모리 셀의 메모리 캐패시터의 한 캐패시터 전극이 됨-, 및
    셀 플레이트 선에 결합되고 개별적으로 셀 플레이트 선 상의 전압을 제어하는 셀 플레이트 전압 제어 회로
    를 포함하는 반도체 메모리 장치.
  2. 반도체 기억 장치에 있어서,
    행 방향으로 연장하고 서로 평행하게 배치된 복수의 워드선과,
    열 방향으로 연장하고 서로 평행하게 배치된 복수의 제 1 비트선과,
    행렬형으로 배치되고 각각이 직렬로 접속된 2n개의 1 트랜지스터/1 캐패시터형의 메모리 셀을 구비한 복수의 제 1 NAND 형 셀을 포함하고,
    상기 제 1 비트선을 상기 복수의 제 1 NAND 형 셀에 콘택트하기 위한 비트선 콘택트들은 매 2n또는 2·2n개의 제 1 비트 선마다 행 방향으로 동일 위치에 배치되고, 상기 비트선 콘택트는 각각의 세트에서 열 방향으로 두 개의 워드선 피치마다 변이되도록 배치되고, 상기 제 1 NAND 형 셀들은 인접 비트선 사이에서 및 인접 워드선 사이에서 서로 다른 패턴이 되도록 배치된 반도체 기억장치.
  3. 제 2항에 있어서,
    각각이 선정된 개수의 제 1 비트선으로 구성된 세트에 개별적으로 상응하여 배치된 복수의 제 1 감지 증폭기와,
    행지정 신호에 따라서 각각의 제 1 비트 라인에 접속된 메모리 셀의 캐패시터의 셀 플레이트 노드의 전압을 설정하여 메모리 셀 데이타가 각각의 세트의 제 1 비트선 중 하나 상에서 판독되고 각각의 세트의 잔여 제 1 비트선 상에서 메모리셀 데이타의 판독을 금지시키는 셀 플레이트 전압 제어 회로 -상기 전압은 개별적으로 각각의 제 1 비트선에 대해 설정됨- 와,
    상기 행 지정명령에 따라서 개별적으로 각각의 제 1 비트선의 전압을 설정하여, 메모리 셀 데이타가 각각의 세트의 상기 제 1 비트선 중 하나 상에서 판독되도록 하고 각각의 세트의 잔여 제 1 비트선 상에서 메모리 셀 데이타의 판독을 금지시키는 비트선 전압 제어 회로와,
    상기 행 지정 신호에 응답하여 각각의 세트의 제 1 비트선 중의 하나와 각각의 세트의 잔여 제 1 비트선 중 하나를 제 1 감지 증폭기의 상응하는 것에 접속시키는 감지 증폭기 선택 접속 회로
    를 더 포함하는 반도체 기억 장치.
KR1019980049984A 1998-03-17 1998-11-20 반도체기억장치 KR100302250B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10067222A JPH11265995A (ja) 1998-03-17 1998-03-17 半導体記憶装置
JP98-067222 1998-03-17

Publications (2)

Publication Number Publication Date
KR19990076542A KR19990076542A (ko) 1999-10-15
KR100302250B1 true KR100302250B1 (ko) 2001-09-22

Family

ID=13338680

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980049984A KR100302250B1 (ko) 1998-03-17 1998-11-20 반도체기억장치

Country Status (3)

Country Link
US (1) US6151244A (ko)
JP (1) JPH11265995A (ko)
KR (1) KR100302250B1 (ko)

Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067898A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP4936582B2 (ja) * 2000-07-28 2012-05-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2002245777A (ja) * 2001-02-20 2002-08-30 Hitachi Ltd 半導体装置
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP2004022073A (ja) * 2002-06-17 2004-01-22 Elpida Memory Inc 半導体記憶装置
FR2841680B1 (fr) * 2002-07-01 2006-02-24 St Microelectronics Sa Dispositif de stockage de donnees multiports, en particulier pour une unte arithmetique et logique d'un processeur de traitement numerique du signal
JP2004039105A (ja) * 2002-07-03 2004-02-05 Umc Japan 半導体記憶装置
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
JP4002900B2 (ja) * 2004-03-02 2007-11-07 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US7394677B2 (en) * 2005-07-07 2008-07-01 Seiko Epson Corporation Ferroelectric random access memory device, display drive IC and electronic equipment
US7164595B1 (en) * 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
JP2011090748A (ja) * 2009-10-23 2011-05-06 Elpida Memory Inc センスアンプ回路および半導体装置
JP5617219B2 (ja) 2009-10-29 2014-11-05 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
TWI596769B (zh) * 2011-01-13 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體儲存裝置
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) * 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126478A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for memory device as a store for program instructions
EP3254286B1 (en) 2015-02-06 2019-09-11 Micron Technology, INC. Apparatuses and methods for parallel writing to multiple memory device locations
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
US10522212B2 (en) 2015-03-10 2019-12-31 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US10365851B2 (en) 2015-03-12 2019-07-30 Micron Technology, Inc. Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
KR102672295B1 (ko) * 2016-10-27 2024-06-04 에스케이하이닉스 주식회사 리프레시 제어 장치
CN207637499U (zh) 2016-11-08 2018-07-20 美光科技公司 用于形成在存储器单元阵列上方的计算组件的设备
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10727222B2 (en) * 2017-04-20 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory system and memory cell having dense layouts
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10163494B1 (en) * 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
JP2019021367A (ja) * 2017-07-20 2019-02-07 株式会社東芝 半導体装置
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11710698B2 (en) * 2020-09-24 2023-07-25 Advanced Micro Devices, Inc. Dual-track bitline scheme for 6T SRAM cells
US11437316B2 (en) 2020-09-24 2022-09-06 Advanced Micro Devices, Inc. Folded cell layout for 6T SRAM cell

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065811A (ja) * 1992-06-19 1994-01-14 Sharp Corp 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2775552B2 (ja) * 1991-12-26 1998-07-16 三菱電機株式会社 半導体記憶装置
US5383151A (en) * 1993-08-02 1995-01-17 Sharp Kabushiki Kaisha Dynamic random access memory
JP3249871B2 (ja) * 1993-12-22 2002-01-21 三菱電機株式会社 半導体記憶装置
TW318281B (ko) * 1994-08-30 1997-10-21 Mitsubishi Electric Corp
JP3364549B2 (ja) * 1995-02-22 2003-01-08 三菱電機株式会社 半導体記憶装置
JP3723599B2 (ja) * 1995-04-07 2005-12-07 株式会社ルネサステクノロジ 半導体記憶装置
KR100186300B1 (ko) * 1996-04-04 1999-04-15 문정환 계층적 워드라인 구조를 갖는 반도체 메모리 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065811A (ja) * 1992-06-19 1994-01-14 Sharp Corp 半導体装置

Also Published As

Publication number Publication date
US6151244A (en) 2000-11-21
KR19990076542A (ko) 1999-10-15
JPH11265995A (ja) 1999-09-28

Similar Documents

Publication Publication Date Title
KR100302250B1 (ko) 반도체기억장치
JP4754050B2 (ja) １対のセルにデータを記憶するｄｒａｍ
US5680344A (en) Circuit and method of operating a ferrolectric memory in a DRAM mode
KR100282051B1 (ko) 비승압 워드선 방식의 다이나믹형 반도체 기억 장치
KR0170008B1 (ko) 강유전체 메모리 장치
KR100411917B1 (ko) 저소비 전류에 의해 고속으로 동작하는 반도체 기억 장치
US6449182B1 (en) Low-power semiconductor memory device
US5602793A (en) Semiconductor memory device having power line arranged in a meshed shape
US5677865A (en) Ferroelectric memory using reference charge circuit
KR100214351B1 (ko) 데이타보호용메모리장치
US6636454B2 (en) Low-power consumption semiconductor memory device
KR100650244B1 (ko) 게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트다이오드 메모리 셀에 대한 기록 방법
JPH07111083A (ja) 半導体記憶装置
JP2006190395A (ja) 半導体メモリ
JP3889848B2 (ja) 半導体記憶装置
US6538914B1 (en) Ferroelectric memory with bit-plate parallel architecture and operating method thereof
US20220254399A1 (en) Apparatuses, systems, and methods for ferroelectric memory cell operations
US5848012A (en) Semiconductor memory device having hierarchical bit line structure employing improved bit line precharging system
CN115810372A (zh) 用于单端感测放大器的设备及方法
JPH11238388A (ja) 半導体記憶装置
JPH10106286A (ja) 半導体記憶装置およびそのテスト方法
JP3397452B2 (ja) 半導体記憶装置
US20230186971A1 (en) Apparatuses and methods for 1t and 2t memory cell architectures
US6667919B1 (en) Semiconductor memory device and test method thereof using row compression test mode
JP3581170B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040624

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee