JP4936582B2

JP4936582B2 - 半導体記憶装置

Info

Publication number: JP4936582B2
Application number: JP2000228580A
Authority: JP
Inventors: 和民有本; 裕樹島野; 敏則森原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-07-28
Filing date: 2000-07-28
Publication date: 2012-05-23
Anticipated expiration: 2020-07-28
Also published as: US6377483B1; US20020031006A1; JP2002043548A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、さらに詳しくはメモリを搭載したシステムＬＳＩに関する。
【０００２】
【従来の技術】
プロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと大記憶容量のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とを同一半導体チップ（半導体基板）上に集積化したロジック混載ＤＲＡＭなどのシステムＬＳＩが開発されている。このようなシステムＬＳＩにおいては、１２８ビットから５１２ビットの多ビットの内部データバスでロジックとＤＲＡＭなどのメモリとの間を相互接続することにより、汎用ＤＲＡＭに比べて、１桁ないし２桁以上高速のデータ転送速度を実現することができる。
【０００３】
また、ＤＲＡＭとロジックとは内部配線で接続されており、この内部配線の長さはボード上配線に比べて十分短く、また寄生インピーダンスも小さいため、データバスの充放電電流の大幅な低減および、高速での信号伝送を実現することができる。また、ロジックとＤＲＡＭとは内部配線で接続されており、ロジックに対して汎用ＤＲＡＭを外付けする方式に比べて、ロジックの外部ピン端子数を低減することができる。
【０００４】
これらの理由により、ロジック混載ＤＲＡＭなどのシステムＬＳＩは、３次元グラフィックス処理、画像・音声処理などの大量のデータを取扱う処理を実行する情報機器の高性能化に大きく寄与している。
【０００５】
図２０は、従来のＤＲＡＭ内蔵システムＬＳＩ９００の構成を概略的に示す図である。図２０を参照して、システムＬＳＩ９００は、外部ピン端子群ＬＰＧＡに結合され、指令された処理を実行する大規模ロジックＬＧと、大規模ロジックＬＧと外部ピン端子群ＡＰＧとの間に結合され、アナログ信号についての処理を行なうアナログコアＡＣＲと、大規模ロジックＬＧに内部配線を介して結合され、この大規模ロジックＬＧが必要とするデータを格納するＤＲＡＭコアＭＣＲと、テストモード時において、大規模ロジックＬＧとＤＲＡＭコアＭＣＲとを切り離すとともに、テストピン端子群ＴＰＧを介して外部のメモリテスタをＤＲＡＭコアＭＣＲに結合するテストインターフェイス回路ＴＩＣとを含む。ＤＲＡＭコアＭＣＲは、電源ピン端子ＰＳＴを介して電源電圧ＶＣＣを受ける。
【０００６】
アナログコアＡＣＲは、内部のクロック信号を発生する位相同期回路（ＰＬＬ）、外部からのアナログ信号をデジタル信号に変換するアナログ／デジタル変換器、および大規模ロジックＬＧから与えられるデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器を含む。
【０００７】
【発明が解決しようとする課題】
図２１は、ＤＲＡＭ−ロジック混載プロセスで製造されたＤＲＡＭコアＭＣＲおよび大規模ロジックＬＧの概略断面図である。図２1を参照して、半導体基板９０２の表面にトレンチ分離９０４により電気的に分離されたＮチャネルＭＯＳトランジスタ９０６およびＰチャネルＭＯＳトランジスタ９０８が形成されている。ゲート電極層９１０は、たとえば不純物が導入された多結晶シリコン（ドープトポリシリコン）、あるいはＷＳｉｘなどのポリサイドなどのシリコンを含む材質より形成されている。このＭＯＳトランジスタ９０６，９０８を覆うように表面全面に層間絶縁膜９１２が形成されている。この層間絶縁膜９１２上には、ＤＲＡＭコアＭＣＲにビット線を形成するためのビット線層９１４が形成されている。このビット線層９１４上を覆うように表面全面に層間絶縁膜９１６が形成されている。この層間絶縁膜９１６上には層間絶縁膜９１８が形成されている。この層間絶縁膜９１８上には、メタル配線層９２０〜９２２および層間絶縁膜９２４〜９２６が交互に形成されている。メタル配線層９２０〜９２２は、たとえばアルミニウム（Ａｌ）などの金属またはそれと銅（Ｃｕ）などを含む合金よりなる。第１のメタル配線層９２０は、コンタクトホール９１８ａにタングステン（Ｗ）などを埋め込んだプラグ９１８ｂによってビット線層９１４に電気的に接続されている。第２のメタル配線層９２１および第３のメタル配線層９２２は、スルーホール９２４ａおよび９２５ａにタングステン（Ｗ）などを埋め込んだプラグ９２４ｂおよび９２５ｂによってメタル配線層９２０および９２１にそれぞれ電気的に接続されている。ＤＲＡＭを混載しない完全なＣＭＯＳロジックプロセスにおいては上記ビット線層７は不要になる。
【０００８】
図２２は、図２０に示したＤＲＡＭコアＭＣＲにおけるメモリセルアレイの概略構成を示すレイアウト図である。図２２に示したサブメモリセルアレイＳＭＡが行方向（図２２上横方向）に複数配列され、これらによりサブブロックが構成される。さらに、このサブブロックが行方向（図２２上横方向）に複数配列され、これらによりメモリセルアレイ全体が構成される。このメモリセルアレイはいわゆる「階層ワード線」（「分割ワード線」ともいう）構成になっており、メインワード線ＭＷＬおよびサブワード線ＳＷＬが配置されている。また、これらサブワード線ＳＷＬに交差してビット線対ＢＬ，ＺＢＬが配置されている。ビット線対ＢＬ，ＺＢＬは、雑音耐性の強い折返しビット線構成になっている。ビット線対ＢＬ，ＺＢＬは、センスアンプ帯ＳＡＢに配置されたセンスアンプＳ／Ａに接続される。サブワード線ＳＷＬは、サブワードドライバ帯ＳＤＢに配置されたサブワードドライバＳＤに接続される。
【０００９】
サブワード線ＳＷＬとビット線ＢＬまたはＺＢＬとの交差部にはメモリセルＭＣが形成されている。各メモリセルＭＣは、アクセストランジスタと蓄積キャパシタとから構成される。隣接する２つのメモリセルＭＣにおいては、ビット線ＢＬまたはＺＢＬが共通のビット線コンタクト９３０で２つのアクセストランジスタのフィールド領域９３２に接続される。各メモリセルＭＣにおいては、ストレージノードがストレージノードコンタクト９３４でアクセストランジスタのフィールド領域９３２に接続される。ここで、ビット線コンタクト９３０を斜め方向に結んで求められるメモリセルＭＣの最小ピッチ長のビット線方向への射影した長さが、メモリセルＭＣのビット線方向の配置ピッチの１／２であり、このメモリセル配置は「ハーフピッチセル」（「１/２ピッチセル」ともいう）配置と呼ばれる。
【００１０】
図２３は、図２２に示したサブメモリセルアレイＳＭＡおよびサブワードドライバ帯ＳＤＢの概略断面図である。図２３に示すように、半導体基板９０２の表面にはＮまたはＰチャネルＭＯＳトランジスタ９４０，９４２が形成される。トランジスタ９４０はメモリセルＭＣのアクセストランジスタを構成し、トランジスタ９４２はサブワードドライバＳＤを構成する。サブワード線ＳＷＬはゲート層９１０に形成される。ビット線ＢＬおよび形状ダミービット線ＤＢＬはビット線層９１４に形成される。メモリセルＭＣのキャパシタ９４４は層間絶縁膜９１６および９１８の間に形成される。キャパシタ９４４はストレージノード９４６のセルプレート電極９３６とから構成されている。このキャパシタ９４４はビット線ＢＬの上に形成されており、いわゆるＣＯＢ（Capacitor Over Bitline）構造になっている。そのため、隣接ビット線間にあるストレージノード９４６がシールドとなり、雑音耐性をさらに強くしている。このキャパシタ９４４は容量確保のためスタック型であり、さらにキャパシタ面積を大きくするためストレージノード９４６を高い円筒形状にし、さらに図示していないが表面を粗面形状にした複雑な立体構造にしている。そのため、メモリセルアレイとそれ以外の周辺回路との間に大きな段差が生じ、メタル配線層９２０〜９２２の配線ピッチを狭くすることが困難になる。そこで、ＣＭＰ（ケミカル・メカニカル・ポリッシュング）による平坦化プロセスの導入によって上記の段差を大幅に低減している。
【００１１】
このようにＤＲＡＭ混載システムＬＳＩにおいては、通常のＣＭＯＳロジックプロセス以外に複雑な立体構造を持つＤＲＡＭコアＭＣＲのキャパシタ９４４を形成するためのプロセスステップ、さらに立体構造を持つキャパシタ９４４に起因する段差を低減するための平坦化プロセスステップが追加され、プロセスステップが大幅に増大することによるチップコストが増大するという問題があった。
【００１２】
一方、完全なＣＭＯＳのロジックプロセスで形成できる混載メモリとしてＳＲＡＭがある。ＳＲＡＭは、従来、プロセッサに対するキャッシュメモリ、レジスタファイルメモリ等に用いられてきたが、さらに小型化の要求が厳しい携帯情報端末等においては、システム構成を簡単にするために、ＳＲＡＭがメインメモリとして広く使用されている。これは、ＤＲＡＭにはリフレッシュ動作が必要であり、さらにリフレッシュ中のメモリへのアクセスをリフレッシュサイクルが終了するまで待機するといったようなリフレッシュに関わる複雑なメモリコントロールが必要であるからである。しかしながら、携帯情報端末においても、最近になって、動画をも取扱うように機能が大幅に向上してきており、大容量のメモリが必要になってきている。ＤＲＡＭでは、微細加工プロセスの進展とともにメモリサイズの減縮が進み、たとえば０．１８μｍＤＲＡＭプロセスでは、０．３平方μｍのセルサイズが実現している。一方、ＳＲＡＭでは、メモリセルは６つのＰおよびＮチャネルＭＯＳトランジスタで構成されており、微細加工プロセスが進んでも、Ｐ型ウェル／Ｎ型ウェル間分離距離の制約等を受け、ＤＲＡＭほどはメモリサイズの減縮は進まず、０．１８μｍＣＭＯＳロジックプロセスでのＳＲＡＭのメモリサイズは７平方μｍ程度と、ＤＲＡＭのメモリサイズの２０倍以上もある。したがって、ＳＲＡＭでは、大容量になるとチップサイズが大幅に上昇してしまうため、４メガビット以上のＳＲＡＭを混載するのは極めて困難になる。
【００１３】
ところで、特開昭５９−１２５６５２号公報の図３および図４には、スタック型メモリセルＣ０〜Ｃ３と、折返しビット線対ＢＬ０，／ＢＬ０が示されている。このメモリセルは、キャパシタ（６，Ｅ０，Ｅ１）がビット線ＢＬ０の下層に形成されるＣＵＢ（Capacitor Under Bitline）構造になっている。ここでは、メモリセルが配置されている各列内に１つのビット線が配置されている。すなわち、メモリセルのピッチとビット線のピッチとは同じになっている。
【００１４】
本発明の目的は、通常のＤＲＡＭのサイズほど小さくはないが、ＳＲＡＭのサイズよりは十分に小さい大容量の半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明による半導体記憶装置は、行および列に配置された複数のメモリセルと、列に配置された複数の第１および第２の折返しビット線対とを備える。列の各々に配置されたメモリセルのアクセストランジスタのフィールド領域はその各列内に一直線に形成される。折返しビット線対のそれぞれ２つのビット線は各列内に並行して形成される。
【００１６】
好ましくは、上記メモリセルは、折返しビット線対の下に形成されたキャパシタを含む。
【００１７】
さらに好ましくは、上記半導体記憶装置はさらに、複数の第１のワード線と、複数の第２のワード線と、複数の第１のセンスアンプと、複数の第２のセンスアンプと、制御手段とを備える。複数の第１のワード線は、第１の折返しビット線対に接続されたメモリセルに接続される。複数の第２のワード線は、第２の折返しビット線対に接続されたメモリセルに接続される。複数の第１のセンスアンプは、複数の第１および第２の折返しビット線対の一方側に複数の第１の折返しビット線対に対応して配置される。第１のセンスアンプの各々は対応する第１の折返しビット線対に接続される。複数の第２のセンスアンプは、複数の第１および第２の折返しビット線対の当該他方側に複数の第２の折返しビット線対に対応して配置される。第２のセンスアンプの各々は対応する第２の折返しビット線対に接続される。制御手段は、第１のワード線が選択されるとき第１のセンスアンプを活性化し、第２のワード線が選択されるとき複数の第２のセンスアンプを活性化する。
【００１８】
さらに好ましくは、上記第１および第２の折返しビット線対は交互に配置される。
【００１９】
好ましくは、上記メモリセルおよび折返しビット線対は各バンクを構成する。上記第１または第２のセンスアンプは隣接する２つのバンクに共用される。
【００２０】
上記メモリセルは１／３ピッチセル配置になっている。
好ましくは、上記半導体記憶装置はさらに、複数の第１のワード線と、複数の第２のワード線と、複数の第１のセンスアンプと、複数の第２のセンスアンプと、制御手段とを備える。複数の第１のワード線は、第１の折返しビット線対に接続されたメモリセルに接続される。複数の第２のワード線は、第２の折返しビット線対に接続されたメモリセルに接続される。複数の第１のセンスアンプは、複数の第１および第２の折返しビット線対の一方側に複数の第１の折返しビット線対に対応して配置される。第１のセンスアンプの各々は対応する第１の折返しビット線対に接続される。複数の第２のセンスアンプは、複数の第１および第２の折返しビット線対の当該他方側に複数の第２の折返しビット線対に対応して配置される。第２のセンスアンプは対応する第２の折返しビット線対に接続される。制御手段は、第１のワード線が選択されるとき第１のセンスアンプを活性化し、第２のワード線が選択されるとき複数の第２のセンスアンプを活性化する。第１および第２の折返しビット線対は交互に配置される。
【００２１】
好ましくは、上記半導体記憶装置はさらに、複数の第１のワード線と、複数の第２のワード線と、複数のセンスアンプと、複数のビット線分離ゲートとを備える。複数の第１のワード線は、第１の折返しビット線対に接続されたメモリセルに接続される。複数の第２のワード線は、第２の折返しビット線対に接続されたメモリセルに接続される。複数のセンスアンプは、複数の第１および第２の折返しビット線対の一方側に配置される。センスアンプの各々は２つの第１および第２の折返しビット線対に対応して設けられる。複数のビット線分離ゲートは、複数のセンスアンプに対応して設けられる。ビット線分離ゲートの各々は、第１のワード線が選択されるとき対応する第１の折返しビット線対を対応するセンスアンプから切離しかつ対応する第２の折返しビット線対を対応するセンスアンプに接続し、対応する第２のワード線が選択されるとき対応する第２の折返しビット線対を対応するセンスアンプから切離しかつ対応する第１の折返しビット線対を対応するセンスアンプに接続する。上記メモリセルおよび折返しビット線対は各バンクを構成する。上記第１の折返しビット線対の一方のビット線は第２の折返しビット線対の一方および他方のビット線の間に配置される。
【００２２】
好ましくは、上記半導体記憶装置はさらに、複数のワード線と、複数の第１および第２のワードドライバとを含む。複数の第１のワードドライバは、複数のワード線の一方側にそれぞれ接続される。複数の第２のワードドライバは、複数のワード線の当該他方側にそれぞれ接続される。
【００２３】
この半導体記憶装置では、メモリセルの配置ピッチに２本のビット線が配置されているので、製造プロセス数を増加させることなく、小型でかつ大容量のメモリを実現することができる。
【００２４】
また、折返しビット線対の一方側に配置されたセンスアンプのみを活性化し、データ読出しのために電圧が振幅するビット線対の間には電圧が振幅しないビット線対が存在するので、このビット線対により遮蔽され、ＣＵＢ構造でもＣＯＢ構造並みのノイズ耐性を得ることができる。
【００２５】
また、バンクの一方側のセンスアンプしか活性化されないので、バンクへのアクセスが競合する確立を低減することができる。
【００２６】
また、ワードドライバによりワード線がその両側から駆動されるので、ワード線は長くても速やかに駆動される。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２８】
［実施の形態１］
図１は、本発明の実施の形態１によるシステムＬＳＩのＤＲＡＭコアにおけるサブメモリセルアレイおよびその両側に隣接するセンスアンプ帯の概略構成を示すレイアウト図である。図２は、図１中のビット線に沿ったメモリセルの概略構造を示す断面図である。
【００２９】
図１に示すように、サブメモリセルアレイの行および列には複数のメモリセルＭＣが配置される。列には複数の折返しビット線対ＢＬ＜０＞，ＺＢＬ＜０＞〜ＢＬ＜２＞，ＺＢＬ＜２＞が配置され、行には複数のサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜５＞が配置される。列Ｃ０〜Ｃ２の各々には複数のメモリセルＭＣがほぼ一直線に配置され、さらに各列には１対のビット線ＢＬおよびＺＢＬが配置される。すなわち、ビット線コンタクト２６を斜め方向に結んで求められるメモリセルＭＣの最小ピッチ長のビット線方向への射影した長さが、メモリセルＭＣのビット線方向の配置ピッチの１／２であり、このメモリセル配置は「ハーフピッチセル」配置となっている。
【００３０】
図２に示すように、各メモリセルＭＣは、アクセストランジスタ１０と、単純スタック型キャパシタ１２とから構成される。アクセストランジスタ１０はＮチャネルＭＯＳトランジスタであり、半導体基板１４の表面にトレンチ分離１６によって分離されたソース／ドレイン領域（Ｎ⁺拡散領域）１８および２０と、サブワード線ＳＷＬからなるゲート電極とから構成される。キャパシタ１２は、ストレージノード２２と、その上に形成された薄い絶縁膜（図示せず）と、さらにその上に形成されたセルプレート電極２４とから構成される。
【００３１】
ビット線ＢＬはビット線コンタクト２６によってアクセストランジスタ１０のソース／ドレイン領域１８に接続される。ストレージノード２２はストレージノードコンタクト２８によってアクセストランジスタ１０のソース／ドレイン領域２０に接続される。ここでは、隣接する２つのメモリセルＭＣのアクセストランジスタ１０が１つのソース／ドレイン領域１８を共有している。この隣接する２つのメモリセルＭＣのアクセストランジスタ１０のソース／ドレイン領域１８，２０およびＮ型チャネル領域３０が１つのフィールド領域３２を構成している。このフィールド領域３２は各列Ｃ０〜Ｃ２内に一直線に形成されている。キャパシタ１２の絶縁膜は酸化膜またはＴａ₂Ｏ₅等の高誘電体で形成されている。ここでは、キャパシタ１２がビット線ＢＬの下層に形成されるＣＵＢ（Capacitor Under Bitline）構造が採用されている。
【００３２】
上述したようにこの実施の形態１ではメモリセルＭＣのワード線方向の配置ピッチあたり２本のビット線ＢＬ，ＺＢＬを配置できるまでメモリセルＭＣのキャパシタ１２のサイズをワード線方向に大きくしている。このようにメモリセルＭＣが単純なスタック型キャパシタ１２を有しているため、図２３に示した従来のＤＲＡＭのメモリセルＭＣに比べてキャパシタ１２を形成するためのプロセスステップの数を少なくすることができる。これにより、メモリセルアレイとその周辺回路との間に生じる段差も小さくなるため、段差緩和のためのＣＭＰ等の平坦化プロセスを導入する必要もない。
【００３３】
再び図１を参照して、サブメモリセルアレイＳＭＡの両側にはセンスアンプ帯ＳＡＢ１およびＳＡＢ２が配置される。偶数番目のビット線対ＢＬ＜０＞，ＺＢＬ＜０＞，ＢＬ＜２＞，ＺＢＬ＜２＞はビット線分離ゲート（図示せず）を介してセンスアンプ帯ＳＡＢ１上のセンスアンプＳ／Ａ０，Ｓ／Ａ２に接続される。奇数番目のビット線対ＢＬ＜１＞，ＺＢＬ＜１＞はビット線分離ゲート（図示せず）を介してセンスアンプ帯ＳＡＢ２上のセンスアンプＳ／Ａ１に接続される。この構成においては、サブワード線ＳＷＬ＜０＞、ＳＷＬ＜１＞、ＳＷＬ＜４＞またはＳＷＬ＜５＞が選択される場合、センスアンプ帯ＳＡＢ１上のセンスアンプのみを活性化すればよい。サブワード線ＳＷＬ＜２＞またはＳＷＬ＜３＞が選択される場合、センスアンプ帯ＳＡＢ２上のセンスアンプのみを活性化すればよい。
【００３４】
図３は、４ウェイ(way)の階層ワード線構成におけるサブワードドライバの構成を示す回路図である。図３を参照して、サブメモリセルアレイＳＭＡの両側にはサブワードドライバ帯ＳＤＢ１およびＳＤＢ２が配置される。サブワードドライバ帯ＳＤＢ１には、各々が両側に延びる２本の奇数番目のサブワード線ＳＷＬを駆動するための複数のサブワードドライバＳＷＤｏｄｄ＜０＞，ＳＷＤｏｄｄ＜１＞，ＳＷＤｏｄｄ＜２＞〜が配置される。サブワードドライバ帯ＳＤＢ２にも同様に、各々が両側に延びる２本の偶数番目のサブワード線ＳＷＬを駆動するための複数のサブワードドライバＳＷＤｅｖｅｎ＜０＞，ＳＷＤｅｖｅｎ＜１＞，ＳＷＤｅｖｅｎ＜２＞〜が配置される。サブワードドライバＳＷＤｏｄｄ＜０＞〜ＳＷＤｏｄｄ＜３＞は２ビットのサブデコード信号ＺＳＤＦ＜３：１：２＞から生成されるＳＤ＜３：１：２＞およびＺＳＤ＜３：１：２＞に応答して活性化される。サブワードドライバＳＷＤｅｖｅｎ＜０＞，ＳＷＤｅｖｅｎ＜１＞，ＳＷＤｅｖｅｎ＜２＞〜は、２ビットのサブデコード信号ＺＳＤＦ＜２：０：２＞から生成されるＳＤ＜２：０：２＞およびＺＳＤ＜２：０：２＞に応答して活性化される。
【００３５】
サブワードドライバＳＷＤｏｄｄ＜０＞は、ＰチャネルＭＯＳトランジスタ３２および３３と、ＮチャネルＭＯＳトランジスタ３４〜３７とを含む。他のサブワードドライバＳＷＤｏｄｄ＜１＞，ＳＷＤｏｄｄ＜２＞，ＳＷＤｏｄｄ＜３＞〜もこれと同様に構成される。サブワードドライバＳＷＤｅｖｅｎ＜０＞は、ＰチャネルＭＯＳトランジスタ３８および３９と、ＮチャネルＭＯＳトランジスタ４０〜４３とを含む。他のサブワードドライバＳＷＤｅｖｅｎ＜１＞，ＳＷＤｅｖｅｎ＜２＞，ＳＷＤｅｖｅｎ＜３＞〜もこれと同様に構成される。４ウェイ(way)の階層ワード線構成の場合、メインワード線の各々に対応して４本のサブワード線が設けられる。たとえば、メインワード線ＺＭＷＬ＜０＞に対応して４本のサブワード線ＳＷＬ＜０＞，ＳＷＬ＜１＞，ＳＷＬ＜２＞，ＳＷＬ＜３＞が設けられる。ここでは隣接する２つのサブメモリセルアレイがその間のサブワードドライバを共有している。したがって、各サブワードドライバは、その右側に隣接するサブメモリセルアレイ中の対応する２本のサブワード線と、その左側に隣接するサブメモリセルアレイ中の対応する２本のサブワード線とに接続される。たとえば、サブワードドライバＳＷＤｏｄｄ＜０＞は、その右側に隣接するサブメモリセルアレイＳＭＡ中のサブワード線ＳＷＬ＜１＞，ＳＷＬ＜３＞に接続され、さらにその左側に隣接するサブメモリセルアレイ（図示せず）中のサブワード線ＳＷＬ＜１＞，ＳＷＬ＜３＞に接続される。同様に、サブワードドライバＳＷＤｅｖｅｎ＜０＞は、その左側に隣接するサブメモリセルアレイＳＭＡ中のサブワード線ＳＷＬ＜０＞，ＳＷＬ＜２＞に接続され、さらにその右側に隣接するサブメモリセルアレイ（図示せず）中のサブワード線ＳＷＬ＜０＞，ＳＷＬ＜２＞に接続される。
【００３６】
サブデコード信号ＺＳＤＦ＜０＞〜ＺＳＤＦ＜３＞のうちＺＳＤＦ＜０＞またはＺＳＤＦ＜１＞が選択される場合、信号ＳＤ＜０＞，ＺＳＤ＜０＞および信号ＳＤ＜１＞，ＺＳＤ＜１＞が選択され、サブワード線ＳＷＬ＜０＞，ＳＷＬ＜１＞，ＳＷＬ＜４＞，ＳＷＬ＜５＞が選択される。一方、サブデコード信号ＺＳＤＦ＜２＞またはＺＳＤＦ＜３＞が選択される場合、信号ＳＤ＜２＞，ＺＳＤ＜２＞またはＳＤ＜３＞，ＺＳＤ＜３＞が選択され、サブワード線ＳＷＬ＜２＞，ＳＷＬ＜３＞が選択される。サブデコード信号ＺＳＤＦ＜０＞〜ＺＳＤＦ＜３＞はロウアドレス信号の最下位ビットとブロックデコード信号とによって選択され、ロウアドレス信号の最下位の２ビットがＲＡ＜１：０＞＝（００）または（０１）のとき、サブデコード信号ＺＳＤＦ＜０＞またはＺＳＤＦ＜１＞が選択される。また、ＲＡ＜１：０＞＝（１０）または（１１）のとき、サブデコード信号ＺＳＤＦ＜２＞またはＺＳＤＦ＜３＞が選択される。すなわち、ロウ系制御回路は、ブロックデコード信号によって選択されるサブブロックにおいて、ロウアドレス信号の最下位の２ビットから、センスアンプ帯ＳＡＢ１を活性化するか、センスアンプ帯ＳＡＢ２を活性化するかを選択するように制御する。ロウ系制御回路の詳細は後述する。
【００３７】
上述したようにサブワード線ＳＷＬ＜０＞，ＳＷＬ＜１＞，ＳＷＬ＜４＞，ＳＷＬ＜５＞を選択する場合はセンスアンプ帯ＳＡＢ１上のセンスアンプだけを活性化し、センスアンプ帯ＳＡＢ２上のセンスアンプを活性化していないため、偶数番目のビット線対ＢＬ＜０＞，ＺＢＬ＜０＞，ＢＬ＜２＞，ＺＢＬ＜２＞の電位がセンスアンプＳ／Ａ０，Ｓ／Ａ２によってフルに振幅するが、奇数番目のビット線対ＢＬ＜１＞，ＺＢＬ＜１＞の電位は振幅しない。一方、サブワード線ＳＷＬ＜２＞，ＳＷＬ＜３＞を選択する場合は奇数番目のビット線対ＢＬ＜１＞，ＺＢＬ＜１＞の電位のみがセンスアンプＳ／Ａ１によってフルに振幅するが、偶数番目のビット線対ＢＬ＜０＞，ＺＢＬ＜０＞，ＢＬ＜２＞，ＺＢＬ＜２＞の電位は振幅しない。したがって、センス動作を受けるビット線対に隣接する両側のビット線対の電位は常に動かないため、ビット線対は互いにシールドされている。その結果、ＣＵＢ構造でありながらＣＯＢ構造並みの雑音耐性が得られる。
【００３８】
ところで、通常のＤＲＡＭにおいて、隣接バンク間でセンスアンプを共有するシェアードセンスアンプ方式でマルチバンク構成にすると、センスアンプの総面積を低減できるメリットがあるが、センスアンプに読出した行のプリチャージが終了するまで隣接バンクへのアクセスが開始できず、隣接バンク間でセンスアンプを共有しない構成に比べて、バンクへのアクセスが競合する確率が高くなる。
【００３９】
図４は、この実施の形態１におけるメモリセルアレイの全体構成を示すレイアウト図である。図４を参照して、メモリセルアレイは、行列状に配置された複数のサブメモリセルアレイＳＭＡを含む。各行に配置された複数のサブメモリセルアレイＳＭＡが１つのバンクを構成する。複数のサブブロックで１つのバンクを構成する場合もあれば、バンク数を最大にできる１つのサブブロックで１つのバンクを構成する場合もある。ここでは、後者の構成によってメモリセルアレイはｎ個のバンク♯１〜♯ｎに分割される。各サブメモリセルアレイＳＭＡの行方向両側にはサブワードドライバ帯ＳＤＢが配置され、列方向両側にはセンスアンプ帯ＳＡＢが配置される。行方向に配置された複数のサブメモリセルアレイＳＭＡにわたって複数のメインワード線ＭＷＬが配置される。各バンク♯１〜♯ｎには、この複数のメインワード線ＭＷＬを駆動するためのメインワードドライバＭＷＤが配置され、さらに駆動されるべきメインワード線ＭＷＬを選択する行デコーダＲＤが配置される。
【００４０】
ここで、バンク間でセンスアンプを共有しなければ、バンクへのアクセスが競合する確率は同じバンクにアクセスする確率１／ｎとなる。しかしながら、図４に示すようにバンク間でセンスアンプを共有するシェアードセンスアンプ構成にすると、上記確率に隣接バンクにアクセスする確率が加わり、バンクへのアクセスが競合する確率は３／ｎとなり、ランダムアクセス性能が低下する。しかしながら、この実施の形態１の場合、隣接バンクが選択されてもバンクへのアクセスが競合するのは、下のバンクでサブワード線ＳＷＬ＜０＞，ＳＷＬ＜１＞，ＳＷＬ＜４＞，ＳＷＬ＜５＞が選択され、かつ上のバンクでサブワード線ＳＷＬ＜２＞，ＳＷＬ＜３＞が選択される場合に限定される。そのため、バンクへのアクセスが競合する確率は３／（２ｎ）と、単純なシェアードセンスアンプ構成の半分になり、ランダムアクセス性能の低下がある程度抑えられる。
【００４１】
次に、図５〜図８を参照して、ロウ系制御回路の詳細について説明する。説明を簡単にするため、複数のサブブロックで１つのバンクを構成した４バンク構成の例を図に示す。なお、以下の説明は１つのサブブロックで１つのバンクを構成するｎバンク構成についてもあてはまる。図４に示したロウローカル制御回路５０は図５に示すように背骨帯５２上にバンク＜０＞〜＜３＞に対応して配置される。各ロウローカル制御回路５０は、中央制御回路５４からのプリデコード信号Ｘ＜３：０＞，Ｘ＜１９：４＞、ブロックデコード信号ＢＳ＜ｎ：０＞、ロウ制御タイミング信号ＲＸＬＡＴＣＨ＜３：０＞に応答して対応するサブデコード信号ＺＳＤＦ＜３：０＞を生成する。中央制御回路５４は、上位９ビットのアドレス信号をプリデコードする回路を含む。プリデコード信号Ｘ＜３：０＞はロウアドレス信号ＲＡ＜１：０＞をプリデコードした信号である。プリデコード信号Ｘ＜１９：４＞はロウアドレス信号ＲＡ＜９：２＞をプリデコードした信号である。ブロックデコード信号ＢＳ＜ｎ：０＞はロウアドレス信号の最上位ビットによる信号である。ロウ系制御タイミング信号ＲＸＬＡＴＣＨ＜３：０＞は選択されたバンクがロウアクティブ期間中活性化される信号である。
【００４２】
図６は、図５に示したロウローカル制御回路５０の各々の構成を示す回路図である。図６を参照して、ロウローカル制御回路５０は、ロウ制御タイミング信号ＲＸＬＡＴＣＨ＜ｉ＞に応答してプリデコード信号Ｘ＜１９：４＞をラッチするレベルラッチ回路５６と、ロウ制御タイミング信号ＲＸＬＡＴＣＨ＜ｉ＞に応答してブロックデコード信号ＢＳ＜ｋ＞をラッチするレベルラッチ回路５８と、ロウ制御タイミング信号ＲＸＬＡＴＣＨ＜ｉ＞に応答してプリデコード信号Ｘ＜３：０＞をラッチするレベルラッチ回路６０とを備える。レベルラッチ回路５６は、１２８本のメインワード線ＭＷＬのうち１本を選択するためのプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜１９：１２＞、Ｘ＿Ｌａｔｃｈ＜１１：８＞、Ｘ＿Ｌａｔｃｈ＜７：４＞を生成する。レベルラッチ回路５８は、ブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈを生成する。レベルラッチ回路６０は、プリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜３：０＞を生成する。ＡＮＤ回路６２は、中央制御回路５４からのワード線活性化タイミング制御信号ＲＸＡＣＴＭ、ブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈの反転信号およびプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜３：０＞に応答してその論理積信号をレベルシフタ６４に与える。レベルシフタ６４は、電源電圧Ｖｃｃレベルの論理積信号を電源電圧Ｖｃｃよりも高い昇圧電圧Ｖｐｐレベルのサブデコード信号ＺＳＤＦ＜３：０＞を生成する。
【００４３】
このロウローカル制御回路５０はさらに、センスアンプを選択的に活性化させるためのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１およびＢＳ＿Ｌａｔｃｈ＿２を生成するセンスアンプ制御回路６６を備える。センスアンプ制御回路６６は、ＯＲ回路６６０，６６１と、ＮＡＮＤ回路６６２，６６３と、インバータ回路６６４，６６５とを含む。ＯＲ回路６６０は、レベルラッチ回路６０からのプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜０＞およびＸ＿Ｌａｔｃｈ＜１＞を受ける。ＯＲ回路６６１は、レベルラッチ回路６０からのプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜３＞およびＸ＿Ｌａｔｃｈ＜４＞を受ける。ＮＡＮＤ回路６６２は、ＯＲ回路６６０の出力信号と、レベルラッチ回路５８からのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈを受ける。ＮＡＮＤ回路６６３は、ＯＲ回路６６１の出力信号と、レベルラッチ回路５８からのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈとを受ける。インバータ回路６６４は、ＮＡＮＤ回路６６２の出力信号を反転してブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１を生成する。インバータ回路６６５は、ＮＡＮＤ回路６６３の出力信号を反転してブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿２を生成する。したがって、図３に示したサブワード線ＳＷＬ＜０＞およびＳＷＬ＜１＞を選択する場合、プリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜０＞およびＸ＿Ｌａｔｃｈ＜１＞が活性化され、これによりブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１が活性化される。一方、サブワード線ＳＷＬ＜２＞およびＳＷＬ＜３＞を選択する場合、プリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜３＞およびＸ＿Ｌａｔｃｈ＜４＞が活性化され、これによりブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿２が活性化される。
【００４４】
ロウローカル制御回路５０はさらに、図７に示すようなセンスアンプ駆動信号発生回路６８１，６８２を備える。センスアンプ駆動信号発生回路６８１はセンスアンプ帯ＳＡＢ１に対応して設けられ、このセンスアンプ帯ＳＡＢ１上の複数のセンスアンプを活性化するためのセンスアンプ駆動信号ＳＡＤ１を発生する。センスアンプ駆動発生回路６８２はセンスアンプ帯ＳＡＢ２に対応して設けられ、このセンスアンプ帯ＳＡＢ２上の複数のセンスアンプを活性化するためのセンスアンプ駆動信号ＳＡＤ２を発生する。センスアンプ駆動信号発生回路６８１は、ブロックデコードラッチ信号ＢＳ＿ＬａｔｃｈおよびＢＳ＿Ｌａｔｃｈ＿１を受けるＯＲ回路６８３と、ＯＲ回路６８３の出力信号と中央制御回路５４からのセンスアンプ活性化タイミング制御信号Ｓ０Ｍを受けてセンスアンプ駆動信号ＳＡＤ１を出力するＮＡＮＤ回路６８４とを含む。センスアンプ駆動信号発生回路６８２は、ブロックデコードラッチ信号ＢＳ＿ＬａｔｃｈおよびＢＳ＿Ｌａｔｃｈ＿２を受けるＯＲ回路６８５と、ＯＲ回路６８５の出力信号とセンスアンプ活性化タイミング制御信号Ｓ０Ｍとを受けてセンスアンプ駆動信号ＳＡＤ２を出力するＮＡＮＤ回路６８６とを含む。したがって、センスアンプ活性化タイミング制御信号Ｓ０Ｍが活性化されている場合において、ブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１が活性化されると、センスアンプ駆動信号ＳＡＤ１が活性化される。一方、ブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿２が活性化されると、センスアンプ駆動信号ＳＡＤ２が活性化される。
【００４５】
また、ロウローカル制御回路はさらに、図８に示すようなメインワード線駆動回路を備える。図８を参照して、このメインワード線駆動回路は、ＡＮＤ回路７００，７０１と、ＮＡＮＤ回路７０２と、ＮチャネルＭＯＳトランジスタ７０３〜７０５と、ＰチャネルＭＯＳトランジスタ７０６〜７０９とを含む。ＡＮＤ回路７００は、中央制御回路５４からのワード線活性化タイミング制御信号ＲＸＴおよびレベルラッチ回路５８からのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈを受ける。ＡＮＤ回路７０１は、ＡＮＤ回路７００の出力信号と、レベルラッチ回路５６からのプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜７：４＞を受ける。ＮＡＮＤ回路７０２は、レベルラッチ回路５６からのプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜１９：１２＞およびＸ＿Ｌａｔｃｈ＜１１：８＞を受ける。したがって、このメインワード線駆動回路は、プリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜１９：１２＞，Ｘ＿Ｌａｔｃｈ＜１１：８＞，Ｘ＿Ｌａｔｃｈ＜７：４＞により選択されたメインワード線ＭＷＬに昇圧電圧Ｖｐｐを供給する。
【００４６】
以上のようにこの実施の形態１によれば、プロセスステップ数の少ない単純スタック型メモリセル１２を採用しているため、ＤＲＡＭコアと大規模ロジックとの間の境界で大きな段差が生じることはなく、ＳＲＡＭでは実現困難な大容量ＤＲＡＭを混載したシステムＬＳＩを実現することができる。また、ストレージノード２２を２本のビット線ＢＬ，ＺＢＬにわたって形成しているため、大容量のキャパシタ１２を形成することができる。また、電位が振幅する２つのビット線対の間に必ず電位が一定のビット線対が配置されているため、キャパシタ１２がビット線ＢＬの下に形成されるＣＵＢ構造でありながらＣＯＢ構造並みの雑音耐性を得ることができる。さらに、シェアードセンスアンプ方式のマルチバンク構成においてサブメモリセルアレイの両側に配置される２つのセンスアンプ帯は選択的に活性化されるため、バンクへのアクセスが競合する確率を抑えたマルチバンク構成のＤＲＡＭ混載システムＬＳＩを実現することができる。
【００４７】
［実施の形態２］
図９は、本発明の実施の形態２によるシステムＬＳＩにおけるサブメモリセルアレイの構成を概略的に示すレイアウト図である。図９に示した配置は最密充填セル配置であり、ビット線コンタクト２６およびストレージノードコンタクト２８が格子状に配列されている。ここでは、ビット線コンタクト２６を斜め方向に結んで求められるメモリセルの最小ピッチ長のビット線方向への射影した長さが、メモリセルＭＣのビット線方向の配置ピッチの１／３となる「１／３ピッチセル」配置になっている。従来のＤＲＡＭのセル配置では、雑音耐性の弱い開放型（オープン）ビット線構成しか実現できないが、このようなビット線配置とすることで、雑音耐性の強い折返しビット線構成を実現することができる。その他の構成は上述した実施の形態１と同じである。
【００４８】
［実施の形態３］
図１０は、本発明の実施の形態３によるシステムＬＳＩにおけるサブメモリセルアレイの概略構成を示すレイアウト図である。この実施の形態３では上記実施の形態１と同様に「ハーフピッチセル」配置となっている。また、上記実施の形態１および２と同様に、ビット線の配置ピッチはメモリセルＭＣのワード線方向の配置ピッチの１／２となっている。すなわち、複数のメモリセルＭＣがほぼ一直線に配置された各列Ｃ０〜Ｃ２には２本のビット線ＢＬ，ＺＢＬが配置されている。
【００４９】
ただし、上記実施の形態１および２と異なり、１本おきに２本のビット線ＢＬ，ＺＢＬが対としてセンスアンプＳ／Ａに接続されている。
【００５０】
この構成においては、偶数番目のメインワード線の中の１つＭＷＬ＜２ｎ＞に接続されているサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞が選択されると、この選択されたサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞に接続されているメモリセルＭＣのデータがビット線ＢＬ＜０＞，ＺＢＬ＜０＞，ＢＬ＜２＞，ＺＢＬ＜２＞に読出され、ビット線分離ゲート（図示せず）を介してセンスアンプ帯ＳＡＢ１上のセンスアンプＳ／Ａ０，Ｓ／Ａ２により増幅される。一方、奇数番目のメインワード線の中の１つＭＷＬ＜２ｎ＋１＞に接続されているサブワード線ＳＷＬ＜４＞〜ＳＷＬ＜７＞（ＳＷＬ＜６＞，ＳＷＬ＜７＞は図１０中に示されていない）が選択されると、その選択されたサブワード線ＳＷＬ＜４＞〜ＳＷＬ＜７＞に接続されているメモリセルＭＣのデータがビット線ＢＬ＜１＞，ＺＢＬ＜１＞，ＢＬ＜３＞，ＺＢＬ＜３＞に読出され、ビット線分離ゲート（図示せず）を介してセンスアンプ帯ＳＡＢ２上のセンスアンプＳ／Ａ１，Ｓ／Ａ３により増幅される。
【００５１】
選択されるメインワード線ＭＷが偶数番目か奇数番目かは、たとえばロウアドレス信号の最下位から３ビット目のＲＡ＜２＞で決定される。この場合、ロウ系制御回路は、ブロックデコード信号によって選択されるサブブロックにおいて、ロウアドレス信号の最下位から３ビット目に基づいてセンスアンプ帯ＳＡＢ１を活性化させるかまたはセンスアンプ帯ＳＡＢ２を活性化させるかを選択するように制御する。この場合、ロウローカル制御回路５０は図１１に示すようなセンスアンプ制御回路７０を含む。このセンスアンプ制御回路７０は基本的に図６に示したセンスアンプ選択回路６６と同じであるが、ここではＯＲ回路６６０がプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜４＞およびＸ＿Ｌａｔｃｈ＜６＞を受け、ＯＲ回路６６１がプリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜５＞およびＸ＿Ｌａｔｃｈ＜７＞を受ける。したがって、図１０におけるサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞を選択する場合、プリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜４＞またはＸ＿Ｌａｔｃｈ＜６＞が活性化され、センスアンプ帯ＳＡＢ１を選択するためのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１が活性化される。一方、図１０におけるサブワード線ＳＷＬ＜４＞〜ＳＷＬ＜７＞を選択する場合、プリデコードラッチ信号Ｘ＿Ｌａｔｃｈ＜５＞またはＸ＿Ｌａｔｃｈ＜７＞が活性化され、センスアンプ帯ＳＡＢ２を選択するためのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿２が活性化される。
【００５２】
以上のようにこの実施の形態３によれば、電位が振幅するビット線対の間に電位が動かないビット線が配置されているため、ビット線は互いにシールドされている。そのため、ＣＵＢ構造でありながらＣＯＢ構造並みの雑音耐性が得られ、さらに上記実施の形態１および２に比べてビット線対間の雑音もシールドされる。
【００５３】
［実施の形態４］
図１２は、本発明の実施の形態４によるシステムＬＳＩにおけるサブメモリセルアレイの概略構成を示すレイアウト図である。この実施の形態４は上記実施の形態３と概ね同じであるが、上記実施の形態３は「ハーフピッチセル」配置であるのに対し、この実施の形態４は「１／３ピッチセル」配置である点で相違する。
【００５４】
［実施の形態５］
図１３は、本発明の実施の形態５によるシステムＬＳＩにおけるサブメモリセルアレイの概略構成を示すレイアウト図である。図１０に示した実施の形態３と異なり、この実施の形態５では２対のビット線のうち１対を選択してセンスアンプに接続するためのビット線分離ゲート７１，７２が設けられている。ビット線分離ゲート７１は、ビット線分離信号ＢＬＩＡが活性化されるとビット線対ＢＬ＜１＞，ＺＢＬ＜１＞を選択し、ビット線分離信号ＢＬＩＢが活性化されるとビット線対ＢＬ＜０＞，ＺＢＬ＜０＞を選択し、その選択したビット線対をセンスアンプ帯ＳＡＢ１上のセンスアンプＳ／Ａ０に接続する。ビット線分離ゲート７２は、ビット線分離信号ＢＬＩＡが活性化されるとビット線対ＢＬ＜３＞，ＺＢＬ＜３＞を選択し、ビット線分離信号ＢＬＩＢが活性化されるとビット線対ＢＬ＜２＞，ＺＢＬ＜２＞を選択し、その選択したビット線対をセンスアンプ帯ＳＡＢ１上のセンスアンプＳ／Ａ１に接続する。上述した実施の形態１〜４と異なり、この実施の形態５ではビット線対ＢＬ＜０＞，ＺＢＬ＜０＞〜ＢＬ＜３＞，ＺＢＬ＜３＞はセンスアンプ帯ＳＡＢ２上のセンスアンプＳ／Ａ０，Ｓ／Ａ１に接続されていない。すなわち、センスアンプ帯ＳＡＢ１，ＳＡＢ２は隣接する２つのサブメモリセルアレイによって共有されておらず、各々が対応する１つのサブメモリセルアレイからのデータの増幅を担当する。
【００５５】
図１４は、ビット線分離ゲート７１の構成を示すレイアウト図である。図１４を参照して、ビット線分離ゲート７１は、半導体基板上に形成されたＭＯＳトランジスタ７１０〜７１３を含む。ビット線分離信号ＢＬＩＡのための信号線がトランジスタ７１２および７１３のゲート電極を構成する。ビット線分離信号ＢＬＩＢのための信号線がトランジスタ７１０および７１１のゲート電極を構成する。
【００５６】
この場合、ロウローカル制御回路５０は、図１５に示すように、インバータ回路７４０，７４１と、レベルシフタ７４２，７４３とを含む。インバータ回路７４０は、図１１に示した制御回路７０からのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１を反転してレベルシフタ７４２に与える。インバータ回路７４１は、制御回路７０からのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿２を反転してレベルシフタ７４３に与える。レベルシフタ７４２は、電源電圧Ｖｃｃレベルのブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１の反転信号を昇圧電圧Ｖｐｐレベルのビット線分離信号ＢＬＩＢに変換する。レベルシフタ７４３は、ブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿２の反転信号を昇圧電圧Ｖｐｐレベルのビット線分離信号ＢＬＩＡに変換する。ビット線分離信号ＢＬＩＡ，ＢＬＩＢはスタンバイ期間中はＨ（論理ハイ）レベルにある。ブロックデコード信号ＢＳによりサブブロックが選択され、ブロックデコードラッチ信号ＢＳ＿Ｌａｔｃｈ＿１が活性化されると、ビット線分離信号ＢＬＩＢがＬ（論理ロー）レベルになり、ブロックデコード信号ＢＳ＿Ｌａｔｃｈ＿２が活性化されると、ビット線分離信号ＢＬＩＡがＬレベルになる。ビット線分離信号ＢＬＩＡがＬレベルになると、ビット線対ＢＬ＜１＞，ＺＢＬ＜１＞およびＢＬ＜３＞，ＺＢＬ＜３＞がセンスアンプＳ／Ａ０およびＳ／Ａ１からそれぞれ切断される。一方、ビット線分離信号ＢＬＩＢがＬレベルになると、ビット線対ＢＬ＜０＞，ＺＢＬ＜０＞およびＢＬ＜２＞，ＺＢＬ＜２＞がセンスアンプＳ／Ａ０およびＳ／Ａ１から切離される。
【００５７】
この構成においては、サブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞に接続されている偶数番目のメインワード線＜２ｎ＞を選択する場合、ビット線分離ゲート７１および７２によりビット線対ＢＬ＜０＞，ＺＢＬ＜０＞およびＢＬ＜２＞，ＺＢＬ＜２＞がセンスアンプＳ／Ａ０およびＳ／Ａ１に接続され、ビット線対ＢＬ＜１＞，ＺＢＬ＜１＞およびＢＬ＜３＞，ＺＢＬ＜３＞がセンスアンプＳ／Ａ０およびＳ／Ａ１から切離される。一方、サブワード線ＳＷＬ＜４＞〜ＳＷＬ＜７＞に接続されている奇数番目のメインワード線ＭＷＬ＜２ｎ＋１＞を選択する場合、ビット線分離ゲート７１および７２によりビット線対ＢＬ＜１＞，ＺＢＬ＜１＞およびビット線対ＢＬ＜３＞，ＺＢＬ＜３＞がセンスアンプＳ／Ａ０およびＳ／Ａ１に接続され、ビット線対ＢＬ＜０＞，ＺＢＬ＜０＞およびビット線対ＢＬ＜２＞，ＺＢＬ＜２＞がセンスアンプＳ／Ａ０およびＳ／Ａ１から切離される。
【００５８】
以上のようにこの実施の形態５によれば、各センスアンプ帯は隣接する２つのサブメモリセルアレイによって共有されていないため、バンクへのアクセスが競合する確率は１／ｎとなり、ランダムアクセス性能の低下はなくなる。
【００５９】
なお、この実施の形態５におけるビット線分離ゲートは上述した実施の形態１および２に設けることも可能である。この場合、サブデコード信号ＺＳＤＦ＜０＞，ＺＳＤＦ＜１＞が選択されるかまたはサブデコード信号ＺＳＤＦ＜２＞，ＺＳＤＦ＜３＞が選択されるかに応じて、ビット線分離信号ＢＬＩＡおよびＢＬＩＢのうちどちらかを活性化するように制御すればよい。
【００６０】
［実施の形態６］
図１６は、本発明の実施の形態６におけるメモリセルアレイのレイアウト図である。図１６では、１６（＝４×４）個のメモリセルが示されている。図１７は、図１６中の２つのメモリセルを拡大したレイアウト図である。
【００６１】
従来のＤＲＡＭにおけるメモリセルでは、一般に縦横のサイズ比は１：２に近く、横のサイズが２Ｆで、縦のサイズが４Ｆの８Ｆ²（＝２Ｆ×４Ｆ）セルが採用されている。ここで、Ｆは最小加工寸法（Feature Size）と呼ばれる値で、設計基準（＝最小寸法）に余裕度（転写プロセスにおける重ね合わせ等）を加えたものである。
【００６２】
この実施の形態６ではメモリセルのサイズが次のように最適化される。
図１６において、ワード線方向（図１６上横方向）のサイズをｎ_xＦとし、ビット線方向（図１６上縦方向）のセルサイズをｎ_yＦとする。ここで、ｎ_xは２以上の整数であり、ｎ_yは４以上の整数である。この場合、メモリセル中のプレーナ型キャパシタの面積Ｓ_capは次の式（１）で与えられる。
【００６３】
Ｓ_cap＝（ｎ_xＦ−Ｆ）×（ｎ_yＦ−Ｆ） …（１）
一方、メモリセルの面積Ｓ_cellは次の式（２）で与えられる。
【００６４】
Ｓ_cell＝ｎ_xＦ×ｎ_yＦ …（２）
ＤＲＡＭのメモリセルに必要なキャパシタ容量、たとえば２５ｆＦを確保するための必要条件を、キャパシタ絶縁膜をたとえばＦ＝０．１８μｍとし、酸化膜換算でｔｏｘ＝５ｎｍ、３．５ｎｍ、２ｎｍとした場合について調べた結果をそれぞれ表１、表２、表３に示す。表１からｔｏｘ＝５ｎｍの場合、最小セル面積は６．３μｍ²（横サイズ＝１４Ｆ、縦サイズ＝１４Ｆ）で実現でき、表２からｔｏｘ＝３．５ｎｍの場合、最小セル面積は３．１３μｍ²（横サイズ＝１０Ｆ、縦サイズ＝１０Ｆ）で実現でき、表３からｔｏｘ＝２ｎｍの場合、最小セル面積は１．５６μｍ²（横サイズ＝７Ｆ、縦サイズ＝７Ｆ）で実現できることがわかる。
【００６５】
【表１】

【００６６】
【表２】

【００６７】
【表３】

【００６８】
［実施の形態７］
図２２に示したように従来のＤＲＡＭではサブワード線ＳＷＬの配置ピッチが最小微細加工寸法Ｆと厳しいため、サブワードドライバＳＤを両側のサブワードドライバ帯ＳＤＢ上に交互に配置してレイアウトを緩和していた。すなわち、２本のサブワード線ＳＷＬに対応して１つのサブワードデコーダＳＤを配置していた。各サブワードデコーダ帯ＳＤＢ上のサブワードドライバは偶数番目または奇数番目のサブワード線ＳＷＬを駆動する。
【００６９】
上述した実施の形態５によれば、たとえばキャパシタ絶縁膜が酸化膜換算でｔｏｘ＝２ｎｍの場合、ビット線方向の最適なメモリセルサイズは７Ｆとなり、従来のメモリサイズ４Ｆの１．７５倍になる。これに伴い、サブワード線の配置ピッチも緩和される。そのため、１つのサブワードドライバ帯上に、偶数番目および奇数番目のサブワード線ＳＷＬを駆動する全サブワードドライバの配置が可能になる。
【００７０】
図１８は、本発明の実施の形態７によるシステムＬＳＩにおけるサブメモリセルアレイおよびサブワードドライバ帯の概略構成を示す回路図である。図３に示した構成と異なり、この実施の形態７ではサブワードドライバ帯ＳＤＢ１，ＳＤＢ２の各々に全サブワードドライバＳＷＤ＜０＞〜ＳＷＤ＜３＞〜が配置されている。したがって、サブワードドライバ帯ＳＤＢ１およびＳＤＢ２の構成は同じである。たとえば、サブワードドライバ帯ＳＤＢ１上のサブワードドライバＳＷＤ＜０＞はサブメモリセルアレイＳＭＡ上の４本のサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞を駆動し、サブワードドライバ帯ＳＤＢ２上のサブワードドライバＳＷＤ＜０＞も同じサブメモリセルアレイＳＭＡ上の４本のサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞を駆動する。
【００７１】
以上のようにこの実施の形態によれば、対向する２つのサブワードドライバＳＷＤが１本のサブワード線ＳＷＬを両側から駆動しているため、ワード線方向のメモリセルの配置ピッチが大きくなってその分サブワード線が長くなっても、サブワード線ＳＷＬの立上がりおよび立下がりの遅れを抑えることができる。
【００７２】
［実施の形態８］
図１９は、本発明の実施の形態８によるシステムＬＳＩにおけるメモリセルの構造を示す断面図である。図２に示した構造と異なり、この実施の形態８ではアクセストランジスタＭＣをＰチャネルＭＯＳトランジスタで形成している。すなわち、Ｎ型ウエル８０の表面にアクセストランジスタＭＣのソース／ドレイン領域としてＰ⁺型拡散層８２および８４を形成している。ここでは、サブワード線ＳＷＬを構成するゲート電極の下にはＰ型チャネル８６が形成される。一般に電子よりもホールの方が拡散しにくいため、ソフトエラーに強くなり、必要なキャパシタ容量を低減することができる。
【００７３】
上述した実施の形態では、本発明をロジック混載ＤＲＡＭのようなシステムＬＳＩに適用した例を説明したが、本発明は一般的なＤＲＡＭにも適用可能である。
【００７４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるものである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。
【００７５】
【発明の効果】
本発明によれば、メモリセルの配置ピッチに２本のビット線が配置されているので、製造プロセス数を増加させることなく、小型でかつ大容量のメモリを実現することができる。また、折返しビット線対の一方側に配置されたセンスアンプのみを活性化し、データ読出しのために電圧が振幅するビット線対の間には電圧が振幅しないビット線対が存在するので、このビット線対により遮蔽され、ＣＵＢ構造でもＣＯＢ構造並みのノイズ耐性を得ることができる。また、バンクの一方側のセンスアンプしか活性化されないので、バンクへのアクセスが競合する確立を低減することができる。また、ワードドライバによりワード線がその両側から駆動されるので、ワード線は長くても速やかに駆動される。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のセンスアンプ帯の構成を示すレイアウト図である。
【図２】図１中のメモリセルを示すビット線に沿った断面図である。
【図３】本発明の実施の形態１によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のサブワードドライバ帯の構成を示す回路図である。
【図４】本発明の実施の形態１によるシステムＬＳＩにおけるメモリセルアレイの全体構成を示すレイアウト図である。
【図５】図４に示したメモリセルアレイのロウ系制御回路の構成を示すブロック図である。
【図６】図５に示したロウローカル制御回路の構成を示す回路図である。
【図７】図５に示したロウローカル制御回路内のセンスアンプ駆動信号発生回路の構成を示す回路図である。
【図８】図５に示したロウローカル制御回路内のメインワード線駆動回路の構成を示す回路図である。
【図９】本発明の実施の形態２によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のセンスアンプ帯の構成を示すレイアウト図である。
【図１０】本発明の実施の形態３によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のセンスアンプ帯の構成を示すレイアウト図である。
【図１１】図１０に示したセンスアンプ帯を選択するための制御回路の構成を示す回路図である。
【図１２】本発明の実施の形態４によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のセンスアンプ帯の構成を示すレイアウト図である。
【図１３】本発明の実施の形態５によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のセンスアンプ帯の構成を示すレイアウト図である。
【図１４】図１３に示したビット線分離ゲートの構造を示すレイアウト図である。
【図１５】図１３に示したビット線分離ゲートを制御する制御回路の構成を示すブロック図である。
【図１６】本発明の実施の形態６によるシステムＬＳＩにおけるサブメモリセルアレイの構成を示すレイアウト図である。
【図１７】図１６に示したメモリセルのうち２つを拡大して示すレイアウト図である。
【図１８】本発明の実施の形態７によるシステムＬＳＩにおけるサブメモリセルアレイおよびその両側のサブワードドライバ帯の構成を示す回路図である。
【図１９】本発明の実施の形態８によるシステムＬＳＩにおけるメモリセルの構造を示す断面図である。
【図２０】従来のシステムＬＳＩの全体構成を示すブロック図である。
【図２１】図２０に示したＤＲＡＭコアの周辺および大規模ロジックの一部構造を示す断面図である。
【図２２】図２０に示したＤＲＡＭコアにおけるサブメモリセルアレイ、その両側のサブワードドライバ帯およびその両側のセンスアンプ帯の構成を示すレイアウト図である。
【図２３】図２２に示したサブメモリセルアレイおよびサブワードドライバ帯の構造を示す断面図である。
【符号の説明】
１０アクセストランジスタ、１２キャパシタ、１８，２０，８２，８４ソース／ドレイン領域、２２ストレージノード、２４セルプレート電極、５０ロウローカル制御回路、６６，７０制御回路、７１，７２ビット線分離ゲート、ＭＣメモリセル、ＭＷＬメインワード線、ＳＷＬサブワード線、ＢＬ，ＺＢＬビット線、Ｃ０〜Ｃ３列、ＳＡＢ１，ＳＡＢ２センスアンプ帯、Ｓ／Ａ０〜Ｓ／Ａ３センスアンプ、ＳＷＤサブワードドライバ、ＳＭＡサブメモリセルアレイ。

Claims

第１の方向に延在し、前記第１の方向と交差する第２の方向に順に平行に配置され、第１および第２の折返しビット線対を構成する第１から第４のビット線と、
前記第１から第４のビット線と交差して前記第２の方向で一端から他端に延在し、前記第１の方向に順に平行に配置される第１から第４のワード線と、
前記第１から第４のビット線と前記第１から第４のワード線により選択され、各々が、アクセストランジスタとデータ蓄積素子とを含む複数のメモセルと、
前記第１の折返しビット線対に接続される第１のセンスアンプと、
前記第２の折返しビット線対に接続され、前記第１から第４のビット線を間に挟んで前記第１のセンスアンプと対向して配置される第２のセンスアンプと、を備え、
前記第１のワード線で選択されるアクセストランジスタと前記第２のワード線で選択されるアクセストランジスタは、ソース／ドレイン領域の一方を共有し、前記第１のビット線と前記第２のビット線を挟んで対向する第１の辺と第２の辺とを有する矩形状の第１のフィールド領域を有し、
前記第３のワード線で選択されるアクセストランジスタと前記第４のワード線で選択されるアクセストランジスタは、ソース／ドレイン領域の一方を共有し、前記第３のビット線と前記第４のビット線を挟んで対向する第３の辺と第４の辺とを有する矩形状の第２のフィールド領域を有し、
前記第１から第４のワード線、前記第１のフィールド領域、および前記第２のフィールド領域は、前記第１から第４のビット線に沿って、前記第１の方向に繰り返し配置される、半導体記憶装置。
前記第１のフィールド領域のソース／ドレイン領域の一方は、前記第１のビット線と前記第２のビット線の何れか一方に接続され、
前記第２のフィールド領域のソース／ドレイン領域の一方は、前記第３のビット線と前記第４のビット線の何れか一方に接続される、請求項１に記載の半導体記憶装置。
前記半導体記憶装置は、さらに、前記第１から第４のワード線の選択に応じて、前記第１のセンスアンプと前記第２のセンスアンプの何れか一方を活性化する制御手段を備える、請求項２に記載の半導体記憶装置。
前記第１の折返しビット線対は、前記第１のビット線と前記第２のビット線とを含み、前記第２の折返しビット線対は、前記第３のビット線と前記第４のビット線とを含む、請求項３に記載の半導体記憶装置。
前記第１の折返しビット線対は、前記第１のビット線と前記第３のビット線とを含み、前記第２の折返しビット線対は、前記第２のビット線と前記第４のビット線とを含む、請求項３に記載の半導体記憶装置。
前記データ蓄積素子は、前記第１および第２の折返しビット線対の下層に形成されたキャパシタを含む、請求項４または５に記載の半導体記憶装置。
前記半導体記憶装置は、さらに、前記第２の方向に交互に配置された前記第１および第２の折返しビット線対を複数有する、請求項３に記載の半導体記憶装置。
前記半導体記憶装置は、さらに、前記第１のワード線および前記第３のワード線の一端にそれぞれ接続された第１のワードドライバおよび第２のワードドライバと、
前記第２のワード線および前記第４のワード線の他端にそれぞれ接続された第２のワードドライバおよび第４のワードドライバとを備える、請求項１に記載の半導体記憶装置。