JP2003007860A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号配線の高密度を損なうことなく、カップ
リングノイズの低減を実現し、あるいは高集積化と低消
費電力化及び高速化を実現したメモリ回路を備えた半導
体集積回路装置を提供する。 【解決手段】 電源電圧との相対的関係において小振幅
とされた信号が第１のタイミングにおいて伝えられる第
１の信号線に対して、上記第１のタイミングにおいて一
定に維持された電圧が伝えられる第２信号線を上記第１
の信号線と同一の配線層であって、かつ互いに隣接して
配置させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばスタティック型の高速メモリ回路を
備えたものに利用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路のプロセスの微細化が進
み、隣接する配線間スペースの減少及び配線層の厚膜化
により、同一配線層での隣接する配線間の配線間容量に
起因する半導体集積回路の誤動作（カップリングノイ
ズ）が問題になっている。このような高密度配線でのカ
ップリングノイズの低減方法としては、ノイズを受ける
信号線に対してシールド用線を配置することが一般的に
行われる。これとは逆に、ノイズ発生源とされる信号線
に対して回路の接地電位と電源電圧に固定された配線を
相関絶縁膜の膜厚程度以下に隣接して配置し、信号線か
らの電気力線を上記接地配線又は電源配線に終端させ
て、他の信号線への影響を軽減する技術が特開平８−１
２５１３０号公報において提案されている。

【０００３】

【発明が解決しようとする課題】上記のようにノイズを
受ける信号線にシールド用線を配置するもの及び上記公
報に記載されたカップリングノイズ低減技術のいずれに
おいても、信号伝達用の配線に対してシールド配線を配
置したり、それとは逆にノイズ発生源の信号線に上記電
気力線を終端させる電源配線及び接地配線を配置させる
ものである。つまり、従来のカップリングノイズ低減技
術においては、ノイズ低減のために必要な配線数を増大
させるものであるために実質的な高密度配線を損なせて
しまうという弊害を持つものであり、そもそも上記カッ
プリングノイズの起因となっている高密度配線とは相入
れない関係になっている。

【０００４】この発明の目的は、信号配線の高密度を損
なうことなく、カップリングノイズの低減を実現した半
導体集積回路装置を提供することにある。この発明の他
の目的は、高集積化と低消費電力化及び高速化を実現し
たメモリ回路を備えた半導体集積回路装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源電圧との相対的関係に
おいて小振幅とされた信号が第１のタイミングにおいて
伝えられる第１の信号線に、ラッチ型の増幅回路を接続
し、上記小振幅の信号を電源電圧と回路の接地電位に対
応された信号振幅に増幅し、上記第１のタイミングにお
いて一定に維持された電圧が伝えられる第２信号線を上
記第１の信号線と同一の配線層であって、かつ互いに隣
接して配置させる。

【０００６】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭ（ランダム・アクセス・メモリ）
の一実施例の要部回路図が示されている。この実施例の
スタティック型ＲＡＭは、特に制限されないが、キャッ
シュメモリにおけるアドレスアレイ（又はキャッシュタ
グ）に好適なものとされる。同図には、２つの相補ビッ
ト線対と１本ワード線とそれらの交点に設けられる２つ
のメモリセル及びその入出力選択回路とセンスアンプと
が代表として例示的に示されている。同図において、Ｐ
チャンネル型ＭＯＳＦＥＴは、そのチャンネル部分にゲ
ート電極と垂直な方向に向かう直線ないし矢印を付すこ
とによって、Ｎチャンネル型ＭＯＳＦＥＴと区別され
る。

【０００７】メモリセルＭＣは、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなる２つのＣ
ＭＯＳインバータ回路の入力と出力とが互いに交差接続
されてラッチ回路が用いられる。上記ラッチ回路の一対
の入出力ノードと相補ビット線対ｂｉｔ０ｂとｂｉｔ０
ｔとの間には、Ｎチャンネル型の伝送ゲートＭＯＳＦＥ
Ｔがメモリセル選択用に設けられる。これらの伝送ゲー
トＭＯＳＦＥＴのゲートは、ワード線ｗｏｒｄに接続さ
れる。他方の相補ビット線対ｂｉｔ１ｂとｂｉｔ１ｔに
設けられるメモリセルも前記同様なＣＭＯＳスタティッ
ク型メモリセルにより構成される。ここで、ｂｉｔ０ｂ
等の最後の文字ｂは、ロウレベルが論理１に対応したバ
ー信号（反転信号）を表し、ｂｉｔ０ｔの最後の文字ｔ
は、ハイレベルが論理１に対応したトルー（非反転信
号）を表している。

【０００８】上記相補ビット線対ｂｉｔ０ｂとｂｉｔ０
ｔには、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ
１，Ｑ２が設けられる。これらのＭＯＳＦＥＴＱ１，Ｑ
２のゲートにはプリチャージ信号ｐｃが供給される。ま
た、相補ビット線対ｂｉｔ０ｂとｂｉｔ０ｔの間には、
上記プリチャージ信号ｐｃを受けるイコライズ用のＰチ
ャンネル型ＭＯＳＦＥＴＱ３が設けられる。他方の相補
ビット線対ｂｉｔ１ｂとｂｉｔ１ｔにも、同様なＰチャ
ンネル型のプリチャージＭＯＳＦＥＴ及びイコライズＭ
ＯＳＦＥＴが設けられる。

【０００９】上記２つの相補ビット線対のうちの一方の
相補ビット線対ｂｉｔ０ｂとｂｉｔ０ｔは、Ｐチャンネ
ル型のスイッチＭＯＳＦＥＴＱ６とＱ７を介して読み出
し用のデータ線対ｃｄ＿ｂ，ｃｄ＿ｔに接続される。上
記２つの相補ビット線対のうちの他方の相補ビット線対
ｂｉｔ１ｂとｂｉｔ１ｔも、同様なＰチャンネル型のス
イッチＭＯＳＦＥＴを介して上記読み出し用のデータ線
対ｃｄ＿ｂ，ｃｄ＿ｔに接続される。上記ＭＯＳＦＥＴ
Ｑ６とＱ７のゲートには、読み出し選択信号ｒｓｗ０が
供給される。上記同様なＰチャンネル型のスイッチＭＯ
ＳＦＥＴのゲートには、読み出し選択信号ｒｓｗ１が供
給される。

【００１０】これらの読み出し用の相補データ線対ｃｄ
＿ｂ，ｃｄ＿ｔに対して１つのセンスアンプＳＡが設け
られる。上記センスアンプＳＡには、スイッチＭＯＳＦ
ＥＴＱ１１が設けられて、そのゲートにはセンスアンプ
活性化信号ｓａが供給される。このセンスアンプ活性化
信号によりＭＯＳＦＥＴＱ１１がオン状態となり、セン
スアンプＳＡの増幅動作開始時にはいずれか一方の相補
ビット線対が上記読み出し用のデータ線対ｃｄ＿ｂ，ｃ
ｄ＿ｔに接続される。

【００１１】上記読み出し用のデータ線ｃｄ＿ｂ，ｃｄ
＿ｔは、ＣＭＯＳラッチ回路を含む上記センスアンプＳ
Ａの入出力ノードに接続される。センスアンプＳＡは、
Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦ
ＥＴからなる２つのＣＭＯＳインバータ回路の入力と出
力とが交差接続されてラッチ回路にされる。上記Ｐチャ
ンネル型ＭＯＳＦＥＴのソースには、動作電圧が与えら
れ、上記Ｎチャンネル型ＭＯＳＦＥＴのソースには、上
記のＮチャンネル型のスイッチＭＯＳＦＥＴＱ１１を介
して回路の接地電位が与えられる。

【００１２】上記センスアンプＳＡの入出力ノードであ
る読み出し用のデータ線ｃｄ＿ｂ，ｃｄ＿ｔには、イコ
ライズ用のｐチャンネル型ＭＯＳＦＥＴＱ１０が設けら
れ、それぞれの読み出し用のデータ線ｃｄ＿ｂ，ｃｄ＿
ｔと動作電圧との間には、プリチャージ用のＰチャンネ
ル型ＭＯＳＦＥＴＱ８とＱ９が設けられる。これらのＭ
ＯＳＦＥＴＱ８〜Ｑ１０のゲートには、プリチャージ信
号ｃｄｐｃが供給される。

【００１３】この実施例のセンスアンプＳＡは、高感度
で正帰還ループを持つラッチ回路により構成されている
ので、上記信号ｓａによる動作開始前に上記イコライズ
ＭＯＳＦＥＴＱ１０のオン状態によりレベルを一致させ
てプリチャージ電圧を供給しておき、読み出し用のデー
タ線ｃｄ＿ｂ，ｃｄ＿ｔの電位差が選択されたメモリセ
ルからの記憶情報に従った所定電位を持つようにされる
と、上記信号ｓａによりＭＯＳＦＥＴＱ１１をオン状態
にして、上記所定電位差を増幅して読み出し用のデータ
線ｃｄ＿ｂ，ｃｄ＿ｔをハイレベル／ロウレベルに増幅
する。この実施例のセンスアンプは、高感度のセンス動
作を行うようにされているので、上記所定電位は、電源
電圧又は動作電圧と回路の接地電位に対応された信号振
幅に比べて極く小さな小振幅の信号でよい。

【００１４】そして、高速増幅動作のために上記信号ｓ
ａのハイレベルに対応させて、上記読み出し用のデータ
線ｃｄ＿ｂ，ｃｄ＿ｔと選択側の相補ビット線対ｂｉｔ
０ｂとｂｉｔ０ｔ又はｂｉｔ１ｂとｂｉｔ１ｔとを切り
離すようにされる。つまり、上記多数のメモリセルが接
続されることによって大きな寄生容量を持つような選択
側の相補ビット線対ｂｉｔ０ｂとｂｉｔ０ｔ又はｂｉｔ
１ｂとｂｉｔ１ｔが上記読み出し用のデータ線ｃｄ＿
ｂ，ｃｄ＿ｔと切り離されて、センスアンプＳＡの負荷
を上記読み出し用のデータ線ｃｄ＿ｂ，ｃｄ＿ｔとし
て、かかる読み出し用のデータ線ｃｄ＿ｂ，ｃｄ＿ｔの
微小電位差を高速に上記電源電圧と回路の接地電位に対
応したハイレベル／ロウレベルの増幅信号に変化させる
ようにするものである。

【００１５】上記のようなＣＭＯＳラッチ形態のセンス
アンプＳＡを用いた場合には、上記のような正帰還ルー
プを利用した増幅動作によって、読み出し用のデータ線
ｃｄ＿ｂ，ｃｄ＿ｔ電位差が動作電圧に対応したハイレ
ベル／ロウレベルになるので、ＣＭＯＳラッチ回路にお
いて定常的な直流電流が流れなくすることができるため
に低消費電力化を図ることができる。上記センスアンプ
の増幅出力は、特に制限されないが、センスアンプ活性
化信号ｓａを受けるインバータ回路Ｎ３で形成された信
号によりゲートが制御されるノア（ＮＯＲ）ゲート回路
Ｇ１とＧ２を通してセンスアンプ出力として、例えば前
記キャッシュタグの場合、図示しない比較回路に伝えら
れる。図示しない比較回路は、次に説明する書き込み用
データ線ｗｄ＿ｂ，ｗｄ＿ｔと比較し、その一致／不一
致を判定する。

【００１６】書き込み用のデータ線ｗｄ＿ｂとｗｄ＿ｔ
は、上記読み出し用のデータ線ｃｄ＿ｂ，ｃｄ＿ｔと平
行に延長される。上記２つの相補ビット線対のうちの一
方のビット線ｂｉｔ０ｂとｂｉｔ１ｂは、Ｎチャンネル
型のスイッチＭＯＳＦＥＴＱ４とＱ５を介して上記書き
込み用のデータ線ｗｄ＿ｂとｗｄ＿ｔに接続される。上
記２つの相補ビット線対のうちの他方のビット線ｂｉｔ
１ｂとｂｉｔ１ｔも、同様なＮチャンネル型のスイッチ
ＭＯＳＦＥＴを介して書き込み用のデータ線ｗｄ＿ｂと
ｗｄ＿ｔに接続される。上記スイッチＭＯＳＦＥＴＱ４
とＱ５のゲートには、選択信号ｗｓｗ０が供給され、同
様なＮチャンネル型のスイッチＭＯＳＦＥＴには、選択
信号ｗｓｗ１が供給される。

【００１７】これらの書き込み用のデータ線ｗｄ＿ｂと
ｗｄ＿ｔに対して、前記インバータ回路Ｎ１，Ｎ２から
なる書き込みアンプが設けられる。上記書き込みアンプ
を構成するインバータ回路Ｎ１とＮ２の入力には、ナン
ドゲート回路Ｇ３、Ｇ４を通した書き込み信号が伝えら
れる。上記ゲート回路Ｇ３とＧ４は、書き込み制御信号
ｗｄｒによってゲートが制御され、書き込み信号が上記
一方のゲート回路Ｇ４に供給され、インバータ回路Ｎ４
を介して反転された書き込み信号が上記他方のゲート回
路Ｇ３に供給される。

【００１８】この実施例のキャッシュタグの動作は、ク
ロック信号の１サイクル中にメモリセルの読み出しと、
入力データとの比較動作及びその比較結果を得て、その
比較結果に対応したメモリセルへの選択的な書き込み動
作まで済ますようにするものである。つまり、この実施
例のキャシュメモリのアドレスアレイ又はキャッシュタ
グを用いた場合、中央処理装置では並行して選択されて
いるキャッシュデータメモリから読み出されているデー
タを取り込むのか、メインメモリへのアクセスを行うか
の判定を早くしてデータ処理の高速化を可能とする。あ
るいは、上記クロック信号のサイクルを短くするように
する。

【００１９】図１においては、回路を表現するものであ
るので、その配線の配置等は半導体基板上に形成される
回路素子及び配線とは必ずしも対応していないが、本願
発明の理解を容易にするために、実際の回路のレイアウ
トにかなり近い形で示している。このうち、この発明に
係るカップリングノイズ低減技術に関連する配線は、前
記読み出し用データ線ｃｄ＿ｂ，ｃｄ＿ｔと、書き込み
用データ線データ線ｗｄ＿ｂとｗｄ＿ｔ及び書き込み用
のカラム選択線ｗｓｗ０，ｗｓｗ１である。そして、特
に制限されないが、前記読み出し用データ線ｃｄ＿ｂ，
ｃｄ＿ｔの間には、回路の接地電位が与えられたダミー
配線（Ｓig. Ｂ）が設けられる。

【００２０】図２には、図１に示したスタティック型Ｒ
ＡＭの動作の一例を説明するためのタイミング図が示さ
れている。クロック信号ｃｌｏｃｋがハイレベルとされ
る前半周期では、制御信号ｃｄｐｃが前サイクルからロ
ウレベルにされていて、読み出し用のデータ線ｃｄ＿
ｂ，ｃｄ＿ｔがプリチャージとイコライズが実施されて
いる。同様に、信号ｐｃのロウレベルにより図示しない
相補ビット線も同様にプリチャージとイコライズが実施
されている。

【００２１】制御信号ｃｄｐｃとｐｃがハイレベルにさ
れて、読み出し用のデータ線ｃｄ＿ｂ，ｃｄ＿ｔ及び相
補ビット線対ｂｉｔｔ／ｂｉｔｂもプリチャージとイコ
ライズが終了し、図示しないアドレス信号の入力によっ
て、例えばカラム選択信号ｒｓｗ０がロウレベルとなっ
て、選択側の相補ビット線対ｂｉｔ０ｂ，ｂｉｔ０ｔが
読み出し用データ線対ｃｄ＿ｂ，ｃｄ＿ｔに接続され
る。

【００２２】この構成に代えて、カラム選択信号ｒｓｗ
０とｒｓｗ１をプリチャージ期間ロウレベルにしておい
て、アドレス入力によって非選択側にされるカラム選択
信号ｒｓｗ１をハイレベルにして読み出し用データ線ｃ
ｄ＿ｂ，ｃｄ＿ｔから切り離すようにしてもよい。この
ようなプリチャージ動作によって、相補ビット線対ｂｉ
ｔ０ｂ，ｂｉｔ０ｔ及びｂｉｔ０ｂ，ｂｉｔ０ｔと読み
出し用データ線対ｃｄ＿ｂ，ｃｄ＿ｔとが接続された状
態で、プリチャージ動作が行われるので、プリチャージ
電圧を互いに等しく設定する上において有益となる。

【００２３】この後にワード線ｗｏｒｄがハイレベルの
選択レベルにされて、相補ビット線ｂｉｔ０ｔ／ｂｉｔ
０ｂ及びそれと結合されている読み出し用データ線ｃｄ
＿ｂ，ｃｄ＿ｔには、選択されたメモリセルの記憶情報
に従った読み出し信号が得られる。上記読み出し用デー
タ線ｃｄ＿ｂ，ｃｄ＿ｔに得られる読み出し信号の電圧
差がセンスアンプの動作に必要な信号レベルになると、
信号ｓａがハイレベルとなりセンスアンプが増幅動作を
開始する。そして、信号ｓａのハイレベルに対応して上
記カラム選択信号ｒｓｗ０をハイレベルにしてＰチャン
ネル型のスイッチＭＯＳＦＥＴＱ６とＱ７をオフ状態に
して、相補ビット線ｂｉｔ０ｔ／ｂｉｔ０ｂと読み出し
用データ線ｃｄ＿ｂ，ｃｄ＿ｔとを電気的に分離する。

【００２４】上記のようなセンスアンプの増幅開始に対
応して相補ビット線ｂｉｔ０ｔ／ｂｉｔ０ｂを読み出し
用データ線ｃｄ＿ｂ，ｃｄ＿ｔから電気的に分離させる
ことにより、センスアンプの負荷は、読み出し用データ
線ｃｄ＿ｂ，ｃｄ＿ｔの寄生容量のみとなり、読み出し
用データ線ｃｄ＿ｂ，ｃｄ＿ｔ微小電位差は、センスア
ンプの正帰還動作と相乗的に作用して急速にハイレベル
／ロウレベルに拡大する。

【００２５】この実施例では、上記のようなワード線ｗ
ｏｒｄの選択動作により、メモリセルの記憶情報が相補
ビット線ｂｉｔ０ｔ／ｂｉｔ０ｂを介して読み出し用デ
ータ線ｃｄ＿ｂ，ｃｄ＿ｔに伝えられているタイミング
で、つまり、読み出し用データ線ｃｄ＿ｂ，ｃｄ＿ｔに
微小な電位差しか生じてないタイミングで、書き込み用
信号ｗｄｒがハイレベルにされて、書き込み用のデータ
線ｗｄ＿ｂ，ｗｄ＿ｔにはアドレス入力に対応した書き
込み信号が伝えられてノイズ発生ポイントが決められて
しまう。

【００２６】上記のような読み出し信号は、信号ｓａの
ハイレベルによりゲート回路Ｇ１とＧ２のゲートが開い
て、図示しない比較回路に上記メモリセルの記憶情報を
出力させる。このとき、比較回路には比較すべきデータ
の一方である書き込み信号が既に伝えられており、上記
センスアンプからの出力信号に対応して一致／不一致の
判定動作が開始される。もしも、比較出力が不一致な
ら、上記信号ｗｓｗ０が発生されて、上記書き込み用デ
ータ線ｗｄ＿ｂ，ｗｄ＿ｔの書き込み信号が相補ビット
線ｂｉｔ０ｔ，ｂｉｔ０ｂに伝えられてメモリセルに直
ちに書き込まれる。アドレスタグに対応した全ビットが
一致なら、キャッシュヒットと判定されて上記の書き込
みは行われてない。

【００２７】この実施例のメモリ回路では、クロック信
号ｃｌｏｃｋがハイレベルの前半周期では主に読み出し
用データ線ｃｄ＿ｂ，ｃｄ＿ｔのプリチャージとイコラ
イズ及び書き込みデータの入力とワード線の選択動作を
行ない、クロック信号ｃｌｏｃｋがロウレベルの後半周
期では主にセンスアンプの活性化と比較動作及び必要に
応じて実施されるメモリセルの書き込み動作とワード線
のリセット及び相補ビット線対ｂｉｔ０ｔ／ｂｉｔ０ｂ
のプリチャージとイコライズを実施している。

【００２８】このようにクロック信号ｃｌｏｃｋの１サ
イクル中にメモリセルの読み出しと、入力データとの比
較動作及びその比較結果を得るともに、その比較結果に
対応したメモリセルへの選択的な書き込み動作まで済ま
すことができるので、前記のようなキャシュメモリのア
ドレスアレイ又はキャッシュタグに適用することによ
り、中央処理装置では並行して選択されているキャッシ
ュデータメモリから読み出されているデータを取り込む
のか、メインメモリへのアクセスを行うかの判定が早く
なり、データ処理の高速化が可能となる。あるいは、上
記クロック信号ｃｌｏｃｋのサイクルを短くすることが
できる。

【００２９】図３には、前記図１に対応した一実施例の
レイアウト図が示されている。同図においては、図１の
点線で囲まれたレイアウト図の対象部を抜き出して示さ
れている。つまり、書き込みアンプとしてのインバータ
回路Ｎ１，Ｎ２と、それと関連する配線パターンの配置
関係が例示的に示されている。

【００３０】書き込みアンプとしてのインバータ回路Ｎ
１とＮ２により駆動される書き込み用データ線ｗｄ＿
ｂ，ｗｄ＿ｔは、メモリセルへの書き込み動作のために
電源電圧と回路の接地電位に対応したフル振幅の信号と
される。これに対して、前記読み出し用データ線ｃｄ＿
ｂ，ｃｄ＿ｔに伝えられる実質的な読み出し信号は、前
記のような微小信号である。そして、両者は共に高密度
に配置されるビット線ｂｉｔｂ／ｂｉｔｔに接続される
べき配線であり、必然的に隣接して配置されるという関
係にある。

【００３１】その上に、動作の高速化を図るためにメモ
リセルから読み出し用データ線ｃｄ＿ｂ，ｃｄ＿ｔへ微
小信号が伝えられる同じ時間帯（タイミング）で、上記
書き込み用データ線ｗｄ＿ｂ，ｗｄ＿ｔにはフル振幅の
書き込み信号が伝えられる。これにより、図２のような
最悪のタイミングでノイズ発生ポイントが生じてしまう
のである。最も単純にノイズ低減を行うには、上記書き
込み信号の入力タイミングを遅らせればよいが、それで
はセンスアンプの読み出しと同時に比較動作が行われな
くなって、動作速度が大幅に遅くなってしまう。この実
施例では、上記のように動作速度を犠牲にしたり、ある
いはノイズ低減のために従来技術のようにダミー配線を
設けて信号配線の高集積化を犠牲にすることなく、カッ
プリングノイズを低減させるよう工夫されている。

【００３２】図３において、横方向に平行に延長される
２つのアクティブエリアは、前記インバータ回路Ｎ１と
Ｎ２を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャン
ネル型ＭＯＳＦＥＴが形成されるＮ型ウェル及とＰ型ウ
ェルにウェル電圧を供給するためのものであり、コンタ
クトが設けられてメタル０層の配線Ｍ０により給電が行
われる。このメタル０層配線Ｍ０は、特に制限されない
が、タングステンを主成分とする配線層であり、それよ
り上層に形成されるメタル配線Ｍ１、Ｍ２等は、アルミ
ニュウムを主成分とする配線とされる。

【００３３】上記ＭＯＳＦＥＴは、上記２つのインバー
タ回路Ｎ１とＮ２に対応したＭＯＳＦＥＴが左右両側に
分かれて配置され、例えば上側がＰチャンネル型ＭＯＳ
ＦＥＴとされ、下側がＮチャンネル型ＭＯＳＦＥＴとさ
れる。これらのＭＯＳＦＥＴは、それぞれの出力ノード
であるドレインＤを挟んで２つのゲートが平行に設けら
れ、上下両端の拡散層がソースＳとされる。ゲート電極
には、左右の外側に縦方向に延長される第２層目の配線
層Ｍ２によって、上記２つのインバータ回路Ｎ１とＮ２
に対応された入力ノードｎｏｄｅ−０とｎｏｄｅ−１が
構成される。

【００３４】上記インバータ回路Ｎ１とＮ２の出力ノー
ドは、第１層目の配線層Ｍ１により接続される。この第
１層目の配線層Ｍ１は、前記書き込み用のデータ線ｗｄ
＿ｂ，ｗｄ＿ｔを構成するものであり、上記ＭＯＳＦＥ
Ｔの内側に沿って縦方向に延長される。この実施例で
は、上記書き込み用データ線ｗｄ＿ｂ，ｗｄ＿ｔからの
カップリングノイズ低減のために、上記書き込み用デー
タ線ｗｄ＿ｂ，ｗｄ＿ｔに対して層間絶縁膜を介した上
層に配置される第２層目の配線層Ｍ２に前記書き込み用
のカラム選択信号線ｗｓｗ１，ｗｓｗ０を割り当てる。

【００３５】上記カラム選択信号線ｗｓｗ１（Ｓig.
Ａ），ｗｓｗ０（Ｓig. Ｃ）の内側に隣接させて、上記
第２層目の配線層Ｍ２を用いて読み出し用データ線ｃｄ
＿ｂとｃｄ＿ｔを配置させる。その上で、特に制限され
ないが、読み出し用データ線ｃｄ＿ｂとｃｄ＿ｔの間
に、接地電位ｇｎｄの固定電圧が与えられた第２層目の
配線層Ｍ２により構成されるダミー配線Ｓig. Ｂが配置
される。

【００３６】上記のように読み出し用のデータ線ｃｄ＿
ｂ／ｃｄ＿ｔの外側に書き込み用のデータ線ｗｄ＿ｂ，
ｗｄ＿ｔとが配置される。つまり、読み出し用のデータ
線ｃｄ＿ｂの左側にそれと平行して書き込み用のデータ
線ｗｄ＿ｂが配置され、読み出し用のデータ線ｃｄ＿ｔ
の右側にそれと平行して書き込み用のデータ線ｗｄ＿ｔ
が配置される。そして、その外側に前記書き込み用のイ
ンバータ回路Ｎ１、Ｎ２と入力信号線ｎｏｄｅ−０とｎ
ｏｄｅ−１が配置されて、回路エリアの最大幅が決定さ
れる。これらのエリア内に、前記のような比較回路、ゲ
ート回路、センスアンプ、及びカラムスイッチが設けら
れる。

【００３７】メモリマットにおいては２対の相補ビット
線ｂｉｔ０ｂ／ｂｉｔ０ｔ及びｂｉｔ１ｂ／ｂｉｔ１ｔ
が設けられる。メモリセルＭＣは、記憶動作を主として
行うものであり、小さな面積で大きな記憶容量を実現す
るために小さなサイズの素子が用いられる。これに対し
て、センスアンプやライトアンプ等を構成するＭＯＳＦ
ＥＴは、高感度で高速な増幅動作を行うものであるの
で、比較的大きな素子サイズとされる。それ故、上記の
ように１つのセンスアンプ及び書き込み用と読み出し用
のデータ線が割り当てられる回路の繰り返しピッチに対
して、２つの相補ビット線対ｂｉｔ０ｔ／ｂｉｔ０ｂ及
びｂｉｔ１ｔ／ｂｉｔ１ｂを割り当てることにより、こ
れらの回路を整合させて無駄なく高密度で形成ができ
る。

【００３８】図４には、図３のＡ−Ａ’部分での断面図
が示されている。異なる配線層間及び同一の層の配線層
間に層間絶縁膜（層間膜）が形成される。この実施例に
おいては、配線幅Ｗ及び配線間隔Ｓは、製造可能な最小
値に形成される例に対応している。最小加工寸法での配
線加工においては、その配線幅Ｗに対して配線の厚み
（高さ）Ｈが大きくなる。また、層間の絶縁膜（層間
膜）の膜厚Ｌは、上記配線間隔Ｓ及び配線高さＨよりも
大きくなる。

【００３９】なお、層間膜の膜厚Ｌは、下層の配線（ｗ
ｄ＿ｔ）と、その真上に位置する上層の配線（Ｓig．
Ｃ）との間の膜厚である。このように、配線幅Ｗを配線
の高さＨよりも小さくすることにより、配線の間隔を縮
小して配線密度を高くすることができるとともに、配線
の抵抗を低減することができる。また、層間膜の膜厚Ｌ
を配線幅Ｗ及び配線高さＨよりも大きくすることによ
り、配線層間のカップリング容量を低減できる。

【００４０】半導体集積回路での加工寸法の特徴を生か
して、この実施例ではカップリングノイズ低減のため
に、ノイズ源である書き込み用データ線ｗｄ＿ｂ，ｗｄ
＿ｔと、被ノイズ配線である読み出し用データ線ｃｄ＿
ｂ，ｃｄ＿ｔを異なる配線層とすることにより、上記層
間の絶縁膜の膜厚Ｌが最も大きいという特徴及び配線幅
Ｗが最も小さいことをを利用してその間の寄生容量Ｃ５
とＣ６の容量値を低減する。更に、読み出し用データ線
ｃｄ＿ｂ，ｃｄ＿ｔと書き込み用データ線ｗｄ＿ｂ，ｗ
ｄ＿ｔとを垂直方向に重ね合わせるのではなく、１ピッ
チだけ配線をずらして書き込み用データ線ｗｄ＿ｂ，ｗ
ｄ＿ｔを外側に配置させている。これにより、ノイズ源
としての配線と被ノイズ配線の配線間隔をいっそう大き
くして上記寄生容量を低減せさせるものである。

【００４１】これに加えて、被ノイズ配線である読み出
し用データ線ｃｄ＿ｂ，ｃｄ＿ｔには、上記寄生容量Ｃ
５，Ｃ６により伝えられるノイズの影響を低減させるた
めに、前記ノイズ発生ポイントで所定電圧に安定してい
る信号配線Ｓig. Ａ（ｗｓｗ０）とＳig. Ｃ（ｗｓｗ
１）を配置する。これにより、データ線ｃｄ＿ｂ，ｃｄ
＿ｔと、信号線Ｓig. Ａ（ｗｓｗ０）とＳig. Ｃ（ｗｓ
ｗ１）との間には、上記最小寸法に対応した配線間隔Ｓ
と、それよりも大きな配線高さＨを持つ寄生容量Ｃ１、
Ｃ４を形成することができる。つまり、前記のような寸
法の関係でＣ１，Ｃ４＞Ｃ５，Ｃ６のような寄生容量を
設けることができる。

【００４２】これにより、上記寄生容量Ｃ５，Ｃ６の容
量値を小さくして伝搬ノイズそのものを低減させるこ
と、及び伝搬されたノイズを上記寄生容量Ｃ１，Ｃ４で
吸収させることにより、高密度での動作速度を犠牲にし
たり、信号配線の高集積化を犠牲にすることなく、カッ
プリングノイズを低減させることができる。つまり、上
記の信号線Ｓig. Ａ（ｗｓｗ０）とＳig. Ｃ（ｗｓｗ
１）は、上記ノイズ発生ポイントでは、前記書き込み用
のカラム選択信号の場合にはロウレベルの一定電位にさ
れているので、上記ノイズ低減の役割を持たせることが
できる。

【００４３】読み出し用データ線ｃｄ＿ｂとｃｄ＿ｔの
間に、ダミー配線Ｓig. Ｂを配置し、例えば接地電位ｇ
ｎｄのような一定電圧を供給した場合には、相補データ
線ｃｄ＿ｂとｃｄ＿ｔのそれぞれの内側の側面に上記ダ
ミー配線Ｓig. Ｂとの間で寄生容量Ｃ２とＣ３を設ける
ことができる。これら寄生容量Ｃ２とＣ３は、前記寄生
容量Ｃ１、Ｃ４に対して並列形態にされて読み出し用デ
ータ線ｃｄ＿ｂとｃｄ＿ｔの自己容量を増大させ、上記
ノイズ低減の役割を大きくさせることができる。例え
ば、前記読み出しデータ線ｃｄ＿ｂとｃｄ＿ｔと平行し
て隣接させた長さを上記ダミー配線Ｓig. Ｂと上記信号
線Ｓig. Ａ（ｗｓｗ０）とＳig. Ｃ（ｗｓｗ１）とで同
じくした場合には、１本のダミー配線を設けるだけで上
記ノイズ低減のための自己容量を２倍に拡大させること
ができる。

【００４４】前記のように比較回路の不一致によって、
上記信号線Ｓig. Ａ（ｗｓｗ０）又はＳig. Ｃ（ｗｓｗ
１）は、ロウレベルからハイレベルのようにフル振幅で
変化するが、そのときには前記のような寄生容量Ｃ１、
Ｃ４によってカップリングノイズを読み出しデータ線ｃ
ｄ＿ｂ，ｃｄ＿ｔに伝えるものとなるが、センスアンプ
を構成するラッチ回路で読み出しデータ線ｃｄ＿ｂ，ｃ
ｄ＿ｔがハイレベル／ロウレベルに安定しているので問
題ない。

【００４５】キャッシュメモリを内蔵したマイクロプロ
セッサ等において、特に携帯電子機器向けに用いられる
ものでは電池駆動されるのが前提となる。このため、電
池寿命を長くするために低消費電力であることが重要で
あり、下限動作電圧も可能な限り低くすることが重要と
なる。そこで、前記回路を１．２〜１．６Ｖ程度の低電
圧まで動作させようとすると、特に低電圧時に誤動作を
生じる場合のあることが判明した。この誤動作の原因を
詳細に検討した結果、前記のような寄生容量Ｃ５、Ｃ６
による信号の干渉にあることが判明した。

【００４６】つまり、メモリセルの微小電位差を増幅す
るセンスアンプの微小電位差入力信号線である読み出し
用のデータ線ｃｄ＿ｂ，ｃｄ＿ｔは、センス開始前のプ
リチャージ終了後にフローティング状態となっている。
そこに書き込みデータも兼ねる読み出し要求データが前
記の書き込み用のデータ線ｗｄ＿Ｂ／ｗｄ＿ｔにフル振
幅で入力されると、前記寄生容量Ｃ５とＣ６の電気的干
渉により、センス開始前に読み出し用のデータ線ｃｄ＿
ｂ，ｃｄ＿ｔに対して、これから選択されるメモリセル
の記憶情報に対応した正規電位差とは逆電位をもたらす
と、それがそのままセンスアンプで増幅されて誤動作を
生じてしまうのである。

【００４７】前記のようにセンスアンプは、低消費電力
化を図るためにタイミング信号により増幅動作が制御さ
れるＣＭＯＳラッチ回路が用いられる。ＣＭＯＳラッチ
回路では、正帰還作用により高感度の信号増幅を行い、
ＣＭＯＳレベルのような大振幅信号を得ることができる
とともに、かかる信号振幅の増大により直流電流が流れ
なくなるので低消費電力となる。つまり、定常的にバイ
アス電流（直流電流）を流す差動回路を用いたスタティ
ック型のセンスアンプに比べて、差動回路での小振幅信
号をＣＭＯＳレベルのような大振幅に変換するレベル変
換回路も不要になるので、回路の簡素化と大幅な消費電
流を低減できる。

【００４８】しかしながら、入力信号量が不十分な状態
あるいは誤った入力信号でセンスアンプを活性化させる
と、その正帰還ループによって回復不能になるものであ
るために、その活性化タイミングの制御が重要になる。
そこで、センスアンプの活性化のタイミングを遅らせ
て、メモリセルの記憶情報に対応した電位差が読み出し
データ線対ｃｄ＿ｂ，ｃｄ＿ｔに現れるまで待てばよい
が、それでは動作速度が遅くなってしまう。また、書き
込みデータの入力を遅らせればよいが、それでもやはり
動作速度が遅くなってしまう。これに対して、本願発明
で、上記のような動作速度を犠牲にしたり、あるいはカ
ップリングノイズ低減のために配線を増加せる必要もな
い。

【００４９】図５には、前記書き込み用データ線と読み
出し用データ線の他の一実施例の回路図が示されてい
る。この実施例でも、前記同様に回路の高密度化と低電
圧化とに向けて前記実施例を改良するものであり、回路
的な工夫によって前記読み出し用のデータ線ｃｄ＿ｂ／
ｃｄ＿ｔに対して書き込み用のデータ線ｗｄ＿ｂ／ｗｄ
＿ｔから与えられる干渉を相殺させるものである。この
実施例では、内側に設けられた読み出し用のデータ線ｃ
ｄ＿ｂ／ｃｄ＿ｔとをクロスさせることにより、書き込
み用のデータ線ｗｄ＿ｂ／ｗｄ＿ｔの両方に寄生容量を
持つようにするものである。

【００５０】例えば、上記読み出し用のデータ線ｃｄ＿
ｂ／ｃｄ＿ｔと平行して延長される書き込み用のデータ
線ｗｄ＿ｂ／ｗｄ＿ｔの全距離を４等分し、その１／４
の距離の箇所で読み出し用のデータ線ｃｄ＿ｂ／ｃｄ＿
ｔをクロスさせ、さらに３／４の距離の箇所で再度クロ
スさせる。これにより、一方の読み出し用データ線ｃｄ
＿ｔは、書き込み用のデータ線ｗｄ＿ｔに対してはＣｃ
ｔ／４＋Ｃｃｔ／４のような寄生容量と、書き込み用デ
ータ線ｗｄ＿ｂに対してＣｃｂ／２のような寄生容量を
持つ。これに対して、他方の読み出し用データ線ｃｄ＿
ｂは、書き込み用のデータ線ｗｄ＿ｔに対してはＣｃｔ
／２のような寄生容量と、書き込み用デー線ｗｄ＿ｂに
対してＣｃｂ／４＋Ｃｃｄ／４のような寄生容量を持
つ。

【００５１】上記のように互いに平行に延長される配線
長が半分ずつ等しくなるので、Ｃｃｔ／４＋Ｃｃｔ／４
＝Ｃｃｂ／２であり、Ｃｃｔ／２＝Ｃｃｂ／４＋Ｃｃｄ
／４である。これにより、書き込み用のデータ線ｗｄ＿
ｔとｗｄ＿ｂに与えられるフル振幅の書き込みデータ
は、その半分ずつが互いに逆相で読み出し用のデータ線
ｃｄ＿ｔとｃｄ＿ｂに同量干渉を与えて差動のセンスア
ンプでは互いに相殺させられる。これにより、前記のよ
うな寄生容量の低減及び被ノイズ配線での自己容量の増
大とによってより安定した読み出し動作を実施すること
ができる。

【００５２】図６には、上記読み出しデータ線のクロス
配線部分の一実施例の概略斜視図が示されている。この
実施例では、特に制限されないが、前記のように中央部
分にダミー配線Ｓig. Ｂを配置する関係で、下層の配線
Ｍ１とＭ０を用いて、配線層Ｍ２で形成される配線のク
ロスが行われる。つまり、データ線ｃｄ＿ｂは、その下
の配線層Ｍ１により反対側の配線Ｍ２に接続される。こ
れに対して、データ線ｃｄ＿ｔは、下層配線Ｍ１を介し
て更にその下の配線Ｍ０に接続され、かかる配線Ｍ０に
よって反対側の配線Ｍ２と前記同様にＭ１を介在させて
接続される。上記ダミー配線Ｓig. Ｂを省略した場合、
あるいはクロス部でダミー配線を切断しして、それぞれ
に回路の接地電位等の供給するようにした場合には、Ｍ
１とＭ２によりクロスさせることができる。

【００５３】以上の実施例により、アクセスタイムの高
速化や製造工程での金属配線相互の間隔が予想以上に狭
くなった場合でも、前記のような距離比及び面積比に対
応して形成される寄生容量Ｃ１、Ｃ４とＣ５，Ｃ６の関
係を維持することができ、メモリ回路の正常な読み出し
動作が可能になるものである。つまり、被ノイズ配線に
着目すれば、それと最小加工寸法で形成される同層で隣
接する配線に、前記のような小振幅の信号が伝えられる
タイミングで、所定の電圧に維持される第２信号線を配
置しておけば、あとはノイズ発生源としての信号のこと
を考慮することなく、回路のレイアウト設計を行うよう
にすることができる。つまり、上記のようなルールを守
れば、設計者の技術レベルによらずに一定の特性が保証
でき、設計条件も容易となり工数短縮にもなる。

【００５４】図７には、この発明が適用されるキャッシ
ュメモリが搭載されたシングルチップマイクロコンピュ
ータの一実施例のブロック図が示されている。この実施
例のキャッシュメモリは、アドレス入力から該当するデ
ータの出力を１サイクルにより実行する。データのリプ
レースアルゴリズムは、特に制限されないが、ＬＲＵ
（Least Recently Used)法が用いられる。

【００５５】キャッシュメモリの回路構成は、大きくわ
けてキャッシュタグ（アドレスアレイ）とキャッシュデ
ータ（データアレイ）及びキャッシュコントローラから
構成される。キャッシュタグはアドレスタグと呼ばれる
アドレスの一部を格納しており、キャッシュデータはキ
ャッシュタグに格納されているアドレスタグに対応する
データが格納されている。

【００５６】上記キャッシュタグにに格納されているア
ドレスの一部が中央処理装置ＣＰＵからのそれに対応す
るアドレスとが一致すると、キャッシュタグからヒット
信号が出力されて、並行して選択されているキャッシュ
データから読み出されているデータが中央処理装置ＣＰ
Ｕに取り込まれる。もしも、ミスヒットなら、前記ブレ
ークコントロールＵＢＣ及び外部バスインターフェイス
を通して外部のメインメモリをアクセスすることとな
る。

【００５７】キャッシュコントロールレジスタＣＣＲ
は、キャッシュイネーブル、命令フィル禁止、データフ
ィル禁止、ウェイ指定等の制御ビットを持っており、動
作モードの設定に使用される。

【００５８】この発明が適用されるキャッシュメモリの
大まかな動作概念は、次の通りである。例えば、アドレ
ス信号はＡ３１〜Ａ０の３２ビットから構成される。ア
ドレスＡ３〜Ａ０の４ビットに対応した１６バイトが１
ラインとされる。ラインは１つの連想アドレスに関連づ
けられたデータの塊である。アドレス信号Ａ９〜Ａ４の
６ビットにより６４エントリを持つようにされる。そし
て、アドレス信号Ａ２８〜Ａ１０までの１９ビットのア
ドレス信号がタグアドレスとしてキャッシュタグに書き
込まれている。アドレス信号Ａ３１〜Ａ２９までの３ビ
ットは、アクセス空間指定に用いられる。

【００５９】０〜６３からなる６４エントリに対応して
ＬＲＵ情報が設けられる。ＬＲＵ情報は、６ビットから
構成される。ＬＲＵリプレースの判定に使用する過去の
アクセスに関する情報は６ビットにより表される。６ビ
ットで表される組み合わせは、６４通りあるが、初期値
を０として２４通りの組み合わせが使用される。そし
て、最下位ビットが２ウェイとして使用するときに利用
されるよう組み合わされている。つまり、４ウェイのう
ちの２ウェイを内蔵ＲＡＭとして使用したときには、ミ
スヒットによるリプレースに使用されるのは最下位ビッ
トが０ならばウェイ３を、１ならばウェイ２を使用する
ようにされる。このことを満足するような２４通りの組
み合わせにより、４ウェイモードのときのＬＲＵ情報の
書き換えが行われる。

【００６０】キャッシュタグから読み出されたタグアド
レスと中央処理装置ＣＰＵから出力されるＡ２８〜Ａ１
０からなる１９ビットのアドレス信号とが一致し、バリ
ッドビットＶが１であるときには、ヒット信号が出力さ
れてキャッシュデータから１６バイトのデータが読み出
される。この１６バイトの中の４バイト（３２ビット）
が２ビットのアドレスＡ３とＡ２により指定されて中央
処理装置ＣＰＵに読み出される。

【００６１】図８には、この発明が適用されるキャッシ
ュメモリの一実施例のブロック図が示されている。上記
キャッシュタグは、デコーダ、アドレスアレイ及びコン
パレータから構成される。アドレスアレイは、前記のよ
うに４ウェイに対応して４つからなり、Ａ９−Ａ４のア
ドレスが入力されて、６４通りのエントリの１つが選ば
れる。各エントリは、アドレスタグに対応した１９ビッ
トとアドレス信号と、１ビットのバッリドビットを記憶
するようされる。それ故、１つのウェイに対応したアド
レスアレイは、（１９＋１）×６４のようにされる。４
つのウェイに対応して６×６４のＬＲＵ情報の記憶部が
共通に設けられる。

【００６２】パルスφ１によりアドレス信号を保持する
ラッチ回路は、中央処理装置ＣＰＵがパイプライン動作
によりアドレス信号を出力するので、ミスヒットしたと
きのアドレスを記憶しておくために利用される。アドレ
スアレイから読み出されたアドレスタグと、アドレス入
力の対応する１９ビットのアドレス信号Ａ２８−Ａ１０
はコンパレータに入力される。

【００６３】４つのウェイに対応して設けられた４つの
コンパレータのヒット信号は、キャッシュコントローラ
に供給される。また、上記６４のエントリのうち選択さ
れたものに対応したＬＲＵ情報は、キャッシュコントロ
ーラに供給される。もしも、４つのウェイからヒット信
号が出力されないときのリプレースに使用される１つの
ウェイが上記ＬＲＵ情報により決められる。上記アドレ
スアレイから読み出されたアドレスタグは、セレクタに
より診断用データとして出力される。

【００６４】上記アドレス入力のうちのアドレス信号Ａ
９−Ａ３からなる７ビットのアドレス信号は、データア
レイのデコーダに入力される。データアレイは、３２ビ
ット×２×１２８からなる。アドレス信号Ａ９−Ａ４が
前記６４エントリに対応しており、アドレス信号Ａ３
は、１ライン（３２×４）中の上位３２×２ビットのデ
ータ又は下位の３２×２ビットのデータを選択するよう
にされる。このようにデータアレイの構成を縦長にする
ことにより、相補データ線の数を減らして３２ビットか
らなる単位のデータの出力を簡単にする。

【００６５】この実施例では、特に制限されないが、キ
ャッシュコントローラからヒット信号が上記データアレ
イのデコーダに入力される。これにより、デコーダにお
いて４つのウェイの中のヒット信号に対応したウェイに
対してのみワード線の選択動作を行うようにして低消費
電力化を図る。さらに、上記ヒット信号に対応したデー
タアレイのセンスアンプのみを動作させる。センスアン
プにおける消費電流が比較的大きいから、上記ヒット信
号をセンスアンプの制御にのみ使用してもよい。すなわ
ち、データアレイのデコーダは、高速読み出しのために
４つのウェイのワード線を選択状態にして、メモリセル
からの読み出し動作を先行させ、ヒット信号を待ってセ
ンスアンプを動作させるようにして、データアレイから
の読み出しを高速にするものであってもよい。上記ヒッ
ト信号に対応したウェイから読み出された３２×２ビッ
トのデータは、キャッシュコントローラを通して出力さ
れたアドレス信号Ａ２により選択されるセレクタを通し
て３２ビットのデータが出力される。

【００６６】上記アドレスタグのコンパレータは、タイ
ミング信号φ１により動作する。つまり、前記図１のゲ
ート回路Ｇ１とＧ２を制御するセンスアンプ活性化信号
ｓａの反転信号がタイミング信号φ１に対応して発生さ
れる。これに対してデータアレイの出力セレクタは、上
記タイミング信号φ１に対して半サイイクル遅れたタイ
ミング信号φ２により動作するようにされる。それ故、
上記ヒット信号よるデータアレイのワード線選択やセン
スアンプの制御を行うようにしても問題ない。出力部に
設けられたアライナは、出力データ幅に対応して８ビッ
ト、１６ビットの単位でデータを出力するときに使用さ
れる。

【００６７】図９には、この発明に係る半導体集積回路
装置の一実施例の概略断面図が示されれている。例え
ば、前記図７に示したようなキャッシュメモリのような
高速スタティック型ＲＡＭが搭載されたシングルチップ
マイクロコンピュータに向けられている。

【００６８】この実施例では、半導体基板１０上にはメ
モリセルをＣore ＰＭＯＳ（Ｐチャンネル型ＭＯＳＦＥ
Ｔ）、Ｃore ＮＭＯＳ（Ｎチャンネル型ＭＯＳＦＥＴ）
と、入出力Ｉ／Ｏ用の同様なＰＭＯＳとＮＭＯＳが形成
される。これらのＮＭＯＳのソースＳ，ドレインＤの拡
散層は、深い深さのＮ型のウェル領域ＤＷＥＬＬに形成
された実線で示したＰ型のウェル領域２０に形成され
る。これらのＰＭＯＳのソースＳ，ドレインＤの拡散層
は、上記深い深さのＮ型のウェル領域ＤＷＥＬＬに形成
された点線で示したＮ型のウェル領域３０に形成され
る。

【００６９】ＭＯＳＦＥＴのゲートＧは、上記ソースＳ
とドレインＤとの間の半導体基板上に形成された薄いゲ
ート絶縁膜を介して形成される。ゲート電極Ｇは、特に
制限されないが、導電性のポリシリコン層で形成され
る。上記ＭＯＳＦＥＴのゲートＧ、ソースＳ及びドレイ
ンＤに接続される配線は、メタル配線Ｍetal0 〜5 の６
層からなる多層配線により行われる。特に制限されない
が、Ｍetal0 は、前記のように０層配線であり、例えば
微細加工が可能な金属膜であるタングステンを主成分と
する配線層であり、メモリセル等のように小規模回路を
構成する短い配線長のローカル配線に用いられる。

【００７０】メタル配線Ｍetal1 〜5 の５層の配線は、
特に制限されないが、金属膜、例えばアルミニュウムを
主成分とする配線層であり、前記書き込みデータ線、読
み出しデータ線及び電源線等に用いられる。あるいは、
前記１チップのマイクロコンピュータシステムでは、キ
ャッシュアドレスバス、キャッシュデータバス、内部ア
ドレスバス、内部データバス等からなる比較的長い配線
も構成される。このような配線長が長くされる場合、そ
の配線幅を太くして寄生抵抗値を小さくし、信号の伝送
速度が速くなるようにされる。メタル配線層Ｍetal0 〜
5 間に、例えば絶縁膜からなる層間膜が形成される。

【００７１】前記のようにメモリ回路のカラム選択回路
とセンスアンプとの間を接続する読み出し用データ線や
ライトアンプとカラム選択回路とを接続する書き込み用
データ線は、比較的配線長が短いので前記最小配線ピッ
チによりメタル配線Ｍetal1やＭetal2 を用いて構成さ
れるものである。

【００７２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 電源電圧との相対的関係において小振幅とされ
た信号が第１のタイミングにおいて伝えられる第１の信
号線に対して、上記第１のタイミングにおいて一定に維
持された電圧が伝えられる第２信号線を上記第１の信号
線と同一の配線層であって、かつ互いに隣接して配置さ
せることにより、信号配線の高密度を損なうことなく、
カップリングノイズを低減させることができるという効
果が得られる。

【００７３】（２） 上記に加えて、上記第１の信号線
に伝えられる小振幅とされた信号を上記第１のタイミン
グに対応して電源電圧と回路の接地電位に対応された信
号振幅に増幅するラッチ型の増幅回路を設けることによ
り、高速動作と低消費電力化を図ることができるという
効果が得られる。

【００７４】（３） 上記に加えて、上記第１のタイミ
ングに対応して、電源電圧と回路の接地電位との間で信
号変化が生じる第３の信号線とを更に設け、上記第３の
信号線を上記第１、第２の信号線とは異なる配線層によ
り形成することにより、信号配線の高密度化を図りつ
つ、カップリングノイズを低減させることができるとい
う効果が得られる。

【００７５】（４） 上記に加えて、上記第１、第２及
び第３の各信号線には、それぞれ平行に延長される部分
を含むようにすることにより、信号配線の高密度化を図
りつつ、カップリングノイズを低減させることができる
という効果が得られる。

【００７６】（５） 上記に加えて、上記第１ないし第
３の信号線は、配線幅が配線高さより小さくすることに
より、最小加工寸法のもとに配線を高密度に配置しつ
つ、効果的にカップリングノイズを低減させることがで
きるという効果が得られる。

【００７７】（６） 上記に加えて、上記第１の信号線
と第３の信号線とにおいて、平行に延長される部分を上
記延長方向と直角方向に配線ピッチをずらして配置させ
ることにより、効果的にカップリングノイズの低減させ
ることができるという効果が得られる。

【００７８】（７） 上記に加えて、上記第２の信号線
を、上記第１の信号線の一方の側に配置し、上記第１の
信号線の他方の側には、所定の電圧が固定的に供給され
る第４の配線を更に配置させることにより、最小の配線
増加によってカップリングノイズの大幅な低減を実現で
きるという効果が得られる。

【００７９】（８） 複数のワード線と複数の相補ビッ
ト線対との交点にスタティック型メモリセルを配置し、
上記相補ビット線対を第１選択スイッチ回路により相補
の書き込み用信号線対とを接続させ、上記相補ビット線
対を第２の選択スイッチ回路により相補の読み出し用信
号線対とを接続させ、上記相補の読み出し用信号線対に
動作タイミング信号により活性化されるラッチ回路を含
むセンスアンプを接続し、上記メモリセルの記憶情報が
上記第２選択スイッチ回路を介して上記読み出し信号線
対に伝えられてから上記センスアンプの増幅動作の間一
定に維持された電圧が伝えられる所定の信号線とを備
え、上記読み出し信号線対のそれぞれと上記所定の信号
線とを同一の配線層であって、かつ互いに隣接して配置
させることにより、高集積化と低消費電力化及び高速化
を実現したメモリ回路を得ることができるという効果が
得られる。

【００８０】（９） 上記に加えて、上記所定の信号線
を、上記第１選択スイッチ回路に対して選択信号を伝え
る信号線とすることにより、配線の高密度化を実現でき
るという効果が得られる。

【００８１】（１０） 上記に加えて、上記書き込み用
信号線対には、上記メモリセルの記憶情報が上記第２選
択スイッチ回路を介して上記読み出し信号線対に伝えら
れる動作と並行して書き込み信号を伝えるようにするこ
とにより、読み出し結果に応じた高速書き込みを実現で
きるという効果が得られる。

【００８２】（１１） 上記に加えて、上記１つの相補
の読み出し用信号線対と書き込み用信号線対に対して２
つの相補ビット線対を割り当て、１個のセンスアンプ及
びライトアンプを割り当てることにより、メモリ回路の
高集積化を図ることができるという効果が得られる。

【００８３】（１２） 上記に加えて、相補の書き込み
用信号線対と相補の読み出し用信号線対とのうちの一方
の信号線対を外側に配置し、他方の信号線対を内側に設
け、上記内側に設けられた相補の信号線対の一方は、上
記外側の相補の信号線対の両方に対して寄生容量を持
ち、上記内側に設けられた相補の信号線対の他方は、上
記外側の相補の信号線対の両方に対して寄生容量を持つ
ように交差部を設けるようにすることよって、カップリ
ングノイズの伝搬を相殺させることができるという効果
が得られる。

【００８４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、他の
配線との関係によっては、書き込みデータ線ｗｄ＿ｂ／
ｗｄ＿ｔと読み出しデータ線ｃｄ＿ｂ／ｃｄ＿ｔを層間
絶縁膜を挟んで上下に配置するものであってもよい。こ
の場合でも、最小ピッチで配線を形成した場合、図４に
おいてｗ＜Ｈ＜Ｌの関係が成立しており、Ｃ５＜Ｃ１
（Ｃ６＜Ｃ４）の関係が保持でき、しかもダミー配線Ｓ
ig. Ｂを配置した場合には、さらにＣ２（Ｃ３）が上記
Ｃ１（Ｃ４）に加わるから、カップリングノイズを低減
させることができる。

【００８５】上記書き込み用データ線ｗｄ＿ｂ／ｗｄ＿
ｔをＭ２により形成し、読み出しデータ線ｃｄ＿ｂ／ｃ
ｄ＿ｔをＭ１により形成してもよい。あるいは他の配線
層Ｍ３とＭ２の組み合わせによって構成してもよい。こ
の発明は、前記キャッシュタグ又はキャッシュメモリに
おけるアドレスアレイの他に、メモリ回路に記憶された
データの読み出しと書き込みデータ入力とを平行して行
うようにするものに利用できる。さらには、上記のよう
なメモリ回路の他、微小信号を伝達させる信号線を持つ
半導体集積回路に広く利用することができる。例えば、
前記図１チップのマイクロコンピュータのような半導体
集積回路装置において、小振幅で信号電圧を行う信号経
路を設けたり、アナログ／デジタル変換回路あるいはデ
ジタル／アナログ変換回路等のようにアナログ信号を伝
達させる信号経路を持つものでは、ノイズの影響が大き
いのでこの発明の適用によってノイズ低減を図ることが
できる。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。電源電圧との相対的関係において小振
幅とされた信号が第１のタイミングにおいて伝えられる
第１の信号線に対して、上記第１のタイミングにおいて
一定に維持された電圧が伝えられる第２信号線を上記第
１の信号線と同一の配線層であって、かつ互いに隣接し
て配置させることにより、信号配線の高密度を損なうこ
となく、カップリングノイズの低減させることができ
る。

【００８７】複数のワード線と複数の相補ビット線対と
の交点にスタティック型メモリセルを配置し、上記相補
ビット線対を第１選択スイッチ回路により相補の書き込
み用信号線対とを接続させ、上記相補ビット線対を第２
の選択スイッチ回路により相補の読み出し用信号線対と
を接続させ、上記相補の読み出し用信号線対に動作タイ
ミング信号により活性化されるラッチ回路を含むセンス
アンプを接続し、上記メモリセルの記憶情報が上記第２
選択スイッチ回路を介して上記読み出し信号線対に伝え
られてから上記センスアンプの増幅動作の間一定に維持
された電圧が伝えられる所定の信号線とを備え、上記読
み出し信号線対のそれぞれと上記所定の信号線とを同一
の配線層であって、かつ互いに隣接して配置させること
により、高集積化と低消費電力化及び高速化を実現した
メモリ回路を得ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示す要部回路図である。

【図２】図１に示したスタティック型ＲＡＭの動作の一
例を説明するためのタイミング図である。

【図３】図１に対応した一実施例のレイアウト図であ
る。

【図４】図３のＡ−Ａ’部分での一実施例の断面図であ
る。

【図５】図１の書き込み用データ線と読み出し用データ
線の他の一実施例を示す回路図である。

【図６】図５の読み出しデータ線のクロス配線部分の一
実施例を示す概略斜視図である。

【図７】この発明が適用されるキャッシュメモリが搭載
されたシングルチップマイクロコンピュータの一実施例
を示すブロック図である。

【図８】この発明が適用されるキャッシュメモリの一実
施例を示すブロック図てある。

【図９】この発明に係る半導体集積回路装置の一実施例
を示す概略断面図である。

【符号の説明】

Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、Ｇ１〜Ｇ４…ゲート回
路、Ｎ１〜Ｎ４…インバータ回路、Ｃ１〜Ｃ６，Ｃｒ
ｔ，Ｃｒｂ，Ｃｃｔ，Ｃｃｂ…寄生容量（配線間容
量）、１０…半導体基板、２０…Ｐ型のウェル領域、３
０…Ｎ型のウェル領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 憲佳 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 小倉 和智 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 舟根 聖忠 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH01 HH03 JJ02 JJ14 JJ21 JJ36 KA38 KB12 KB23 KB25 KB74 PP02 QQ01 5F083 BS00 GA12 JA36 JA39 KA17 LA01 LA07 LA11 LA15 ZA13 ZA28

Claims (18)

【特許請求の範囲】
1. 【請求項１】 第１の信号線と、 電源電圧と回路の接地電位に対応された信号振幅に比べ
   て小振幅とされた信号が上記第１の信号線に伝えられる
   第１のタイミングにおいて、所定の電圧に維持される第
   ２信号線とを備え、 上記第１の信号線と第２の信号線とは同一の配線層であ
   って、かつ互いに隣接して配置されてなることを特徴と
   する半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記第１の信号線に伝えられる小振幅とされた信号を上
   記第１のタイミングに対応して電源電圧と回路の接地電
   位に対応された信号振幅に増幅するラッチ型の増幅回路
   を更に備えてなることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１又２において、 上記第１のタイミングに対応して、電源電圧と回路の接
   地電位との間で信号変化が生じる第３の信号線とを更に
   備え、 上記第３の信号線は、上記第１、第２の信号線とは異な
   る配線層により形成されてなることを特徴とする半導体
   集積回路装置。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、 上記第１、第２及び第３の各信号線には、それぞれ平行
   に延長される部分を含むことを特徴とする半導体集積回
   路装置。
5. 【請求項５】 請求項３又は４のいずれかにおいて、 上記第１ないし第３の信号線は、配線幅が配線高さより
   小さくされてなることを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項４又は５において、 上記第１の信号線と第３の信号線とにおいて、平行に延
   長される部分は上記延長方向と直角方向に配線ピッチが
   ずれて配置されることを特徴とする半導体集積回路装
   置。
7. 【請求項７】 請求項１ないし６のいずれかにおいて、 上記第２の信号線は、上記第１の信号線の一方の側に配
   置され、 上記第１の信号線の他方の側には、所定の電圧が固定的
   に供給される第４の配線が更に配置されてなることを特
   徴とする半導体集積回路装置。
8. 【請求項８】 複数のワード線と複数の相補ビット線対
   と、 上記複数のワード線と複数の相補ビット線対との交点に
   設けられた複数のスタティック型メモリセルと、 上記相補ビット線対と相補の書き込み用信号線対とを接
   続させる第１選択スイッチ回路と、 上記相補ビット線対と相補の読み出し用信号線対とを接
   続させる第２選択スイッチ回路と、 上記相補の読み出し用信号線対に入出力が結合され、動
   作タイミング信号により活性化されるラッチ回路を含む
   センスアンプと、 上記メモリセルの記憶情報が上記第２選択スイッチ回路
   を介して上記読み出し信号線対に伝えられてから上記セ
   ンスアンプの増幅動作の間一定に維持された電圧が伝え
   られる所定の信号線とを備え、 上記読み出し信号線対のそれぞれと上記所定の信号線と
   を同一の配線層であって、かつ互いに隣接して配置され
   てなるメモリ回路を含むことを特徴とする半導体集積回
   路装置。
9. 【請求項９】 請求項８において、 上記所定の信号線は、上記第１選択スイッチ回路に対し
   て選択信号を伝える信号線であることを特徴とする半導
   体集積回路装置。
10. 【請求項１０】 請求項８又は９において、 上記書き込み用信号線対には、上記メモリセルの記憶情
    報が上記第２選択スイッチ回路を介して上記読み出し信
    号線対に伝えられる動作と並行して書き込み信号が伝え
    られるものであることを特徴とする半導体集積回路装
    置。
11. 【請求項１１】 請求項８ないし１０のいずれかにおい
    て、 上記１つの相補の読み出し用信号線対と書き込み用信号
    線対に対して、２つの相補ビット線対を割り当て、 上記１つの相補の読み出し用信号線対と書き込み用信号
    線対のそれぞれに対して１個のセンスアンプ及びライト
    アンプを設けることを特徴とする半導体集積回路装置。
12. 【請求項１２】 請求項８ないし１１のいずれかにおい
    て、 相補の書き込み用信号線対と相補の読み出し用信号線対
    とのうちの一方の信号線対が外側に配置されて他方の信
    号線対が内側に設けられ、 上記内側に設けられた相補の信号線対の一方は、上記外
    側の相補の信号線対の両方に対して寄生容量を持ち、上
    記内側に設けられた相補の信号線対の他方は、上記外側
    の相補の信号線対の両方に対して寄生容量を持つように
    交差部が設けられるものであることを特徴とする半導体
    集積回路装置。
13. 【請求項１３】 第１の信号線と、 電源電圧と回路の接地電位に対応された信号振幅に比べ
    て小振幅とされた信号が上記第１の信号線に伝えられる
    第１のタイミングにおいて、所定の電圧に維持される第
    ２信号線と、 上記第１のタイミングに対応して、電源電圧と回路の接
    地電位との間で、上記小振幅よりも大きい振幅で信号変
    化が生じる第３の信号線とを有し、 上記第１の信号線と第２の信号線とは同一の配線層で形
    成され、かつ互いに隣接して配置され、 上記第３の信号線は、上記第１及び第２の信号線とは異
    なる配線層で形成され、 上記第１、第２及び第３の信号線には、それぞれ平行に
    延在される部分を含むことを特徴とする半導体集積回路
    装置。
14. 【請求項１４】 請求項１３において、 上記第１、第２及び第３の信号線は、配線幅が配線高さ
    よりも小さくされてなることを特徴とする半導体集積回
    路装置。
15. 【請求項１５】 請求項１３又は１４において、 上記第１の信号線と第３の信号線とにおいて、平行に延
    長される部分は上記延在方向と直角方向に配線ピッチが
    ずれて配置されることを特徴とする半導体集積回路装
    置。
16. 【請求項１６】 信号が伝えられる第１配線と、 電源電圧又は回路の接地電位が供給される第２配線と、 信号が伝えられ、かつ電源電圧と回路の接地電位に対応
    された信号振幅に比べて小振幅とされた信号が上記第１
    配線に伝えられる第１のタイミングにおいて、電源電圧
    と回路の接地電位との間で、上記小振幅よりも大きい振
    幅で信号変化が生じる第３配線とを有し、 上記第１配線と第２配線とは同一の配線層で形成され、
    かつ互いに隣接して配置され、 上記第３配線は、上記第１及び第２の信号線とは異なる
    配線層で形成され、 上記第１、第２及び第３配線には、それぞれ平行に延在
    される部分を含むことを特徴とする半導体集積回路装
    置。
17. 【請求項１７】 請求項１６において、 上記第１、第２及び第３配線は、配線幅が配線高さより
    も小さくされてなることを特徴とする半導体集積回路装
    置。
18. 【請求項１８】 請求項１６又は１７において、 上記第１配線と第３配線とにおいて、上記平行に延在さ
    れる部分は上記延在方向と直角方向に配線ピッチがずれ
    て配置されることを特徴とする半導体集積回路装置。