TWI492239B - 記憶體裝置及操作此記憶體裝置之方法 - Google Patents

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Description

記憶體裝置及操作此記憶體裝置之方法
本發明係關於一種記憶體裝置及操作此記憶體裝置之方法，且尤其係關於以下類型記憶體裝置之操作：其中提供有複數個子陣列以減小記憶體裝置內之位元線之尺寸。
一典型記憶體裝置具有一配置成複數個列及複數個行之記憶體單元陣列，且提供有與該記憶體陣列相關聯之存取電路，以使該陣列內之個別記憶體單元在需要將資料寫入該記憶體單元或自該記憶體單元讀取資料時能夠被存取。
愈來愈需要建構起比先前設計更小巧、消耗電力更少且同時保持其高效能之記憶體裝置。目前正在開發新技術，其允許減小構成每一記憶體單元之個別電晶體之尺寸，且實際上允許減小構成相關聯之存取控制電路之電晶體之尺寸。然而，隨著記憶體單元在尺寸上減小，個別記憶體單元之間行為之變化傾向於增加，且此可對操作之可預測性產生不利影響。所產生之一特定問題為隨著電晶體之尺寸減小，其將造成更多漏電流。因此，考慮組成每一記憶體單元之電晶體，此將導致更多漏電流進入連接至該等記憶體單元之位元線上。此情形之效應為：洩露將影響在確保正確操作的同時，記憶體裝置內可支援的位元線之最大長度。
尋求解決此問題之一方式為在垂直(行)方向上分割記憶體裝置中之每一行以形成複數個單獨的行，從而在記憶體裝置之位元線方向上建立複數個子陣列。每一子陣列繼而需要具備一些本端存取電路(本文中亦稱為本端輸入/輸出(IO)電路)以使得能夠自該子陣列讀取資料(且若記憶體單元可重寫入，則使得能夠將資料寫入該子陣列)，其中各種本端存取電路繼而連接至負責自記憶體裝置輸出資料(且視情況負責接收待寫入記憶體裝置之寫入資料)的總體存取電路(本文中亦稱為總體IO電路)。
第1圖圖示了以上類型之記憶體裝置100，其中記憶體陣列劃分成複數個子陣列及相關聯之本端IO電路。每一子陣列及相關聯之本端IO電路可使用本發明之實施例之技術加以建構。如第1圖中所示，提供複數個子陣列行130。儘管在此說明性實施例中顯示六個子陣列行，但將瞭解，在典型記憶體裝置中，可能提供有顯著更多的子陣列行。每一子陣列行130劃分成複數個子陣列110，每一子陣列110具有相關聯之本端IO電路120。在第1圖中所示之圖示實例中，每一子陣列行劃分成四個子陣列110及相關聯之本端IO電路120，但將瞭解，在典型記憶體裝置中，每一子陣列行130中可能提供有顯著多於四個之子陣列結構。
藉由將每一子陣列行130劃分成複數個子陣列，與每一行僅包括單一記憶體陣列之記憶體裝置相比，可顯著減小記憶體裝置中所提供之位元線之長度。此在使用現代記憶體技術(諸如45nm技術)時尤其有益，因為在現代技術中單個電晶體非常小，因此漏電流成為一個問題。藉由將位元線長度保持為相對較短，可確保來自記憶體單元電晶體之漏電流不影響記憶體裝置之正確操作。
記憶體裝置100具有總體控制區塊140，該總體控制區塊140用以控制總體列解碼器160及總體IO電路150之操作。對於一指定之記憶體位址，將配置總體列解碼器以識別記憶體裝置中含有該經定址記憶體單元之字線(word line)，且發出啟用信號至該字線，從而使得能夠對於讀取操作，自該經定址記憶體單元進行讀取，或對於寫入操作，寫入該經定址記憶體單元。同時，總體IO電路可基於該位址，識別含有該經定址記憶體單元之相關行，且由此發出一或多個控制信號至所需之本端IO電路120，以在讀取操作之情況下，可使得感應到一讀取資料值，並將其輸出至總體IO電路，或在寫入操作期間，使得將寫入資料輸入至相關行。因此，經由總體列解碼器160、總體IO電路150及相關本端IO電路120，可存取經定址記憶體單元170。
各種電路通常提供於本端IO電路中，包括用於在相關聯子陣列內，選擇特定記憶體單元行的行多工器電路，以及用於偵測儲存於該選定行內之經定址記憶體單元中的資料值之感應放大器電路。若該等記憶體單元亦可寫入，則本端IO電路通常將包括：產生所需資料值之寫入電晶體，該資料值在寫入操作期間儲存於經定址記憶體單元中。
記憶體單元可採取多種形式，例如，ROM、DRAM或SRAM記憶體單元。通常，每一記憶體單元儲存單位元資料值，因此若被存取之資料為多位元資料字(例如32位元、64位元等)，則將有必要存取多個記憶體單元。在典型設計中，將對應於資料字之每一位元提供行多工器，每一行多工器連接至複數個行(其含有在其中可儲存資料字之相關聯位元的記憶體單元)之位元線。因此，記憶體陣列可視為由複數個區段形成，其為每一行多工器的一個區段。因此，作為實例，一記憶體陣列可具有512個字線，多工器尺寸為4(意謂四個行連接至每一行多工器)，且資料字(data word)尺寸為32個位元(意謂存在32個行多工器，每一行多工器連接至記憶體陣列之相應區段)。此記憶體因此可儲存2048個32位元資料字。
如第2A圖及第2B圖中所示意性顯示的，儘管本端IO電路205可實體地置放於子陣列200之一側(如第2A圖中所示)，但其可替代地提供於兩個子陣列部分210、220之間的中央位置215處(如第2B圖中所示)。在此後者之配置中，可認為子陣列係由第一子陣列部分210與第二子陣列部分220共同組成。
當採用如第1圖中示意性顯示之記憶體設計時，所產生之問題為如何將本端IO電路120偵測到之讀取資料有效地輸出至總體IO電路150。隨著記憶體裝置尺寸增加，從本端IO電路內之本端感應之輸出端至總體IO電路之距離變大，因此，提供一種能快速地將資訊自本端IO電路傳至總體IO電路之方式係重要的。
然而，在較舊類型的記憶體裝置(其中位元線展延記憶體陣列之全長，且單一感應放大器提供於位元線之底部以感應讀取資料值)中，對於配置如第1圖所示且使用現代記憶體技術(諸如45nm技術)之記憶體裝置，組成記憶體單元之個別電晶體不再強到足以在如此長之位元線上驅動其輸出，且因此，感應放大器電路通常本端地提供為子陣列之本端IO電路之一部分。由此產生之一困難在於如何將該本端感應之讀取資料繞送至總體IO電路。
第3圖中示意性地顯示了一種試圖解決此問題之先前技術。如第3圖中所示，每一本端子陣列300、320具有本端行多工器/感應放大器電路310、330，其連接至展延穿過子陣列之本端位元線305、325。電路310、330中之本端感應放大器放大自本端位元線偵測到的讀取信號，且將其傳播至總體位元線340、350上。為限制功率消耗及增益速度，使用一總體感應放大器(通常具有某一相關聯之栓鎖電路)360來重新感應來自總體位元線340、350上之電壓的讀取資料值。因此，在此情況下本端感應放大器之輸出將產生一新的「待感應」信號以供繞送至總體感應放大器360。此技術論述於一標題為「A 450ps Access-Time SRAM Macro in 45nm SOI Featuring a Two-Stage Sensing-Scheme and Dynamic Power Management」(出版於ISSCC 2008/2008年2月5日/2:00 PM,978-1-4244-2010-0/08/$25.00(c)2008 IEEE,2008 IEEE International Solid-State Circuits Conference)之IBM論文中。
此方法因其模組化而具有吸引力，且因此在記憶體裝置之每一行中的子陣列數目增加時仍可使用。然而，該方法之顯著缺點為：其使用具有兩個單獨感應放大器之序列來感應、並繼而重新感應資料值，由此導致之定時(timing)問題將變得非常複雜。很難在兩個感應位置處皆不丟失定時邊限的情況下，精確地確定兩個感應放大器之定時。對於記憶體裝置之每一不同設計，兩個感應放大器之定時將需要根據每一子陣列行中之子陣列之數目進行調諧。此方法將導致定時邊限之丟失、功率消耗之增加及操作速度之整體減小。
另一已知先前技術為樹形方案，諸如第4圖中示意性顯示之方案。詳言之，第4圖顯示了配置成一子陣列行之四個子陣列及其相關聯之本端IO電路400、410、420、430，其中子陣列430實體上位置最接近於總體IO電路470。在各子陣列之間，提供有組合電路440、450、460，且此等組合電路互連，使得自任一子陣列輸出之讀取資料可在預定數目個步驟(意即，在第4圖中顯示之特定實例中為三個步驟)中輸出至總體IO電路。然而，每一組合電路440、450、460之實際形式將取決於該組合電路所在之位置，且隨著更多子陣列添加至子陣列行，組合電路之形式將改變。因此，每一組合級(combining stage)需要其自身的特定邏輯閘組態以執行所需組合功能，且每一組合級處之實際邏輯形式將取決於每一子陣列行中之子陣列之數目。此外，可見：繞送路徑迅速變得非常複雜，且任何特定子陣列與總體IO電路之間所涉及之總距離在許多情況下大於記憶體之總高度。因此，此將導致顯著的功率消耗。此方法可用於諸如快取記憶體之小型記憶體中，因為記憶體之尺寸小，此方法可提供相對高速的解決方案，且不致出現先前提及之第3圖方法之定時問題。然而，隨著記憶體之尺寸增加，尤其係隨著每一子陣列行中之子陣列之數目增加，效能將迅速地減小。
因此，需要開發改良之技術用於將由子陣列之本端存取電路感應之讀取資料繞送至總體存取電路，尤其需要開發無論子陣列行中之子陣列之數目為多少皆可使用、且既不會出現與第3圖之先前技術相關聯之定時問題，亦不涉及第4圖之先前技術之複雜性及重新設計問題的方法。
自第一態樣觀之，本發明提供一種記憶體裝置，其包含：複數個子陣列，其經配置以形成至少一個具有第一末端及第二末端之子陣列行，每一子陣列包含：配置成複數個記憶體單元列及至少一個記憶體單元行之複數個記憶體單元；與每一子陣列相關聯之子陣列存取電路，其用於在讀取操作期間，自該相關聯之子陣列之所選記憶體單元行偵測讀取資料；及總體存取電路，其經配置以與該至少一個子陣列行之該第一末端介面相接；每一子陣列存取電路包含：用於產生輸出讀取資料值之傳播電路，該傳播電路具有：用於接收在該讀取操作期間自該相關聯之子陣列之所選記憶體單元行所偵測到的讀取資料之第一輸入端，及用於接收由與該子陣列行中較靠近該子陣列行之該第二末端的子陣列相關聯之一鏈接子陣列存取電路產生之輸出讀取資料值之第二輸入端，且該傳播電路接收一控制信號，該控制信號識別將使用該第一輸入端或該第二輸入端中何者來產生該輸出讀取資料值；藉此由任一子陣列存取電路產生之輸出讀取資料值得以在該子陣列存取電路與總體存取電路之間，經由子陣列行中之任一鏈接子陣列存取電路而傳播至該總體存取電路。
根據本發明，每一子陣列存取電路併入用於產生輸出讀取資料值之傳播電路。該傳播電路具有：兩個輸入端，第一輸入端用於在經定址記憶體單元處於相關聯子陣列中之情況下，接收在該子陣列中偵測得之讀取資料，且第二輸入端用於接收由與較遠離總體存取電路之子陣列相關聯之鏈接子陣列存取電路產生之輸出讀取資料值。將控制信號輸入至傳播電路，以識別應使用第一輸入端或第二輸入端中何者來產生該輸出讀取資料值。實務上，此控制信號可從輸入各個子陣列之字線選擇信號中得到，以使得在經定址記憶體單元存在於特定子陣列中，從而該子陣列中之字線得以啟動的情況下，控制信號將使得傳播電路使用其第一輸入端以產生該輸出讀取資料值，否則，將使用第二輸入端。
藉由此機制，無論經定址記憶體單元存在於哪個子陣列中，自該子陣列產生之輸出讀取資料值皆可經由介於該子陣列與總體存取電路之間的任一鏈接子陣列存取電路傳播至總體存取電路。
此解決方案提供定時及功率皆可預測之非常簡單的技術。詳言之，兩個鏈接的子陣列區塊之間的傳播延遲可預先確定，因此無複雜的定時問題待解決。此外，該技術完全為模組化的，因為子陣列及相關聯之子陣列存取電路可以相同方式建構，而與該子陣列在子陣列行中之位置無關。此外，傳播路徑的複雜性顯著小於第4圖之先前技術，因為每次輸出資料值自一子陣列區塊傳播時，其往總體IO電路靠近。此外，與第4圖之先前技術不同，自子陣列行中之頂部子陣列輸出資料值至該子陣列行之底部處的總體IO電路所需的最大傳播路徑不比子陣列行之高度長，因此相對於第4圖之技術顯著降低功率消耗。
實際上，本發明之技術提供非常低功率之解決方案。詳言之，較靠近總體IO電路之子陣列區塊消耗相對較少的功率，因為傳播路徑非常短，與第4圖之先前技術(其中考慮子陣列430之實例)相比，傳播路徑在繞送至總體IO電路470之前，經由組合電路450及460而前進。當執行讀取操作時，即使距總體IO電路最遠之子陣列區塊亦比第4圖之先前技術中的對等區塊消耗更少的功率，因為傳播路徑更為直接。
傳播電路可採取多種形式。然而，在一實施例中，傳播電路包含：連接至第一輸入端之第一轉移閘，及連接至第二輸入端之第二轉移閘，該控制信號識別將使用第一轉移閘及第二轉移閘中何者來產生輸出讀取資料值。在一特定實施例中，每一轉移閘係使用背對背配置之NMOS電晶體及PMOS電晶體加以建構，從而允許無損失地轉移邏輯零與邏輯1值。
在一實施例中，每一子陣列存取電路進一步包含：一用於放大輸出讀取資料值之緩衝電路。藉由使用此緩衝電路，可對於子陣列存取電路與其鏈接的子陣列存取電路之間的每一傳播路徑，確保相同驅動強度從而確保相同驅動速度。因此，此用以在能提供預先預測之延遲的同時，確保鏈接的子陣列存取電路之間的高速轉移。
該等緩衝電路可以若干方式加以配置。然而，在一實施例中，每一緩衝電路由一反相器電路形成。此反相器電路提供用於放大輸出讀取資料值之非常有效的機制。
在一使用該等反相器電路之實施例中，對於每一子陣列，自該子陣列之所選記憶體單元行偵測到的讀取資料當其被傳播至總體輸入-輸出電路時將通過的反相器電路之數目將決定：提供至相關聯子陣列存取電路內之傳播電路之第一輸入端的該讀取資料之表示。此可以多種方式達成。舉例而言，若在任何特定子陣列與總體IO電路之間存在奇數個反相器，則儲存於該子陣列中之資料值可儲存為所提供之寫入資料的反量(inverse)，使得在任何讀取資料被總體IO電路所接收之前，其將表示正確的驅動資料值。或者，資料值可不變地儲存於子陣列中，但其值在傳至傳播電路之前被讀取時可翻轉。顯而易見，對於在感應之輸出端與總體IO電路之間存在偶數個反相器電路之任何子陣列，不需要此等修改。
在一實施例中，每一子陣列存取電路包含：栓鎖電路，該栓鎖電路用於儲存在該讀取操作期間自該相關聯子陣列之所選記憶體單元行偵測到的讀取資料。藉由將讀取資料本端地栓鎖於子陣列讀取電路中，此將解決關於感應放大器電路必須保持啟用之時間長度的任何定時問題，因為一旦將值栓鎖，則可斷開感應放大器電路，且可將位元線預充電回至供電電壓Vdd。
在一實施例中，對於每一子陣列存取電路，鏈接的子陣列存取電路為與該子陣列行中較靠近該子陣列行之該第二末端之鄰近子陣列相關聯的子陣列存取電路。因此，在此等實施例中，一傳播路徑經提供為穿過該子陣列行，從而依次地通過子陣列中之每一者。然而，以此方式界定鏈接之子陣列並非必要的，且在一替代實施例中，每一替代子陣列可鏈接，從而建立起穿過子陣列行到達總體IO電路之兩個並行傳播路徑。在此等實施例中，總體IO電路將接著根據哪個子陣列含有經定址記憶體單元，而在經由該兩個路徑所接收之信號之間進行選擇。將瞭解，在其他實施例中，若需要，可建立兩個以上傳播路徑。
在一實施例中，與最靠近該子陣列行之第二末端的子陣列相關聯之子陣列存取電路不具有連接至其傳播電路之第二輸入端的鏈接子陣列存取電路，且不使用該子陣列存取電路中之傳播電路的第二輸入端。
本發明可應用於多種記憶體裝置，且詳言之，記憶體單元可採取多種形式，例如，ROM、DRAM、SRAM等等。然而，在一實施例中，記憶體單元可接受寫入操作及讀取操作兩者，且每一子陣列存取電路進一步經配置以在寫入操作期間將寫入資料提供至該相關聯子陣列之所選記憶體單元行。
在一實施例中，將讀取資料值傳播至總體IO電路所花費之時間將取決於經定址記憶體單元存在於哪個子陣列中而有所不同。在許多實施中，此不會產生問題，且由於讀取資料值之輸出更快，記憶體裝置所在之系統可能獲得定時優點。然而，在一替代實施例中，提供額外電路，其使得讀取存取時間皆相同，而與經定址記憶體單元所在之子陣列無關。詳言之，在一實施例中，該子陣列行中之每一子陣列接收識別含有經定址記憶體單元之記憶體單元列的字線選擇信號，對於子陣列行中其相關聯子陣列存取電路得以鏈接之該些子陣列而言，該字線選擇信號之接收的定時經交錯配置，以確保輸出讀取資料值由總體存取電路接收之時間，與經定址記憶體單元存在於哪個子陣列中無關。因此，藉由使字線選擇信號之接收交錯進行，此根據子陣列在子陣列行中之位置使存取讀取資料之時間交錯，且此交錯可經選擇以確保讀取資料以一致之定時由總體IO電路接收，而與自哪個子陣列讀取該讀取資料無關。
在一特定實施例中，藉由使每一子陣列對時脈信號之接收交錯進行，而使該字線選擇信號之接收的定時交錯。在一特定實施例中，此可藉由沿著時脈信號傳播路徑加入緩衝電路而達成，其中每一子陣列由來自時脈信號傳播路徑上之不同點的時脈信號所驅動。因此，在使用反相器電路於鏈接子陣列存取電路之間傳播輸出資料值之實施例中，亦可將類似反相器電路插入時脈信號傳播路徑中。
自第二態樣觀之，本發明提供一種操作記憶體裝置之方法，該記憶體裝置包含：複數個子陣列，其經配置以形成至少一個具有第一末端及第二末端之子陣列行，每一子陣列包含：配置成複數個記憶體單元列及至少一個記憶體單元行之複數個記憶體單元；與每一子陣列相關聯之子陣列存取電路，其用於在讀取操作期間自該相關聯之子陣列之所選記憶體單元行偵測讀取資料；及總體存取電路，其經配置以與該至少一個子陣列行之該第一末端介面相接；該方法包含以下步驟：在每一子陣列存取電路中：(i)在第一輸入端處接收在該讀取操作期間自該相關聯子陣列之所選記憶體單元行偵測到的讀取資料；(ii)在第二輸入端處接收由與該子陣列行中較靠近該子陣列行之該第二末端之子陣列相關聯的鏈接子陣列存取電路產生之輸出讀取資料值；及(iii)根據一控制信號產生一輸出讀取資料值，該控制信號識別將使用第一輸入端或第二輸入端中何者來產生輸出讀取資料值；藉此由任一子陣列存取電路產生之輸出讀取資料值可在該子陣列存取電路與總體存取電路之間經由子陣列行中之任一鏈接子陣列存取電路傳播至總體存取電路。
自第三態樣觀之，本發明提供一種記憶體裝置，其包含：複數個子陣列構件，其經配置以形成至少一個具有第一末端及第二末端之子陣列行，每一子陣列構件包含：配置成複數個記憶體單元列及至少一個記憶體單元行之複數個記憶體單元構件；與每一子陣列構件相關聯之子陣列存取構件，其用於在讀取操作期間自該相關聯之子陣列構件之所選記憶體單元行偵測讀取資料；及總體存取構件，其用於與該至少一個子陣列行之該第一末端介面相接；每一子陣列存取構件包含：用於產生輸出讀取資料值之傳播構件，該傳播構件具有：用於接收在該讀取操作期間自該相關聯之子陣列構件之所選記憶體單元行偵測到的讀取資料之第一輸入端，及用於接收由與該子陣列行中較靠近該子陣列行之該第二末端的子陣列構件相關聯之鏈接子陣列存取構件產生之輸出讀取資料值之第二輸入端，且該傳播構件用以接收一控制信號，該控制信號識別將使用該第一輸入端或該第二輸入端中何者來產生該輸出讀取資料值；藉此由任一子陣列存取構件產生之輸出讀取資料值可在該子陣列存取構件與總體存取電路之間經由子陣列行中之任一鏈接子陣列存取構件而傳播至該總體存取構件。
現在將進一步參考如附圖中所圖示之本發明之實施例，僅以舉例之方式來描述本發明。
第5圖示意性地圖示了根據本發明之一實施例之提供於子陣列區塊行內的組件。考慮第1圖之實例配置，第5圖可視為圖示了一子陣列行130，在使用了本發明之實施例之技術時，第5圖中之子陣列區塊500中之每一者用以形成子陣列110及相關聯之本端IO電路120。
如第5圖中所示，複數個子陣列區塊串行連接以形成一行，其中最末子陣列區塊500連接至總體IO電路545(可認為其類似於第1圖中顯示之總體IO電路150)。每一子陣列區塊具有：連接至本端行多工器及感應放大器電路510之記憶體單元子陣列505，每一子陣列包含：複數個記憶體單元列及行。在讀取操作期間，將使用行多工器來選擇連接至含有經定址記憶體單元之記憶體單元行之位元線，使得當藉由使經定址記憶體單元之字線致能而啟動經定址記憶體單元時，感應放大器電路可接著根據連接之位元線上的電壓判定儲存於該經定址記憶體單元中之資料值。儘管在一些實施例中，感應放大器電路將從行多工器之輸出偵測讀取資料值，但在一替代實施例中，感應放大器電路可直接連接至位元線，其中行多工器接收來自感應放大器電路之輸出。
為本發明之目的，記憶體單元採取何種形式並非為重要的，因此記憶體單元可為(例如)ROM記憶體單元、DRAM記憶體單元或SRAM記憶體單元。若記憶體單元既可讀取亦可寫入，則本端IO電路510將亦包括：寫入驅動器電路，其使得能夠將資料值寫入經定址記憶體單元中。
在讀取操作期間，由本端行多工器及感應放大器電路510自經定址記憶體單元偵測到的讀取資料值繞送至栓鎖器515，栓鎖器515可以多種方式加以建構。然而，在一實施例中，栓鎖器如第6圖中所示建構，此栓鎖器組態係有益的，因為其操作不需要任何定時信號。
在第6圖之實例中，假定每一記憶體單元耦接至兩個位元線，感應放大器電路在讀取操作期間將參考該兩個位元線產生兩個輸出信號，一者處於邏輯1(Vdd)位準且一者位於邏輯零(零電壓)位準，此等兩個輸出經由路徑570、575繞送至栓鎖電路。第6圖中之栓鎖電路在子陣列中之所有行之間共用，因為對任何特定讀取操作該等行中僅一行含有經定址之記憶體單元，且因此對任何特定讀取操作該等行中之僅一者將自本端行多工器/感應放大器電路510產生一輸出。
在第6圖之栓鎖電路之輸入端處，提供兩個PMOS電晶體550、555。該等兩個PMOS電晶體中無論哪個接收到零邏輯輸入均將導通，從而使得將正確讀取資料值儲存於由兩個反相器560、565形成之栓鎖器之儲存元件中。詳言之，將瞭解，若至PMOS電晶體550之輸入處於零電壓位準，則在節點562處將儲存邏輯1值，且在節點564處將儲存邏輯零值。相反，若在PMOS電晶體555處接收到零電壓輸入，則節點562將處於邏輯零值，且節點564將處於邏輯1值。
為確保栓鎖電路之正確操作，在一實施例中，在開始讀取操作之前將輸出線570、575預充電至電壓位準Vdd。
返回至第5圖，由圖可見，每一子陣列區塊500包括傳播電路520，在一實施例中，該傳播電路520包括：兩個轉移閘525、530。第一轉移閘525在其輸入端處接收栓鎖器515之輸出，而第二轉移閘530在其輸入端處接收來自比當前子陣列區塊距離總體IO電路545更遠之子陣列區塊500之輸出。對於在子陣列行之頂部的子陣列區塊500，第二轉移閘530不接收任何輸入。
轉移閘525、530可以多種方式配置，但如稍後將參考第7圖及第9圖所論述，在一實施例中，每一轉移閘包含：背靠背配置之NMOS電晶體及PMOS電晶體，藉此允許無損失地轉移邏輯零值與邏輯1值。在替代實施例中，以由單一電晶體組成之傳遞閘足以替換每一轉移閘，但若作此替換，傳遞閘之輸出將並不總是直接對應於輸入(此歸因於傳遞閘電晶體上之臨限電壓)，依賴度將置於下一反相器電路上以抵消此效應。
如第5圖中所示，傳播電路520接收轉移閘選擇信號535，該轉移閘選擇信號535用以識別應使用轉移閘525、530中何者來提供來自傳播電路520之輸出。在一實施例中，此轉移閘選擇信號535係導源於提供至相關聯子陣列505之字線選擇信號。詳言之，若子陣列區塊含有經定址記憶體單元，且相應地子陣列中之一字線被啟動，則轉移閘選擇信號535的值指示：轉移閘1525應產生輸出，否則，轉移閘選擇信號535的值指示：應使用轉移閘2530產生輸出。
傳播電路520之輸出通過一緩衝電路540傳送，該緩衝電路540用以放大來自傳播電路之輸出讀取資料值。藉由使用緩衝電路，可對於子陣列區塊與其鏈接之子陣列區塊之間的每一傳播路徑，確保相同驅動強度從而確保相同驅動速度，因此，此可用以在能給定預先預測之延遲的同時，確保鏈接之子陣列區塊之間的高速轉移。
儘管緩衝電路可以多種方式配置，但在一實施例中，如第5圖中所示，緩衝電路540採取反相器之形式，反相器提供了一種用於放大輸出讀取資料值之非常有效之機構。
對於任何特定讀取操作，將瞭解，行中之子陣列區塊中之僅一區塊將具有啟動之字線，相應地，一子陣列區塊將產生轉移閘選擇信號535，以使得其轉移閘1525產生來自其傳播電路之輸出，而行中之所有其他子陣列區塊將產生轉移閘選擇信號535，以使得其傳播電路520之轉化閘2530產生輸出讀取資料值。因此，由圖可見，提供了一條自子陣列區塊至總體IO電路545之簡單的傳播路徑，而與哪個子陣列區塊中含有經定址記憶體單元無關。由於每一鏈接子陣列區塊之定時延遲係預定的，因此無複雜定時問題產生，且該技術允許將任何數目之子陣列區塊併入子陣列行中，而無需對任何子陣列區塊作任何修改。此外，該技術藉由使得傳播路徑儘可能地短，而提供一種用於將本端感應之讀取資料繞送至總體IO電路之低功率解決方案。
應注意，在使用反相器540形成緩衝電路之情況下，則任何特定子陣列505與總體IO電路545之間的反相器之數目可為奇數或偶數，此取決於含有該子陣列之子陣列區塊之位置。為克服此效應，在一實施例中，使用特定子陣列與總體IO電路545之間的傳播路徑中反相器之數目，來決定提供至含有該子陣列之子陣列區塊內的傳播電路520之輸入端的讀取資料之表示。詳言之，若奇數個反相器位於一特定子陣列505與總體IO電路545之間，則送至含有該子陣列之子陣列區塊中之轉移閘1525的輸入經配置成需輸出至總體IO電路實際讀取資料值之反量。此可以多種方式達成。舉例而言，當將資料值寫入子陣列時，子陣列505可經配置以儲存實際提供之寫入資料之反量，以使得在總體IO電路545接收到任何讀取資料之前，其都將表示正確的讀取資料值。或者，資料值可不變地儲存於子陣列中，但其在儲存於栓鎖器515中時可翻轉。若使用第6圖之栓鎖器，則此可藉由自第6圖之左手側而非第6圖之右手側讀取栓鎖器之輸出而輕易達成。顯而易見，對於感應之輸出端與總體IO電路545之間存在偶數個反相器電路之任何子陣列，不需要此等修改。
第7圖示意性地圖示了一含三個子陣列區塊之序列之通向總體IO電路545之傳播路徑。簡單起見，在此圖中，僅顯示了每一子陣列區塊中之栓鎖器的兩個反相器560、565(此處為元件600、620及640)以及相關聯之傳播電路610、625、645及相關聯之反相器615、630、650。
在此實例中，假定每一子陣列含有128列記憶體單元，且因此如第7圖中所示，每一鏈接子陣列區塊之間的路徑涵蓋128個記憶體單元之高度。儘管在一實施例中，子陣列及本端IO電路可如第2A圖中所示建構，但在替代實施例中，其可如第2B圖中所示建構，其中每一子陣列部分包括64列記憶體單元，但子陣列部分210、220共用同一栓鎖器515。考慮第6圖之栓鎖器配置，達成此之一方式為如第11圖中所示調適栓鎖器之方式，將如電晶體552、557複製兩個PMOS電晶體550、555，以使得輸入線570、575表示來自第一子陣列部分之感應輸出，且一對相應輸入端580、585表示來自第二子陣列部分中之位元線之感應輸出。由於對任何特定讀取操作而言，該等子陣列部分中僅有一個將含有經定址記憶體單元，因此，此等輸入端中僅有一個將轉變為邏輯零值，且因此反相器560、565可在四個PMOS輸入電晶體之間共用。
第8圖為圖示了根據一實施例在記憶體裝置中執行以將經由傳播路徑將輸出之讀取資料傳播至總體IO電路545之方法的流程圖。在步驟700處，將識別子陣列區塊之參數i設定為等於零，因此識別子陣列行之頂部(亦即，距總體IO電路545最遠)的子陣列區塊。
在步驟705處，判定子陣列i中之字線是否在啟動中。若是，則在步驟710處選擇轉移閘1525產生輸出，若否，則在步驟715處選擇轉移閘2530產生輸出。接著由傳播電路520產生此輸出，且將此輸出經由反相器540繞送至下一鏈接之子陣列區塊。
在步驟720處，將i遞增1，此後在步驟725處，判定i是否仍小於iMAX ，iMAX 設定為等於沿傳播路徑鏈接之子陣列之總數。若i仍小於iMAX ，則處理返回至步驟705，然而，若i不再小於iMAX ，則處理進行至步驟730，此時，總體IO電路已接收讀取資料值，且因此自總體IO電路輸出讀取資料值。
對於一特定尺寸之記憶體裝置，可藉由減小沿著傳播路徑之傳播電路及相關聯的反相器之數目來改良傳播路徑之速度。舉例而言，考慮第7圖之特定實例(其中每一子陣列包括128個記憶體單元)，則假定子陣列行含有(例如)1024個字線，則第7圖中顯示之方法將需要具有八個傳播電路及相關聯反相器之鏈來用於整個子陣列行。由於每一反相器僅須放大信號致足以越過128個記憶體單元(不算多)，設計可如第9圖中所示加以修改以並行產生兩個傳播路徑，其中在每一傳播路徑中，鏈接之傳播電路/反相器之間的距離加倍。詳言之，在第9圖之配置中，每一其它子陣列區塊相鏈接，以使得在每一傳播電路/反相器之間越過256個記憶體單元。再次假定每一子陣列行具有1024個字線，則第9圖之方法將提供總共四個反相器延遲，每一延遲之定時固定。此方法將提供一極快的通向總體IO電路545之傳播路徑。總體IO電路545繼而將具備一簡單的多工電路以在經由兩個傳播路徑接收之信號之間進行選擇。因此，舉例而言，若經定址記憶體單元存在於耦接至栓鎖器620之子陣列中，則總體IO電路將配置以選擇左手側來自其產生輸出讀取資料值之傳播路徑。
在上述實施例中，將瞭解，將讀取資料值傳播至總體IO電路545所花費之時間將取決於經定址記憶體單元存在於哪個子陣列中而不同。儘管在許多實施中，此不會產生問題，若需要，可如第10圖中所示提供額外電路，以便確保讀取存取時間相同，而與經定址記憶體單元所在之子陣列無關。詳言之，如第10圖中所示，一子陣列行包括：串行連接之四個子陣列區塊810、820、830、840，其中子陣列區塊840最接近於總體IO電路850。每一子陣列區塊包括先前參考第5圖所論述之組件，儘管此處出於說明之目的，反相器540作為反相器元件812、822、832、842而顯示於子陣列區塊之外部。
為使得能夠讀取資料值，有必要啟動子陣列區塊中含有經定址記憶體單元之一子陣列區塊內的字線。基於經由路徑875接收之位址，字線解碼器800對該位址進行解碼以產生經由路徑880輸出之字線選擇信號。通常，該字線選擇信號向每一子陣列之轉移將由時脈閘控電路805、815、825、835基於經由路徑870接收之時脈信號加以控制，且通常每一時脈閘控電路將接收相同之時脈信號。然而，在第10圖中顯示之實施例中，與反相器812、822、832、842具有相同構造之若干反相器855、860、865提供於時脈信號傳播路徑中，以使得藉由各時脈閘控電路805、815、825、835對時脈信號之接收交錯進行。此意謂，對於經定址記憶體單元存在於較靠近總體IO電路之子陣列區塊中的情況下之讀取操作，字線在該子陣列中比其對於經定址記憶體單元處於距總體IO電路850較遠之子陣列區塊內的情況下之讀取操作稍晚啟用。此與輸出讀取資料值傳播路徑中之反相器之組合效應為：發生等效於四個反相器之傳播延遲，而與經定址記憶體單元所在之子陣列區塊無關，藉此確保總體IO電路850在相同時間接收輸出讀取資料值，而與經定址記憶體單元之位置無關。
自以上論述將瞭解，本發明之實施例之技術對於用於形成記憶體裝置內之每一子陣列行的子陣列區塊提供模組化設計，其中無論任何特定子陣列行中子陣列區塊之數目為多少皆使用相同之子陣列區塊設計。在每一鏈接子陣列區塊之間存在可預測之定時延遲，且用以傳播讀取資料值至總體IO電路之傳播路徑不需要任何定時信號。該技術亦因所使用之直接傳播路徑，而得以提供低功率解決方案。由於該設計之簡單而模組化之特徵，該設計在任何特定實施中之功率消耗及速度皆可預測且易於計算。此外，每一傳播電路/反相器之間的較短路徑使得傳播路徑對RC延遲不敏感。
在使用本發明之實施例之技術時所實現的另一益處為自邏輯零值至邏輯1值之切換，或自邏輯1值至邏輯零值之切換決不會消耗經由整個傳播路徑執行此切換所需的全功率。詳言之，由於傳播路徑之長度的50%將使用經反相之信號，故僅消耗切換循環中原本所需功率之50%。對於具有多個行之大型記憶體而言，此非常有益，因為其顯著降低EMC(電磁相容性)雜訊產生。
本發明之實施例之技術通常可應用於多種技術中，且可用於各種不同類型之記憶體單元。舉例而言，無論個別記憶體單元係使用整體CMOS(互補金屬氧化物半導體)技術建構還是替代地使用SOI(絕緣體上矽)技術建構，皆可使用本發明。此外，本發明可同等地應用於為單埠裝置之記憶體裝置，或應用於多埠裝置以提供單獨的寫入路徑與讀取路徑。
儘管已在本文中描述了本發明之特定實施例，但將顯而易見，本發明不限於此，且可在本發明之範疇內進行諸多修改及添加。舉例而言，以下附屬項之特徵可與獨立項之特徵進行各種組合，而不偏離本發明之範疇。
100．．．記憶體裝置
110．．．子陣列
120．．．本端IO電路
130．．．子陣列行
140．．．總體控制區塊
150．．．總體IO電路
160．．．總體列解碼器
170．．．記憶體單元
200．．．子陣列
205．．．本端IO電路
210．．．第一子陣列部分
215．．．本端IO電路
220．．．第二子陣列部分
300．．．本端子陣列
305．．．本端位元線
310．．．本端行多工器/感應放大器電路
320．．．本端子陣列
325．．．本端位元線
330．．．本端行多工器/感應放大器電路
340．．．總體位元線
350．．．總體位元線
360．．．總體感應放大器及栓鎖電路
400．．．子陣列及其相關聯之本端IO電路
410．．．子陣列及其相關聯之本端IO電路
420．．．子陣列及其相關聯之本端IO電路
430．．．子陣列及其相關聯之本端IO電路
440．．．組合電路
450．．．組合電路
460．．．組合電路
470．．．總體IO電路
500．．．子陣列區塊
505．．．子陣列
510．．．本端行多工器及感應放大器電路
515．．．栓鎖器
520．．．傳播電路
525．．．第一轉換閘
530．．．第二轉換閘
535．．．轉換閘選擇信號
540．．．緩衝電路
545．．．總體IO電路
550．．．PMOS電晶體
552．．．電晶體
555．．．PMOS電晶體
557．．．電晶體
560．．．反相器
562．．．節點
564．．．節點
565．．．反相器
570．．．路徑/線
575．．．路徑/線
580．．．輸入端
585．．．輸入端
600．．．栓鎖器
610．．．傳播電路
615．．．反相器
620．．．栓鎖器
625．．．傳播電路
630．．．反相器
640．．．栓鎖器
645．．．傳播電路
650．．．反相器
700．．．步驟
705．．．步驟
710．．．步驟
715．．．步驟
720．．．步驟
725．．．步驟
730．．．步驟
800．．．字線解碼器
805．．．時脈閘控電路
810．．．子陣列區塊
812．．．反相器元件
815．．．時脈閘控電路
820．．．子陣列區塊
822．．．反相器元件
825．．．時脈閘控電路
830．．．子陣列區塊
832．．．反相器元件
835．．．時脈閘控電路
840．．．子陣列區塊
842．．．反相器元件
850．．．總體IO電路
855．．．反相器
860．．．反相器
865．．．反相器
870．．．路徑
875．．．路徑
880．．．路徑
第1圖示意性地圖示了可使用本發明之實施例之技術之包含複數個子陣列的記憶體裝置之配置；
第2A圖及第2B圖圖示了可用於第1圖之記憶體裝置中之子陣列之兩個不同形式；
第3圖圖示了用於將讀取資料值自子陣列繞送至記憶體裝置之總體IO電路之已知先前技術；
第4圖圖示了用於將讀取資料值自子陣列繞送至記憶體裝置之總體IO電路之替代先前技術；
第5圖圖示了根據本發明之實施例中提供於每一子陣列區塊內之組件，其係為了提供將讀取資料值自經定址記憶體單元繞送至總體IO電路之有效機構；
第6圖示意性地圖示了第5圖中顯示之每一子陣列區塊內使用之栓鎖電路之一實施例；
第7圖示意性地圖示了根據一實施例中鄰近的子陣列區塊可如何鏈接以提供通向總體IO電路之傳播路徑；
第8圖為圖示了根據本發明之一實施例中用以將讀取資料值傳播至總體IO電路之方法的流程圖；
第9圖示意性地圖示了第7圖之替代實施例，其中每一其它子陣列區塊相鏈接以提供較高速度路徑至總體IO電路；
第10圖圖示了本發明之一實施例，其中送至每一子陣列區塊之時脈信號經交錯配置，從而導致讀取資料值在相同時間傳至總體IO電路而與經定址記憶體單元所在之子陣列無關；及
第11圖示意性地圖示了用於本發明之一些實施例中的第6圖之栓鎖電路之一調適。
500．．．子陣列區塊
505．．．子陣列
510．．．本端行多工器及感應放大器電路
515．．．栓鎖器
520．．．傳播電路
525．．．第一轉換閘
530．．．第二轉換閘
535．．．轉換閘選擇信號
540．．．緩衝電路
545．．．總體IO電路

Claims (12)

  1. 一種記憶體裝置，該記憶體裝置包含：複數個子陣列，該等子陣列經配置以形成至少一個具有一第一末端及一第二末端之子陣列行，每一子陣列包含：配置成複數個記憶體單元列及至少一個記憶體單元行之複數個記憶體單元；與每一子陣列相關聯之子陣列存取電路，該子陣列存取電路用於在一讀取操作期間自該相關聯之子陣列之一所選記憶體單元行偵測讀取資料；及總體存取電路，該總體存取電路經配置以與該至少一個子陣列行之該第一末端介面相接；每一子陣列存取電路包含：一用於產生一輸出讀取資料值之傳播電路，該傳播電路具有：用於接收在該讀取操作期間，自該相關聯之子陣列之該所選記憶體單元行偵測到的該讀取資料之一第一輸入端，及用於接收由與該子陣列行中較靠近該子陣列行之該第二末端的一子陣列相關聯之一鏈接子陣列存取電路所產生之一輸出讀取資料值之一第二輸入端，且該傳播電路接收一控制信號，該控制信號識別將使用該第一輸入端或該第二輸入端中何者來產生該輸出讀取資料值；藉此由任一子陣列存取電路產生之一輸出讀取資料值可在該子陣列存取電路與該總體存取電路之間，經由該子陣列行中之任一鏈接子陣列存取電路而傳播至該總體存取電路。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該傳播電路包含：一連接至該第一輸入端之第一轉移閘，及一連接至該第二輸入端之第二轉移閘，該控制信號識別將使用該第一轉移閘及該第二轉移閘中何者來產生該輸出讀取資料值。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中每一子陣列存取電路進一步包含：一用於放大該輸出讀取資料值之緩衝電路。
  4. 如申請專利範圍第3項所述之記憶體裝置，其中該緩衝電路包含：一反相器電路，且對於每一子陣列，自該子陣列之該所選記憶體單元行偵測到的該讀取資料，當該讀取資料傳播至該總體存取電路時所將通過的反相器電路之數目，將決定：提供至該相關聯子陣列存取電路內之該傳播電路之該第一輸入端的該讀取資料之表示。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中每一子陣列存取電路包含：栓鎖電路，該栓鎖電路用於儲存在該讀取操作期間，自該相關聯子陣列之該所選記憶體單元行偵測到的該讀取資料。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中對於每一子陣列存取電路，該鏈接子陣列存取電路為：與該 子陣列行中較靠近該子陣列行之該第二末端之一鄰近子陣列相關聯的該子陣列存取電路。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中與最靠近該子陣列行之第二末端的該子陣列相關聯之該子陣列存取電路不具有：鏈接之子陣列存取電路，且該子陣列存取電路中之該傳播電路的該第二輸入端並不使用。
  8. 如申請專利範圍第1項所述之記憶體裝置，其中該等記憶體單元可接受寫入操作及讀取操作兩者，且每一子陣列存取電路進一步經配置以：在一寫入操作期間，將寫入資料提供至該相關聯子陣列之一所選記憶體單元行。
  9. 如申請專利範圍第1項所述之記憶體裝置，其中該子陣列行中之每一子陣列接收：一識別一含有一經定址記憶體單元之記憶體單元列的字線選擇信號，對於該子陣列行中相關聯子陣列存取電路得以鏈接之該等子陣列而言，該字線選擇信號之接收的定時經交錯配置，以確保：該輸出讀取資料值由該總體存取電路接收之時間與該經定址記憶體單元存在於哪個子陣列中無關。
  10. 如申請專利範圍第9項所述之記憶體裝置，其中該字線選擇信號之接收的定時經交錯配置，其係藉由使每一 子陣列對一時脈信號之接收交錯進行。
  11. 一種操作一記憶體裝置之方法，該記憶體裝置包含：複數個子陣列，該等子陣列經配置以形成至少一個具有一第一末端及一第二末端的子陣列行，每一子陣列包含：配置成複數個記憶體單元列及至少一個記憶體單元行之複數個記憶體單元；與每一子陣列相關聯之子陣列存取電路，該子陣列存取電路用於在一讀取操作期間自該相關聯之子陣列之一所選記憶體單元行偵測讀取資料；及總體存取電路，該總體存取電路經配置以：與該至少一子陣列行之該第一末端介面相接；該方法包含以下步驟：在每一子陣列存取電路中：(i)在一第一輸入端處，接收在該讀取操作期間，自該相關聯子陣列之該所選記憶體單元行偵測到的該讀取資料；(ii)在一第二輸入端處，接收由與該子陣列行中較靠近該子陣列行之該第二末端之一子陣列相關聯的一鏈接子陣列存取電路所產生之一輸出讀取資料值；及(iii)根據一控制信號產生一輸出讀取資料值，該控制信號識別將使用該第一輸入端或該第二輸入端中何者來產生該輸出讀取資料值；藉此由任一子陣列存取電路產生之一輸出讀取資料值可在該子陣列存取電路與該總體存取電路之間，經由 該子陣列行中之任一鏈接子陣列存取電路，而傳播至該總體存取電路。
  12. 一種記憶體裝置，該記憶體裝置包含：複數個子陣列構件，該等子陣列構件經配置以形成至少一個具有一第一末端及一第二末端的子陣列行，每一子陣列構件包含：配置成複數個記憶體單元列及至少一個記憶體單元行之複數個記憶體單元構件；與每一子陣列構件相關聯之子陣列存取構件，該子陣列存取構件用於在一讀取操作期間，自該相關聯之子陣列構件之一所選記憶體單元行偵測讀取資料；及總體存取構件，該總體存取構件用於與該至少一個子陣列行之該第一末端介面相接；每一子陣列存取構件包含：用於產生一輸出讀取資料值之傳播構件，該傳播構件具有：用於接收在該讀取操作期間，自該相關聯之子陣列構件之該所選記憶體單元行偵測到的該讀取資料之一第一輸入端，及用於接收由與該子陣列行中較靠近該子陣列行之該第二末端的一子陣列構件相關聯之一鏈接子陣列存取構件所產生之一輸出讀取資料值之一第二輸入端，且該傳播構件用於接收一控制信號，該控制信號識別將使用該第一輸入端或該第二輸入端中何者來產生該輸出讀取資料值；藉此由任一子陣列存取構件產生之一輸出讀取資料值得以在該子陣列存取構件與該總體存取構件之間，經由 該子陣列行中之任一鏈接子陣列存取構件，而傳播至該總體存取構件。
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