JP2008299907A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】読み出し対象のメモリセルMCに対するワード線WLと同時に駆動されるダミーワード線DWLで同時に選択されるダミーメモリセルDMCの数を、外部化から与えられる制御信号CONで調整できるようにしたダミーカラム回路30を設ける。ダミーワード線DWLで選択されたダミーメモリセルDMCからダミービット線DBLに出力される電位を比較回路24で監視し、参照電圧REF以下になったときに比較結果の出力信号CMPをタイミング信号生成回路22に与える。タイミング信号生成回路22は、出力信号CMPのタイミングに応じて、センスアンプ16等に対するタイミング信号SEを生成して出力する。
【選択図】図1
Description
この同期式SRAMは、複数のワード線WL、複数のビット線対BL,BLX、これらの各ワード線とビット線対の交差箇所に設けられた複数のメモリセルMCで構成されるメモリセルアレイ10と、このメモリセルアレイ10に隣接して設けられた読み出し用ダミーメモリセル部11と、負荷用ダミーメモリセル部12を備えている。
このダミーカラム回路30は、4個のダミーメモリセルDMCx31,32とDMCy33,34を有している。これらのダミーメモリセル31〜34の基本構成は、メモリセルアレイ10における通常のメモリセルMCと同様であり、トランジスタT1,T2で構成される第1のCMOSインバータと、トランジスタT3,T4で構成される第2のCMOSインバータの出力側を互いの入力側に相互接続したラッチ回路と、このラッチ回路とダミービット線対DBL,DBLXとの間を接続するトランジスタT5,T6とを有している。但し、ダミーメモリセルの場合は、読み出し専用で、かつ記憶内容を予め固定しておく必要があるので、通常のメモリセルMCから若干の変更が行われている。
このダミーカラム回路30Aは、図1中のダミーカラム回路30に代えて設けられるもので、図3中の要素と共通の要素には共通の符号が付されている。
(a) 例示したビット線等化回路13〜出力バッファ18の構成は一例であり、必ずしも同じ構成である必要は無い。
(b) ダミーカラム回路30,30Aにおけるダミーメモリセルの数は、4個に限定するものではない。更に多数のダミーメモリセルと制御信号を設けて、“L”を出力するダミーメモリセルの数をより詳細に調整するように構成することができる。
(c) シングルポートのSRAMについて説明したが、デュアルポートのSRAMにも同様に適用可能である。さらに、SRAMに限らず、ダミーメモリセルを用いたタイミング調整を行う半導体記憶装置において本発明の技術の適用が考慮できる。
12 負荷用ダミーメモリセル部
13 ビット線等化回路
14 カラムスイッチ
15 バス等化回路
16 センスアンプ
17 ラッチ回路
18 出力バッファ
19 入力回路
20 デコーダ回路/ダミーメモリセル選択回路
21 ワード線駆動回路
22 タイミング信号生成回路
23 ダミー負荷容量
24 比較回路
30 ダミーカラム回路
31〜34 ダミーメモリセル
Claims (3)
- 各々が複数のワード線の対応するものと複数のビット線の対応するものに接続された複数のメモリセルを有するメモリセルアレイと、
アドレス信号に応じて前記複数のワード線のうちの対応するワード線を駆動するワード線駆動回路と、
前記駆動されたワード線によって対応するビット線に読み出されたメモリセルの記憶内容をタイミング信号に従って増幅する増幅回路と、
ダミービット線と、
前記メモリセルアレイのワード線の駆動時に駆動されるダミーワード線と、
前記ダミーワード線が駆動されたときに、外部から与えられる制御信号に応じて前記ダミービット線に選択的に接続される複数のダミーメモリセルを有するダミーカラム回路と、
前記ダミービット線の電位と参照電位を比較する比較回路と、
前記比較回路の比較結果に応じて前記タイミング信号の出力タイミングを制御するタイミング制御回路とを、
備えたことを特徴とする半導体記憶装置。 - 前記ダミーカラム回路の複数のダミーメモリセルは、それぞれ、第1及び第2のトランジスタで構成される第1のCMOSインバータと第3及び第4のトランジスタで構成される第2のCMOSインバータのそれぞれの出力側を互いの入力側に接続したラッチ回路と、前記ダミーワード線で駆動されたときに該第1のCMOSインバータの出力側を前記ダミービット線に接続する第5のトランジスタと、該ダミーワード線で駆動されたときに該第2のCMOSインバータの出力側を相補的なダミービット線または前記制御信号が与えられる制御端子に接続する第6のトランジスタとを備え、
前記複数のダミーメモリセルの内の少なくとも1つは、前記第2のCMOSインバータの出力側が所定の電位のノードに接続されると共に、前記第6のトランジスタを介して前記相補的なダミービット線に接続された第1接続型ダミーメモリセルとし、
前記複数のダミーメモリセルの内の残りのものは、前記第1のトランジスタと前記所定の電位のノードとの間が切断されると共に、前記第6のトランジスタが短絡されて前記第2のCMOSインバータの出力側が前記制御端子に接続された第2接続型ダミーメモリセルとしたことを特徴とする請求項1記載の半導体記憶装置。 - 前記第2接続型ダミーメモリセルを複数のグループに分割すると共に、該グループに対応して前記制御端子を複数個設け、該分割したグループ毎に前記第2のCMOSインバータの出力側を対応する制御端子に接続したことを特徴とする請求項2記載の半導体記憶装置。
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2007
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