JP2003109379A - 半導体記憶装置 - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/14—Dummy cell management; Sense reference voltage generators
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Abstract
(57)【要約】
【課題】 従来、半導体記憶装置は、プロセスばらつき
等のためにより一層の高速動作は困難となっていた。 【解決手段】 ビット線ＢＬ，ＢＬＸと同等の負荷を有
するダミービット線ＤＢＬ，ＤＢＬＸ、参照電圧Ｖref
を発生する参照電圧発生回路２０３、該ダミービット線
の電位と該参照電圧とを比較する比較回路２０４、およ
び、該比較回路の出力により各種タイミング信号を生成
するタイミング信号生成回路１２２を備える半導体記憶
装置であって、前記ダミービット線に対して複数のダミ
ーメモリセルＤＭＣを同時に選択して接続し、該ダミー
ビット線の電位を調節するように構成する。
等のためにより一層の高速動作は困難となっていた。 【解決手段】 ビット線ＢＬ，ＢＬＸと同等の負荷を有
するダミービット線ＤＢＬ，ＤＢＬＸ、参照電圧Ｖref
を発生する参照電圧発生回路２０３、該ダミービット線
の電位と該参照電圧とを比較する比較回路２０４、およ
び、該比較回路の出力により各種タイミング信号を生成
するタイミング信号生成回路１２２を備える半導体記憶
装置であって、前記ダミービット線に対して複数のダミ
ーメモリセルＤＭＣを同時に選択して接続し、該ダミー
ビット線の電位を調節するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、ダミービット線の電位と参照電圧とを比較し
て各種タイミング信号を生成する半導体記憶装置に関す
る。
し、特に、ダミービット線の電位と参照電圧とを比較し
て各種タイミング信号を生成する半導体記憶装置に関す
る。
【０００２】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、ＳＲＡＭ（Static Random Access Memory）やＤＲ
ＡＭ（Dynamic Random Access Memory）等の半導体記憶
装置は、記憶容量の大容量化と共に、動作の高速化およ
び低消費電力化が進められている。このような半導体記
憶装置において、半導体の製造プロセスや製造ラインの
ばらつき等に依存せずより一層の高速動作が可能な半導
体記憶装置の提供が要望されている。
器を構成する部品の性能は大きく向上しており、例え
ば、ＳＲＡＭ（Static Random Access Memory）やＤＲ
ＡＭ（Dynamic Random Access Memory）等の半導体記憶
装置は、記憶容量の大容量化と共に、動作の高速化およ
び低消費電力化が進められている。このような半導体記
憶装置において、半導体の製造プロセスや製造ラインの
ばらつき等に依存せずより一層の高速動作が可能な半導
体記憶装置の提供が要望されている。
【０００３】
【従来の技術】半導体記憶装置（例えば、ＤＲＡＭ）で
使用する各種タイミング信号は、その半導体記憶装置内
に設けられたタイミング信号生成回路により生成され
る。従来、例えば、センスアンプ起動信号（センスアン
プイネーブル信号ＳＥ）は、メモリセルのプロセス変動
等があった場合でも、ワード線信号活性化からセンスア
ンプ起動信号活性化までに十分な電圧振幅差がビット線
（ＢＬ，ＢＬＸ）或いはデータバス（ＤＢ，ＤＢＸ）に
生じるように、タイミング信号生成回路に適当な遅延時
間を与える遅延回路を挿入し、タイミング調整を行って
生成されていた。
使用する各種タイミング信号は、その半導体記憶装置内
に設けられたタイミング信号生成回路により生成され
る。従来、例えば、センスアンプ起動信号（センスアン
プイネーブル信号ＳＥ）は、メモリセルのプロセス変動
等があった場合でも、ワード線信号活性化からセンスア
ンプ起動信号活性化までに十分な電圧振幅差がビット線
（ＢＬ，ＢＬＸ）或いはデータバス（ＤＢ，ＤＢＸ）に
生じるように、タイミング信号生成回路に適当な遅延時
間を与える遅延回路を挿入し、タイミング調整を行って
生成されていた。
【０００４】図１は従来の半導体記憶装置の一例を概略
的に示すブロック図である。図１において、参照符号１
００はメモリセルアレイ、１０１はワードラインドライ
バ、１０２はタイミング信号生成回路／デコーダ回路、
１０３はビットラインイコライズ回路、１０４はコラム
スイッチ、そして、１０５はデータバスイコライズ回路
を示している。さらに、参照符号１０６はセンスアン
プ、１０７は出力ラッチ回路、１０８は出力バッファ、
そして、１０９は入力回路／ライトアンプを示してい
る。
的に示すブロック図である。図１において、参照符号１
００はメモリセルアレイ、１０１はワードラインドライ
バ、１０２はタイミング信号生成回路／デコーダ回路、
１０３はビットラインイコライズ回路、１０４はコラム
スイッチ、そして、１０５はデータバスイコライズ回路
を示している。さらに、参照符号１０６はセンスアン
プ、１０７は出力ラッチ回路、１０８は出力バッファ、
そして、１０９は入力回路／ライトアンプを示してい
る。
【０００５】メモリセルアレイ１００は、複数のワード
線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード
線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交
差個所に設けられた複数のメモリセルＭＣを備えて構成
される。タイミング信号生成回路／デコーダ回路１０２
は、アドレス信号、クロック信号およびコントロール信
号を受け取って各種タイミング信号（各種動作タイミン
グ制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）を生
成すると共に、アドレス信号に対応したワード線ＷＬ
を、ワードラインドライバ１０１を介して駆動する。こ
こで、タイミング信号ＥＱＢはビットラインイコライズ
回路イネーブル信号、ＣＳはコラムスイッチ選択信号、
ＥＱＤはデータバスイコライズ回路イネーブル信号、Ｓ
Ｅはセンスアンプイネーブル信号、そして、ＯＥは出力
ラッチ回路イネーブル信号を示している。
線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード
線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交
差個所に設けられた複数のメモリセルＭＣを備えて構成
される。タイミング信号生成回路／デコーダ回路１０２
は、アドレス信号、クロック信号およびコントロール信
号を受け取って各種タイミング信号（各種動作タイミン
グ制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）を生
成すると共に、アドレス信号に対応したワード線ＷＬ
を、ワードラインドライバ１０１を介して駆動する。こ
こで、タイミング信号ＥＱＢはビットラインイコライズ
回路イネーブル信号、ＣＳはコラムスイッチ選択信号、
ＥＱＤはデータバスイコライズ回路イネーブル信号、Ｓ
Ｅはセンスアンプイネーブル信号、そして、ＯＥは出力
ラッチ回路イネーブル信号を示している。
【０００６】ビットラインイコライズ回路１０３は、非
アクセス時にビット線ＢＬ，ＢＬＸをイコライズ（例え
ば、電源電圧Ｖdd）するための回路であり、コラムスイ
ッチ１０４は、複数のビット線ＢＬ，ＢＬＸ（例えば、
３２対のビット線）から所定の１つ（一対）を選択して
センスアンプ１０６に接続するためのスイッチであり、
そして、データバスイコライズ回路１０５は、非アクセ
ス時にデータバスＤＢ，ＤＢＸをイコライズ（例えば、
電源電圧Ｖdd）するための回路である。
アクセス時にビット線ＢＬ，ＢＬＸをイコライズ（例え
ば、電源電圧Ｖdd）するための回路であり、コラムスイ
ッチ１０４は、複数のビット線ＢＬ，ＢＬＸ（例えば、
３２対のビット線）から所定の１つ（一対）を選択して
センスアンプ１０６に接続するためのスイッチであり、
そして、データバスイコライズ回路１０５は、非アクセ
ス時にデータバスＤＢ，ＤＢＸをイコライズ（例えば、
電源電圧Ｖdd）するための回路である。
【０００７】センスアンプ１０６は、コラムスイッチ１
０４により選択された所定のビット線ＢＬ，ＢＬＸに接
続され、アドレス信号に対応したワード線ＷＬにより選
択されたメモリセルＭＣからのデータを増幅して読み出
すためのものである。さらに、出力ラッチ回路１０７
は、センスアンプ１０６の出力（差動出力、相補出力）
ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出
力バッファ１０８を介して出力データとして外部に出力
する。なお、入力回路／ライトアンプ１０９は、アクセ
スされた所定のメモリセルＭＣに対して、外部からの入
力データに応じたデータを書き込むためのものである。
０４により選択された所定のビット線ＢＬ，ＢＬＸに接
続され、アドレス信号に対応したワード線ＷＬにより選
択されたメモリセルＭＣからのデータを増幅して読み出
すためのものである。さらに、出力ラッチ回路１０７
は、センスアンプ１０６の出力（差動出力、相補出力）
ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出
力バッファ１０８を介して出力データとして外部に出力
する。なお、入力回路／ライトアンプ１０９は、アクセ
スされた所定のメモリセルＭＣに対して、外部からの入
力データに応じたデータを書き込むためのものである。
【０００８】図２は従来の半導体記憶装置における課題
を説明するための図である。図２において、横軸は時間
（経過時間）Ｔを示し、縦軸は電圧Ｖを示す。また、参
照符号ＢＬａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモ
リセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出した場
合（ここで、各メモリセルは同じデータを保持している
ものとする）の経過時間Ｔに対するビット線ＢＬ（な
お、ビット線ＢＬＸは参照電圧（電源電圧Ｖdd）とされ
ている）の読み出し電位の変化を示している。
を説明するための図である。図２において、横軸は時間
（経過時間）Ｔを示し、縦軸は電圧Ｖを示す。また、参
照符号ＢＬａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモ
リセルＭＣａ，ＭＣｂ，ＭＣｃのデータを読み出した場
合（ここで、各メモリセルは同じデータを保持している
ものとする）の経過時間Ｔに対するビット線ＢＬ（な
お、ビット線ＢＬＸは参照電圧（電源電圧Ｖdd）とされ
ている）の読み出し電位の変化を示している。
【０００９】図２に示されるように、各メモリセルＭＣ
ａ，ＭＣｂ，ＭＣｃは、例えば、半導体集積回路の製造
プロセスや製造ラインのばらつき、或いは、メモリセル
が設けられたメモリセルアレイ１００における場所によ
る寄生容量の違い等に起因して、ビット線ＢＬ，ＢＬＸ
間の経過時間に対する電圧振幅が異なる。
ａ，ＭＣｂ，ＭＣｃは、例えば、半導体集積回路の製造
プロセスや製造ラインのばらつき、或いは、メモリセル
が設けられたメモリセルアレイ１００における場所によ
る寄生容量の違い等に起因して、ビット線ＢＬ，ＢＬＸ
間の経過時間に対する電圧振幅が異なる。
【００１０】従来、例えば、センスアンプ１０６の起動
信号（センスアンプイネーブル信号）ＳＥは、タイミン
グ信号生成回路（１０２）に設けられた遅延回路（例え
ば、複数の縦列接続されたインバータ）により、ワード
線ＷＬの選択タイミングから遅延時間Ｔdを経過した後
に出力されるようになっている。ここで、図２に示され
るように、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃのデー
タを読み出したとき、ワード線ＷＬの選択タイミングか
ら遅延時間Ｔdを経過した後のビット線ＢＬの電位は、
各メモリセルＭＣａ，ＭＣｂ，ＭＣｃに対してそれぞれ
ＢＬａ，ＢＬｂ，ＢＬｃとそれぞれ異なっている。
信号（センスアンプイネーブル信号）ＳＥは、タイミン
グ信号生成回路（１０２）に設けられた遅延回路（例え
ば、複数の縦列接続されたインバータ）により、ワード
線ＷＬの選択タイミングから遅延時間Ｔdを経過した後
に出力されるようになっている。ここで、図２に示され
るように、各メモリセルＭＣａ，ＭＣｂ，ＭＣｃのデー
タを読み出したとき、ワード線ＷＬの選択タイミングか
ら遅延時間Ｔdを経過した後のビット線ＢＬの電位は、
各メモリセルＭＣａ，ＭＣｂ，ＭＣｃに対してそれぞれ
ＢＬａ，ＢＬｂ，ＢＬｃとそれぞれ異なっている。
【００１１】具体的に、例えば、メモリセルＭＣｂ（ビ
ット線ＢＬｂ，ＢＬＸ間の電圧振幅）を基準にすると、
メモリセルＭＣａは、メモリセルＭＣｂよりもそのセル
トランジスタのゲート幅が短いためにビット線ＢＬａ，
ＢＬＸ間の経過時間に対する電圧振幅が小さく、また、
メモリセルＭＣｃは、メモリセルＭＣｂよりもそのセル
トランジスタのゲート幅が長いためにビット線ＢＬｃ，
ＢＬＸ間の経過時間に対する電圧振幅が大きい。なお、
実際の各メモリセルによるビット線間の電圧振幅の差異
は、セルトランジスタのゲート幅によるばらつき以外に
も、様々な要因により生じ得るのはいうまでもない。
ット線ＢＬｂ，ＢＬＸ間の電圧振幅）を基準にすると、
メモリセルＭＣａは、メモリセルＭＣｂよりもそのセル
トランジスタのゲート幅が短いためにビット線ＢＬａ，
ＢＬＸ間の経過時間に対する電圧振幅が小さく、また、
メモリセルＭＣｃは、メモリセルＭＣｂよりもそのセル
トランジスタのゲート幅が長いためにビット線ＢＬｃ，
ＢＬＸ間の経過時間に対する電圧振幅が大きい。なお、
実際の各メモリセルによるビット線間の電圧振幅の差異
は、セルトランジスタのゲート幅によるばらつき以外に
も、様々な要因により生じ得るのはいうまでもない。
【００１２】このとき、センスアンプ１０６の読み出し
可能電圧（入力オフセット電圧）をＶsとすると、ビッ
ト線ＢＬ，ＢＬＸ間の電圧（電圧振幅）が電圧Ｖｓより
も小さくなるビット線ＢＬａ（メモリセルＭＣａ）に関
しては、センスアンプ１０６が正しくデータの読み出し
を行うことができない。なお、センスアンプ１０６の入
力オフセット電圧Ｖｓは、半導体の製造プロセスや製造
ラインのばらつき、或いは、使用される環境の温度等の
様々な条件に依存するが、一般に、５０〜１００［ｍ
Ｖ］程度必要とされる。
可能電圧（入力オフセット電圧）をＶsとすると、ビッ
ト線ＢＬ，ＢＬＸ間の電圧（電圧振幅）が電圧Ｖｓより
も小さくなるビット線ＢＬａ（メモリセルＭＣａ）に関
しては、センスアンプ１０６が正しくデータの読み出し
を行うことができない。なお、センスアンプ１０６の入
力オフセット電圧Ｖｓは、半導体の製造プロセスや製造
ラインのばらつき、或いは、使用される環境の温度等の
様々な条件に依存するが、一般に、５０〜１００［ｍ
Ｖ］程度必要とされる。
【００１３】
【発明が解決しようとする課題】上述したように、例え
ば、メモリセルＭＣに格納された同一のデータを読み出
す場合、その読み出し対象となるメモリセルＭＣ（ＭＣ
ａ，ＭＣｂ，ＭＣｃ）の時間（経過時間）Ｔに対するビ
ット線ＢＬ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の電
圧（電圧振幅）は、そのメモリセルが位置するメモリセ
ルアレイ１００における場所による寄生容量の違いや半
導体の製造プロセスおよび製造ラインのばらつき等によ
りそれぞれ異なっている。
ば、メモリセルＭＣに格納された同一のデータを読み出
す場合、その読み出し対象となるメモリセルＭＣ（ＭＣ
ａ，ＭＣｂ，ＭＣｃ）の時間（経過時間）Ｔに対するビ
ット線ＢＬ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の電
圧（電圧振幅）は、そのメモリセルが位置するメモリセ
ルアレイ１００における場所による寄生容量の違いや半
導体の製造プロセスおよび製造ラインのばらつき等によ
りそれぞれ異なっている。
【００１４】さらに、センスアンプ１０６の入力オフセ
ット電圧Ｖｓも、半導体の製造プロセスや製造ラインの
ばらつき、或いは、使用される環境の温度等に依存して
変動する。そのため、センスアンプの動作マージン以下
の入力オフセットしか得られない場合（図２におけるビ
ット線ＢＬａ：メモリセルＭＣａ）には、センスアンプ
１０６がデータを正しく読み出すことができない。特
に、メモリセルを構成するトランジスタの電気的特性
が、半導体記憶装置の周辺回路を構成するトランジスタ
の電気的特性と比較して十分でない場合にはこの問題は
顕著となる。
ット電圧Ｖｓも、半導体の製造プロセスや製造ラインの
ばらつき、或いは、使用される環境の温度等に依存して
変動する。そのため、センスアンプの動作マージン以下
の入力オフセットしか得られない場合（図２におけるビ
ット線ＢＬａ：メモリセルＭＣａ）には、センスアンプ
１０６がデータを正しく読み出すことができない。特
に、メモリセルを構成するトランジスタの電気的特性
が、半導体記憶装置の周辺回路を構成するトランジスタ
の電気的特性と比較して十分でない場合にはこの問題は
顕著となる。
【００１５】ところで、従来、プロセスばらつき等によ
る影響を受けることなくセンスアンプの活性化タイミン
グを生成して高速化を図る半導体記憶装置として、日本
国特開平７−９３９７２号公報が提案されている。この
文献には、ワード線が活性化されると所定の電位に保持
されるダミービット線の電圧と予め設定された参照電圧
とがコンパレータで比較され、ダミービット線の電圧が
参照電圧以上のときに活性化信号を発生してセンスアン
プを活性化することが記載されている。
る影響を受けることなくセンスアンプの活性化タイミン
グを生成して高速化を図る半導体記憶装置として、日本
国特開平７−９３９７２号公報が提案されている。この
文献には、ワード線が活性化されると所定の電位に保持
されるダミービット線の電圧と予め設定された参照電圧
とがコンパレータで比較され、ダミービット線の電圧が
参照電圧以上のときに活性化信号を発生してセンスアン
プを活性化することが記載されている。
【００１６】しかしながら、上記の従来例では、例え
ば、半導体のプロセスばらつき等に依存したタイミング
のズレを十分に補償することは困難であり、さらに、工
場での製造後にタイミングの調整を行うことはできな
い。
ば、半導体のプロセスばらつき等に依存したタイミング
のズレを十分に補償することは困難であり、さらに、工
場での製造後にタイミングの調整を行うことはできな
い。
【００１７】本発明は、上述した従来の半導体記憶装置
における課題に鑑み、半導体の製造プロセスや製造ライ
ンのばらつき等に依存することなく、動作マージンを大
幅に向上し、より一層の高速動作が可能な半導体記憶装
置の提供を目的とする。
における課題に鑑み、半導体の製造プロセスや製造ライ
ンのばらつき等に依存することなく、動作マージンを大
幅に向上し、より一層の高速動作が可能な半導体記憶装
置の提供を目的とする。
【００１８】
【課題を解決するための手段】本発明の第１の形態によ
れば、ビット線と同等の負荷を有するダミービット線、
参照電圧を発生する参照電圧発生回路、該ダミービット
線の電位と該参照電圧とを比較する比較回路、および、
該比較回路の出力により各種タイミング信号を生成する
タイミング信号生成回路を備える半導体記憶装置であっ
て、前記ダミービット線に対して複数のダミーメモリセ
ルを同時に選択して接続し、該ダミービット線の電位を
調節するようにしたことを特徴とする半導体記憶装置が
提供される。
れば、ビット線と同等の負荷を有するダミービット線、
参照電圧を発生する参照電圧発生回路、該ダミービット
線の電位と該参照電圧とを比較する比較回路、および、
該比較回路の出力により各種タイミング信号を生成する
タイミング信号生成回路を備える半導体記憶装置であっ
て、前記ダミービット線に対して複数のダミーメモリセ
ルを同時に選択して接続し、該ダミービット線の電位を
調節するようにしたことを特徴とする半導体記憶装置が
提供される。
【００１９】本発明の第２の形態によれば、複数のワー
ド線、複数のビット線、並びに、該各ワード線と該各ビ
ット線との交差個所に設けられた複数のメモリセルを備
えるメモリセルアレイ、アドレス信号に応じて前記メモ
リセルアレイの所定のワード線を駆動するワードドライ
バ、前記ビット線を模擬するダミービット線、参照電圧
を発生する参照電圧発生回路、前記ダミービット線の電
位と前記参照電圧とを比較する比較回路、前記比較回路
の出力により各種タイミング信号を生成するタイミング
信号生成回路、および、前記ダミービット線に対して同
時に接続可能な複数のダミーメモリセルを備えることを
特徴とする半導体記憶装置が提供される。
ド線、複数のビット線、並びに、該各ワード線と該各ビ
ット線との交差個所に設けられた複数のメモリセルを備
えるメモリセルアレイ、アドレス信号に応じて前記メモ
リセルアレイの所定のワード線を駆動するワードドライ
バ、前記ビット線を模擬するダミービット線、参照電圧
を発生する参照電圧発生回路、前記ダミービット線の電
位と前記参照電圧とを比較する比較回路、前記比較回路
の出力により各種タイミング信号を生成するタイミング
信号生成回路、および、前記ダミービット線に対して同
時に接続可能な複数のダミーメモリセルを備えることを
特徴とする半導体記憶装置が提供される。
【００２０】本発明の第１の形態に係る半導体記憶装置
によれば、ダミービット線に対して同時に選択して接続
する複数のダミーメモリセルを制御することで、ダミー
ビット線の電位を調節する。
によれば、ダミービット線に対して同時に選択して接続
する複数のダミーメモリセルを制御することで、ダミー
ビット線の電位を調節する。
【００２１】本発明の第２の形態に係る半導体記憶装置
によれば、同時に接続可能な複数のダミーメモリセルを
備え、ビット線を模擬するダミービット線の電位と、参
照電圧発生回路で発生された参照電圧とを比較回路で比
較し、この比較回路の出力によりタイミング信号生成回
路が各種タイミング信号を生成する。
によれば、同時に接続可能な複数のダミーメモリセルを
備え、ビット線を模擬するダミービット線の電位と、参
照電圧発生回路で発生された参照電圧とを比較回路で比
較し、この比較回路の出力によりタイミング信号生成回
路が各種タイミング信号を生成する。
【００２２】これにより、半導体の製造プロセスや製造
ラインのばらつき等に依存することなく、動作マージン
を大幅に向上し、より一層の高速動作が可能な半導体記
憶装置を提供することができる。
ラインのばらつき等に依存することなく、動作マージン
を大幅に向上し、より一層の高速動作が可能な半導体記
憶装置を提供することができる。
【００２３】ところで、通常のメモリセル（リアルメモ
リセルＭＣ）を読み出す場合、最も読み出しに時間を要
し、入力オフセット電圧が小さくなることが予想される
のは、デコーダ回路およびセンスアンプから最も遠い場
所に位置するメモリセルがアクセスされた場合である。
ここで、上述したワーストケースのメモリセルの読み出
し時に、そのワーストケースのメモリセルに接続された
センスアンプの入力に現出する電圧差を入力オフセット
電圧Ｖofs-minとする。
リセルＭＣ）を読み出す場合、最も読み出しに時間を要
し、入力オフセット電圧が小さくなることが予想される
のは、デコーダ回路およびセンスアンプから最も遠い場
所に位置するメモリセルがアクセスされた場合である。
ここで、上述したワーストケースのメモリセルの読み出
し時に、そのワーストケースのメモリセルに接続された
センスアンプの入力に現出する電圧差を入力オフセット
電圧Ｖofs-minとする。
【００２４】本発明によるダミーメモリセル（ＤＭＣ）
に接続されるダミービット線（ＤＢＬ，ＤＢＬＸ）から
センスアンプまでの負荷を、Ｖofs-minを与えるメモリ
セルに接続されるビット線からセンスアンプまでの負荷
と同程度となるように設定し、且つ、その選択タイミン
グが同時であるならば、 ｎ・Ｖofs-min＝Ｖdd−Ｖref 従って、 Ｖofs-min＝（Ｖdd−Vref）／ｎ (1) の関係が得られる。ここで、ｎはダミーメモリセルの個
数、Ｖrefは参照電圧、Ｖddは電源電圧を示し、また、
メモリセルのトランスファーゲートの電気特性は、参照
電圧Ｖrefと電源電圧Ｖddとの間で理想的な飽和特性を
有するものとする。
に接続されるダミービット線（ＤＢＬ，ＤＢＬＸ）から
センスアンプまでの負荷を、Ｖofs-minを与えるメモリ
セルに接続されるビット線からセンスアンプまでの負荷
と同程度となるように設定し、且つ、その選択タイミン
グが同時であるならば、 ｎ・Ｖofs-min＝Ｖdd−Ｖref 従って、 Ｖofs-min＝（Ｖdd−Vref）／ｎ (1) の関係が得られる。ここで、ｎはダミーメモリセルの個
数、Ｖrefは参照電圧、Ｖddは電源電圧を示し、また、
メモリセルのトランスファーゲートの電気特性は、参照
電圧Ｖrefと電源電圧Ｖddとの間で理想的な飽和特性を
有するものとする。
【００２５】従って、Ｖdd、Ｖref、ｎを回路およびレ
イアウト設計時に所定の値に設定することにより、所定
のＶofs-minを得ることができる。例えば、Ｖdd＝１．
２［Ｖ］、Ｖref＝０．６［Ｖ］、ｎ＝６とすると、 Ｖofs-min ＝（Ｖdd−Ｖref）／ｎ ＝（１．２−０．６）／６ ＝０．１［Ｖ］ (2) となり、一定の入力オフセット電圧が得られる。
イアウト設計時に所定の値に設定することにより、所定
のＶofs-minを得ることができる。例えば、Ｖdd＝１．
２［Ｖ］、Ｖref＝０．６［Ｖ］、ｎ＝６とすると、 Ｖofs-min ＝（Ｖdd−Ｖref）／ｎ ＝（１．２−０．６）／６ ＝０．１［Ｖ］ (2) となり、一定の入力オフセット電圧が得られる。
【００２６】実際には、メモリセル（ＭＣ）の選択とダ
ミーメモリセル（ＤＭＣ）の選択の時間差、比較回路
（２０４）の出力から実際のセンスアンプ起動までの遅
延、ダミー系と通常系の負荷の誤差等が回路構成に依存
して生じるため、実際のＶoffset'は、 Ｖoffset'＝Ｖoffset＋ΔＶ (3) となる。ここで、ΔＶは、上記のメモリセルとダミーメ
モリセルの選択の時間差や誤差等により生じる電圧差を
示す。半導体のプロセスばらつき等が問題となる大きな
ワード構成、つまり、ある独立したメモリセルアレイブ
ロックのビット線方向の物理長が、ワード線方向の物理
長よりも大きくなるほど、Ｖoffset＞ΔＶとなるため、
相対的なΔＶの寄与分は減少する。
ミーメモリセル（ＤＭＣ）の選択の時間差、比較回路
（２０４）の出力から実際のセンスアンプ起動までの遅
延、ダミー系と通常系の負荷の誤差等が回路構成に依存
して生じるため、実際のＶoffset'は、 Ｖoffset'＝Ｖoffset＋ΔＶ (3) となる。ここで、ΔＶは、上記のメモリセルとダミーメ
モリセルの選択の時間差や誤差等により生じる電圧差を
示す。半導体のプロセスばらつき等が問題となる大きな
ワード構成、つまり、ある独立したメモリセルアレイブ
ロックのビット線方向の物理長が、ワード線方向の物理
長よりも大きくなるほど、Ｖoffset＞ΔＶとなるため、
相対的なΔＶの寄与分は減少する。
【００２７】従って、ΔＶ＞０となるように、回路およ
びレイアウト設計を行うことにより、どのセンスアンプ
に対しても保証される入力オフセットの最小値をＶofs-
minとし、ΔＶをプロセスばらつきに対するマージンと
みることができる。
びレイアウト設計を行うことにより、どのセンスアンプ
に対しても保証される入力オフセットの最小値をＶofs-
minとし、ΔＶをプロセスばらつきに対するマージンと
みることができる。
【００２８】そして、本発明によれば、使用される参照
電圧発生回路および比較回路の組み合わせで決まる最適
な参照電圧値に対して、ダミー系の配線負荷を通常系の
配線負荷と同一としながらも任意のタイミングを容易に
設定可能とすることができる。また、本発明によれば、
工場での半導体記憶装置を製造した後も任意のタイミン
グに調節することができる。なお、この任意のタイミン
グに設定可能とは、センスアンプの入力オフセット値を
任意の値に設定することができることを意味する。この
ように、本発明によれば、半導体の製造プロセス、温
度、製造ラインのばらつき等があっても、ダミービット
線またはダミーデータバスに、変動の少ない所定のセン
スアンプ入力オフセット電圧を発生させて、半導体記憶
装置の動作マージンを大幅に向上させることができる。
電圧発生回路および比較回路の組み合わせで決まる最適
な参照電圧値に対して、ダミー系の配線負荷を通常系の
配線負荷と同一としながらも任意のタイミングを容易に
設定可能とすることができる。また、本発明によれば、
工場での半導体記憶装置を製造した後も任意のタイミン
グに調節することができる。なお、この任意のタイミン
グに設定可能とは、センスアンプの入力オフセット値を
任意の値に設定することができることを意味する。この
ように、本発明によれば、半導体の製造プロセス、温
度、製造ラインのばらつき等があっても、ダミービット
線またはダミーデータバスに、変動の少ない所定のセン
スアンプ入力オフセット電圧を発生させて、半導体記憶
装置の動作マージンを大幅に向上させることができる。
【００２９】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施例を添付図面に従って詳述する。
置の実施例を添付図面に従って詳述する。
【００３０】図３は本発明に係る半導体記憶装置の第１
実施例を示す回路図であり、ＣＭＯＳトランジスタで構
成されたストロングアームラッチ型の差動センスアンプ
回路を示すものである。
実施例を示す回路図であり、ＣＭＯＳトランジスタで構
成されたストロングアームラッチ型の差動センスアンプ
回路を示すものである。
【００３１】図３において、参照符号１００はメモリセ
ルアレイ、１０１はワードラインドライバ、１２１はデ
コーダ回路／ダミーメモリセル選択回路、１２２はタイ
ミング信号生成回路、そして、１３０はビットラインイ
コライズ回路、１０４はコラムスイッチ、そして、１０
５はデータバスイコライズ回路を示している。さらに、
参照符号１０６はセンスアンプ、１０７は出力ラッチ回
路、１０８は出力バッファ、１０９は入力回路／ライト
アンプ、２０２はダミー負荷容量、２０３は参照電圧発
生回路、２０４は比較回路（コンパレータ）、２１１は
読み出し用ダミーメモリセル部、そして、２１２は負荷
用ダミーメモリセル部を示している。ここで、図１と図
３との比較から明らかなように、前に図１を参照して説
明したのと同じ参照符号は、同様の回路を示している。
ルアレイ、１０１はワードラインドライバ、１２１はデ
コーダ回路／ダミーメモリセル選択回路、１２２はタイ
ミング信号生成回路、そして、１３０はビットラインイ
コライズ回路、１０４はコラムスイッチ、そして、１０
５はデータバスイコライズ回路を示している。さらに、
参照符号１０６はセンスアンプ、１０７は出力ラッチ回
路、１０８は出力バッファ、１０９は入力回路／ライト
アンプ、２０２はダミー負荷容量、２０３は参照電圧発
生回路、２０４は比較回路（コンパレータ）、２１１は
読み出し用ダミーメモリセル部、そして、２１２は負荷
用ダミーメモリセル部を示している。ここで、図１と図
３との比較から明らかなように、前に図１を参照して説
明したのと同じ参照符号は、同様の回路を示している。
【００３２】メモリセルアレイ１００は、複数のワード
線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード
線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交
差個所に設けられた複数のメモリセルＭＣを備えて構成
される。ここで、本第１実施例においては、メモリセル
アレイ１００に近接或いは隣接して実際のメモリセルＭ
Ｃを模擬したダミーメモリセルＤＭＣを含む読み出し用
ダミーメモリセル部２１１および２１２が設けられてい
る。なお、負荷用ダミーメモリセル部２１２は、実際の
ビット線ＢＬ，ＢＬＸに対して複数個繋がれているメモ
リセル（ＭＣ）による負荷（容量）を再現するために、
実際のビット線繋がれているメモリセルの数に対応した
数だけ設けられている。また、ダミーメモリセル部の構
成は、図４および図５を参照して後に詳述する。
線ＷＬ、複数のビット線ＢＬ，ＢＬＸ、これら各ワード
線ＷＬと各ビット線（ビット線対）ＢＬ，ＢＬＸとの交
差個所に設けられた複数のメモリセルＭＣを備えて構成
される。ここで、本第１実施例においては、メモリセル
アレイ１００に近接或いは隣接して実際のメモリセルＭ
Ｃを模擬したダミーメモリセルＤＭＣを含む読み出し用
ダミーメモリセル部２１１および２１２が設けられてい
る。なお、負荷用ダミーメモリセル部２１２は、実際の
ビット線ＢＬ，ＢＬＸに対して複数個繋がれているメモ
リセル（ＭＣ）による負荷（容量）を再現するために、
実際のビット線繋がれているメモリセルの数に対応した
数だけ設けられている。また、ダミーメモリセル部の構
成は、図４および図５を参照して後に詳述する。
【００３３】ビットラインイコライズ回路１３０は、非
アクセス時にビット線ＢＬ，ＢＬＸおよびダミービット
線ＤＢＬ，ＤＢＬをイコライズ（例えば、電源電圧Ｖd
d）するための回路であり、コラムスイッチ１０４は、
複数のビット線ＢＬ，ＢＬＸ（例えば、３２対のビット
線）から所定の１つ（一対）を選択してセンスアンプ１
０６に接続するためのスイッチであり、そして、データ
バスイコライズ回路１０５は、非アクセス時にデータバ
スＤＢ，ＤＢＸをイコライズ（例えば、電源電圧Ｖdd）
するための回路である。
アクセス時にビット線ＢＬ，ＢＬＸおよびダミービット
線ＤＢＬ，ＤＢＬをイコライズ（例えば、電源電圧Ｖd
d）するための回路であり、コラムスイッチ１０４は、
複数のビット線ＢＬ，ＢＬＸ（例えば、３２対のビット
線）から所定の１つ（一対）を選択してセンスアンプ１
０６に接続するためのスイッチであり、そして、データ
バスイコライズ回路１０５は、非アクセス時にデータバ
スＤＢ，ＤＢＸをイコライズ（例えば、電源電圧Ｖdd）
するための回路である。
【００３４】センスアンプ１０６は、コラムスイッチ１
０４により選択された所定のビット線ＢＬ，ＢＬＸに接
続され、アドレス信号に対応したワード線ＷＬにより選
択されたメモリセルＭＣからのデータを増幅して読み出
すためのものである。さらに、出力ラッチ回路１０７
は、センスアンプ１０６の出力（差動出力、相補出力）
ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出
力バッファ１０８を介して出力データとして外部に出力
する。なお、入力回路／ライトアンプ１０９は、アクセ
スされた所定のメモリセルＭＣに対して、外部からの入
力データに応じたデータを書き込むためのものである。
なお、図３に示す半導体記憶装置は、単なる一例であ
り、例えば、センスアンプ１０６とデータバスイコライ
ズ回路１０５とを入れ換えてもよい。
０４により選択された所定のビット線ＢＬ，ＢＬＸに接
続され、アドレス信号に対応したワード線ＷＬにより選
択されたメモリセルＭＣからのデータを増幅して読み出
すためのものである。さらに、出力ラッチ回路１０７
は、センスアンプ１０６の出力（差動出力、相補出力）
ＳＯ，ＳＯＸをラッチし、その出力ＯＬ，ＯＬＸを、出
力バッファ１０８を介して出力データとして外部に出力
する。なお、入力回路／ライトアンプ１０９は、アクセ
スされた所定のメモリセルＭＣに対して、外部からの入
力データに応じたデータを書き込むためのものである。
なお、図３に示す半導体記憶装置は、単なる一例であ
り、例えば、センスアンプ１０６とデータバスイコライ
ズ回路１０５とを入れ換えてもよい。
【００３５】デコーダ回路／ダミーメモリセル選択回路
１２１は、アドレス信号、クロック信号およびコントロ
ール信号を受け取ってアドレス信号に対応したワード線
ＷＬを、ワードラインドライバ１０１を介して駆動する
と共に、ダミーワード線ＤＷＬを介して読み出し用ダミ
ーメモリセル部２１１を制御する。すなわち、デコーダ
回路／ダミーメモリセル選択回路１２１は、ダミーワー
ド線ＤＷＬを介して読み出し用ダミーメモリセル部２１
１においてダミービット線ＤＢＬ，ＤＢＬＸに接続され
るダミーメモリセルＤＭＣを制御する。
１２１は、アドレス信号、クロック信号およびコントロ
ール信号を受け取ってアドレス信号に対応したワード線
ＷＬを、ワードラインドライバ１０１を介して駆動する
と共に、ダミーワード線ＤＷＬを介して読み出し用ダミ
ーメモリセル部２１１を制御する。すなわち、デコーダ
回路／ダミーメモリセル選択回路１２１は、ダミーワー
ド線ＤＷＬを介して読み出し用ダミーメモリセル部２１
１においてダミービット線ＤＢＬ，ＤＢＬＸに接続され
るダミーメモリセルＤＭＣを制御する。
【００３６】各種タイミング信号（各種動作タイミング
制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）は、タ
イミング信号生成回路１２２により生成されるが、この
タイミング信号生成回路１２２には、比較回路２０４の
出力信号ＣＯＭＰＳが供給されている。ここで、タイミ
ング信号ＥＱＢはビットラインイコライズ回路イネーブ
ル信号、ＣＳはコラムスイッチ選択信号、ＥＱＤはデー
タバスイコライズ回路イネーブル信号、ＳＥはセンスア
ンプイネーブル信号、そして、ＯＥは出力ラッチ回路イ
ネーブル信号を示している。
制御信号ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ等）は、タ
イミング信号生成回路１２２により生成されるが、この
タイミング信号生成回路１２２には、比較回路２０４の
出力信号ＣＯＭＰＳが供給されている。ここで、タイミ
ング信号ＥＱＢはビットラインイコライズ回路イネーブ
ル信号、ＣＳはコラムスイッチ選択信号、ＥＱＤはデー
タバスイコライズ回路イネーブル信号、ＳＥはセンスア
ンプイネーブル信号、そして、ＯＥは出力ラッチ回路イ
ネーブル信号を示している。
【００３７】比較回路２０４は、参照電圧発生回路２０
３で発生された参照電圧Ｖrefと、ダミービット線ＤＢ
Ｌ，ＤＢＬＸ（ダミービット信号線ＤＢＳ）の電位とを
受け取って比較する。すなわち、ダミービット線ＤＢ
Ｌ，ＤＢＬＸは、ビットラインイコライズ回路１３０で
イコライズ処理されるが、ダミービット信号線ＤＢＳに
よりダミービット線（ＤＢＬ）の電位が比較回路２０４
の負入力に与えられ、そして、比較回路２０４の正入力
に印加された参照電圧Ｖrefと比較される。
３で発生された参照電圧Ｖrefと、ダミービット線ＤＢ
Ｌ，ＤＢＬＸ（ダミービット信号線ＤＢＳ）の電位とを
受け取って比較する。すなわち、ダミービット線ＤＢ
Ｌ，ＤＢＬＸは、ビットラインイコライズ回路１３０で
イコライズ処理されるが、ダミービット信号線ＤＢＳに
よりダミービット線（ＤＢＬ）の電位が比較回路２０４
の負入力に与えられ、そして、比較回路２０４の正入力
に印加された参照電圧Ｖrefと比較される。
【００３８】ここで、ビットラインイコライズ回路１３
０から比較回路２０４までの配線経路であるダミービッ
ト信号線ＤＢＳには、実際のビット線ＢＬ，ＢＬＸの信
号がコラムスイッチ１０４、データバスイコライズ回路
１０５およびセンスアンプ１０６等を通る間の遅延を模
擬するダミー負荷容量２０２が設けられている。なお、
ダミービット線ＤＢＬ，ＤＢＬＸ、ダミービット信号線
ＤＢＳ等は、例えば、各種タイミング信号による動作マ
ージンを確実にするためにワード線の最遠端に設ける必
要はなく、メモリセルアレイ１００の任意の位置に配置
してもよい。さらに、タイミング信号生成回路１２２等
も任意の位置に配置することができる。
０から比較回路２０４までの配線経路であるダミービッ
ト信号線ＤＢＳには、実際のビット線ＢＬ，ＢＬＸの信
号がコラムスイッチ１０４、データバスイコライズ回路
１０５およびセンスアンプ１０６等を通る間の遅延を模
擬するダミー負荷容量２０２が設けられている。なお、
ダミービット線ＤＢＬ，ＤＢＬＸ、ダミービット信号線
ＤＢＳ等は、例えば、各種タイミング信号による動作マ
ージンを確実にするためにワード線の最遠端に設ける必
要はなく、メモリセルアレイ１００の任意の位置に配置
してもよい。さらに、タイミング信号生成回路１２２等
も任意の位置に配置することができる。
【００３９】図４は図３の半導体記憶装置におけるダミ
ーメモリセル部の一構成例を示す図である。
ーメモリセル部の一構成例を示す図である。
【００４０】図４に示されるように、負荷用ダミーメモ
リセル部２１２は、複数のメモリセルＭＣが実際のビッ
ト線ＢＬ，ＢＬＸに接続されているのと同様に、ダミー
ビット線ＤＢＬ，ＤＢＬＸに接続される複数のダミーメ
モリセルＤＭＣで構成され、実際のビット線ＢＬ，ＢＬ
Ｘの負荷をダミービット線ＤＢＬ，ＤＢＬＸで模擬する
ようになっている。読み出し用ダミーメモリセル部２１
１は、複数のダミーメモリセルＤＭＣがダミーワード線
ＤＷＬに応じてダミービット線ＤＢＬ，ＤＢＬＸに接続
されるようになっており、その接続されるダミーメモリ
セルＤＭＣの数はスイッチＳＷによって調節される。
リセル部２１２は、複数のメモリセルＭＣが実際のビッ
ト線ＢＬ，ＢＬＸに接続されているのと同様に、ダミー
ビット線ＤＢＬ，ＤＢＬＸに接続される複数のダミーメ
モリセルＤＭＣで構成され、実際のビット線ＢＬ，ＢＬ
Ｘの負荷をダミービット線ＤＢＬ，ＤＢＬＸで模擬する
ようになっている。読み出し用ダミーメモリセル部２１
１は、複数のダミーメモリセルＤＭＣがダミーワード線
ＤＷＬに応じてダミービット線ＤＢＬ，ＤＢＬＸに接続
されるようになっており、その接続されるダミーメモリ
セルＤＭＣの数はスイッチＳＷによって調節される。
【００４１】図５は図４におけるスイッチＳＷの一例を
説明するための図であり、図５（ａ）はオン状態のスイ
ッチを示し、図５（ｂ）はオフ状態のスイッチを示して
いる。
説明するための図であり、図５（ａ）はオン状態のスイ
ッチを示し、図５（ｂ）はオフ状態のスイッチを示して
いる。
【００４２】図５に示されるように、各スイッチＳＷ
は、１つのｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ
トランジスタ）ＴＲ１および２つのｎチャネル型ＭＯＳ
トランジスタ（ｎＭＯＳトランジスタ）ＴＲ２，ＴＲ３
を有するリセット付きスイッチとして構成されている。
図５（ａ）に示されるように、オン状態のスイッチＳＷ
は、トランジスタＴＲ１およびＴＲ３のゲートが低電位
の電源線Ｖssに接続され且つトランジスタＴＲ２のゲー
トが高電位の電源線（電源電圧）Ｖddに接続され、トラ
ンジスタＴＲ１およびＴＲ２（トランスファーゲート）
がオンでトランジスタＴＲ３がオフする。一方、図５
（ｂ）に示されるように、オフ状態のスイッチＳＷは、
トランジスタＴＲ１およびＴＲ３のゲートが高電位の電
源線Ｖddに接続され且つトランジスタＴＲ２のゲートが
低電位の電源線Ｖssに接続され、トランジスタＴＲ１お
よびＴＲ２がオフでトランジスタＴＲ３がオンする。す
なわち、各スイッチＳＷにより同時にダミービット線Ｄ
ＢＬ，ＤＢＬＸに接続するダミーメモリセルＤＭＣの個
数が制御される。
は、１つのｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ
トランジスタ）ＴＲ１および２つのｎチャネル型ＭＯＳ
トランジスタ（ｎＭＯＳトランジスタ）ＴＲ２，ＴＲ３
を有するリセット付きスイッチとして構成されている。
図５（ａ）に示されるように、オン状態のスイッチＳＷ
は、トランジスタＴＲ１およびＴＲ３のゲートが低電位
の電源線Ｖssに接続され且つトランジスタＴＲ２のゲー
トが高電位の電源線（電源電圧）Ｖddに接続され、トラ
ンジスタＴＲ１およびＴＲ２（トランスファーゲート）
がオンでトランジスタＴＲ３がオフする。一方、図５
（ｂ）に示されるように、オフ状態のスイッチＳＷは、
トランジスタＴＲ１およびＴＲ３のゲートが高電位の電
源線Ｖddに接続され且つトランジスタＴＲ２のゲートが
低電位の電源線Ｖssに接続され、トランジスタＴＲ１お
よびＴＲ２がオフでトランジスタＴＲ３がオンする。す
なわち、各スイッチＳＷにより同時にダミービット線Ｄ
ＢＬ，ＤＢＬＸに接続するダミーメモリセルＤＭＣの個
数が制御される。
【００４３】読み出し用ダミーメモリセル部２１１にお
ける各ダミーメモリセルＤＭＣには、それぞれスイッチ
ＳＷが設けられていて、ダミーワード線ＤＷＬにより駆
動されるダミーメモリセルＤＭＣの個数が調節され、経
過時間（Ｔ）に対するダミービット線ＤＢＬ，ＤＢＬＸ
の電圧振幅（ダミービット信号線ＤＢＳの電位）の変化
が制御されるようになっている。ここで、各スイッチＳ
Ｗ（同時にダミービット線ＤＢＬ，ＤＢＬＸに接続する
ダミーメモリセルＤＭＣの個数）は、例えば、ヒューズ
や不揮発性メモリを使用して設定し、或いは、後述する
ように、外部からの制御信号（例えば、ダミーメモリセ
ル選択制御信号）等により設定することができる。
ける各ダミーメモリセルＤＭＣには、それぞれスイッチ
ＳＷが設けられていて、ダミーワード線ＤＷＬにより駆
動されるダミーメモリセルＤＭＣの個数が調節され、経
過時間（Ｔ）に対するダミービット線ＤＢＬ，ＤＢＬＸ
の電圧振幅（ダミービット信号線ＤＢＳの電位）の変化
が制御されるようになっている。ここで、各スイッチＳ
Ｗ（同時にダミービット線ＤＢＬ，ＤＢＬＸに接続する
ダミーメモリセルＤＭＣの個数）は、例えば、ヒューズ
や不揮発性メモリを使用して設定し、或いは、後述する
ように、外部からの制御信号（例えば、ダミーメモリセ
ル選択制御信号）等により設定することができる。
【００４４】図６〜図８は図３の半導体記憶装置の動作
を説明するための図であり、図６は前述した図２におけ
るメモリセルＭＣａ（ビット線ＢＬａ）のデータを読み
出す場合の動作を示し、図７はメモリセルＭＣｂ（ビッ
ト線ＢＬｂ）のデータを読み出す場合の動作を示し、そ
して、図８はメモリセルＭＣｃ（ビット線ＢＬｃ）のデ
ータを読み出す場合の動作を示している。
を説明するための図であり、図６は前述した図２におけ
るメモリセルＭＣａ（ビット線ＢＬａ）のデータを読み
出す場合の動作を示し、図７はメモリセルＭＣｂ（ビッ
ト線ＢＬｂ）のデータを読み出す場合の動作を示し、そ
して、図８はメモリセルＭＣｃ（ビット線ＢＬｃ）のデ
ータを読み出す場合の動作を示している。
【００４５】図６〜図８において、横軸は時間（経過時
間）Ｔを示し、縦軸は電圧Ｖを示す。また、参照符号Ｂ
Ｌａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモリセルＭ
Ｃａ，ＭＣｂ，ＭＣｃのデータを読み出した場合（ここ
で、各メモリセルは同じデータを保持しているものとす
る）の経過時間Ｔに対するビット線ＢＬ（なお、ビット
線ＢＬＸは参照電圧（電源電圧Ｖdd）とされている）の
読み出し電位の変化を示し、また、参照符号ＤＢＬは、
各メモリセルＭＣａ，ＭＣｂ，ＭＣｃを読み出す場合の
経過時間Ｔに対するダミービット線（ダミービット信号
線ＤＢＳ）の電位変化を示し（ここで、ダミービット線
ＤＢＬＸは参照電圧（電源電圧Ｖdd）とされている）、
そして、参照符号ＣＯＭＰＳは、経過時間Ｔに対する比
較回路２０４の出力信号の電位変化を示している。
間）Ｔを示し、縦軸は電圧Ｖを示す。また、参照符号Ｂ
Ｌａ，ＢＬｂ，ＢＬｃは、それぞれ異なるメモリセルＭ
Ｃａ，ＭＣｂ，ＭＣｃのデータを読み出した場合（ここ
で、各メモリセルは同じデータを保持しているものとす
る）の経過時間Ｔに対するビット線ＢＬ（なお、ビット
線ＢＬＸは参照電圧（電源電圧Ｖdd）とされている）の
読み出し電位の変化を示し、また、参照符号ＤＢＬは、
各メモリセルＭＣａ，ＭＣｂ，ＭＣｃを読み出す場合の
経過時間Ｔに対するダミービット線（ダミービット信号
線ＤＢＳ）の電位変化を示し（ここで、ダミービット線
ＤＢＬＸは参照電圧（電源電圧Ｖdd）とされている）、
そして、参照符号ＣＯＭＰＳは、経過時間Ｔに対する比
較回路２０４の出力信号の電位変化を示している。
【００４６】図６〜図８に示されるように、ビット線Ｂ
Ｌ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の経過時間Ｔ
に対する電圧振幅が異なるメモリセルＭＣａ，ＭＣｂ，
ＭＣｃのデータを読み出す場合、ダミービット線ＤＢ
Ｌ，ＤＢＬＸの負荷を制御（例えば、ダミービット線Ｄ
ＢＬ，ＤＢＬＸに接続される読み出し用ダミーメモリセ
ル部２１１におけるダミーメモリセルＤＭＣの個数を調
節）することにより、比較回路２０４の出力信号ＣＯＭ
ＰＳを適切なタイミングで変化させ（立ち上がらせ）、
各種タイミング信号を適切なタイミングで生成させるよ
うになっている。
Ｌ（ＢＬａ，ＢＬｂ，ＢＬｃ），ＢＬＸ間の経過時間Ｔ
に対する電圧振幅が異なるメモリセルＭＣａ，ＭＣｂ，
ＭＣｃのデータを読み出す場合、ダミービット線ＤＢ
Ｌ，ＤＢＬＸの負荷を制御（例えば、ダミービット線Ｄ
ＢＬ，ＤＢＬＸに接続される読み出し用ダミーメモリセ
ル部２１１におけるダミーメモリセルＤＭＣの個数を調
節）することにより、比較回路２０４の出力信号ＣＯＭ
ＰＳを適切なタイミングで変化させ（立ち上がらせ）、
各種タイミング信号を適切なタイミングで生成させるよ
うになっている。
【００４７】具体的に、図６に示されるように、例え
ば、読み出し時にビット線ＢＬａ，ＢＬＸ間の経過時間
Ｔに対する電圧振幅が小さいメモリセルＭＣａに対して
は、ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出
し用ダミーメモリセル部２１１におけるダミーメモリセ
ルＤＭＣの数を少なくすることにより、ダミービット線
ＤＢＬ（ダミービット信号線ＤＢＳ）の経過時間Ｔに対
する電圧変化を小さくして、参照電圧Ｖrefよりも低く
なるまでの時間を長くする。すなわち、メモリセルＭＣ
ａに対しては、比較回路２０４の出力信号ＣＯＭＰＳが
立ち上がるまでの時間（遅延時間Ｔｄａ）を、メモリセ
ルＭＣａを読み出す場合のビット線ＢＬａ，ＢＬＸ間の
経過時間Ｔに対する電圧振幅の変化に合わせて長くする
ようになっている。
ば、読み出し時にビット線ＢＬａ，ＢＬＸ間の経過時間
Ｔに対する電圧振幅が小さいメモリセルＭＣａに対して
は、ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出
し用ダミーメモリセル部２１１におけるダミーメモリセ
ルＤＭＣの数を少なくすることにより、ダミービット線
ＤＢＬ（ダミービット信号線ＤＢＳ）の経過時間Ｔに対
する電圧変化を小さくして、参照電圧Ｖrefよりも低く
なるまでの時間を長くする。すなわち、メモリセルＭＣ
ａに対しては、比較回路２０４の出力信号ＣＯＭＰＳが
立ち上がるまでの時間（遅延時間Ｔｄａ）を、メモリセ
ルＭＣａを読み出す場合のビット線ＢＬａ，ＢＬＸ間の
経過時間Ｔに対する電圧振幅の変化に合わせて長くする
ようになっている。
【００４８】これは、図７および図８に示す読み出し時
のビット線間の経過時間に対する電圧振幅が標準的なメ
モリセルＭＣｂおよび読み出し時のビット線間の経過時
間に対する電圧振幅が大きいメモリセルＭＣｃに関して
も同様である。
のビット線間の経過時間に対する電圧振幅が標準的なメ
モリセルＭＣｂおよび読み出し時のビット線間の経過時
間に対する電圧振幅が大きいメモリセルＭＣｃに関して
も同様である。
【００４９】従って、図８に示されるように、例えば、
読み出し時にビット線ＢＬｃ，ＢＬＸ間の経過時間Ｔに
対する電圧振幅が大きいメモリセルＭＣｃに対しては、
ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出し用
ダミーメモリセル部２１１におけるダミーメモリセルＤ
ＭＣの数を多くすることにより、ダミービット線ＤＢＬ
（ダミービット信号線ＤＢＳ）の経過時間Ｔに対する電
圧変化を大きくして、参照電圧Ｖrefよりも低くなるま
での時間を短くする。すなわち、メモリセルＭＣｃに対
しては、比較回路２０４の出力信号ＣＯＭＰＳが立ち上
がるまでの時間（遅延時間Ｔｄｃ）を、メモリセルＭＣ
ｃを読み出す場合のビット線ＢＬｃ，ＢＬＸ間の経過時
間Ｔに対する電圧振幅の変化に合わせて短くし、高速化
を図るようになっている。
読み出し時にビット線ＢＬｃ，ＢＬＸ間の経過時間Ｔに
対する電圧振幅が大きいメモリセルＭＣｃに対しては、
ダミービット線ＤＢＬ，ＤＢＬＸに接続する読み出し用
ダミーメモリセル部２１１におけるダミーメモリセルＤ
ＭＣの数を多くすることにより、ダミービット線ＤＢＬ
（ダミービット信号線ＤＢＳ）の経過時間Ｔに対する電
圧変化を大きくして、参照電圧Ｖrefよりも低くなるま
での時間を短くする。すなわち、メモリセルＭＣｃに対
しては、比較回路２０４の出力信号ＣＯＭＰＳが立ち上
がるまでの時間（遅延時間Ｔｄｃ）を、メモリセルＭＣ
ｃを読み出す場合のビット線ＢＬｃ，ＢＬＸ間の経過時
間Ｔに対する電圧振幅の変化に合わせて短くし、高速化
を図るようになっている。
【００５０】図９は本発明に係る半導体記憶装置の第２
実施例を概略的に示すブロック図である。
実施例を概略的に示すブロック図である。
【００５１】図３と図９との比較から明らかなように、
本第２実施例では、ダミービットラインＤＢＬ，ＤＢＬ
Ｘ（ダミー系）に関しても、実際のビット線ＢＬ，ＢＬ
Ｘと同様に、ビットラインイコライズ回路１３０の出力
を、コラムスイッチ１４０およびデータバスイコライズ
回路１５０を介してダミーセンスアンプ２０６に入力
し、そのダミーセンスアンプ２０６の出力を比較回路２
０４の負入力に供給する。なお、ダミーセンスアンプ２
０６の出力には、ダミー出力ラッチ回路２０７が設けら
れていて実際のセンスアンプ１０６の出力に設けられた
出力ラッチ回路１０７の負荷を模擬するようになってい
る。
本第２実施例では、ダミービットラインＤＢＬ，ＤＢＬ
Ｘ（ダミー系）に関しても、実際のビット線ＢＬ，ＢＬ
Ｘと同様に、ビットラインイコライズ回路１３０の出力
を、コラムスイッチ１４０およびデータバスイコライズ
回路１５０を介してダミーセンスアンプ２０６に入力
し、そのダミーセンスアンプ２０６の出力を比較回路２
０４の負入力に供給する。なお、ダミーセンスアンプ２
０６の出力には、ダミー出力ラッチ回路２０７が設けら
れていて実際のセンスアンプ１０６の出力に設けられた
出力ラッチ回路１０７の負荷を模擬するようになってい
る。
【００５２】すなわち、本第２実施例では、上述した第
１実施例においてビットラインイコライズ回路１３０か
ら比較回路２０４までの配線経路であるダミービット信
号線ＤＢＳに設けられたダミー負荷容量２０２を取り除
き、その代わりに実際の回路構成と同様に、ダミー系に
対してもコラムスイッチ１４０、データバスイコライズ
回路１５０、ダミーセンスアンプ２０６およびダミー出
力ラッチ回路２０７による負荷を与え、ダミーセンスア
ンプ２０６の出力信号を比較回路２０４に供給するよう
になっている。
１実施例においてビットラインイコライズ回路１３０か
ら比較回路２０４までの配線経路であるダミービット信
号線ＤＢＳに設けられたダミー負荷容量２０２を取り除
き、その代わりに実際の回路構成と同様に、ダミー系に
対してもコラムスイッチ１４０、データバスイコライズ
回路１５０、ダミーセンスアンプ２０６およびダミー出
力ラッチ回路２０７による負荷を与え、ダミーセンスア
ンプ２０６の出力信号を比較回路２０４に供給するよう
になっている。
【００５３】なお、本第２実施例においても、デコーダ
回路／ダミーメモリセル選択回路１２１が、ダミーワー
ド線ＤＷＬを介して読み出し用ダミーメモリセル部２１
１においてダミービット線ＤＢＬ，ＤＢＬＸに接続され
るダミーメモリセルＤＭＣを制御するのは第１実施例と
同様であり、さらに、ダミーメモリセル部（２１１，２
１２）も第１実施例と同様である。
回路／ダミーメモリセル選択回路１２１が、ダミーワー
ド線ＤＷＬを介して読み出し用ダミーメモリセル部２１
１においてダミービット線ＤＢＬ，ＤＢＬＸに接続され
るダミーメモリセルＤＭＣを制御するのは第１実施例と
同様であり、さらに、ダミーメモリセル部（２１１，２
１２）も第１実施例と同様である。
【００５４】図１０は図９の半導体記憶装置における要
部の一例を示す回路図である。
部の一例を示す回路図である。
【００５５】図１０に示されるように、ビットラインイ
コライズ回路１３０は、ｐＭＯＳトランジスタ１３１〜
１３３を備え、ビットラインイコライズ回路イネーブル
信号ＥＱＢが活性化（低レベル『Ｌ』）することによ
り、相補のダミービット線ＤＢＬ，ＤＢＬＸの電位を電
源電圧Ｖddにイコライズする。コラムスイッチ１４０
は、複数のビット線から所定のビット線を選択してセン
スアンプに接続するためのものであり、ダミービット線
ＤＢＬ，ＤＢＬＸに対しても複数のダミーのビット線１
４３，１４４が設けられ実際のビット線ＢＬ，ＢＬＸの
負荷を模擬するようになっている。なお、ビットライン
イコライズ回路１３０とデータバスイコライズ回路１５
０との接続は、コラムスイッチ１４０におけるｐＭＯＳ
トランジスタ１４１，１４２により制御され、コラムス
イッチ選択信号ＣＳと同じタイミングの信号ＣＳＷが低
レベル『Ｌ』になることにより接続される。
コライズ回路１３０は、ｐＭＯＳトランジスタ１３１〜
１３３を備え、ビットラインイコライズ回路イネーブル
信号ＥＱＢが活性化（低レベル『Ｌ』）することによ
り、相補のダミービット線ＤＢＬ，ＤＢＬＸの電位を電
源電圧Ｖddにイコライズする。コラムスイッチ１４０
は、複数のビット線から所定のビット線を選択してセン
スアンプに接続するためのものであり、ダミービット線
ＤＢＬ，ＤＢＬＸに対しても複数のダミーのビット線１
４３，１４４が設けられ実際のビット線ＢＬ，ＢＬＸの
負荷を模擬するようになっている。なお、ビットライン
イコライズ回路１３０とデータバスイコライズ回路１５
０との接続は、コラムスイッチ１４０におけるｐＭＯＳ
トランジスタ１４１，１４２により制御され、コラムス
イッチ選択信号ＣＳと同じタイミングの信号ＣＳＷが低
レベル『Ｌ』になることにより接続される。
【００５６】データバスイコライズ回路１５０は、ｐＭ
ＯＳトランジスタ１５１〜１５３を備え、データバスイ
コライズ回路イネーブル信号ＥＱＤが活性化（低レベル
『Ｌ』）することにより、相補のダミーデータバスＤＤ
Ｂ，ＤＤＢＸの電位を電源電圧Ｖddにイコライズする。
ダミーセンスアンプ２０６は、ｐＭＯＳトランジスタ２
６１，２６２およびｎＭＯＳトランジスタ２６３〜２６
５を備え、トランジスタ２６５のゲートに低電位の電源
電圧Ｖssを印加することにより、非動作状態とするよう
になっている。
ＯＳトランジスタ１５１〜１５３を備え、データバスイ
コライズ回路イネーブル信号ＥＱＤが活性化（低レベル
『Ｌ』）することにより、相補のダミーデータバスＤＤ
Ｂ，ＤＤＢＸの電位を電源電圧Ｖddにイコライズする。
ダミーセンスアンプ２０６は、ｐＭＯＳトランジスタ２
６１，２６２およびｎＭＯＳトランジスタ２６３〜２６
５を備え、トランジスタ２６５のゲートに低電位の電源
電圧Ｖssを印加することにより、非動作状態とするよう
になっている。
【００５７】ダミー出力ラッチ回路２０７は、３つのイ
ンバータ２７１〜２７３で構成される。ここで、インバ
ータ２７２および２７３はラッチを構成し、また、イン
バータ２７１および２７２には、出力ラッチ回路イネー
ブル信号ＯＥが供給されている。なお、ダミー出力ラッ
チ回路２０７は、出力ラッチ回路イネーブル信号ＯＥに
より、実際の出力ラッチ回路１０７と同様に動作させて
もよいが、ダミーセンスアンプ２０６と同様に非動作状
態として、実際の回路の負荷を模擬するだけの構成とし
てもよい。
ンバータ２７１〜２７３で構成される。ここで、インバ
ータ２７２および２７３はラッチを構成し、また、イン
バータ２７１および２７２には、出力ラッチ回路イネー
ブル信号ＯＥが供給されている。なお、ダミー出力ラッ
チ回路２０７は、出力ラッチ回路イネーブル信号ＯＥに
より、実際の出力ラッチ回路１０７と同様に動作させて
もよいが、ダミーセンスアンプ２０６と同様に非動作状
態として、実際の回路の負荷を模擬するだけの構成とし
てもよい。
【００５８】比較回路２０４は、ｐＭＯＳトランジスタ
２４１，２４２、ｎＭＯＳトランジスタ２４３，２４
４、および、電流源２４５を備えたカレントミラー型差
動アンプとして構成され、一方の差動入力にダミービッ
ト信号線ＤＢＳ（ダミー出力ラッチ回路２０７の出力）
の電位が与えられ、また、他方の差動入力には参照電圧
発生回路２０３の出力（参照電圧Ｖref）が印加されて
いる。そして、比較回路２０４の出力信号（ＣＯＭＰ
Ｓ）は波形整形用の２段のインバータ（バッファ）２８
１，２８２を介してタイミング信号生成回路１２２へ供
給される。
２４１，２４２、ｎＭＯＳトランジスタ２４３，２４
４、および、電流源２４５を備えたカレントミラー型差
動アンプとして構成され、一方の差動入力にダミービッ
ト信号線ＤＢＳ（ダミー出力ラッチ回路２０７の出力）
の電位が与えられ、また、他方の差動入力には参照電圧
発生回路２０３の出力（参照電圧Ｖref）が印加されて
いる。そして、比較回路２０４の出力信号（ＣＯＭＰ
Ｓ）は波形整形用の２段のインバータ（バッファ）２８
１，２８２を介してタイミング信号生成回路１２２へ供
給される。
【００５９】図１１は図９の半導体記憶装置における要
部の他の例を示す回路図である。
部の他の例を示す回路図である。
【００６０】図１０と図１１との比較から明らかなよう
に、図１１に示す回路は、図１０の回路における比較回
路２０４の電流源を、ゲートにデータバスイコライズ回
路イネーブル信号ＥＱＤが供給されたｎＭＯＳトランジ
スタ２４５として構成し、さらに、データバスイコライ
ズ回路イネーブル信号ＥＱＤにより制御されるリセット
回路を設けたものである。
に、図１１に示す回路は、図１０の回路における比較回
路２０４の電流源を、ゲートにデータバスイコライズ回
路イネーブル信号ＥＱＤが供給されたｎＭＯＳトランジ
スタ２４５として構成し、さらに、データバスイコライ
ズ回路イネーブル信号ＥＱＤにより制御されるリセット
回路を設けたものである。
【００６１】すなわち、データバスイコライズ回路イネ
ーブル信号ＥＱＤによりデータバスイコライズ回路１５
０が活性化するとき（イコライズするとき：信号ＥＱＤ
が低レベル『Ｌ』）、トランジスタ２４５はオフして比
較回路（カレントミラー型差動アンプ）２０４が非活性
になり、逆に、データバスイコライズ回路１５０が非活
性のとき（信号ＥＱＤが高レベル『Ｈ』）、トランジス
タ２４５はオンして比較回路２０４が活性となるように
されている。
ーブル信号ＥＱＤによりデータバスイコライズ回路１５
０が活性化するとき（イコライズするとき：信号ＥＱＤ
が低レベル『Ｌ』）、トランジスタ２４５はオフして比
較回路（カレントミラー型差動アンプ）２０４が非活性
になり、逆に、データバスイコライズ回路１５０が非活
性のとき（信号ＥＱＤが高レベル『Ｈ』）、トランジス
タ２４５はオンして比較回路２０４が活性となるように
されている。
【００６２】このように、比較回路２０４を制御するこ
とにより、比較動作が不要なときの比較回路（差動アン
プ）の定常電流を遮断して、半導体記憶装置の待機時消
費電流を低減させることができる。なお、トランジスタ
２４５のゲートに供給する信号としては、データバスイ
コライズ回路イネーブル信号ＥＱＤの代わりに、ビット
ラインイコライズ回路イネーブル信号ＥＱＢを使用する
こともできる。この場合には、ビットラインイコライズ
回路１３０の活性時に比較回路２０４が非活性になり、
且つ、ビットラインイコライズ回路１３０の非活性時に
比較回路２０４が活性になり、同様の消費電流低減の効
果が得られる。
とにより、比較動作が不要なときの比較回路（差動アン
プ）の定常電流を遮断して、半導体記憶装置の待機時消
費電流を低減させることができる。なお、トランジスタ
２４５のゲートに供給する信号としては、データバスイ
コライズ回路イネーブル信号ＥＱＤの代わりに、ビット
ラインイコライズ回路イネーブル信号ＥＱＢを使用する
こともできる。この場合には、ビットラインイコライズ
回路１３０の活性時に比較回路２０４が非活性になり、
且つ、ビットラインイコライズ回路１３０の非活性時に
比較回路２０４が活性になり、同様の消費電流低減の効
果が得られる。
【００６３】また、比較回路２０４は、ｐＭＯＳトラン
ジスタ２４６、ｎＭＯＳトランジスタ２４７およびイン
バータ２４８より成るリセット回路を備えている。この
リセット回路は、データバスイコライズ回路イネーブル
信号ＥＱＤによりデータバスイコライズ回路１５０が活
性化するとき（信号ＥＱＤが低レベル『Ｌ』）、トラン
ジスタ２４６および２４７がオンし、比較回路（カレン
トミラー型差動アンプ）をリセットしてその出力を低レ
ベル『Ｌ』に保持し、逆に、データバスイコライズ回路
１５０が非活性のとき（信号ＥＱＤが高レベル
『Ｈ』）、トランジスタ２４６および２４７がオフする
ようになっている。
ジスタ２４６、ｎＭＯＳトランジスタ２４７およびイン
バータ２４８より成るリセット回路を備えている。この
リセット回路は、データバスイコライズ回路イネーブル
信号ＥＱＤによりデータバスイコライズ回路１５０が活
性化するとき（信号ＥＱＤが低レベル『Ｌ』）、トラン
ジスタ２４６および２４７がオンし、比較回路（カレン
トミラー型差動アンプ）をリセットしてその出力を低レ
ベル『Ｌ』に保持し、逆に、データバスイコライズ回路
１５０が非活性のとき（信号ＥＱＤが高レベル
『Ｈ』）、トランジスタ２４６および２４７がオフする
ようになっている。
【００６４】このように、比較回路２０４の出力にリセ
ット回路を設け、比較回路（カレントミラー型差動アン
プ）の非活性状態時にはその出力を所定の電圧状態（本
実施例では、低電位の電源電圧Ｖss）に固定することに
より、比較回路２０４の出力が不定となるのを防止する
ようになっている。なお、リセット回路に対してもデー
タバスイコライズ回路イネーブル信号ＥＱＤの代わり
に、ビットラインイコライズ回路イネーブル信号ＥＱＢ
を使用することもできる。
ット回路を設け、比較回路（カレントミラー型差動アン
プ）の非活性状態時にはその出力を所定の電圧状態（本
実施例では、低電位の電源電圧Ｖss）に固定することに
より、比較回路２０４の出力が不定となるのを防止する
ようになっている。なお、リセット回路に対してもデー
タバスイコライズ回路イネーブル信号ＥＱＤの代わり
に、ビットラインイコライズ回路イネーブル信号ＥＱＢ
を使用することもできる。
【００６５】図１２は図９の半導体記憶装置におけるダ
ミーメモリセルの構成例を示す回路図である。
ミーメモリセルの構成例を示す回路図である。
【００６６】図１２（ａ）および図１２（ｂ）に示す各
ダミーメモリセルＤＭＣは、それぞれｐＭＯＳトランジ
スタ３０１，３０２およびｎＭＯＳトランジスタ３０３
〜３０６を備えて構成されている。ここで、トランジス
タ３０５および３０６はゲートトランジスタであり、ダ
ミーワード線ＤＷＬが高レベル『Ｈ』のときにオンとな
ってダミーメモリセルＤＭＣをダミービット線ＤＢＬ，
ＤＢＬＸに接続するようになっている。トランジスタ３
０１および３０３のゲートは、トランジスタ３０２と３
０４との接続ノードに共通接続され、また、トランジス
タ３０２および３０４のゲートは、トランジスタ３０１
と３０３との接続ノードに共通接続されている。
ダミーメモリセルＤＭＣは、それぞれｐＭＯＳトランジ
スタ３０１，３０２およびｎＭＯＳトランジスタ３０３
〜３０６を備えて構成されている。ここで、トランジス
タ３０５および３０６はゲートトランジスタであり、ダ
ミーワード線ＤＷＬが高レベル『Ｈ』のときにオンとな
ってダミーメモリセルＤＭＣをダミービット線ＤＢＬ，
ＤＢＬＸに接続するようになっている。トランジスタ３
０１および３０３のゲートは、トランジスタ３０２と３
０４との接続ノードに共通接続され、また、トランジス
タ３０２および３０４のゲートは、トランジスタ３０１
と３０３との接続ノードに共通接続されている。
【００６７】図１２（ａ）に示すダミーメモリセルＤＭ
Ｃは、トランジスタ３０２および３０４のゲート（トラ
ンジスタ３０１および３０３の接続ノード）が高電位の
電源線（Ｖdd）に接続され、また、図１２（ｂ））に示
すダミーメモリセルＤＭＣは、トランジスタ３０１およ
び３０３のゲート（トランジスタ３０２および３０４の
接続ノード）が低電位の電源線（Ｖss）に接続されるよ
うになっている。なお、読み出し用ダミーメモリセル部
２１１におけるダミーメモリセルＤＭＣは、ダミーワー
ド線ＤＷＬのレベルに応じてダミービット線ＤＢＬ，Ｄ
ＢＬＸへの接続が制御される。一方、負荷用ダミーメモ
リセル部２１２におけるダミーメモリセルＤＭＣは、非
選択の実際のワード線ＷＬに接続されたメモリセルＭＣ
の負荷を模擬するように、ゲートトランジスタ３０５お
よび３０６のゲート（ダミーワード線ＤＷＬ）が低電位
の電源線（Ｖss）に接続され（３００）、ゲートトラン
ジスタ３０５および３０６がオフするようになってい
る。
Ｃは、トランジスタ３０２および３０４のゲート（トラ
ンジスタ３０１および３０３の接続ノード）が高電位の
電源線（Ｖdd）に接続され、また、図１２（ｂ））に示
すダミーメモリセルＤＭＣは、トランジスタ３０１およ
び３０３のゲート（トランジスタ３０２および３０４の
接続ノード）が低電位の電源線（Ｖss）に接続されるよ
うになっている。なお、読み出し用ダミーメモリセル部
２１１におけるダミーメモリセルＤＭＣは、ダミーワー
ド線ＤＷＬのレベルに応じてダミービット線ＤＢＬ，Ｄ
ＢＬＸへの接続が制御される。一方、負荷用ダミーメモ
リセル部２１２におけるダミーメモリセルＤＭＣは、非
選択の実際のワード線ＷＬに接続されたメモリセルＭＣ
の負荷を模擬するように、ゲートトランジスタ３０５お
よび３０６のゲート（ダミーワード線ＤＷＬ）が低電位
の電源線（Ｖss）に接続され（３００）、ゲートトラン
ジスタ３０５および３０６がオフするようになってい
る。
【００６８】図１３は本発明に係る半導体記憶装置の第
３実施例を概略的に示すブロック図である。
３実施例を概略的に示すブロック図である。
【００６９】図９と図１３との比較から明らかなよう
に、本第３実施例においては、第２実施例におけるデコ
ーダ回路／ダミーメモリセル選択回路１２１をデコーダ
回路１２０として構成し、ダミーワード線ＤＷＬをダミ
ーワードドライバ２０１により駆動するようになってい
る。さらに、ダミーワード線ＤＷＬには、実際のワード
線ＷＬに設けられる複数のメモリセルＭＣの負荷を模擬
する負荷用ダミーメモリセル部２１３が設けられてい
る。
に、本第３実施例においては、第２実施例におけるデコ
ーダ回路／ダミーメモリセル選択回路１２１をデコーダ
回路１２０として構成し、ダミーワード線ＤＷＬをダミ
ーワードドライバ２０１により駆動するようになってい
る。さらに、ダミーワード線ＤＷＬには、実際のワード
線ＷＬに設けられる複数のメモリセルＭＣの負荷を模擬
する負荷用ダミーメモリセル部２１３が設けられてい
る。
【００７０】このように、ダミーワード線ＤＷＬによる
ダミーメモリセルの選択信号は、ダミーワードドライバ
２０１によりワード線ＷＬを選択する信号から論理合成
して生成することができる。そのため、ダミーメモリセ
ルＤＭＣがダミーワード線ＤＷＬまたはワード線ＷＬ
（デコーダ回路１２１の物理的な位置）から最遠端に設
けられている場合、ダミーメモリセルＤＭＣの選択は、
通常のメモリセルＭＣの選択に対して、その信号伝達バ
スの長さの観点から、ワーストケースのタイミング遅延
を包含することが保証される。
ダミーメモリセルの選択信号は、ダミーワードドライバ
２０１によりワード線ＷＬを選択する信号から論理合成
して生成することができる。そのため、ダミーメモリセ
ルＤＭＣがダミーワード線ＤＷＬまたはワード線ＷＬ
（デコーダ回路１２１の物理的な位置）から最遠端に設
けられている場合、ダミーメモリセルＤＭＣの選択は、
通常のメモリセルＭＣの選択に対して、その信号伝達バ
スの長さの観点から、ワーストケースのタイミング遅延
を包含することが保証される。
【００７１】なお、負荷用ダミーメモリセル部２１３に
おける各ダミーメモリセルＤＭＣは、例えば、上述した
図１２（ａ）および図１２（ｂ）に示す読み出し用ダミ
ーメモリセル部２１１におけるダミーメモリセルＤＭＣ
と同様の構成とされている。
おける各ダミーメモリセルＤＭＣは、例えば、上述した
図１２（ａ）および図１２（ｂ）に示す読み出し用ダミ
ーメモリセル部２１１におけるダミーメモリセルＤＭＣ
と同様の構成とされている。
【００７２】図１４は本発明に係る半導体記憶装置の第
４実施例を概略的に示すブロック図である。
４実施例を概略的に示すブロック図である。
【００７３】図１３と図１４との比較から明らかなよう
に、本第４実施例においては、第３実施例における読み
出し用ダミーメモリセル部２１１の構成に特徴を有する
もので、読み出し用ダミーメモリセル部２１１における
ダミーメモリセルＤＭＣの選択を外部からのダミーメモ
リセル選択制御信号により制御するようになっている。
すなわち、本第４実施例においては、外部からのダミー
メモリセル選択制御信号ＳＥＬに応じてダミーメモリセ
ル選択信号ＤＳを生成するダミーメモリセル選択信号生
成回路２１４、および、ダミーメモリセル選択信号ＤＳ
に応じて読み出し用ダミーメモリセル部２１１内で同時
に接続する複数のダミーメモリセルＤＭＣを選択するダ
ミーメモリセル選択回路２１５が設けられている。
に、本第４実施例においては、第３実施例における読み
出し用ダミーメモリセル部２１１の構成に特徴を有する
もので、読み出し用ダミーメモリセル部２１１における
ダミーメモリセルＤＭＣの選択を外部からのダミーメモ
リセル選択制御信号により制御するようになっている。
すなわち、本第４実施例においては、外部からのダミー
メモリセル選択制御信号ＳＥＬに応じてダミーメモリセ
ル選択信号ＤＳを生成するダミーメモリセル選択信号生
成回路２１４、および、ダミーメモリセル選択信号ＤＳ
に応じて読み出し用ダミーメモリセル部２１１内で同時
に接続する複数のダミーメモリセルＤＭＣを選択するダ
ミーメモリセル選択回路２１５が設けられている。
【００７４】図１５は図１４の半導体記憶装置における
ダミーメモリセル選択信号生成回路の一例を示すブロッ
ク図である。なお、以下の説明では、読み出し用ダミー
メモリセル部２１１において選択されるダミーメモリセ
ルＤＭＣの個数が最大で８個の場合を示すが、本発明の
適用は様々に変形し得るのはいうまでもない。
ダミーメモリセル選択信号生成回路の一例を示すブロッ
ク図である。なお、以下の説明では、読み出し用ダミー
メモリセル部２１１において選択されるダミーメモリセ
ルＤＭＣの個数が最大で８個の場合を示すが、本発明の
適用は様々に変形し得るのはいうまでもない。
【００７５】図１５に示されるように、ダミーメモリセ
ル選択信号生成回路２１４は、外部から供給される３ビ
ットのダミーメモリセル選択制御信号ＳＥＬ［０］〜Ｓ
ＥＬ［２］をデコードして、８つの相補のダミーメモリ
セル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，
ＸＤＳ［７］を生成してダミーメモリセル選択回路２１
５に供給する。
ル選択信号生成回路２１４は、外部から供給される３ビ
ットのダミーメモリセル選択制御信号ＳＥＬ［０］〜Ｓ
ＥＬ［２］をデコードして、８つの相補のダミーメモリ
セル選択信号ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，
ＸＤＳ［７］を生成してダミーメモリセル選択回路２１
５に供給する。
【００７６】ここで、ダミーメモリセル選択制御信号Ｓ
ＥＬ［０］〜ＳＥＬ［２］は、例えば、チップ若しくは
ＲＡＭマクロ外部のＣＰＵ、メモリ管理ユニットまたは
他の制御ブロックから供給される制御信号でもよいし、
或いは、ヒューズＲＯＭ、ＥＥＰＲＯＭまたはフラッシ
ュメモリ等の不揮発性メモリに保持されたデータでもよ
い。上記のような構成とすることにより、半導体前工程
終了後にＲＡＭ（半導体記憶装置）のアクセス時間を変
更して、例えば、センスアンプのタイミングマージンレ
ス等で不良となるのを防止（救済）することが可能にな
る。
ＥＬ［０］〜ＳＥＬ［２］は、例えば、チップ若しくは
ＲＡＭマクロ外部のＣＰＵ、メモリ管理ユニットまたは
他の制御ブロックから供給される制御信号でもよいし、
或いは、ヒューズＲＯＭ、ＥＥＰＲＯＭまたはフラッシ
ュメモリ等の不揮発性メモリに保持されたデータでもよ
い。上記のような構成とすることにより、半導体前工程
終了後にＲＡＭ（半導体記憶装置）のアクセス時間を変
更して、例えば、センスアンプのタイミングマージンレ
ス等で不良となるのを防止（救済）することが可能にな
る。
【００７７】なお、ダミーメモリセル選択信号生成回路
２１４におけるダミーメモリセル選択制御信号ＳＥＬ
［０］〜ＳＥＬ［２］およびダミーメモリセル選択信号
ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］
の真理値表は次の通りである。
２１４におけるダミーメモリセル選択制御信号ＳＥＬ
［０］〜ＳＥＬ［２］およびダミーメモリセル選択信号
ＤＳ［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］
の真理値表は次の通りである。
【００７８】
【表１】
【００７９】図１６は図１４の半導体記憶装置における
ダミーメモリセル選択回路２１５の一例を示す回路図で
ある。
ダミーメモリセル選択回路２１５の一例を示す回路図で
ある。
【００８０】図１６に示されるように、ダミーメモリセ
ル選択回路２１５は、ダミーメモリセル選択信号ＤＳ
［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］によ
りスイッチング制御される８つのスイッチＳＷ０〜ＳＷ
７を備え、それぞれ読み出し用ダミーメモリセル部２１
１における８つのダミーメモリセルＤＭＣ０〜ＤＭＣ７
とダミーワード線ＤＷＬとの接続を制御するようになっ
ている。ここで、各スイッチＳＷ０〜ＳＷ７は、図５を
参照して説明したような１つのｐＭＯＳトランジスタお
よび２つのｎＭＯＳトランジスタを有するリセット付き
スイッチとして構成されている。なお、ダミーメモリセ
ルＤＭＣのトランスファーゲートがｎＭＯＳトランジス
タ（３０５，３０６）の場合は、ｎＭＯＳトランジスタ
でリセットする（低レベル『Ｌ』でｎＭＯＳトランジス
タがオフする）が、ダミーメモリセルＤＭＣのトランス
ファーゲートがｐＭＯＳトランジスタの場合は、ｐＭＯ
Ｓトランジスタでリセットする（高レベル『Ｈ』でｐＭ
ＯＳトランジスタがオフする）ことになる。
ル選択回路２１５は、ダミーメモリセル選択信号ＤＳ
［０］，ＸＤＳ［０］〜ＤＳ［７］，ＸＤＳ［７］によ
りスイッチング制御される８つのスイッチＳＷ０〜ＳＷ
７を備え、それぞれ読み出し用ダミーメモリセル部２１
１における８つのダミーメモリセルＤＭＣ０〜ＤＭＣ７
とダミーワード線ＤＷＬとの接続を制御するようになっ
ている。ここで、各スイッチＳＷ０〜ＳＷ７は、図５を
参照して説明したような１つのｐＭＯＳトランジスタお
よび２つのｎＭＯＳトランジスタを有するリセット付き
スイッチとして構成されている。なお、ダミーメモリセ
ルＤＭＣのトランスファーゲートがｎＭＯＳトランジス
タ（３０５，３０６）の場合は、ｎＭＯＳトランジスタ
でリセットする（低レベル『Ｌ』でｎＭＯＳトランジス
タがオフする）が、ダミーメモリセルＤＭＣのトランス
ファーゲートがｐＭＯＳトランジスタの場合は、ｐＭＯ
Ｓトランジスタでリセットする（高レベル『Ｈ』でｐＭ
ＯＳトランジスタがオフする）ことになる。
【００８１】このように、読み出し用ダミーメモリセル
部２１１におけるダミーメモリセルＤＭＣの個数をダミ
ーメモリセル選択回路２１５（スイッチＳＷ）により可
変にすることで、半導体製造工程終了後、外部からの入
力信号により個数を調整して、センスアンプオフセット
入力電圧等を調節することができる。
部２１１におけるダミーメモリセルＤＭＣの個数をダミ
ーメモリセル選択回路２１５（スイッチＳＷ）により可
変にすることで、半導体製造工程終了後、外部からの入
力信号により個数を調整して、センスアンプオフセット
入力電圧等を調節することができる。
【００８２】以上において、本発明によって得られる比
較回路２０４の出力信号（ＣＯＭＰＳ）は、センスアン
プの起動信号だけではなく、他の半導体記憶装置の内部
タイミング信号を生成するために使用することができ
る。例えば、ワード線のリセット信号、プリチャージ信
号およびイコライズ開始信号等の生成に使用することに
より、必要最小限の動作時間で半導体記憶装置（ＲＡ
Ｍ）の読み出し／書き込み動作を完了し、高サイクル動
作と同時に動作時消費電力の低減を図ることができる。
較回路２０４の出力信号（ＣＯＭＰＳ）は、センスアン
プの起動信号だけではなく、他の半導体記憶装置の内部
タイミング信号を生成するために使用することができ
る。例えば、ワード線のリセット信号、プリチャージ信
号およびイコライズ開始信号等の生成に使用することに
より、必要最小限の動作時間で半導体記憶装置（ＲＡ
Ｍ）の読み出し／書き込み動作を完了し、高サイクル動
作と同時に動作時消費電力の低減を図ることができる。
【００８３】（付記１） ビット線と同等の負荷を有す
るダミービット線、参照電圧を発生する参照電圧発生回
路、該ダミービット線の電位と該参照電圧とを比較する
比較回路、および、該比較回路の出力により各種タイミ
ング信号を生成するタイミング信号生成回路を備える半
導体記憶装置であって、前記ダミービット線に対して複
数のダミーメモリセルを同時に選択して接続し、該ダミ
ービット線の電位を調節するようにしたことを特徴とす
る半導体記憶装置。
るダミービット線、参照電圧を発生する参照電圧発生回
路、該ダミービット線の電位と該参照電圧とを比較する
比較回路、および、該比較回路の出力により各種タイミ
ング信号を生成するタイミング信号生成回路を備える半
導体記憶装置であって、前記ダミービット線に対して複
数のダミーメモリセルを同時に選択して接続し、該ダミ
ービット線の電位を調節するようにしたことを特徴とす
る半導体記憶装置。
【００８４】（付記２） 複数のワード線、複数のビッ
ト線、並びに、該各ワード線と該各ビット線との交差個
所に設けられた複数のメモリセルを備えるメモリセルア
レイ、アドレス信号に応じて前記メモリセルアレイの所
定のワード線を駆動するワードドライバ、前記ビット線
を模擬するダミービット線、参照電圧を発生する参照電
圧発生回路、前記ダミービット線の電位と前記参照電圧
とを比較する比較回路、前記比較回路の出力により各種
タイミング信号を生成するタイミング信号生成回路、お
よび、前記ダミービット線に対して同時に接続可能な複
数のダミーメモリセルを備えることを特徴とする半導体
記憶装置。
ト線、並びに、該各ワード線と該各ビット線との交差個
所に設けられた複数のメモリセルを備えるメモリセルア
レイ、アドレス信号に応じて前記メモリセルアレイの所
定のワード線を駆動するワードドライバ、前記ビット線
を模擬するダミービット線、参照電圧を発生する参照電
圧発生回路、前記ダミービット線の電位と前記参照電圧
とを比較する比較回路、前記比較回路の出力により各種
タイミング信号を生成するタイミング信号生成回路、お
よび、前記ダミービット線に対して同時に接続可能な複
数のダミーメモリセルを備えることを特徴とする半導体
記憶装置。
【００８５】（付記３） 付記１または２に記載の半導
体記憶装置において、前記複数のダミーメモリセルは、
ダミーワード線により駆動される複数の読み出し用ダミ
ーメモリセルであることを特徴とする半導体記憶装置。
体記憶装置において、前記複数のダミーメモリセルは、
ダミーワード線により駆動される複数の読み出し用ダミ
ーメモリセルであることを特徴とする半導体記憶装置。
【００８６】（付記４） 付記３に記載の半導体記憶装
置において、前記ダミーワード線には、複数の負荷用ダ
ミーメモリセルが接続されていることを特徴とする半導
体記憶装置。
置において、前記ダミーワード線には、複数の負荷用ダ
ミーメモリセルが接続されていることを特徴とする半導
体記憶装置。
【００８７】（付記５） 付記１または２に記載の半導
体記憶装置において、前記ダミービット線には、複数の
負荷用ダミーメモリセルが接続されていることを特徴と
する半導体記憶装置。
体記憶装置において、前記ダミービット線には、複数の
負荷用ダミーメモリセルが接続されていることを特徴と
する半導体記憶装置。
【００８８】（付記６） 付記１または２に記載の半導
体記憶装置において、前記同時に接続する複数のダミー
メモリセルの個数を、レイアウト上で調節することを特
徴とする半導体記憶装置。
体記憶装置において、前記同時に接続する複数のダミー
メモリセルの個数を、レイアウト上で調節することを特
徴とする半導体記憶装置。
【００８９】（付記７） 付記１または２に記載の半導
体記憶装置において、さらに、前記同時に接続するダミ
ーメモリセルの個数を制御するスイッチ回路を備えるこ
とを特徴とする半導体記憶装置。
体記憶装置において、さらに、前記同時に接続するダミ
ーメモリセルの個数を制御するスイッチ回路を備えるこ
とを特徴とする半導体記憶装置。
【００９０】（付記８） 付記１または２に記載の半導
体記憶装置において、さらに、ダミーメモリセル選択制
御信号に応じてダミーメモリセル選択信号を生成するダ
ミーメモリセル選択信号生成回路、および、該ダミーメ
モリセル選択信号に応じて前記同時に接続する複数のダ
ミーメモリセルを選択するダミーメモリセル選択回路を
備えることを特徴とする半導体記憶装置。
体記憶装置において、さらに、ダミーメモリセル選択制
御信号に応じてダミーメモリセル選択信号を生成するダ
ミーメモリセル選択信号生成回路、および、該ダミーメ
モリセル選択信号に応じて前記同時に接続する複数のダ
ミーメモリセルを選択するダミーメモリセル選択回路を
備えることを特徴とする半導体記憶装置。
【００９１】（付記９） 付記８に記載の半導体記憶装
置において、前記ダミーメモリセル選択回路は、リセッ
ト付スイッチとして構成されることを特徴とする半導体
記憶装置。
置において、前記ダミーメモリセル選択回路は、リセッ
ト付スイッチとして構成されることを特徴とする半導体
記憶装置。
【００９２】（付記１０） 付記１または２に記載の半
導体記憶装置において、前記比較回路がカレントミラー
型差動増幅器であることを特徴とする半導体記憶装置。
導体記憶装置において、前記比較回路がカレントミラー
型差動増幅器であることを特徴とする半導体記憶装置。
【００９３】（付記１１） 付記１または２に記載の半
導体記憶装置において、さらに、前記比較回路の非活性
時に当該比較回路の出力をリセットする比較回路出力リ
セット回路を備えることを特徴とする半導体記憶装置。
導体記憶装置において、さらに、前記比較回路の非活性
時に当該比較回路の出力をリセットする比較回路出力リ
セット回路を備えることを特徴とする半導体記憶装置。
【００９４】（付記１２） 付記１または２に記載の半
導体記憶装置において、さらに、前記ビット線および前
記ダミービット線の電位を所定の電位にリセットするビ
ットラインイコライズ回路を備え、該ビットラインイコ
ライズ回路の活性時に前記比較回路が非活性になり、且
つ、該ビットラインイコライズ回路の非活性時に該比較
回路が活性になることを特徴とする半導体記憶装置。
導体記憶装置において、さらに、前記ビット線および前
記ダミービット線の電位を所定の電位にリセットするビ
ットラインイコライズ回路を備え、該ビットラインイコ
ライズ回路の活性時に前記比較回路が非活性になり、且
つ、該ビットラインイコライズ回路の非活性時に該比較
回路が活性になることを特徴とする半導体記憶装置。
【００９５】（付記１３） 付記１２に記載の半導体記
憶装置において、さらに、前記ビットラインイコライズ
回路から前記比較回路までの配線経路に設けられたダミ
ー負荷容量を備えることを特徴とする半導体記憶装置。
憶装置において、さらに、前記ビットラインイコライズ
回路から前記比較回路までの配線経路に設けられたダミ
ー負荷容量を備えることを特徴とする半導体記憶装置。
【００９６】（付記１４） 付記１または２に記載の半
導体記憶装置において、さらに、データバスおよびダミ
ーデータバスの電位を所定の電位にリセットするデータ
バスイコライズ回路を備え、該データバスイコライズ回
路の活性時に前記比較回路が非活性になり、且つ、該デ
ータバスイコライズ回路の非活性時に該比較回路が活性
になることを特徴とする半導体記憶装置。
導体記憶装置において、さらに、データバスおよびダミ
ーデータバスの電位を所定の電位にリセットするデータ
バスイコライズ回路を備え、該データバスイコライズ回
路の活性時に前記比較回路が非活性になり、且つ、該デ
ータバスイコライズ回路の非活性時に該比較回路が活性
になることを特徴とする半導体記憶装置。
【００９７】（付記１５） 付記１または２に記載の半
導体記憶装置において、さらに、前記所定のワード線に
接続されたメモリセルのデータを読み出すセンスアン
プ、および、該センスアンプの出力をラッチする出力ラ
ッチ回路を備えることを特徴とする半導体記憶装置。
導体記憶装置において、さらに、前記所定のワード線に
接続されたメモリセルのデータを読み出すセンスアン
プ、および、該センスアンプの出力をラッチする出力ラ
ッチ回路を備えることを特徴とする半導体記憶装置。
【００９８】（付記１６） 付記１５に記載の半導体記
憶装置において、さらに、前記ビットラインイコライズ
回路から前記比較回路までの配線経路にそれぞれ設けら
れ、前記センスアンプの負荷を模擬するダミーセンスア
ンプ、および、前記出力ラッチ回路の負荷を模擬するダ
ミー出力ラッチ回路を備えることを特徴とする半導体記
憶装置。
憶装置において、さらに、前記ビットラインイコライズ
回路から前記比較回路までの配線経路にそれぞれ設けら
れ、前記センスアンプの負荷を模擬するダミーセンスア
ンプ、および、前記出力ラッチ回路の負荷を模擬するダ
ミー出力ラッチ回路を備えることを特徴とする半導体記
憶装置。
【００９９】（付記１７） 付記１または２に記載の半
導体記憶装置において、さらに、複数のビット線から所
定のビット線を選択してセンスアンプに接続するコラム
スイッチを備え、該コラムスイッチは、前記ダミービッ
ト線に対して該選択対象となる複数のビット線の負荷を
模擬するようになっていることを特徴とする半導体記憶
装置。
導体記憶装置において、さらに、複数のビット線から所
定のビット線を選択してセンスアンプに接続するコラム
スイッチを備え、該コラムスイッチは、前記ダミービッ
ト線に対して該選択対象となる複数のビット線の負荷を
模擬するようになっていることを特徴とする半導体記憶
装置。
【０１００】
【発明の効果】以上、詳述したように、本発明によれ
ば、半導体の製造プロセスや製造ラインのばらつき等に
依存することなく、動作マージンを大幅に向上し、より
一層の高速動作が可能な半導体記憶装置を提供すること
ができる。
ば、半導体の製造プロセスや製造ラインのばらつき等に
依存することなく、動作マージンを大幅に向上し、より
一層の高速動作が可能な半導体記憶装置を提供すること
ができる。
【図１】従来の半導体記憶装置の一例を概略的に示すブ
ロック図である。
ロック図である。
【図２】従来の半導体記憶装置における課題を説明する
ための図である。
ための図である。
【図３】本発明に係る半導体記憶装置の第１実施例を概
略的に示すブロック図である。
略的に示すブロック図である。
【図４】図３の半導体記憶装置におけるダミーメモリセ
ル部の一構成例を示す図である。
ル部の一構成例を示す図である。
【図５】図４におけるスイッチの一例を説明するための
図である。
図である。
【図６】図３の半導体記憶装置の動作を説明するための
図（その１）である。
図（その１）である。
【図７】図３の半導体記憶装置の動作を説明するための
図（その２）である。
図（その２）である。
【図８】図３の半導体記憶装置の動作を説明するための
図（その３）である。
図（その３）である。
【図９】本発明に係る半導体記憶装置の第２実施例を概
略的に示すブロック図である。
略的に示すブロック図である。
【図１０】図９の半導体記憶装置における要部の一例を
示す回路図である。
示す回路図である。
【図１１】図９の半導体記憶装置における要部の他の例
を示す回路図である。
を示す回路図である。
【図１２】図９の半導体記憶装置におけるダミーメモリ
セルの構成例を示す回路図である。
セルの構成例を示す回路図である。
【図１３】本発明に係る半導体記憶装置の第３実施例を
概略的に示すブロック図である。
概略的に示すブロック図である。
【図１４】本発明に係る半導体記憶装置の第４実施例を
概略的に示すブロック図である。
概略的に示すブロック図である。
【図１５】図１４の半導体記憶装置におけるダミーメモ
リセル選択信号生成回路の一例を示すブロック図であ
る。
リセル選択信号生成回路の一例を示すブロック図であ
る。
【図１６】図１４の半導体記憶装置におけるダミーメモ
リセル選択回路の一例を示す回路図である。
リセル選択回路の一例を示す回路図である。
１００…メモリセルアレイ
１０１…ワードラインドライバ
１０２…タイミング信号生成回路／デコーダ回路
１０３，１３０…ビットラインイコライズ回路
１０４，１４０…コラムスイッチ
１０５，１５０…データバスイコライズ回路
１０６…センスアンプ
１０７…出力ラッチ回路
１０８…出力バッファ
１０９…入力回路／ライトアンプ
１２０…デコーダ回路
１２１…デコーダ回路／ダミーメモリセル選択回路
１２２…タイミング信号生成回路
２０１…ダミーワードドライバ
２０２…ダミー負荷容量
２０３…参照電圧発生回路
２０４…比較回路（コンパレータ）
２０６…ダミーセンスアンプ
２０７…ダミー出力ラッチ回路
２１１…読み出し用ダミーメモリセル部
２１２，２１３…負荷用ダミーメモリセル部
２１４…ダミーメモリセル選択信号生成回路
２１５…ダミーメモリセル選択回路
Claims (10)
- 【請求項１】 ビット線と同等の負荷を有するダミービ
ット線、参照電圧を発生する参照電圧発生回路、該ダミ
ービット線の電位と該参照電圧とを比較する比較回路、
および、該比較回路の出力により各種タイミング信号を
生成するタイミング信号生成回路を備える半導体記憶装
置であって、 前記ダミービット線に対して複数のダミーメモリセルを
同時に選択して接続し、該ダミービット線の電位を調節
するようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 複数のワード線、複数のビット線、並び
に、該各ワード線と該各ビット線との交差個所に設けら
れた複数のメモリセルを備えるメモリセルアレイ、 アドレス信号に応じて前記メモリセルアレイの所定のワ
ード線を駆動するワードドライバ、 前記ビット線を模擬するダミービット線、 参照電圧を発生する参照電圧発生回路、 前記ダミービット線の電位と前記参照電圧とを比較する
比較回路、 前記比較回路の出力により各種タイミング信号を生成す
るタイミング信号生成回路、および、 前記ダミービット線に対して同時に接続可能な複数のダ
ミーメモリセルを備えることを特徴とする半導体記憶装
置。 - 【請求項３】 請求項１または２に記載の半導体記憶装
置において、 前記同時に接続する複数のダミーメモリセルの個数を、
レイアウト上で調節することを特徴とする半導体記憶装
置。 - 【請求項４】 請求項１または２に記載の半導体記憶装
置において、さらに、前記同時に接続するダミーメモリ
セルの個数を制御するスイッチ回路を備えることを特徴
とする半導体記憶装置。 - 【請求項５】 請求項１または２に記載の半導体記憶装
置において、さらに、 ダミーメモリセル選択制御信号に応じてダミーメモリセ
ル選択信号を生成するダミーメモリセル選択信号生成回
路、および、該ダミーメモリセル選択信号に応じて前記
同時に接続する複数のダミーメモリセルを選択するダミ
ーメモリセル選択回路を備えることを特徴とする半導体
記憶装置。 - 【請求項６】 請求項５に記載の半導体記憶装置におい
て、前記ダミーメモリセル選択回路は、リセット付スイ
ッチとして構成されることを特徴とする半導体記憶装
置。 - 【請求項７】 請求項１または２に記載の半導体記憶装
置において、前記比較回路がカレントミラー型差動増幅
器であることを特徴とする半導体記憶装置。 - 【請求項８】 請求項１または２に記載の半導体記憶装
置において、さらに、前記比較回路の非活性時に当該比
較回路の出力をリセットする比較回路出力リセット回路
を備えることを特徴とする半導体記憶装置。 - 【請求項９】 請求項１または２に記載の半導体記憶装
置において、さらに、前記ビット線および前記ダミービ
ット線の電位を所定の電位にリセットするビットライン
イコライズ回路を備え、該ビットラインイコライズ回路
の活性時に前記比較回路が非活性になり、且つ、該ビッ
トラインイコライズ回路の非活性時に該比較回路が活性
になることを特徴とする半導体記憶装置。 - 【請求項１０】 請求項９に記載の半導体記憶装置にお
いて、さらに、前記ビットラインイコライズ回路から前
記比較回路までの配線経路に設けられたダミー負荷容量
を備えることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296678A JP4262911B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
| US10/102,672 US6741505B2 (en) | 2001-09-27 | 2002-03-22 | Semiconductor memory device with improved operation margin and increasing operation speed regardless of variations in semiconductor manufacturing processes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296678A JP4262911B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003109379A true JP2003109379A (ja) | 2003-04-11 |
| JP4262911B2 JP4262911B2 (ja) | 2009-05-13 |
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ID=19117871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296678A Expired - Fee Related JP4262911B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
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|---|---|
| US (1) | US6741505B2 (ja) |
| JP (1) | JP4262911B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1739750A2 (en) | 2005-06-07 | 2007-01-03 | Fujitsu Limited | Semiconductor device and writing method for semiconductor device |
| US7382668B2 (en) | 2005-02-15 | 2008-06-03 | Samsung Electronics Co., Ltd. | Full-stress testable memory device having an open bit line architecture and method of testing the same |
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| JP2010508616A (ja) * | 2006-10-25 | 2010-03-18 | クゥアルコム・インコーポレイテッド | 設定可能な遅延のトラッキングを備えたメモリデバイス |
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