JP2010225231A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2010225231A
JP2010225231A JP2009071135A JP2009071135A JP2010225231A JP 2010225231 A JP2010225231 A JP 2010225231A JP 2009071135 A JP2009071135 A JP 2009071135A JP 2009071135 A JP2009071135 A JP 2009071135A JP 2010225231 A JP2010225231 A JP 2010225231A
Authority
JP
Japan
Prior art keywords
word line
replica
sram
cell
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009071135A
Other languages
English (en)
Inventor
Kan Shimono
完 下野
Kaoru Yoshida
薫 吉田
Akira Ota
陽 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2009071135A priority Critical patent/JP2010225231A/ja
Priority to US12/684,998 priority patent/US20100246309A1/en
Publication of JP2010225231A publication Critical patent/JP2010225231A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】 SRAMモジュールにおける読み出しのタイミングマージンを製造ばらつき及び使用環境変化に対して安定に圧縮し、サイクル時間の高速化を図る。
【解決手段】 SRAMモジュール1において、N行×M列SRAMアレイ10内に配置されたビットセル11と、ビットセル性能計測用に利用されるレプリカビットセル21のレプリカSRAMセル列を有し、性能計測に利用されるレプリカビットセル数を制御可能な構成とする。クロックを受け取ることによってクロックジェネレータ回路50で内部パルス70を生成する際、パルスの前縁をクロック(clk)で作り、後縁をレプリカビットセル21のディレイを含めたディレイ回路で生成する。この内部パルス70をメモリセル選択するワード線の活性化時間、ビット線コントロール回路（ビット線プリチャージ回路、アドレス論理回路、センスアンプ増幅器）のタイミング制御に用いる。
【選択図】 図１

Description

行列状に配列された多数のビットセルを有する半導体メモリのアーキテクチャに関する。
半導体メモリは、行列状に配列されたメモリセルを含んでいる。メモリセルの各行はワード線に接続する。アドレスのデコードによりワード線が活性化されると、その行のビットセルがアクセスされる。ワード線の活性化する結果、行の各ビットセルにおけるデータが、列における一対のビット線へ通過する。センス増幅器が適当な時間でビット線上の電圧差をサンプリングし、そしてサンプリングされたデータが任意の他のデータバスに運ばれる。
メモリのタイミング制御に関連する文献として特許文献１，２がある。特許文献１では、センス増幅器のサンプリング時間を決めるために冗長のビットセル列を設けて、ワード線の活性化タイミングと同タイミングで冗長のビットセルを活性化し正規メモリセルによるビット線上の電圧差と連動するタイミングを生成することで必要振幅でのサンプリングを可能にしアクセス時間の高速化を図る。また、特許文献２は、ダミーセル出力の遅延をロウプリデコードに使用する。
特開平０８-１３８３８３号公報 特開２００１−３５１３８５号公報
本来、ワード線の活性化はセンス増幅器のサンプリング時間まででよく、その後はセンス増幅器によってデータを確定する。また、一般的なSRAMのサイクル時間は、ワード線の活性化時間とビット線のプリチャージ時間の総和で決まることが多く、このようなアーキテクチャではワード線の活性化時間が必要最小限にできずサイクル時間が高速化できない問題がある。
また、ワード線の活性化の終了時間を制御部内のインバータチェインでタイミングを生成する場合は、二つの大きな欠点を有している。第１にビットセルは高い回路密度を得るために頻繁に小サイズのトランジスタを使用する。そのトランジスタは、通常、論理領域の最小ゲート幅サイズより小さい。この小さなトランジスタは論理領域のインバータチェイン内の典型的なデバイスより製造プロセスばらつきの影響を受けやすく遅延ミスマッチを生じ得る。第２はインバータチェイン遅延は、NMOS及びPMOSで支配されているがメモリセル電流はNMOSの機能だけである。これらの欠点は、製造プロセスばらつき及び電圧・温度変化に対して遅延ミスマッチを生じ得るため安定動作とサイクル時間の高速化が困難となる。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記通りである。すなわち、レプリカSRAMセル列とレプリカビットセルのディレイ時間をRAM動作時間に利用したクロックジェネレータ回路を提供する。レプリカSRAMセル列では、ビットセルの所定数が所定状態に設定されそして同時に接続されるので正規のビットセルがサンプリングに必要な時間と同等なディレイ時間を発生させる。レプリカビットセルは正規のビットセルと拡散レイアウトを同一にすることで製造プロセス、電圧温度変化に対する正規ビットセルのサンプリングに必要な時間の変動とレプリカセルのディレイ時間の変動が追従するため安定動作が可能となる。
ワード線活性化時間、センス増幅器のサンプリング等のビットセル周辺の制御信号を発生させるクロックジェネレータ回路で、前記レプリカSRAMセル列で発生させるディレイ時間を利用してSRAMの動作時間を決めるクロックパルス時間を発生させる。
クロックジェネレータ回路で発生したクロックパルスを用いてワード線活性化信号、センス増幅器のサンプリング時間、ビット線プリチャージ時間等を発生させる。このとき、センス増幅器のサンプリング時間とワード線活性化信号の終了時間はアドレス論理回路、列I/O論理回路で調整する。
本発明の利点は、SRAMの動作時間を決めるクロックパルス時間を、レプリカSRAMセルを使ってビット線上で電位差の現れるのに必要な時間を遅延時間として利用して発生させることにある。このクロックパルス時間を用いてワード線活性化信号、センス増幅器のサンプリング時間、ビット線プリチャージ時間等を発生させることで製造プロセスばらつき及び電圧・温度変化に対して遅延ミスマッチを生じ得ないようにでき、安定動作とサイクル時間の高速化が可能となる。
メモリアレイを示す図である。 クロックジェネレータ回路を示す図である。 回路の動作タイミングを示す図である。
図１は、メモリアレイシステム1を示す図面である。メモリアレイシステム1は、SRAMセルアレイ10、ワード線ドライバ30、列IO論理回路60、アドレス論理回路40とクロックジェネレータ回路50、レプリカSRAMセル列20で構成される。
SRAMセルアレイ10は論理回路部の情報をメモリセル情報として記憶する回路部である。ワード線ドライバ30は個々のSRAMセルを選択するための回路部である。列IO論理回路60はメモリセルに接続されているビット線の選択及びメモリセル情報を読み出し及び書き込みを制御するための回路部である。アドレス論理回路40は、ワード線ドライバ30及び列IO論理回路60の選択制御のための回路部である。また、クロックジェネレータ回路50及びレプリカSRAMセル20は、ワード線ドライバ30と列IO論理回路60の各種信号タイミングを生成する回路部である。
メモリアレイシステム1はSRAMセルアレイ10を含んでいる。SRAMセルアレイ10はN行×M列のマトリクス上に配置された多数のメモリセル11を有している。N本あるワード線74の１つは、１つの行のメモリセルのパストランジスタにつながり、そして各ビットセルが一対のビット線（bl/blb）に接続している。ワード線は、アドレス論理回路40と最終デコード回路31と、個々の行を識別するアドレス（add）によって個々の行を識別する。
各列におけるビット線対のそれぞれは、複数組のビット線対に対して1つ設けられる列IO論理回路60と接続される。列IO論理回路60は、それぞれのビット線対ごとにビット線プリチャージ回路、アドレス論理回路を設け読み出し書き込み時間の制御と複数組のビット線対から1組のビット線対を選択しセンス増幅器と電気的に接続する。アドレス論理回路40と最終デコード回路31でN本のワード線の内1本を電気的に選択し、選択されたワード線74に接続するメモリビットセル11の内部の電気的記憶情報をそれに接続するそれぞれのビット線に電圧レベル差として伝達する。ビット線対の電圧レベル差は列IO論理回路60のアドレス論理回路にて複数組のビット線対のうち1組のビット線対をセンス増幅器と電気的に接続し、ビット線対の電圧レベル差を論理回路で判別可能なレベルまで増幅しデータラッチ回路63を経由してメモリセル情報として出力される。
メモリアレイシステム１におけるワード線74及び列IO論理回路60のビット線プリチャージ回路、アドレス論理回路、センス増幅器の各回路活性化時間タイミングを集中してコントロールするためのクロックジェネレータ回路50を設け、活性化時間タイミング及びアンプ回路のサンプリングタイミングを生成する遅延回路に複数のレプリカビットセル21を活性化して得る遅延時間を用いる。また、複数のレプリカビットセル21は、外部信号（mcsel）により活性化する個数を制御して活性化時間タイミングを生成する遅延時間を調整する。活性化時間タイミング及びサンプリングタイミングにレプリカビットセルの遅延時間を用いることで、メモリセルのビット線への電圧差に連動したタイミングが生成できるため安定動作と活性化タイミングとサンプリングタイミングとの遅延ミスマッチが生じ得ずその分タイミング調整が容易で高速化が実現できる。
図２は、クロックジェネレータ回路50を示す図面である。クロックジェネレータ回路50は、D-typeFFと論理回路で構成される。クロックジェネレータ回路50は、外部クロック信号（clk）を入力とし、クロック信号の前縁を内部クロック信号72の前縁となるように電気的に接続すると共に、レプリカSRAMセル20のトランスファーMOSのゲートに電気的に接続する。この電気的に接続したレプリカメモリセルの個数に応じたディレイ時間後に応答する出力信号71をクロックジェネレータ回路50に帰還してこの信号を利用して内部クロック72の後縁を生成する。レプリカSRAMセル列20のトランスファーMOSのゲートに電気的に接続するタイミングは、SRAMセルを選択するワード線74の選択するタイミングと一致しないことを特徴とする。また、レプリカビット線の信号を受ける論理回路のゲートチャネル長を通常の論理回路のゲートチャネル長より太くしてプロセスばらつきに対して論理しきい値の変動を小さくすることができる。
図３は、メモリアレイシステムの各信号のタイミングと連動の関係を示した図である。
１ SRAMメモリシステム
１０ SRAMセルアレイ
１１ ビットセル
２０ レプリカSRAMセル列
２１ レプリカビットセル
２２ ビットセル
３０ ワード線ドライバ
３１ アドレスでコード回路
４０ アドレス論理回路
５０ クロックジェネレータ
６０ 列IO論理回路
７０ レプリカメモリセル活性化信号線
７１ レプリカメモリセル出力信号線
７２ 内部クロック信号線（リード、ライト動作時間制御線）
７４ メモリセル選択信号線

Claims (4)

  1. 行列状に配置されたＳＲＡＭセルと、
    レプリカＳＲＡＭセルと、
    前記ＳＲＡＭセル、及び、前記レプリカＳＲＡＭメモリセルのパストランジスタをワード線を介し駆動するワード線ドライバとを有し、
    前記ワード線ドライバは、外部クロック信号の入力により前記ワード線の駆動を開始し、前記ワード線の駆動により導通するパストランジスタを介し前記レプリカメモリセルから出力される出力信号により前記ワード線の駆動を停止することを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    複数の前記レプリカＳＲＡＭセルの出力信号は、一対のビット線を介し出力され、
    前記レプリカＳＲＡＭセルの前記パストランジスタの導通、非導通が外部信号により制御されることを特徴とする半導体記憶装置。
  3. 行列状に配置されたＳＲＡＭセルと、レプリカＳＲＡＭセルと、前記ＳＲＡＭセル、及び、前記レプリカＳＲＡＭメモリセルのパストランジスタをワード線を介し駆動するワード線ドライバとを有する半導体記憶装置におけるワード線の制御方法であって、
    前記ワード線ドライバにより、外部クロック信号の入力により前記ワード線の駆動を開始し、前記ワード線の駆動により導通するパストランジスタを介し前記レプリカメモリセルから出力される出力信号により前記ワード線の駆動を停止することを特徴とする制御方法。
  4. 請求項３に記載の制御方法において、
    複数の前記プリカＳＲＡＭセルの出力信号を、一対のビット線を介し出力し、
    前記レプリカＳＲＡＭセルの前記パストランジスタの導通、非導通を外部信号により制御することを特徴とする半導体記憶装置。
JP2009071135A 2009-03-24 2009-03-24 半導体記憶装置 Pending JP2010225231A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009071135A JP2010225231A (ja) 2009-03-24 2009-03-24 半導体記憶装置
US12/684,998 US20100246309A1 (en) 2009-03-24 2010-01-11 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009071135A JP2010225231A (ja) 2009-03-24 2009-03-24 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2010225231A true JP2010225231A (ja) 2010-10-07

Family

ID=42784072

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009071135A Pending JP2010225231A (ja) 2009-03-24 2009-03-24 半導体記憶装置

Country Status (2)

Country Link
US (1) US20100246309A1 (ja)
JP (1) JP2010225231A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011103824A2 (zh) 2011-04-18 2011-09-01 华为技术有限公司 一种同步sram的时序处理方法和电路
US9117498B2 (en) * 2013-03-14 2015-08-25 Freescale Semiconductor, Inc. Memory with power savings for unnecessary reads
US10199082B2 (en) 2016-01-18 2019-02-05 Avago Technologies International Sales Pte. Limited Automatic delay-line calibration using a replica array

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05504648A (ja) * 1990-08-28 1993-07-15 アナログ・ディバイセス・インコーポレーテッド ランダム・アクセス・メモリー用センス可能化タイミング回路
JPH09128958A (ja) * 1995-11-01 1997-05-16 Sony Corp 半導体メモリ装置
JP2001351385A (ja) * 2000-06-07 2001-12-21 Hitachi Ltd Ｃｍｏｓのスタティック・ランダム・アクセス・メモリ、メモリ回路、及び、センスイネーブル信号の発生方法
JP2002367377A (ja) * 2001-06-12 2002-12-20 Fujitsu Ltd スタティックｒａｍ
JP2003109379A (ja) * 2001-09-27 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2008299907A (ja) * 2007-05-29 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05504648A (ja) * 1990-08-28 1993-07-15 アナログ・ディバイセス・インコーポレーテッド ランダム・アクセス・メモリー用センス可能化タイミング回路
JPH09128958A (ja) * 1995-11-01 1997-05-16 Sony Corp 半導体メモリ装置
JP2001351385A (ja) * 2000-06-07 2001-12-21 Hitachi Ltd Ｃｍｏｓのスタティック・ランダム・アクセス・メモリ、メモリ回路、及び、センスイネーブル信号の発生方法
JP2002367377A (ja) * 2001-06-12 2002-12-20 Fujitsu Ltd スタティックｒａｍ
JP2003109379A (ja) * 2001-09-27 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2008299907A (ja) * 2007-05-29 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US20100246309A1 (en) 2010-09-30

Similar Documents

Publication Publication Date Title
KR100537237B1 (ko) 피크 전류를 억제하는 반도체 기억 장치
US6333895B1 (en) Clock synchronous semiconductor device having a reduced clock access time
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
JP4986299B2 (ja) 半導体装置及び半導体装置のタイミング調整方法
JP2007193943A (ja) スタティック・ランダム・アクセス・メモリ
JP4392681B2 (ja) 半導体記憶装置
JP3778381B2 (ja) 半導体メモリ装置
US6963518B2 (en) Semiconductor memory having a pulse generator for generating column pulses
JP3831309B2 (ja) 同期型半導体記憶装置及びその動作方法
US7782093B2 (en) Integrated circuit and method of detecting a signal edge transition
US20030031081A1 (en) Semiconductor memory device operating in synchronization with data strobe signal
US7660176B2 (en) Semiconductor memory device and method for driving the same
KR20050015853A (ko) 반도체 장치 및 그 제어 방법
JP2010225231A (ja) 半導体記憶装置
JP2002076879A (ja) 半導体装置
US6532187B2 (en) Semiconductor device having integrated memory and logic
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
US7701798B2 (en) Power supply circuit for sense amplifier of semiconductor memory device
KR20130083767A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR100402388B1 (ko) 칩선택 출력 시간이 단축된 반도체 메모리 장치
JPH1021688A (ja) 半導体記憶装置
US7263026B2 (en) Semiconductor memory device and method for controlling the same
US20130088927A1 (en) System and method for generating a clock
US20040081008A1 (en) Semiconductor memory device with test mode and testing method thereof
US8004916B2 (en) Semiconductor circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130723