JP4392681B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4392681B2 JP4392681B2 JP2002332826A JP2002332826A JP4392681B2 JP 4392681 B2 JP4392681 B2 JP 4392681B2 JP 2002332826 A JP2002332826 A JP 2002332826A JP 2002332826 A JP2002332826 A JP 2002332826A JP 4392681 B2 JP4392681 B2 JP 4392681B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- control signal
- command
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 82
- 230000003111 delayed effect Effects 0.000 claims description 30
- 230000004044 response Effects 0.000 description 58
- 230000000630 rising effect Effects 0.000 description 40
- 101000741396 Chlamydia muridarum (strain MoPn / Nigg) Probable oxidoreductase TC_0900 Proteins 0.000 description 12
- 101000741399 Chlamydia pneumoniae Probable oxidoreductase CPn_0761/CP_1111/CPj0761/CpB0789 Proteins 0.000 description 12
- 101000741400 Chlamydia trachomatis (strain D/UW-3/Cx) Probable oxidoreductase CT_610 Proteins 0.000 description 12
- 238000003491 array Methods 0.000 description 12
- AYNSTGCNKVUQIL-UHFFFAOYSA-N C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC Chemical compound C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC AYNSTGCNKVUQIL-UHFFFAOYSA-N 0.000 description 8
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 8
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 8
- 101100309034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RTF1 gene Proteins 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＤＤＲ−ＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａ Ｒａｔｅ−Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用される半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、計算機の主記憶装置として、クロックに同期して動作するＳＤＲＡＭが特開２０００−４０３６３号公報、特開２０００−１３２９６６号公報、特開２００２−０２５２５５号公報、特開２０００−２６８５６５号公報、特開２００１−０９３２８０号公報に開示されている。
【０００３】
ＳＤＲＡＭの中でも、データ転送速度の向上を図るために、
（１）入出力ビット数ｎ（ｎは整数）の２倍の２ｎビットのデータを同時に読み書きする（２ｎビットプリフェッチ方式）、
（２）データの取り込みを、クロック信号の変わりにストローブ信号によって行う、
ことを特徴とするＤＤＲ−ＳＤＲＡＭ、ＤＤＲＩＩ−ＳＤＲＡＭが一般的になりつつある。ＤＤＲ−ＳＤＲＡＭの場合、ｎは１であり、ＤＤＲＩＩ−ＳＤＲＡＭの場合、ｎは２である。以下、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭを例にして説明する。
【０００４】
図５は、第１従来例の半導体記憶装置の回路構成を示す。この第１従来例の半導体記憶装置におけるメモリ動作（メモリアクセス）としてリード動作の説明については、カラムセレクト線ＣＳＬの活性化までとする。
第１従来例の半導体記憶装置は、メモリセルアレイ１、２、ロウデコーダ回路３、４、センスアンプ回路５、６、アドレス初段回路７、アドレスラッチ回路８、Ｘアドレスバッファ回路９、Ｙアドレスバッファ回路１０、コマンド初段回路１１、コマンドデコーダ回路１２、クロック初段回路１３、カラム系コントロール回路１４、データ初段回路１５、データストローブ初段回路１６、データラッチ回路１７、ライトバッファ回路１８、ライトアンプ回路１９、２０、カラムデコーダ回路２１、２２を具備する。
この第１従来例の半導体記憶装置は、コンピュータ（図示しない）に搭載される。そのコンピュータが備える構成としては、第１従来例の半導体記憶装置の他に、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（図示しない）、クロック発生回路（図示しない）が挙げられる。
【０００５】
メモリセルアレイ１は、ｅｖｅｎ側のメモリセルアレイであり、メモリセルアレイ２は、ｏｄｄ側のメモリセルアレイである。メモリセルアレイ１、２は、（Ｎ×Ｍ）個（Ｎ＝１、２、３、…；Ｍ＝１、２、３、…）のメモリセルを備えている。メモリセルアレイ１、２の（Ｎ×Ｍ）個のメモリセルは、Ｎ行・Ｍ列に配列されている。
【０００６】
メモリセルアレイ１のＮ行のうちの１つの行に属するＭ個のメモリセルは、ワード線で互いに接続されている。そのワード線には、ロウデコーダ回路３が接続されている。メモリセルアレイ１のＭ列のうちの１つの列に属するＮ個のメモリセルは、ビット線で互いに接続されている。そのビット線には、センスアンプ回路５が接続されている。メモリセルアレイ１の各メモリセルは、カラムセレクト線ＣＳＬに接続されている。そのカラムセレクト線ＣＳＬには、カラムデコーダ回路２１が接続されている。
メモリセルアレイ２のＮ行のうちの１つの行に属するＭ個のメモリセルは、ワード線で互いに接続されている。そのワード線には、ロウデコーダ回路４が接続されている。メモリセルアレイ２のＭ列のうちの１つの列に属するＮ個のメモリセルは、ビット線で互いに接続されている。そのビット線には、センスアンプ回路６が接続されている。メモリセルアレイ２の各メモリセルは、カラムセレクト線ＣＳＬに接続されている。そのカラムセレクト線ＣＳＬには、カラムデコーダ回路２２が接続されている。
【０００７】
クロック初段回路１３は、クロック発生回路からクロック信号ＣＬＫを入力して内部クロック信号ＩＣＬＫに変換し、その内部クロック信号ＩＣＬＫをアドレスラッチ回路８、Ｙアドレスバッファ回路１０、コマンドデコーダ回路１２、カラム系コントロール回路１４、データラッチ回路１７に出力する。
【０００８】
アドレス初段回路７は、クロック信号ＣＬＫ（図示省略）に応じて、ＣＰＵからアドレスＡＤＤを入力して内部コマンドでアドレスＣＡＤＤに変換し、そのアドレスＣＡＤＤをアドレスラッチ回路８に出力する。
アドレスラッチ回路８は、クロック信号ＣＬＫ（図示省略）に応じて、アドレス初段回路７からのアドレスＣＡＤＤを取込む（ラッチする）。アドレスラッチ回路８は、内部クロック信号ＩＣＬＫに同期して、そのアドレスＣＡＤＤをアドレスＩＡとしてＸアドレスバッファ回路９、Ｙアドレスバッファ回路１０に出力する。
【０００９】
コマンド初段回路１１は、クロック信号ＣＬＫ（図示省略）に応じて、ＣＰＵからコマンドＣＳＢ（コマンドセレクトバー）、ＲＡＳＢ（ローアドレスストローブバー）、ＣＡＳＢ（カラムアドレスストローブバー）、ＷＥＢ（ライトイネーブルバー）を入力して内部コマンドＣでコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥに変換し、そのコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥをコマンドデコーダ回路１２に出力する。
【００１０】
コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥを入力する。コマンドデコーダ回路１２は、内部クロック信号ＩＣＬＫに同期して、Ｙアドレスバッファ制御信号ＹＡＬをアクティブ状態にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。コマンドデコーダ回路１２は、次のロック信号ＩＣＬＫに同期して、Ｙアドレスバッファ制御信号ＮＹＡＬをアクティブ状態にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドＣＷＥがライトコマンドを表す場合（ライト動作を表す場合）、コマンドデコーダ回路１２は、内部クロック信号ＩＣＬＫに同期して、コマンド信号ＷＢＳＴをアクティブ状態にしてカラム系コントロール回路１４に出力する。
コマンドＣＷＥがリードコマンドを表す場合（リード動作を表す場合）、コマンドデコーダ回路１２は、内部クロック信号ＩＣＬＫに同期して、コマンド信号ＷＢＳＴをインアクティブ状態にしてカラム系コントロール回路１４に出力する。
【００１１】
Ｘアドレスバッファ回路９は、アドレスラッチ回路８からのアドレスＩＡを入力し、そのアドレスＩＡがＸアドレス（行アドレス）である場合、そのＸアドレスであるアドレスＸＡをロウデコーダ回路３、４に出力する。
ロウデコーダ回路３、４は、Ｘアドレスバッファ回路９からのアドレスＸＡをデコードし、メモリセルアレイ１、２の各メモリセルにつながるワード線のうち、そのアドレスＸＡ（Ｘアドレス）の値に応じたワード線を駆動する。
Ｙアドレスバッファ回路１０は、内部クロック信号ＩＣＬＫに同期して、アドレスラッチ回路８からのアドレスＩＡを取込む。Ｙアドレスバッファ回路１０は、そのアドレスＩＡがＹアドレス（列アドレス）である場合、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに応じて、そのＹアドレスであるアドレスＹＡをカラムデコーダ回路２１、２２に出力する。
【００１２】
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からのＹアドレスバッファ制御信号ＹＡＬを入力した場合、Ｙアドレスバッファ制御信号ＹＡＬに応じて、ライトバッファ制御信号Ｗ０をアクティブ状態にしてライトバッファ回路１８に出力する。
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からのＹアドレスバッファ制御信号ＮＹＡＬを入力した場合、内部クロック信号ＩＣＬＫに同期して、ライトバッファ制御信号Ｗ０をインアクティブ状態にしてライトバッファ回路１８に出力する。
カラム系コントロール回路１４は、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態にしてカラムデコーダ回路２１、２２に出力する。
コマンド信号ＷＢＳＴがアクティブ状態である場合（ライト動作を表す場合）、カラム系コントロール回路１４は、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに応じて、ライトアンプ制御信号ＷＡＥをアクティブ状態にしてライトアンプ回路１９、２０に出力する。
【００１３】
カラムデコーダ回路２１、２２は、カラム系コントロール回路１４からのカラムセレクト線制御信号ＹＳＥＬに応じて、Ｙアドレスバッファ回路１０からのアドレスＹＡをデコードする。カラムデコーダ回路２１、２２は、メモリセルアレイ１、２の各メモリセルに接続されたカラムセレクト線ＣＳＬのうち、そのアドレスＹＡ（Ｙアドレス）の値に応じたカラムセレクト線ＣＳＬを駆動する。
【００１４】
データ初段回路１５は、クロック信号ＣＬＫ（図示省略）に応じて、ＣＰＵからデータＤＱを入力して内部コマンドＣでデータＣＤＱに変換し、そのデータＣＤＱをデータラッチ回路１７に出力する。
データストローブ初段回路１６は、クロック発生回路からクロック信号ＣＬＫに同期したデータストローブＤＱＳを入力して内部コマンドＣでデータストローブＣＤＱＳに変換し、そのデータストローブＣＤＱＳをデータラッチ回路１７に出力する。
データラッチ回路１７は、データストローブＣＤＱＳに応じてデータ初段回路１５からのデータＣＤＱを取込む。データラッチ回路１７は、内部クロック信号ＩＣＬＫに同期して、そのデータＣＤＱをデータＩＤＱとしてライトバッファ回路１８に出力する。
ライトバッファ回路１８は、カラム系コントロール回路１４からのライトバッファ制御信号Ｗ０により、データＩＤＱをライトバスＷＢＵＳとしてライトアンプ回路１９、２０に出力する。
ライトアンプ回路１９、２０は、カラム系コントロール回路１４からのライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ（データ）を書込入力データＩＯとしてセンスアンプ回路５、６に出力する。
【００１５】
センスアンプ回路５、６は、ロウデコーダ回路３、４によりワード線が駆動されたときに、メモリセルアレイ１、２の各メモリセルに接続されたビット線に電圧を供給し、ビット線の電位を増幅させる。
ライト動作時にカラムデコーダ回路２１、２２によりカラムセレクト線ＣＳＬが駆動されている場合、センスアンプ回路５、６は、ライトアンプ回路１９、２０からの書込入力データＩＯをビット線に出力し、ビット線に接続されたメモリセル（アドレス）には書込入力データＩＯが書き込まれる。
【００１６】
次に、第１従来例の半導体記憶装置のライト動作について説明する。
初期動作として、アドレス初段回路７がクロック信号ＣＬＫに同期してアドレスＡＤＤとしてＸアドレスを入力し、そのアドレスＣＡＤＤ（アドレスＸＡ）を出力したものとする。アドレスラッチ回路８は、内部クロック信号ＩＣＬＫに同期して、アドレスＣＡＤＤ（アドレスＸＡ）をアドレスＩＡとして出力したものとする。Ｘアドレスバッファ回路９は、アドレスＩＡ（アドレスＸＡ）を入力し、そのアドレスＸＡをロウデコーダ回路３、４に出力したものとする。ロウデコーダ回路３、４は、Ｘアドレスバッファ回路９からのアドレスＸＡをデコードし、そのアドレスＸＡ（Ｘアドレス）の値に応じたワード線を駆動しているものとする。センスアンプ回路５、６は、ロウデコーダ回路３、４によりワード線が駆動されたときに、メモリセルアレイ１、２の各メモリセルに接続されたビット線に電圧を供給し、ビット線の電位が増幅されているものとする。
【００１７】
ライト動作の条件として、コマンドＷＥＢがライトコマンドを表し、コマンド初段回路１１がクロック信号ＣＬＫに同期してコマンドＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ（ライトコマンド）を入力し、コマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）をコマンドデコーダ回路１２に出力したものとする。アドレス初段回路７がクロック信号ＣＬＫに同期してアドレスＡＤＤとしてＹアドレスであるアドレスＹ０を入力し、アドレスＣＡＤＤ（アドレスＹ０）をアドレスラッチ回路８に出力したものとする。データ初段回路１５がクロック信号ＣＬＫに同期してデータＤＱとしてデータＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）を入力し、データＣＤＱ（データＤ０、Ｄ１、Ｄ２、Ｄ３）をデータラッチ回路１７に出力したものとする。このときのバースト長を４とする。
【００１８】
図６に示されるように、コマンド初段回路１１がクロック信号ＣＬＫに同期してライトコマンドを入力するときの時間をＰ０とする。クロック初段回路１３は、時間Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、にてクロック信号ＣＬＫを入力したときに、そのクロック信号ＣＬＫの立ち上がりエッジを検出して、ワンショットパルス信号として内部クロック信号ＩＣＬＫを、タイミングＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、…、の時間にて出力する。
データストローブ初段回路１６は、時間Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、にてクロック信号ＣＬＫに同期したデータストローブＤＱＳを入力し、データストローブＣＤＱＳをデータラッチ回路１７に出力する。
内部クロック信号ＩＣＬＫは、クロック信号ＣＬＫに対して、（Ｐ０−Ｔ０）、（Ｐ１−Ｔ１）、（Ｐ２−Ｔ２）、（Ｐ３−Ｔ３）、（Ｐ４−Ｔ４）、…、の時間差で出力される。
【００１９】
データラッチ回路１７は、時間Ｐ１におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち上がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ０（ｅｖｅｎ）を、データラッチ回路１７に設けられた図示しない第１データ保持部（ｅｖｅｎ側）に取込む。図６に示されたデータＤ０（ｅ）は、データＤ０（ｅｖｅｎ）を表す。
データラッチ回路１７は、時間Ｐ１におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち下がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ１を、データラッチ回路１７に設けられた図示しない第２データ保持部（ｏｄｄ側）に取込む。図６に示されたデータＤ１（ｏ）は、データＤ１（ｏｄｄ）を表す。
データラッチ回路１７は、時間Ｐ２におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち上がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ２を、その第１データ保持部（ｅｖｅｎ側）に取込む。図６に示されたデータＤ２（ｅ）は、データＤ２（ｅｖｅｎ）を表す。
データラッチ回路１７は、時間Ｐ２におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち下がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ３を、その第２データ保持部（ｏｄｄ側）に取込む。図６に示されたデータＤ３（ｏ）は、データＤ３（ｏｄｄ）を表す。
データラッチ回路１７は、その第１データ保持部に取込まれたデータＤ０（ｅｖｅｎ）とその第２データ保持部に取込まれたデータＤ１（ｏｄｄ）とを、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、データラッチ回路１７に設けられた図示しない第３データ保持部に並列に取込み、その第３データ保持部に取込まれたデータＤ０（ｅｖｅｎ）、データＤ１（ｏｄｄ）をデータＩＤＱとしてライトバッファ回路１８に出力する。
データラッチ回路１７は、その第１データ保持部に取込まれたデータＤ２（ｅｖｅｎ）とその第２データ保持部に取込まれたデータＤ３（ｏｄｄ）とを、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、その第３データ保持部に並列に取込み、その第３データ保持部に取込まれたデータＤ２（ｅｖｅｎ）、データＤ３（ｏｄｄ）をデータＩＤＱとしてライトバッファ回路１８に出力する。
【００２０】
コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００２１】
Ｙアドレスバッファ制御信号ＹＡＬは、バースト１発目のＹアドレスバッファ制御信号であり、Ｙアドレスバッファ制御信号ＮＹＡＬは、バースト２発目のＹアドレスバッファ制御信号である。バースト長が４であるため、タイミングＴ２からタイミングＴ４までがライトのバースト期間となる。
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からタイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬ（ワンショットパルス信号）を入力する。このとき、カラム系コントロール回路１４は、タイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬに応じて、バースト期間の開始としてライトバッファ制御信号Ｗ０をアクティブ状態（Ｈｉレベル）にしてライトバッファ回路１８に出力する。
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からタイミングＴ３におけるＹアドレスバッファ制御信号ＮＹＡＬ（ワンショットパルス信号）を入力する。カラム系コントロール回路１４は、タイミングＴ４における内部クロック信号ＩＣＬＫに同期して、バースト期間の終了としてライトバッファ制御信号Ｗ０をインアクティブ状態（Ｌｏｗレベル）にしてライトバッファ回路１８に出力する。
【００２２】
このように、ライトバッファ制御信号Ｗ０がアクティブ状態（Ｈｉレベル）であるときがバースト期間である。このとき、ライトバッファ回路１８はデータラッチ回路１７のバッファとして働く。
ライトバッファ回路１８は、バースト期間であるタイミングＴ２からタイミングＴ３の間に、データＩＤＱであるデータＤ０（ｅｖｅｎ）をライトバスＷＢＵＳとしてライトアンプ回路１９に出力し、データＩＤＱであるデータＤ１（ｏｄｄ）をライトバスＷＢＵＳとしてライトアンプ回路２０に出力する。
ライトバッファ回路１８は、バースト期間であるタイミングＴ３からタイミングＴ４の間に、データＩＤＱであるデータＤ２（ｅｖｅｎ）をライトバスＷＢＵＳとしてライトアンプ回路１９に出力し、データＩＤＱであるデータＤ３（ｏｄｄ）をライトバスＷＢＵＳとしてライトアンプ回路２０に出力する。
【００２３】
アドレスラッチ回路８は、クロック信号ＣＬＫ（時間Ｐ０）に応じて、アドレス初段回路７からのアドレスＣＡＤＤ（アドレスＹ０）を取込み、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、そのアドレスＣＡＤＤ（アドレスＹ０）をアドレスＩＡとして出力する。
【００２４】
Ｙアドレスバッファ回路１０は、アドレスラッチ回路８からのアドレスＩＡ（アドレスＹ０）をアドレスＹＡとして、Ｙアドレスバッファ回路１０に設けられた図示しないアドレス保持部に取込む。
２ｎビットプリフェッチ方式のため、タイミングＴ２にて、アドレスＹ０とアドレスＹ１との２種類のＹアドレスがアドレスＹＡとして出力される。アドレスＹ０は、ｅｖｅｎ側のメモリセルアレイ１の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ０に対応するアドレスである。アドレスＹ１は、ｏｄｄ側のメモリセルアレイ２の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ１に対応するアドレスである。
同様に、タイミングＴ３にて、アドレスＹ２とアドレスＹ３との２種類のＹアドレスがアドレスＹＡとして出力される。アドレスＹ２は、ｅｖｅｎ側のメモリセルアレイ１の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ２に対応するアドレスである。アドレスＹ３は、ｏｄｄ側のメモリセルアレイ２の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ３に対応するアドレスである。
アドレスＹ０とアドレスＹ２との関係、アドレスＹ１とアドレスＹ３との関係は、下記式：
Ｙ２＝Ｙ０＋２
Ｙ３＝Ｙ１＋３
で表される。
【００２５】
したがって、Ｙアドレスバッファ回路１０は、タイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ０（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ１（ｏｄｄ）をカラムデコーダ回路２２に出力する。
Ｙアドレスバッファ回路１０は、タイミングＴ３におけるＹアドレスバッファ制御信号ＮＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ２（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ３（ｏｄｄ）をカラムデコーダ回路２２に出力する。
【００２６】
カラム系コントロール回路１４は、タイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力し、ライトアンプ制御信号ＷＡＥをアクティブ状態（Ｈｉレベル）にしてライトアンプ回路１９、２０に出力する。
カラム系コントロール回路１４は、タイミングＴ３におけるＹアドレスバッファ制御信号ＮＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力し、ライトアンプ制御信号ＷＡＥをアクティブ状態（Ｈｉレベル）にしてライトアンプ回路１９、２０に出力する。
【００２７】
カラムデコーダ回路２１は、タイミングＴ２におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ２でカラムセレクト線ＣＳＬ０（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ０（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ２におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ２でカラムセレクト線ＣＳＬ１（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ１（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２１は、タイミングＴ３におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ３でカラムセレクト線ＣＳＬ２（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ２（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ３におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ３でカラムセレクト線ＣＳＬ３（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ３（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
【００２８】
ライトアンプ回路１９は、タイミングＴ２におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ０（ｅｖｅｎ）｝を書込入力データＩＯとしてセンスアンプ回路５に出力する。センスアンプ回路５は、ライトアンプ回路１９からの書込入力データＩＯ｛データＤ０（ｅｖｅｎ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ０）には書込入力データＩＯ｛データＤ０（ｅｖｅｎ）｝が書き込まれる。
ライトアンプ回路２０は、タイミングＴ２におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ１（ｏｄｄ）｝を書込入力データＩＯとしてセンスアンプ回路６に出力する。センスアンプ回路６は、ライトアンプ回路２０からの書込入力データＩＯ｛データＤ１（ｏｄｄ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ１）には書込入力データＩＯ｛データＤ１（ｏｄｄ）｝が書き込まれる。
ライトアンプ回路１９は、タイミングＴ３におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ２（ｅｖｅｎ）｝を書込入力データＩＯとしてセンスアンプ回路５に出力する。センスアンプ回路５は、ライトアンプ回路１９からの書込入力データＩＯ｛データＤ２（ｅｖｅｎ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ２）には書込入力データＩＯ｛データＤ２（ｅｖｅｎ）｝が書き込まれる。
ライトアンプ回路２０は、タイミングＴ３におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ３（ｏｄｄ）｝を書込入力データＩＯとしてセンスアンプ回路６に出力する。センスアンプ回路６は、ライトアンプ回路２０からの書込入力データＩＯ｛データＤ３（ｏｄｄ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ３）には書込入力データＩＯ｛データＤ３（ｏｄｄ）｝が書き込まれる。
【００２９】
次に、第１従来例の半導体記憶装置のリード動作について説明する。初期動作は、ライト動作時と同様である。
リード動作の条件として、コマンドＷＥＢがリードコマンドを表し、コマンド初段回路１１がクロック信号ＣＬＫに同期してコマンドＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ（リードコマンド）を入力し、コマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）をコマンドデコーダ回路１２に出力したものとする。アドレス初段回路７がクロック信号ＣＬＫに同期してアドレスＡＤＤとしてＹアドレスであるアドレスＹ０を入力し、アドレスＣＡＤＤ（アドレスＹ０）をアドレスラッチ回路８に出力したものとする。
【００３０】
図７に示されるように、コマンド初段回路１１がクロック信号ＣＬＫに同期してリードコマンドを入力するときの時間をＰ０とする。クロック初段回路１３は、時間Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、にてクロック信号ＣＬＫを入力したときに、そのクロック信号ＣＬＫの立ち上がりエッジを検出して、ワンショットパルス信号として内部クロック信号ＩＣＬＫを、タイミングＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、…、の時間にて出力する。
内部クロック信号ＩＣＬＫは、クロック信号ＣＬＫに対して、（Ｐ０−Ｔ０）、（Ｐ１−Ｔ１）、（Ｐ２−Ｔ２）、（Ｐ３−Ｔ３）、（Ｐ４−Ｔ４）、…、の時間差で出力される。
【００３１】
コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００３２】
アドレスラッチ回路８は、クロック信号ＣＬＫ（時間Ｐ０）に応じて、アドレス初段回路７からのアドレスＣＡＤＤ（アドレスＹ０）を取込み、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、そのアドレスＣＡＤＤ（アドレスＹ０）をアドレスＩＡとして出力する。
【００３３】
Ｙアドレスバッファ回路１０は、アドレスラッチ回路８からのアドレスＩＡ（アドレスＹ０）をアドレスＹＡとしてＹアドレスバッファ回路１０に設けられた図示しないアドレス保持部に取込む。
２ｎビットプリフェッチ方式のため、タイミングＴ０にて、ライト動作時と同様に、アドレスＹＡとして、アドレスＹ０（カラムセレクト線ＣＳＬ０に対応）とアドレスＹ１（カラムセレクト線ＣＳＬ１に対応）との２種類のＹアドレスが出力される。
タイミングＴ１にて、ライト動作時と同様に、アドレスＹＡとして、アドレスＹ２（カラムセレクト線ＣＳＬ２に対応）とアドレスＹ３（カラムセレクト線ＣＳＬ３に対応）との２種類のＹアドレスが出力される。
【００３４】
したがって、Ｙアドレスバッファ回路１０は、タイミングＴ０におけるＹアドレスバッファ制御信号ＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ０（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ１（ｏｄｄ）をカラムデコーダ回路２２に出力する。
Ｙアドレスバッファ回路１０は、タイミングＴ１におけるＹアドレスバッファ制御信号ＮＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ２（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ３（ｏｄｄ）をカラムデコーダ回路２２に出力する。
【００３５】
カラム系コントロール回路１４は、タイミングＴ０におけるＹアドレスバッファ制御信号ＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力する。
カラム系コントロール回路１４は、タイミングＴ１におけるＹアドレスバッファ制御信号ＮＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力する。
【００３６】
カラムデコーダ回路２１は、タイミングＴ０におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ０でカラムセレクト線ＣＳＬ０（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ０（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ０におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ０でカラムセレクト線ＣＳＬ１（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ１（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２１は、タイミングＴ１におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ１でカラムセレクト線ＣＳＬ２（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ２（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ１におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ１でカラムセレクト線ＣＳＬ３（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ３（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
【００３７】
このように、第１従来例の半導体記憶装置では、リード動作時にコマンドデコーダ回路１２がＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬを出力する時間（タイミングＴ０、Ｔ１）は、ライト動作時にコマンドデコーダ回路１２がＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬを出力する時間（タイミングＴ２、Ｔ３）よりも２クロック早い。したがって、リード動作時では、ライト動作時に比べて、カラムセレクト線ＣＳＬが活性化されるタイミング（カラムセレクト線ＣＳＬに流れる信号がアクティブ状態になるタイミング）が２クロック分早い。このため、使用環境（例示：データ長、バースト長）によっては、アクティブコマンドにより活性化されたセンスアンプ回路５、６のデータが、リードコマンドにより活性化されたカラムセレクト線ＣＳＬによって破壊される可能性がある。
【００３８】
特表平１０−５０４１２９号公報では、ｔＡＡに利用できる余分の時間をより臨界的なパラメータｔＲＣＤにシフトすることによりチップの歩留まりを向上することを特徴とする回路が提案されている。
ｔＡＡとは、ＣＡＳ ＬＡＴＥＮＣＹ＝１に設定したときに、リードコマンドが入力されるクロックから、ＤＱ ＰＡＤに全てのデータ（ｘ８の場合では８つのデータ全て）が期待値通りに出力されるまでの時間を表し、チップの性能を表す指標として用いられる。
ｔＲＣＤとは、アクティブコマンドが入力されるクロックから、カラムコマンド（ライトコマンド／リードコマンド）が入力されるクロックまでの時間を表す。
【００３９】
第１従来例の半導体記憶装置に上記の特徴を有する場合の半導体記憶装置を第２従来例として説明する。
図８は、第２従来例の半導体記憶装置の回路構成を示す。この第２従来例の半導体記憶装置におけるメモリ動作（メモリアクセス）としてリード動作の説明については、第１従来例の半導体記憶装置と同様に、カラムセレクト線ＣＳＬの活性化までとする。
第２従来例の半導体記憶装置では、第１従来例の半導体記憶装置の回路構成に対して、更に、モード切替回路２３を具備する。モード切替回路２３は、コマンドデコーダ回路１２に接続されている。
【００４０】
第２従来例の半導体記憶装置は、通常動作モードとカラムアドレス遅延動作モードとの一方を実行する。通常動作モードとカラムアドレス遅延動作モードとの一方は、使用環境（データ長、バースト長）に応じて決められ、モード切替回路２３に予めに設定されている。通常動作モードとは、第１従来例の半導体記憶装置のライト動作（図６参照）、リード動作（図７参照）を表す。
通常動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル）にしてコマンドデコーダ回路１２に出力する。この場合、第２従来例の半導体記憶装置では、通常動作モードのライト動作、リード動作を実行する。
カラムアドレス遅延動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル）にしてコマンドデコーダ回路１２に出力する。この場合、第２従来例の半導体記憶装置では、カラムアドレス遅延動作モードのライト動作、リード動作を実行する。
【００４１】
次に、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードのライト動作について説明する。
図９に示されるように、コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態である場合、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅らせた時間にＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。所定の時間ｔＤＥＲＡＹは、クロックＣＬＫの立ち上がりから、次のクロックＣＬＫの立ち上がりまでの時間より短く、内部クロック信号ＩＣＬＫの立ち上がりから、その内部クロック信号ＩＣＬＫの立ち下がりまでの時間より長い。
【００４２】
具体的には、カラムアドレス遅延動作モードの場合、コマンドデコーダ回路１２は、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。コマンドデコーダ回路１２は、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００４３】
したがって、ライトバッファ制御信号Ｗ０がアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
データＩＤＱ｛データＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）｝がライトバスＷＢＵＳとして出力されるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
アドレスＹＡ｛アドレスＹ０（ｅｖｅｎ）、Ｙ１（ｏｄｄ）、Ｙ２（ｅｖｅｎ）、Ｙ３（ｏｄｄ）｝が出力されるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
カラムセレクト線制御信号ＹＳＥＬがアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れ、カラムセレクト線ＣＳＬ｛カラムセレクト線ＣＳＬ０（ｅｖｅｎ）、ＣＳＬ１（ｏｄｄ）、ＣＳＬ２（ｅｖｅｎ）、ＣＳＬ３（ｏｄｄ）｝に流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
ライトアンプ制御信号ＷＡＥがアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れ、ライトバスＷＢＵＳ｛データＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）｝が書込入力データＩＯとして出力されるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。ビット線に接続されたメモリセル（アドレスＹ０、Ｙ１、Ｙ２、Ｙ３）に書込入力データＩＯ｛データＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）｝が書き込まれるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
【００４４】
次に、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードのリード動作について説明する。
図１０に示されるように、コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態である場合、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅らせた時間にＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００４５】
具体的には、カラムアドレス遅延動作モードの場合、コマンドデコーダ回路１２は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。コマンドデコーダ回路１２は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００４６】
したがって、カラムアドレス遅延動作モードでは、アドレスＹＡ｛アドレスＹ０（ｅｖｅｎ）、Ｙ１（ｏｄｄ）、Ｙ２（ｅｖｅｎ）、Ｙ３（ｏｄｄ）｝が出力されるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。カラムアドレス遅延動作モードでは、カラムセレクト線制御信号ＹＳＥＬがアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れ、カラムセレクト線ＣＳＬ｛カラムセレクト線ＣＳＬ０（ｅｖｅｎ）、ＣＳＬ１（ｏｄｄ）、ＣＳＬ２（ｅｖｅｎ）、ＣＳＬ３（ｏｄｄ）｝に流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。したがって、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードでは、リード動作時でデータを破壊する可能性がない。
【００４７】
また、図８、図１０には示していないが、カラムアドレス遅延動作モードでは、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングが通常動作モードに比べて遅れることに伴い、センスアンプ回路５、６からＤＱ ＰＡＤまでのｔＡＡパスが通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。このように、カラムアドレス遅延動作モードでは、リード動作の場合、リードコマンドが入力されたときの時間Ｐ０におけるクロックＣＬＫの立ち上がりから、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。
このように、第２従来例の半導体記憶装置では、カラムアドレス遅延動作モードのｔＡＡが通常動作モードのｔＡＡに比べて所定の時間ｔＤＥＲＡＹだけ遅れるが、カラムアドレス遅延動作モードのｔＲＣＤを通常動作モードのｔＲＣＤに比べて所定の時間ｔＤＥＲＡＹだけ早めることができる。
【００４８】
しかしながら、カラムアドレス遅延動作モードでは、ライト動作の場合でもＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬがアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。すなわち、カラムアドレス遅延動作モードでは、ライトコマンドが入力されたときの時間Ｐ０におけるクロックＣＬＫの立ち上がりから、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるまでの時間が、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。
これにより、カラムアドレス遅延動作モードのｔＷＲについても通常動作モードのｔＷＲに比べて所定の時間ｔＤＥＲＡＹだけ遅れてしまう。ｔＷＲとは、ライトコマンドが入力されるクロックの２クロック後から、ワード線をリセットする動作を行うための基本クロック（プリチャージコマンドの場合、プリチャージコマンドが入力されるクロック）までの時間を表す。このように、第１従来例、第２従来例の半導体記憶装置では、使用環境（データ長、バースト長）に応じることができない。
【００４９】
【特許文献１】
特開２０００−４０３６３号公報
【特許文献２】
特開２０００−１３２９６６号公報
【特許文献３】
特開２００２−０２５２５５号公報
【特許文献４】
特開２０００−２６８５６５号公報
【特許文献５】
特開２００１−０９３２８０号公報
【特許文献６】
特表平１０−５０４１２９号公報
【００５０】
【発明が解決しようとする課題】
本発明の目的は、使用環境に応じることができる半導体記憶装置を提供することにある。
本発明の他の目的は、カラムアドレス遅延動作モードのｔＷＲが通常動作モードのｔＷＲと同じであり、且つ、カラムアドレス遅延動作モードのｔＲＣＤを通常動作モードのｔＲＣＤに比べて早めることができる半導体記憶装置を提供することにある。
【００５１】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００５２】
本発明の半導体記憶装置では、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭにおいて、使用環境（データ長、バースト長）に応じることができるものである。
この本発明の半導体記憶装置は、複数のメモリセルアレイ（１、２）と、モード制御部（２３）と、命令実行部（３〜１０、１４〜２２）と、コマンド制御部（１１、６２）とを具備する。複数のメモリセルアレイ（１、２）は、複数のメモリセルを備えている。モード制御部（２３）は、遅延制御信号（ＬＴＡＡ）を出力する。命令実行部（３〜１０、１４〜２２）は、外部からのアドレスとアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）とに基づいて複数のメモリセルアレイ（１、２）にアクセスする。コマンド制御部（１１、６２）は、外部からのコマンドと遅延制御信号（ＬＴＡＡ）とに基づいて、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を命令実行部（３〜１０、１４〜２２）に出力する。
このコマンド制御部（１１、６２）は、遅延制御信号（ＬＴＡＡ）がインアクティブ状態であり、コマンドがライトコマンド又はリードコマンドである（Ｉ、ＩＩ）通常動作モードのときに、クロック信号（ＩＣＬＫ）に同期してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
コマンド制御部（１１、６２）は、遅延制御信号（ＬＴＡＡ）がアクティブ状態であり、コマンドがライトコマンドである（ＩＩＩ）ライト命令遅延動作モードのときに、クロック信号（ＩＣＬＫ）に同期してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
コマンド制御部（１１、６２）は、遅延制御信号（ＬＴＡＡ）がアクティブ状態であり、コマンドがリードコマンドである（ＩＶ）リード命令遅延動作モードのときに、クロック信号（ＩＣＬＫ）から遅延してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
【００５３】
このように、（ＩＩＩ）ライト命令遅延動作モード（カラムアドレス遅延動作モード）では、ライト動作時に、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）が出力されるタイミング（アクティブ状態になるタイミング）が（Ｉ）通常動作モードと同じである。このため、カラムアドレス遅延動作モードのｔＷＲ（ライトコマンドが入力されるクロックの２クロック後から、ワード線をリセットする動作を行うための基本クロックまでの時間）は、通常動作モードのｔＷＲと同じである。
【００５４】
一方、（ＩＶ）リード命令遅延動作モード（カラムアドレス遅延動作モード）では、リード動作時に、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）が出力されるタイミング（アクティブ状態になるタイミング）は、通常動作モードに比べて所定の時間（ｔＤＥＲＡＹ）だけ遅れる。したがって、カラムアドレス遅延動作モードでは、アクティブコマンドにより活性化された命令実行部｛センスアンプ回路（５、６）｝のデータが、複数のメモリセルに接続されていてリードコマンドにより活性化されたカラムセレクト線（ＣＳＬ）によって破壊されない。
【００５５】
本発明の半導体記憶装置では、カラムアドレス遅延動作モードのｔＡＡ（リードコマンドが入力されるクロックから、ＤＱ ＰＡＤに全てのデータが期待値通りに出力されるまでの時間）が通常動作モードのｔＡＡに比べて所定の時間（ｔＤＥＲＡＹ）だけ遅れるが、カラムアドレス遅延動作モードのｔＲＣＤ（アクティブコマンドが入力されるクロックから、カラムコマンドが入力されるクロックまでの時間）を通常動作モードのｔＲＣＤに比べて所定の時間（ｔＤＥＲＡＹ）だけ早めることができる。
【００５６】
このように、本発明の半導体記憶装置は、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭにおいて、使用環境（データ長、バースト長）に応じることができる。
【００５７】
コマンド制御部（１１、６２）は、コマンドがライトコマンドであるときに、クロック信号（ＩＣＬＫ）に同期してコマンド信号（ＷＢＳＴ）をアクティブ状態にして命令実行部（３〜１０、１４〜２２）に出力する。
コマンド制御部（１１、６２）は、コマンドがリードコマンドであるときに、クロック信号（ＩＣＬＫ）に同期してコマンド信号（ＷＢＳＴ）をインアクティブ状態にして命令実行部（３〜１０、１４〜２２）に出力する。
命令実行部（３〜１０、１４〜２２）は、アドレスとアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）とコマンド信号（ＷＢＳＴ）とに基づいて、メモリセルアレイ（１、２）にアクセスする。
【００５８】
コマンド制御部（１１、６２）は、コマンドデコーダ回路（６２）を備えている。このコマンドデコーダ回路（６２）は、制御回路（３１）と、遅延回路（３８、３９）と、マルチプレクサ回路（４０、５０）とを備えている。
制御回路（３１）は、外部からのコマンドを入力し、第１クロック信号（ＩＣＬＫ）に同期してコマンド信号（ＷＢＳＴ）を出力し、第２クロック信号（ＩＣＬＫ）に同期してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
遅延回路（３８、３９）は、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を遅延して出力する。
マルチプレクサ回路（４０、５０）は、モード制御部（２３）からの遅延制御信号（ＬＴＡＡ）とコマンド信号（ＷＢＳＴ）とに基づいて、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）と遅延回路（３８、３９）により遅延されたアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）との一方を選択して命令実行部（３〜１０、１４〜２２）に出力する。
【００５９】
命令実行部（３〜１０、１４〜２２）は、コマンド信号（ＷＢＳＴ）がアクティブ状態であるときに、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）に基づいて、アドレスにデータを書込む。
【００６０】
命令実行部（３〜１０、１４〜２２）は、コマンド信号（ＷＢＳＴ）がインアクティブ状態であるときに、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）に基づいて、アドレスから、データを読み出す。
【００６１】
本発明のコンピュータ（図示しない）は、上記の半導体記憶装置を具備する。
【００６２】
【発明の実施の形態】
添付図面を参照して、本発明による半導体記憶装置の実施の形態として、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭを例にして説明する。本発明の半導体記憶装置では、第１従来例、第２従来例の半導体記憶装置と同様の構成に同じ符合を付している。本発明では、第１従来例、第２従来例の半導体記憶装置と重複する説明を省略する。
【００６３】
図１は、本発明の半導体記憶装置の回路構成を示す。この図１に示される本発明の半導体記憶装置におけるメモリ動作（メモリアクセス）としてリード動作の説明についてはカラムセレクト線ＣＳＬの活性化までとする。
【００６４】
本発明の半導体記憶装置は、複数のメモリセルを備えた複数のメモリセルアレイ１、２と、クロック初段回路１３と、カラムアドレス遅延制御信号ＬＴＡＡを出力するモード切替回路２３と、命令実行部と、コマンド制御部とを具備する。
本発明の半導体記憶装置は、コンピュータに搭載されている。このコンピュータとは、第１従来例、第２従来例の半導体記憶装置に搭載されたコンピュータと同じである。命令実行部は、そのコンピュータに備えられたＣＰＵからアドレスを入力する。コマンド制御部は、そのＣＰＵからコマンドを入力する。
命令実行部は、ロウデコーダ回路３、４、センスアンプ回路５、６、アドレス初段回路７、アドレスラッチ回路８、Ｘアドレスバッファ回路９、Ｙアドレスバッファ回路１０、カラム系コントロール回路１４、データ初段回路１５、データストローブ初段回路１６、データラッチ回路１７、ライトバッファ回路１８、ライトアンプ回路１９、２０、カラムデコーダ回路２１、２２を含む。
コマンド制御部は、コマンド初段回路１１、コマンドデコーダ回路６２を含む。コマンドデコーダ回路６２については、コマンドデコーダ回路１２の変更点のみ説明する。
【００６５】
コマンドデコーダ回路６２は、そのコマンドがライトコマンドであるときに、クロック初段回路１３からの内部クロック信号ＩＣＬＫに同期してコマンド信号ＷＢＳＴをアクティブ状態にして命令実行部（Ｙアドレスバッファ回路１０、カラム系コントロール回路１４）に出力する。
コマンドデコーダ回路６２は、コマンドがリードコマンドであるときに、内部クロック信号ＩＣＬＫに同期してコマンド信号ＷＢＳＴをインアクティブ状態にして命令実行部（Ｙアドレスバッファ回路１０、カラム系コントロール回路１４）に出力する。
コマンドデコーダ回路６２は、そのコマンドとモード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡとに基づいて、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態にして命令実行部（Ｙアドレスバッファ回路１０、カラム系コントロール回路１４）に出力する。
【００６６】
命令実行部は、アドレスとＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬとコマンド信号ＷＢＳＴとに基づいて複数のメモリセルアレイ１、２にアクセスする。
この命令実行部は、コマンド信号ＷＢＳＴがアクティブ状態であるときに、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに基づいて、アドレスにデータを書込む。
命令実行部は、コマンド信号ＷＢＳＴがインアクティブ状態であるときに、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに基づいて、アドレスから、データを読み出す。
【００６７】
本発明の半導体記憶装置では、第２従来例の半導体記憶装置と同様に、通常動作モードとカラムアドレス遅延動作モードとの一方を実行する。通常動作モードとカラムアドレス遅延動作モードとの一方は、使用環境（例示：データ長、バースト長）に応じて決められ、モード切替回路２３に予めに設定されている。通常動作モードとは、前述の第１従来例の半導体記憶装置のライト動作（図６参照）、リード動作（図７参照）を表す。
通常動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル）にしてコマンドデコーダ回路６２に出力する。この場合、本発明の半導体記憶装置では、通常動作モードのライト動作、リード動作を実行する。
カラムアドレス遅延動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル）にしてコマンドデコーダ回路６２に出力する。この場合、本発明の半導体記憶装置では、カラムアドレス遅延動作モードのライト動作、リード動作を実行する。
【００６８】
（Ｉ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがライトコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫに同期してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
（ＩＩ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがリードコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫに同期してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
（ＩＩＩ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがライトコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫに同期してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
（ＩＶ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがリードコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫから所定の時間ｔＤＥＲＡＹだけ遅延してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００６９】
図４は、上述のコマンドデコーダ回路６２の構成を示す。コマンドデコーダ回路６２は、制御回路３１、反転素子３２、３４、３５、３６、３７、ＮＡＮＤ回路３３、ＤＥＲＡＹ回路３８、３９、マルチプレクサ回路４０、５０を備えている。
ＤＥＲＡＹ回路３８、３９は偶数個の反転素子を備え、各反転素子は直列に接続されている。マルチプレクサ回路４０は、反転素子４１、４６、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）４２、４４、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）４３、４５を備えている。マルチプレクサ回路５０は、反転素子５１、５６、ＰＭＯＳトランジスタ５２、５４、ＮＭＯＳトランジスタ５３、５５を備えている。
【００７０】
制御回路３１には、コマンド初段回路１１、クロック初段回路１３、カラム系コントロール回路１４が接続されている。反転素子３２の入力端子には制御回路３１が接続され、反転素子３２の出力端子は、ＮＡＮＤ回路３３の２入力端子のうちの一方の入力端子に接続されている。ＮＡＮＤ回路３３の２入力端子のうちの他方の入力端子には、モード切替回路２３が接続されている。ＮＡＮＤ回路３３の出力端子は、反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に接続されている。
【００７１】
反転素子３４、３６の入力端子には制御回路３１が接続され、反転素子３４の出力端子は、ＰＭＯＳトランジスタ４２のソース電極、ＮＭＯＳトランジスタ４３のドレイン電極に接続されている。反転素子３６の出力端子は、ＤＥＲＡＹ回路３８の初段の反転素子の入力端子に接続されている。ＤＥＲＡＹ回路３８の最終段の反転素子の出力端子は、ＰＭＯＳトランジスタ４４のソース電極、ＮＭＯＳトランジスタ４５のドレイン電極に接続されている。反転素子４１の出力端子は、ＰＭＯＳトランジスタ４２のゲート電極、ＮＭＯＳトランジスタ４５のゲート電極に接続されている。反転素子４６の入力端子には、ＰＭＯＳトランジスタ４２のドレイン電極、ＮＭＯＳトランジスタ４３のソース電極、ＰＭＯＳトランジスタ４４のドレイン電極、ＮＭＯＳトランジスタ４５のソース電極が接続されている。反転素子４６の出力端子は、Ｙアドレスバッファ回路１０、カラム系コントロール回路１４に接続されている。
【００７２】
反転素子３５、３７の入力端子には制御回路３１が接続され、反転素子３５の出力端子は、ＰＭＯＳトランジスタ５２のソース電極、ＮＭＯＳトランジスタ５３のドレイン電極に接続されている。反転素子３７の出力端子は、ＤＥＲＡＹ回路３９の初段の反転素子の入力端子に接続されている。ＤＥＲＡＹ回路３９の最終段の反転素子の出力端子は、ＰＭＯＳトランジスタ５４のソース電極、ＮＭＯＳトランジスタ５５のドレイン電極に接続されている。反転素子５１の出力端子は、ＰＭＯＳトランジスタ５２のゲート電極、ＮＭＯＳトランジスタ５５のゲート電極に接続されている。反転素子５６の入力端子には、ＰＭＯＳトランジスタ５２のドレイン電極、ＮＭＯＳトランジスタ５３のソース電極、ＰＭＯＳトランジスタ５４のドレイン電極、ＮＭＯＳトランジスタ５５のソース電極が接続されている。反転素子５６の出力端子は、Ｙアドレスバッファ回路１０、カラム系コントロール回路１４に接続されている。
【００７３】
まず、（Ｉ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがライトコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル“０”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
【００７４】
制御回路３１は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、クロック初段回路１３からのタイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル“１”）にしてカラム系コントロール回路１４と反転素子３２の入力端子とに出力する。反転素子３２は、コマンド信号ＷＢＳＴ“１”をＬｏｗレベル“０”にしてＮＡＮＤ回路３３の他方の入力端子に出力する。
ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“０”とコマンド信号ＷＢＳＴ“０”とにより出力信号をＨｉレベル“１”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４２、５２、ＮＭＯＳトランジスタ４３、５３はオンになる。
【００７５】
制御回路３１は、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３４、３６の入力端子に出力する。反転素子３４は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ４２のドレイン電極、ＮＭＯＳトランジスタ４３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３がオンであるため、反転素子３４からのＹアドレスバッファ制御信号ＹＡＬ０“０”は、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３を介して反転素子４６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００７６】
制御回路３１は、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３５、３７の入力端子に出力する。
反転素子３５は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ５２のドレイン電極、ＮＭＯＳトランジスタ５３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３がオンであるため、反転素子３５からのＹアドレスバッファ制御信号ＮＹＡＬ０“０”は、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３を介して反転素子５６の入力端子に出力される。
反転素子５６は、そのＹアドレスバッファ制御信号ＮＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＮＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００７７】
次に、（ＩＩ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがリードコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル“０”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
【００７８】
制御回路３１は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）を入力すると、クロック初段回路１３からのタイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル“０”）にしてカラム系コントロール回路１４と反転素子３２の入力端子とに出力する。反転素子３２は、コマンド信号ＷＢＳＴ“０”をＨｉレベル“１”にしてＮＡＮＤ回路３３の他方の入力端子に出力する。
ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“０”とコマンド信号ＷＢＳＴ“１”とにより出力信号をＨｉレベル“１”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４２、５２、ＮＭＯＳトランジスタ４３、５３はオンになる。
【００７９】
制御回路３１は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３４、３６の入力端子に出力する。反転素子３４は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ４２のドレイン電極、ＮＭＯＳトランジスタ４３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３がオンであるため、反転素子３４からのＹアドレスバッファ制御信号ＹＡＬ０“０”は、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３を介して反転素子４６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８０】
制御回路３１は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３５、３７の入力端子に出力する。
反転素子３５は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ５２のドレイン電極、ＮＭＯＳトランジスタ５３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３がオンであるため、反転素子３５からのＹアドレスバッファ制御信号ＮＹＡＬ０“０”は、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３を介して反転素子５６の入力端子に出力される。
反転素子５６は、そのＹアドレスバッファ制御信号ＮＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＮＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８１】
次に、（ＩＩＩ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがライトコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル“１”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
この場合、ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“１”とコマンド信号ＷＢＳＴ“０”とにより出力信号をＨｉレベル“１”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４２、５２、ＮＭＯＳトランジスタ４３、５３はオンになり、それ以降は（Ｉ）、（ＩＩ）の場合と同じである。
【００８２】
次に、（ＩＶ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがリードコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル“１”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
【００８３】
制御回路３１は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）を入力すると、クロック初段回路１３からのタイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル“０”）にしてカラム系コントロール回路１４と反転素子３２の入力端子とに出力する。反転素子３２は、コマンド信号ＷＢＳＴ“０”をＨｉレベル“１”にしてＮＡＮＤ回路３３の他方の入力端子に出力する。
ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“１”とコマンド信号ＷＢＳＴ“１”とにより出力信号をＬｏｗレベル“０”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４４、５４、ＮＭＯＳトランジスタ４５、５５はオンになる。
【００８４】
制御回路３１は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３４、３６の入力端子に出力する。反転素子３６は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＤＥＲＡＹ回路３８の初段の反転素子の入力端子に出力する。ＤＥＲＡＹ回路３８の各反転素子が順にＹアドレスバッファ制御信号ＹＡＬ０のレベルを反転する。ＤＥＲＡＹ回路３８の各反転素子が順にＹアドレスバッファ制御信号ＹＡＬ０のレベルを反転したときに要する時間は、前述の所定の時間ｔＤＥＲＡＹに相当する。ＤＥＲＡＹ回路３８の最終段の反転素子は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ４４のドレイン電極、ＮＭＯＳトランジスタ４５のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ４４、ＮＭＯＳトランジスタ４５がオンであるため、ＤＥＲＡＹ回路３８からのＹアドレスバッファ制御信号ＹＡＬ０“０”は、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３を介して反転素子４６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８５】
制御回路３１は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３５、３７の入力端子に出力する。
反転素子３７は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＤＥＲＡＹ回路３９の初段の反転素子の入力端子に出力する。ＤＥＲＡＹ回路３９の各反転素子が順にＹアドレスバッファ制御信号ＮＹＡＬ０のレベルを反転する。ＤＥＲＡＹ回路３９の各反転素子が順にＹアドレスバッファ制御信号ＮＹＡＬ０のレベルを反転したときに要する時間は、前述の所定の時間ｔＤＥＲＡＹに相当する。ＤＥＲＡＹ回路３９の最終段の反転素子は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ５４のドレイン電極、ＮＭＯＳトランジスタ５５のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５がオンであるため、ＤＥＲＡＹ回路３９からのＹアドレスバッファ制御信号ＮＹＡＬ０“０”は、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３を介して反転素子５６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＮＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＮＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８６】
図２は、本発明の半導体記憶装置の（ＩＩＩ）カラムアドレス遅延動作モードのライト動作を示すタイミングチャートである。図３は、本発明の半導体記憶装置の（ＩＶ）カラムアドレス遅延動作モードのリード動作を示すタイミングチャートである。
【００８７】
まず、（ＩＩＩ）カラムアドレス遅延動作モードのライト動作について説明する。
図２に示されるように、コマンドデコーダ回路６２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路６２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であるか否かに関わらず、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドデコーダ回路６２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であるか否かに関わらず、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
それ以降、本発明の半導体記憶装置は、（Ｉ）通常動作モードと同様のライト動作を実行する。
【００８８】
このように、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、ライト動作時に、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬがアクティブ状態になるタイミングが通常動作モードと同じである。すなわち、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、ライトコマンドが入力されたときの時間Ｐ０におけるクロックＣＬＫの立ち上がりから、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるまでの時間は、通常動作モードと同じである。このため、本発明の半導体記憶装置では、カラムアドレス遅延動作モードのｔＷＲ（ライトコマンドが入力されるクロックの２クロック後から、ワード線をリセットする動作を行うための基本クロックまでの時間）が通常動作モードのｔＷＲと同じである。
【００８９】
一方、（ＩＶ）カラムアドレス遅延動作モードのリード動作では、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードのリード動作を実行する。すなわち、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、リード動作時に、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬがアクティブ状態になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。図１、図３には示していないが、カラムアドレス遅延動作モードでは、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングが通常動作モードに比べて遅れることに伴い、センスアンプ回路５、６からＤＱ ＰＡＤまでのｔＡＡパスが通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。
【００９０】
このように、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、リード動作時に、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。したがって、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、アクティブコマンドにより活性化されたセンスアンプ回路５、６のデータが、リードコマンドにより活性化されたカラムセレクト線ＣＳＬによって破壊されることがない。
【００９１】
カラムアドレス遅延動作モード（リード動作）時にカラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、カラムアドレス遅延動作モード（ライト動作）時にカラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングよりも２クロック分早いため、ｔＲＣＤは、リード動作時のｔＲＣＤに律速される。このため、本発明の半導体記憶装置では、カラムアドレス遅延動作モードのｔＡＡ（リードコマンドが入力されるクロックから、ＤＱ ＰＡＤに全てのデータが期待値通りに出力されるまでの時間）が、通常動作モードのｔＡＡに比べて所定の時間ｔＤＥＲＡＹだけ遅れるが、カラムアドレス遅延動作モードのｔＲＣＤ（アクティブコマンドが入力されるクロックから、カラムコマンドが入力されるクロックまでの時間）を通常動作モードのｔＲＣＤに比べて所定の時間ｔＤＥＲＡＹだけ早めることができる。
【００９２】
このように、本発明の半導体記憶装置は、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭにおいて、使用環境（データ長、バースト長）に応じることができる。
【００９３】
【発明の効果】
以上の説明により、本発明の半導体記憶装置は、使用環境に応じることができる。
本発明の半導体記憶装置は、カラムアドレス遅延動作モードのｔＷＲが通常動作モードのｔＷＲと同じであり、且つ、カラムアドレス遅延動作モードのｔＲＣＤを通常動作モードのｔＲＣＤに比べて早めることができる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体記憶装置の回路構成を示す。
【図２】図２は、本発明の半導体記憶装置の遅延動作モードのライト動作を示すタイミングチャートである。
【図３】図３は、本発明の半導体記憶装置の遅延動作モードのリード動作を示すタイミングチャートである。
【図４】図４は、本発明の半導体記憶装置のコマンドデコーダ回路の構成を示す。
【図５】図５は、第１従来例の半導体記憶装置の回路構成を示す。
【図６】図６は、第１従来例の半導体記憶装置のライト動作を示すタイミングチャートである。
【図７】図７は、第１従来例の半導体記憶装置のリード動作を示すタイミングチャートである。
【図８】図８は、第２従来例の半導体記憶装置の回路構成を示す。
【図９】図９は、第２従来例の半導体記憶装置の遅延動作モードのライト動作を示すタイミングチャートである。
【図１０】図１０は、第２従来例の半導体記憶装置の遅延動作モードのリード動作を示すタイミングチャートである。
【符号の説明】
１、２ メモリセルアレイ
３、４ ロウデコーダ回路
５、６ センスアンプ回路
７ アドレス初段回路
８ アドレスラッチ回路
９ Ｘアドレスバッファ回路
１０ Ｙアドレスバッファ回路
１１ コマンド初段回路
１２ コマンドデコーダ回路
１３ クロック初段回路
１４ カラム系コントロール回路
１５ データ初段回路
１６ データストローブ初段回路
１７ データラッチ回路
１８ ライトバッファ回路
１９、２０ ライトアンプ回路
２１、２２ カラムデコーダ回路
２３ モード切替回路
３１ 制御回路
３２、３４、３５、３６、３７、４１、４６、５１、５６ 反転素子
３３ ＮＡＮＤ回路
３８、３９ ＤＥＲＡＹ回路
４０ マルチプレクサ回路
４２、４４、５２、５４ ＰＭＯＳトランジスタ
４３、４５、５３、５５ ＮＭＯＳトランジスタ
６２ コマンドデコーダ回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＤＤＲ−ＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａ Ｒａｔｅ−Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用される半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、計算機の主記憶装置として、クロックに同期して動作するＳＤＲＡＭが特開２０００−４０３６３号公報、特開２０００−１３２９６６号公報、特開２００２−０２５２５５号公報、特開２０００−２６８５６５号公報、特開２００１−０９３２８０号公報に開示されている。
【０００３】
ＳＤＲＡＭの中でも、データ転送速度の向上を図るために、
（１）入出力ビット数ｎ（ｎは整数）の２倍の２ｎビットのデータを同時に読み書きする（２ｎビットプリフェッチ方式）、
（２）データの取り込みを、クロック信号の変わりにストローブ信号によって行う、
ことを特徴とするＤＤＲ−ＳＤＲＡＭ、ＤＤＲＩＩ−ＳＤＲＡＭが一般的になりつつある。ＤＤＲ−ＳＤＲＡＭの場合、ｎは１であり、ＤＤＲＩＩ−ＳＤＲＡＭの場合、ｎは２である。以下、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭを例にして説明する。
【０００４】
図５は、第１従来例の半導体記憶装置の回路構成を示す。この第１従来例の半導体記憶装置におけるメモリ動作（メモリアクセス）としてリード動作の説明については、カラムセレクト線ＣＳＬの活性化までとする。
第１従来例の半導体記憶装置は、メモリセルアレイ１、２、ロウデコーダ回路３、４、センスアンプ回路５、６、アドレス初段回路７、アドレスラッチ回路８、Ｘアドレスバッファ回路９、Ｙアドレスバッファ回路１０、コマンド初段回路１１、コマンドデコーダ回路１２、クロック初段回路１３、カラム系コントロール回路１４、データ初段回路１５、データストローブ初段回路１６、データラッチ回路１７、ライトバッファ回路１８、ライトアンプ回路１９、２０、カラムデコーダ回路２１、２２を具備する。
この第１従来例の半導体記憶装置は、コンピュータ（図示しない）に搭載される。そのコンピュータが備える構成としては、第１従来例の半導体記憶装置の他に、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（図示しない）、クロック発生回路（図示しない）が挙げられる。
【０００５】
メモリセルアレイ１は、ｅｖｅｎ側のメモリセルアレイであり、メモリセルアレイ２は、ｏｄｄ側のメモリセルアレイである。メモリセルアレイ１、２は、（Ｎ×Ｍ）個（Ｎ＝１、２、３、…；Ｍ＝１、２、３、…）のメモリセルを備えている。メモリセルアレイ１、２の（Ｎ×Ｍ）個のメモリセルは、Ｎ行・Ｍ列に配列されている。
【０００６】
メモリセルアレイ１のＮ行のうちの１つの行に属するＭ個のメモリセルは、ワード線で互いに接続されている。そのワード線には、ロウデコーダ回路３が接続されている。メモリセルアレイ１のＭ列のうちの１つの列に属するＮ個のメモリセルは、ビット線で互いに接続されている。そのビット線には、センスアンプ回路５が接続されている。メモリセルアレイ１の各メモリセルは、カラムセレクト線ＣＳＬに接続されている。そのカラムセレクト線ＣＳＬには、カラムデコーダ回路２１が接続されている。
メモリセルアレイ２のＮ行のうちの１つの行に属するＭ個のメモリセルは、ワード線で互いに接続されている。そのワード線には、ロウデコーダ回路４が接続されている。メモリセルアレイ２のＭ列のうちの１つの列に属するＮ個のメモリセルは、ビット線で互いに接続されている。そのビット線には、センスアンプ回路６が接続されている。メモリセルアレイ２の各メモリセルは、カラムセレクト線ＣＳＬに接続されている。そのカラムセレクト線ＣＳＬには、カラムデコーダ回路２２が接続されている。
【０００７】
クロック初段回路１３は、クロック発生回路からクロック信号ＣＬＫを入力して内部クロック信号ＩＣＬＫに変換し、その内部クロック信号ＩＣＬＫをアドレスラッチ回路８、Ｙアドレスバッファ回路１０、コマンドデコーダ回路１２、カラム系コントロール回路１４、データラッチ回路１７に出力する。
【０００８】
アドレス初段回路７は、クロック信号ＣＬＫ（図示省略）に応じて、ＣＰＵからアドレスＡＤＤを入力して内部コマンドでアドレスＣＡＤＤに変換し、そのアドレスＣＡＤＤをアドレスラッチ回路８に出力する。
アドレスラッチ回路８は、クロック信号ＣＬＫ（図示省略）に応じて、アドレス初段回路７からのアドレスＣＡＤＤを取込む（ラッチする）。アドレスラッチ回路８は、内部クロック信号ＩＣＬＫに同期して、そのアドレスＣＡＤＤをアドレスＩＡとしてＸアドレスバッファ回路９、Ｙアドレスバッファ回路１０に出力する。
【０００９】
コマンド初段回路１１は、クロック信号ＣＬＫ（図示省略）に応じて、ＣＰＵからコマンドＣＳＢ（コマンドセレクトバー）、ＲＡＳＢ（ローアドレスストローブバー）、ＣＡＳＢ（カラムアドレスストローブバー）、ＷＥＢ（ライトイネーブルバー）を入力して内部コマンドＣでコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥに変換し、そのコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥをコマンドデコーダ回路１２に出力する。
【００１０】
コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥを入力する。コマンドデコーダ回路１２は、内部クロック信号ＩＣＬＫに同期して、Ｙアドレスバッファ制御信号ＹＡＬをアクティブ状態にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。コマンドデコーダ回路１２は、次のロック信号ＩＣＬＫに同期して、Ｙアドレスバッファ制御信号ＮＹＡＬをアクティブ状態にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドＣＷＥがライトコマンドを表す場合（ライト動作を表す場合）、コマンドデコーダ回路１２は、内部クロック信号ＩＣＬＫに同期して、コマンド信号ＷＢＳＴをアクティブ状態にしてカラム系コントロール回路１４に出力する。
コマンドＣＷＥがリードコマンドを表す場合（リード動作を表す場合）、コマンドデコーダ回路１２は、内部クロック信号ＩＣＬＫに同期して、コマンド信号ＷＢＳＴをインアクティブ状態にしてカラム系コントロール回路１４に出力する。
【００１１】
Ｘアドレスバッファ回路９は、アドレスラッチ回路８からのアドレスＩＡを入力し、そのアドレスＩＡがＸアドレス（行アドレス）である場合、そのＸアドレスであるアドレスＸＡをロウデコーダ回路３、４に出力する。
ロウデコーダ回路３、４は、Ｘアドレスバッファ回路９からのアドレスＸＡをデコードし、メモリセルアレイ１、２の各メモリセルにつながるワード線のうち、そのアドレスＸＡ（Ｘアドレス）の値に応じたワード線を駆動する。
Ｙアドレスバッファ回路１０は、内部クロック信号ＩＣＬＫに同期して、アドレスラッチ回路８からのアドレスＩＡを取込む。Ｙアドレスバッファ回路１０は、そのアドレスＩＡがＹアドレス（列アドレス）である場合、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに応じて、そのＹアドレスであるアドレスＹＡをカラムデコーダ回路２１、２２に出力する。
【００１２】
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からのＹアドレスバッファ制御信号ＹＡＬを入力した場合、Ｙアドレスバッファ制御信号ＹＡＬに応じて、ライトバッファ制御信号Ｗ０をアクティブ状態にしてライトバッファ回路１８に出力する。
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からのＹアドレスバッファ制御信号ＮＹＡＬを入力した場合、内部クロック信号ＩＣＬＫに同期して、ライトバッファ制御信号Ｗ０をインアクティブ状態にしてライトバッファ回路１８に出力する。
カラム系コントロール回路１４は、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態にしてカラムデコーダ回路２１、２２に出力する。
コマンド信号ＷＢＳＴがアクティブ状態である場合（ライト動作を表す場合）、カラム系コントロール回路１４は、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに応じて、ライトアンプ制御信号ＷＡＥをアクティブ状態にしてライトアンプ回路１９、２０に出力する。
【００１３】
カラムデコーダ回路２１、２２は、カラム系コントロール回路１４からのカラムセレクト線制御信号ＹＳＥＬに応じて、Ｙアドレスバッファ回路１０からのアドレスＹＡをデコードする。カラムデコーダ回路２１、２２は、メモリセルアレイ１、２の各メモリセルに接続されたカラムセレクト線ＣＳＬのうち、そのアドレスＹＡ（Ｙアドレス）の値に応じたカラムセレクト線ＣＳＬを駆動する。
【００１４】
データ初段回路１５は、クロック信号ＣＬＫ（図示省略）に応じて、ＣＰＵからデータＤＱを入力して内部コマンドＣでデータＣＤＱに変換し、そのデータＣＤＱをデータラッチ回路１７に出力する。
データストローブ初段回路１６は、クロック発生回路からクロック信号ＣＬＫに同期したデータストローブＤＱＳを入力して内部コマンドＣでデータストローブＣＤＱＳに変換し、そのデータストローブＣＤＱＳをデータラッチ回路１７に出力する。
データラッチ回路１７は、データストローブＣＤＱＳに応じてデータ初段回路１５からのデータＣＤＱを取込む。データラッチ回路１７は、内部クロック信号ＩＣＬＫに同期して、そのデータＣＤＱをデータＩＤＱとしてライトバッファ回路１８に出力する。
ライトバッファ回路１８は、カラム系コントロール回路１４からのライトバッファ制御信号Ｗ０により、データＩＤＱをライトバスＷＢＵＳとしてライトアンプ回路１９、２０に出力する。
ライトアンプ回路１９、２０は、カラム系コントロール回路１４からのライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ（データ）を書込入力データＩＯとしてセンスアンプ回路５、６に出力する。
【００１５】
センスアンプ回路５、６は、ロウデコーダ回路３、４によりワード線が駆動されたときに、メモリセルアレイ１、２の各メモリセルに接続されたビット線に電圧を供給し、ビット線の電位を増幅させる。
ライト動作時にカラムデコーダ回路２１、２２によりカラムセレクト線ＣＳＬが駆動されている場合、センスアンプ回路５、６は、ライトアンプ回路１９、２０からの書込入力データＩＯをビット線に出力し、ビット線に接続されたメモリセル（アドレス）には書込入力データＩＯが書き込まれる。
【００１６】
次に、第１従来例の半導体記憶装置のライト動作について説明する。
初期動作として、アドレス初段回路７がクロック信号ＣＬＫに同期してアドレスＡＤＤとしてＸアドレスを入力し、そのアドレスＣＡＤＤ（アドレスＸＡ）を出力したものとする。アドレスラッチ回路８は、内部クロック信号ＩＣＬＫに同期して、アドレスＣＡＤＤ（アドレスＸＡ）をアドレスＩＡとして出力したものとする。Ｘアドレスバッファ回路９は、アドレスＩＡ（アドレスＸＡ）を入力し、そのアドレスＸＡをロウデコーダ回路３、４に出力したものとする。ロウデコーダ回路３、４は、Ｘアドレスバッファ回路９からのアドレスＸＡをデコードし、そのアドレスＸＡ（Ｘアドレス）の値に応じたワード線を駆動しているものとする。センスアンプ回路５、６は、ロウデコーダ回路３、４によりワード線が駆動されたときに、メモリセルアレイ１、２の各メモリセルに接続されたビット線に電圧を供給し、ビット線の電位が増幅されているものとする。
【００１７】
ライト動作の条件として、コマンドＷＥＢがライトコマンドを表し、コマンド初段回路１１がクロック信号ＣＬＫに同期してコマンドＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ（ライトコマンド）を入力し、コマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）をコマンドデコーダ回路１２に出力したものとする。アドレス初段回路７がクロック信号ＣＬＫに同期してアドレスＡＤＤとしてＹアドレスであるアドレスＹ０を入力し、アドレスＣＡＤＤ（アドレスＹ０）をアドレスラッチ回路８に出力したものとする。データ初段回路１５がクロック信号ＣＬＫに同期してデータＤＱとしてデータＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）を入力し、データＣＤＱ（データＤ０、Ｄ１、Ｄ２、Ｄ３）をデータラッチ回路１７に出力したものとする。このときのバースト長を４とする。
【００１８】
図６に示されるように、コマンド初段回路１１がクロック信号ＣＬＫに同期してライトコマンドを入力するときの時間をＰ０とする。クロック初段回路１３は、時間Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、にてクロック信号ＣＬＫを入力したときに、そのクロック信号ＣＬＫの立ち上がりエッジを検出して、ワンショットパルス信号として内部クロック信号ＩＣＬＫを、タイミングＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、…、の時間にて出力する。
データストローブ初段回路１６は、時間Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、にてクロック信号ＣＬＫに同期したデータストローブＤＱＳを入力し、データストローブＣＤＱＳをデータラッチ回路１７に出力する。
内部クロック信号ＩＣＬＫは、クロック信号ＣＬＫに対して、（Ｐ０−Ｔ０）、（Ｐ１−Ｔ１）、（Ｐ２−Ｔ２）、（Ｐ３−Ｔ３）、（Ｐ４−Ｔ４）、…、の時間差で出力される。
【００１９】
データラッチ回路１７は、時間Ｐ１におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち上がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ０（ｅｖｅｎ）を、データラッチ回路１７に設けられた図示しない第１データ保持部（ｅｖｅｎ側）に取込む。図６に示されたデータＤ０（ｅ）は、データＤ０（ｅｖｅｎ）を表す。
データラッチ回路１７は、時間Ｐ１におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち下がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ１を、データラッチ回路１７に設けられた図示しない第２データ保持部（ｏｄｄ側）に取込む。図６に示されたデータＤ１（ｏ）は、データＤ１（ｏｄｄ）を表す。
データラッチ回路１７は、時間Ｐ２におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち上がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ２を、その第１データ保持部（ｅｖｅｎ側）に取込む。図６に示されたデータＤ２（ｅ）は、データＤ２（ｅｖｅｎ）を表す。
データラッチ回路１７は、時間Ｐ２におけるデータストローブＣＤＱＳ（データストローブＤＱＳ）の立ち下がりエッジに応じて、データＣＤＱ（データＤＱ）であるデータＤ３を、その第２データ保持部（ｏｄｄ側）に取込む。図６に示されたデータＤ３（ｏ）は、データＤ３（ｏｄｄ）を表す。
データラッチ回路１７は、その第１データ保持部に取込まれたデータＤ０（ｅｖｅｎ）とその第２データ保持部に取込まれたデータＤ１（ｏｄｄ）とを、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、データラッチ回路１７に設けられた図示しない第３データ保持部に並列に取込み、その第３データ保持部に取込まれたデータＤ０（ｅｖｅｎ）、データＤ１（ｏｄｄ）をデータＩＤＱとしてライトバッファ回路１８に出力する。
データラッチ回路１７は、その第１データ保持部に取込まれたデータＤ２（ｅｖｅｎ）とその第２データ保持部に取込まれたデータＤ３（ｏｄｄ）とを、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、その第３データ保持部に並列に取込み、その第３データ保持部に取込まれたデータＤ２（ｅｖｅｎ）、データＤ３（ｏｄｄ）をデータＩＤＱとしてライトバッファ回路１８に出力する。
【００２０】
コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００２１】
Ｙアドレスバッファ制御信号ＹＡＬは、バースト１発目のＹアドレスバッファ制御信号であり、Ｙアドレスバッファ制御信号ＮＹＡＬは、バースト２発目のＹアドレスバッファ制御信号である。バースト長が４であるため、タイミングＴ２からタイミングＴ４までがライトのバースト期間となる。
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からタイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬ（ワンショットパルス信号）を入力する。このとき、カラム系コントロール回路１４は、タイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬに応じて、バースト期間の開始としてライトバッファ制御信号Ｗ０をアクティブ状態（Ｈｉレベル）にしてライトバッファ回路１８に出力する。
カラム系コントロール回路１４は、コマンドデコーダ回路１２からのコマンド信号ＷＢＳＴがアクティブ状態であるときに、コマンドデコーダ回路１２からタイミングＴ３におけるＹアドレスバッファ制御信号ＮＹＡＬ（ワンショットパルス信号）を入力する。カラム系コントロール回路１４は、タイミングＴ４における内部クロック信号ＩＣＬＫに同期して、バースト期間の終了としてライトバッファ制御信号Ｗ０をインアクティブ状態（Ｌｏｗレベル）にしてライトバッファ回路１８に出力する。
【００２２】
このように、ライトバッファ制御信号Ｗ０がアクティブ状態（Ｈｉレベル）であるときがバースト期間である。このとき、ライトバッファ回路１８はデータラッチ回路１７のバッファとして働く。
ライトバッファ回路１８は、バースト期間であるタイミングＴ２からタイミングＴ３の間に、データＩＤＱであるデータＤ０（ｅｖｅｎ）をライトバスＷＢＵＳとしてライトアンプ回路１９に出力し、データＩＤＱであるデータＤ１（ｏｄｄ）をライトバスＷＢＵＳとしてライトアンプ回路２０に出力する。
ライトバッファ回路１８は、バースト期間であるタイミングＴ３からタイミングＴ４の間に、データＩＤＱであるデータＤ２（ｅｖｅｎ）をライトバスＷＢＵＳとしてライトアンプ回路１９に出力し、データＩＤＱであるデータＤ３（ｏｄｄ）をライトバスＷＢＵＳとしてライトアンプ回路２０に出力する。
【００２３】
アドレスラッチ回路８は、クロック信号ＣＬＫ（時間Ｐ０）に応じて、アドレス初段回路７からのアドレスＣＡＤＤ（アドレスＹ０）を取込み、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、そのアドレスＣＡＤＤ（アドレスＹ０）をアドレスＩＡとして出力する。
【００２４】
Ｙアドレスバッファ回路１０は、アドレスラッチ回路８からのアドレスＩＡ（アドレスＹ０）をアドレスＹＡとして、Ｙアドレスバッファ回路１０に設けられた図示しないアドレス保持部に取込む。
２ｎビットプリフェッチ方式のため、タイミングＴ２にて、アドレスＹ０とアドレスＹ１との２種類のＹアドレスがアドレスＹＡとして出力される。アドレスＹ０は、ｅｖｅｎ側のメモリセルアレイ１の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ０に対応するアドレスである。アドレスＹ１は、ｏｄｄ側のメモリセルアレイ２の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ１に対応するアドレスである。
同様に、タイミングＴ３にて、アドレスＹ２とアドレスＹ３との２種類のＹアドレスがアドレスＹＡとして出力される。アドレスＹ２は、ｅｖｅｎ側のメモリセルアレイ１の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ２に対応するアドレスである。アドレスＹ３は、ｏｄｄ側のメモリセルアレイ２の各メモリセルに接続されたカラムセレクト線ＣＳＬのうちのカラムセレクト線ＣＳＬ３に対応するアドレスである。
アドレスＹ０とアドレスＹ２との関係、アドレスＹ１とアドレスＹ３との関係は、下記式：
Ｙ２＝Ｙ０＋２
Ｙ３＝Ｙ１＋３
で表される。
【００２５】
したがって、Ｙアドレスバッファ回路１０は、タイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ０（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ１（ｏｄｄ）をカラムデコーダ回路２２に出力する。
Ｙアドレスバッファ回路１０は、タイミングＴ３におけるＹアドレスバッファ制御信号ＮＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ２（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ３（ｏｄｄ）をカラムデコーダ回路２２に出力する。
【００２６】
カラム系コントロール回路１４は、タイミングＴ２におけるＹアドレスバッファ制御信号ＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力し、ライトアンプ制御信号ＷＡＥをアクティブ状態（Ｈｉレベル）にしてライトアンプ回路１９、２０に出力する。
カラム系コントロール回路１４は、タイミングＴ３におけるＹアドレスバッファ制御信号ＮＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力し、ライトアンプ制御信号ＷＡＥをアクティブ状態（Ｈｉレベル）にしてライトアンプ回路１９、２０に出力する。
【００２７】
カラムデコーダ回路２１は、タイミングＴ２におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ２でカラムセレクト線ＣＳＬ０（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ０（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ２におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ２でカラムセレクト線ＣＳＬ１（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ１（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２１は、タイミングＴ３におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ３でカラムセレクト線ＣＳＬ２（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ２（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ３におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ３でカラムセレクト線ＣＳＬ３（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ３（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
【００２８】
ライトアンプ回路１９は、タイミングＴ２におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ０（ｅｖｅｎ）｝を書込入力データＩＯとしてセンスアンプ回路５に出力する。センスアンプ回路５は、ライトアンプ回路１９からの書込入力データＩＯ｛データＤ０（ｅｖｅｎ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ０）には書込入力データＩＯ｛データＤ０（ｅｖｅｎ）｝が書き込まれる。
ライトアンプ回路２０は、タイミングＴ２におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ１（ｏｄｄ）｝を書込入力データＩＯとしてセンスアンプ回路６に出力する。センスアンプ回路６は、ライトアンプ回路２０からの書込入力データＩＯ｛データＤ１（ｏｄｄ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ１）には書込入力データＩＯ｛データＤ１（ｏｄｄ）｝が書き込まれる。
ライトアンプ回路１９は、タイミングＴ３におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ２（ｅｖｅｎ）｝を書込入力データＩＯとしてセンスアンプ回路５に出力する。センスアンプ回路５は、ライトアンプ回路１９からの書込入力データＩＯ｛データＤ２（ｅｖｅｎ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ２）には書込入力データＩＯ｛データＤ２（ｅｖｅｎ）｝が書き込まれる。
ライトアンプ回路２０は、タイミングＴ３におけるライトアンプ制御信号ＷＡＥに応じて、ライトバッファ回路１８からのライトバスＷＢＵＳ｛データＤ３（ｏｄｄ）｝を書込入力データＩＯとしてセンスアンプ回路６に出力する。センスアンプ回路６は、ライトアンプ回路２０からの書込入力データＩＯ｛データＤ３（ｏｄｄ）｝をビット線に出力し、ビット線に接続されたメモリセル（アドレスＹ３）には書込入力データＩＯ｛データＤ３（ｏｄｄ）｝が書き込まれる。
【００２９】
次に、第１従来例の半導体記憶装置のリード動作について説明する。初期動作は、ライト動作時と同様である。
リード動作の条件として、コマンドＷＥＢがリードコマンドを表し、コマンド初段回路１１がクロック信号ＣＬＫに同期してコマンドＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ（リードコマンド）を入力し、コマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）をコマンドデコーダ回路１２に出力したものとする。アドレス初段回路７がクロック信号ＣＬＫに同期してアドレスＡＤＤとしてＹアドレスであるアドレスＹ０を入力し、アドレスＣＡＤＤ（アドレスＹ０）をアドレスラッチ回路８に出力したものとする。
【００３０】
図７に示されるように、コマンド初段回路１１がクロック信号ＣＬＫに同期してリードコマンドを入力するときの時間をＰ０とする。クロック初段回路１３は、時間Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、にてクロック信号ＣＬＫを入力したときに、そのクロック信号ＣＬＫの立ち上がりエッジを検出して、ワンショットパルス信号として内部クロック信号ＩＣＬＫを、タイミングＴ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、…、の時間にて出力する。
内部クロック信号ＩＣＬＫは、クロック信号ＣＬＫに対して、（Ｐ０−Ｔ０）、（Ｐ１−Ｔ１）、（Ｐ２−Ｔ２）、（Ｐ３−Ｔ３）、（Ｐ４−Ｔ４）、…、の時間差で出力される。
【００３１】
コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００３２】
アドレスラッチ回路８は、クロック信号ＣＬＫ（時間Ｐ０）に応じて、アドレス初段回路７からのアドレスＣＡＤＤ（アドレスＹ０）を取込み、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、そのアドレスＣＡＤＤ（アドレスＹ０）をアドレスＩＡとして出力する。
【００３３】
Ｙアドレスバッファ回路１０は、アドレスラッチ回路８からのアドレスＩＡ（アドレスＹ０）をアドレスＹＡとしてＹアドレスバッファ回路１０に設けられた図示しないアドレス保持部に取込む。
２ｎビットプリフェッチ方式のため、タイミングＴ０にて、ライト動作時と同様に、アドレスＹＡとして、アドレスＹ０（カラムセレクト線ＣＳＬ０に対応）とアドレスＹ１（カラムセレクト線ＣＳＬ１に対応）との２種類のＹアドレスが出力される。
タイミングＴ１にて、ライト動作時と同様に、アドレスＹＡとして、アドレスＹ２（カラムセレクト線ＣＳＬ２に対応）とアドレスＹ３（カラムセレクト線ＣＳＬ３に対応）との２種類のＹアドレスが出力される。
【００３４】
したがって、Ｙアドレスバッファ回路１０は、タイミングＴ０におけるＹアドレスバッファ制御信号ＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ０（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ１（ｏｄｄ）をカラムデコーダ回路２２に出力する。
Ｙアドレスバッファ回路１０は、タイミングＴ１におけるＹアドレスバッファ制御信号ＮＹＡＬの立ち上がりエッジに応じて、アドレスＹＡとしてアドレスＹ２（ｅｖｅｎ）をカラムデコーダ回路２１に出力し、アドレスＹＡとしてアドレスＹ３（ｏｄｄ）をカラムデコーダ回路２２に出力する。
【００３５】
カラム系コントロール回路１４は、タイミングＴ０におけるＹアドレスバッファ制御信号ＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力する。
カラム系コントロール回路１４は、タイミングＴ１におけるＹアドレスバッファ制御信号ＮＹＡＬに応じて、カラムセレクト線制御信号ＹＳＥＬをアクティブ状態（Ｈｉレベル）にしてカラムデコーダ回路２１、２２に出力する。
【００３６】
カラムデコーダ回路２１は、タイミングＴ０におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ０でカラムセレクト線ＣＳＬ０（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ０（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ０におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ０でカラムセレクト線ＣＳＬ１（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ１（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２１は、タイミングＴ１におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ１でカラムセレクト線ＣＳＬ２（ｅｖｅｎ）を駆動するために、カラムセレクト線ＣＳＬ２（ｅｖｅｎ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
カラムデコーダ回路２２は、タイミングＴ１におけるカラムセレクト線制御信号ＹＳＥＬに応じて、タイミングＴ１でカラムセレクト線ＣＳＬ３（ｏｄｄ）を駆動するために、カラムセレクト線ＣＳＬ３（ｏｄｄ）に流れる信号をアクティブ状態（Ｈｉレベル）にする。
【００３７】
このように、第１従来例の半導体記憶装置では、リード動作時にコマンドデコーダ回路１２がＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬを出力する時間（タイミングＴ０、Ｔ１）は、ライト動作時にコマンドデコーダ回路１２がＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬを出力する時間（タイミングＴ２、Ｔ３）よりも２クロック早い。したがって、リード動作時では、ライト動作時に比べて、カラムセレクト線ＣＳＬが活性化されるタイミング（カラムセレクト線ＣＳＬに流れる信号がアクティブ状態になるタイミング）が２クロック分早い。このため、使用環境（例示：データ長、バースト長）によっては、アクティブコマンドにより活性化されたセンスアンプ回路５、６のデータが、リードコマンドにより活性化されたカラムセレクト線ＣＳＬによって破壊される可能性がある。
【００３８】
特表平１０−５０４１２９号公報では、ｔＡＡに利用できる余分の時間をより臨界的なパラメータｔＲＣＤにシフトすることによりチップの歩留まりを向上することを特徴とする回路が提案されている。
ｔＡＡとは、ＣＡＳ ＬＡＴＥＮＣＹ＝１に設定したときに、リードコマンドが入力されるクロックから、ＤＱ ＰＡＤに全てのデータ（ｘ８の場合では８つのデータ全て）が期待値通りに出力されるまでの時間を表し、チップの性能を表す指標として用いられる。
ｔＲＣＤとは、アクティブコマンドが入力されるクロックから、カラムコマンド（ライトコマンド／リードコマンド）が入力されるクロックまでの時間を表す。
【００３９】
第１従来例の半導体記憶装置に上記の特徴を有する場合の半導体記憶装置を第２従来例として説明する。
図８は、第２従来例の半導体記憶装置の回路構成を示す。この第２従来例の半導体記憶装置におけるメモリ動作（メモリアクセス）としてリード動作の説明については、第１従来例の半導体記憶装置と同様に、カラムセレクト線ＣＳＬの活性化までとする。
第２従来例の半導体記憶装置では、第１従来例の半導体記憶装置の回路構成に対して、更に、モード切替回路２３を具備する。モード切替回路２３は、コマンドデコーダ回路１２に接続されている。
【００４０】
第２従来例の半導体記憶装置は、通常動作モードとカラムアドレス遅延動作モードとの一方を実行する。通常動作モードとカラムアドレス遅延動作モードとの一方は、使用環境（データ長、バースト長）に応じて決められ、モード切替回路２３に予めに設定されている。通常動作モードとは、第１従来例の半導体記憶装置のライト動作（図６参照）、リード動作（図７参照）を表す。
通常動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル）にしてコマンドデコーダ回路１２に出力する。この場合、第２従来例の半導体記憶装置では、通常動作モードのライト動作、リード動作を実行する。
カラムアドレス遅延動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル）にしてコマンドデコーダ回路１２に出力する。この場合、第２従来例の半導体記憶装置では、カラムアドレス遅延動作モードのライト動作、リード動作を実行する。
【００４１】
次に、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードのライト動作について説明する。
図９に示されるように、コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態である場合、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅らせた時間にＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。所定の時間ｔＤＥＲＡＹは、クロックＣＬＫの立ち上がりから、次のクロックＣＬＫの立ち上がりまでの時間より短く、内部クロック信号ＩＣＬＫの立ち上がりから、その内部クロック信号ＩＣＬＫの立ち下がりまでの時間より長い。
【００４２】
具体的には、カラムアドレス遅延動作モードの場合、コマンドデコーダ回路１２は、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。コマンドデコーダ回路１２は、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００４３】
したがって、ライトバッファ制御信号Ｗ０がアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
データＩＤＱ｛データＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）｝がライトバスＷＢＵＳとして出力されるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
アドレスＹＡ｛アドレスＹ０（ｅｖｅｎ）、Ｙ１（ｏｄｄ）、Ｙ２（ｅｖｅｎ）、Ｙ３（ｏｄｄ）｝が出力されるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
カラムセレクト線制御信号ＹＳＥＬがアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れ、カラムセレクト線ＣＳＬ｛カラムセレクト線ＣＳＬ０（ｅｖｅｎ）、ＣＳＬ１（ｏｄｄ）、ＣＳＬ２（ｅｖｅｎ）、ＣＳＬ３（ｏｄｄ）｝に流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
ライトアンプ制御信号ＷＡＥがアクティブ状態（Ｈｉレベル）になるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れ、ライトバスＷＢＵＳ｛データＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）｝が書込入力データＩＯとして出力されるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。ビット線に接続されたメモリセル（アドレスＹ０、Ｙ１、Ｙ２、Ｙ３）に書込入力データＩＯ｛データＤ０（ｅｖｅｎ）、Ｄ１（ｏｄｄ）、Ｄ２（ｅｖｅｎ）、Ｄ３（ｏｄｄ）｝が書き込まれるタイミングは、所定の時間ｔＤＥＲＡＹだけ遅れる。
【００４４】
次に、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードのリード動作について説明する。
図１０に示されるように、コマンドデコーダ回路１２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路１２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態である場合、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅らせた時間にＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００４５】
具体的には、カラムアドレス遅延動作モードの場合、コマンドデコーダ回路１２は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。コマンドデコーダ回路１２は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジを検出してから所定の時間ｔＤＥＲＡＹが経過したときにＹアドレスバッファ制御信号ＮＹＡＬをアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００４６】
したがって、カラムアドレス遅延動作モードでは、アドレスＹＡ｛アドレスＹ０（ｅｖｅｎ）、Ｙ１（ｏｄｄ）、Ｙ２（ｅｖｅｎ）、Ｙ３（ｏｄｄ）｝が出力されるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。カラムアドレス遅延動作モードでは、カラムセレクト線制御信号ＹＳＥＬがアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れ、カラムセレクト線ＣＳＬ｛カラムセレクト線ＣＳＬ０（ｅｖｅｎ）、ＣＳＬ１（ｏｄｄ）、ＣＳＬ２（ｅｖｅｎ）、ＣＳＬ３（ｏｄｄ）｝に流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。したがって、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードでは、リード動作時でデータを破壊する可能性がない。
【００４７】
また、図８、図１０には示していないが、カラムアドレス遅延動作モードでは、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングが通常動作モードに比べて遅れることに伴い、センスアンプ回路５、６からＤＱ ＰＡＤまでのｔＡＡパスが通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。このように、カラムアドレス遅延動作モードでは、リード動作の場合、リードコマンドが入力されたときの時間Ｐ０におけるクロックＣＬＫの立ち上がりから、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。
このように、第２従来例の半導体記憶装置では、カラムアドレス遅延動作モードのｔＡＡが通常動作モードのｔＡＡに比べて所定の時間ｔＤＥＲＡＹだけ遅れるが、カラムアドレス遅延動作モードのｔＲＣＤを通常動作モードのｔＲＣＤに比べて所定の時間ｔＤＥＲＡＹだけ早めることができる。
【００４８】
しかしながら、カラムアドレス遅延動作モードでは、ライト動作の場合でもＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬがアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。すなわち、カラムアドレス遅延動作モードでは、ライトコマンドが入力されたときの時間Ｐ０におけるクロックＣＬＫの立ち上がりから、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるまでの時間が、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。
これにより、カラムアドレス遅延動作モードのｔＷＲについても通常動作モードのｔＷＲに比べて所定の時間ｔＤＥＲＡＹだけ遅れてしまう。ｔＷＲとは、ライトコマンドが入力されるクロックの２クロック後から、ワード線をリセットする動作を行うための基本クロック（プリチャージコマンドの場合、プリチャージコマンドが入力されるクロック）までの時間を表す。このように、第１従来例、第２従来例の半導体記憶装置では、使用環境（データ長、バースト長）に応じることができない。
【００４９】
【特許文献１】
特開２０００−４０３６３号公報
【特許文献２】
特開２０００−１３２９６６号公報
【特許文献３】
特開２００２−０２５２５５号公報
【特許文献４】
特開２０００−２６８５６５号公報
【特許文献５】
特開２００１−０９３２８０号公報
【特許文献６】
特表平１０−５０４１２９号公報
【００５０】
【発明が解決しようとする課題】
本発明の目的は、使用環境に応じることができる半導体記憶装置を提供することにある。
本発明の他の目的は、カラムアドレス遅延動作モードのｔＷＲが通常動作モードのｔＷＲと同じであり、且つ、カラムアドレス遅延動作モードのｔＲＣＤを通常動作モードのｔＲＣＤに比べて早めることができる半導体記憶装置を提供することにある。
【００５１】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００５２】
本発明の半導体記憶装置では、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭにおいて、使用環境（データ長、バースト長）に応じることができるものである。
この本発明の半導体記憶装置は、複数のメモリセルアレイ（１、２）と、モード制御部（２３）と、命令実行部（３〜１０、１４〜２２）と、コマンド制御部（１１、６２）とを具備する。複数のメモリセルアレイ（１、２）は、複数のメモリセルを備えている。モード制御部（２３）は、遅延制御信号（ＬＴＡＡ）を出力する。命令実行部（３〜１０、１４〜２２）は、外部からのアドレスとアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）とに基づいて複数のメモリセルアレイ（１、２）にアクセスする。コマンド制御部（１１、６２）は、外部からのコマンドと遅延制御信号（ＬＴＡＡ）とに基づいて、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を命令実行部（３〜１０、１４〜２２）に出力する。
このコマンド制御部（１１、６２）は、遅延制御信号（ＬＴＡＡ）がインアクティブ状態であり、コマンドがライトコマンド又はリードコマンドである（Ｉ、ＩＩ）通常動作モードのときに、クロック信号（ＩＣＬＫ）に同期してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
コマンド制御部（１１、６２）は、遅延制御信号（ＬＴＡＡ）がアクティブ状態であり、コマンドがライトコマンドである（ＩＩＩ）ライト命令遅延動作モードのときに、クロック信号（ＩＣＬＫ）に同期してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
コマンド制御部（１１、６２）は、遅延制御信号（ＬＴＡＡ）がアクティブ状態であり、コマンドがリードコマンドである（ＩＶ）リード命令遅延動作モードのときに、クロック信号（ＩＣＬＫ）から遅延してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
【００５３】
このように、（ＩＩＩ）ライト命令遅延動作モード（カラムアドレス遅延動作モード）では、ライト動作時に、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）が出力されるタイミング（アクティブ状態になるタイミング）が（Ｉ）通常動作モードと同じである。このため、カラムアドレス遅延動作モードのｔＷＲ（ライトコマンドが入力されるクロックの２クロック後から、ワード線をリセットする動作を行うための基本クロックまでの時間）は、通常動作モードのｔＷＲと同じである。
【００５４】
一方、（ＩＶ）リード命令遅延動作モード（カラムアドレス遅延動作モード）では、リード動作時に、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）が出力されるタイミング（アクティブ状態になるタイミング）は、通常動作モードに比べて所定の時間（ｔＤＥＲＡＹ）だけ遅れる。したがって、カラムアドレス遅延動作モードでは、アクティブコマンドにより活性化された命令実行部｛センスアンプ回路（５、６）｝のデータが、複数のメモリセルに接続されていてリードコマンドにより活性化されたカラムセレクト線（ＣＳＬ）によって破壊されない。
【００５５】
本発明の半導体記憶装置では、カラムアドレス遅延動作モードのｔＡＡ（リードコマンドが入力されるクロックから、ＤＱ ＰＡＤに全てのデータが期待値通りに出力されるまでの時間）が通常動作モードのｔＡＡに比べて所定の時間（ｔＤＥＲＡＹ）だけ遅れるが、カラムアドレス遅延動作モードのｔＲＣＤ（アクティブコマンドが入力されるクロックから、カラムコマンドが入力されるクロックまでの時間）を通常動作モードのｔＲＣＤに比べて所定の時間（ｔＤＥＲＡＹ）だけ早めることができる。
【００５６】
このように、本発明の半導体記憶装置は、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭにおいて、使用環境（データ長、バースト長）に応じることができる。
【００５７】
コマンド制御部（１１、６２）は、コマンドがライトコマンドであるときに、クロック信号（ＩＣＬＫ）に同期してコマンド信号（ＷＢＳＴ）をアクティブ状態にして命令実行部（３〜１０、１４〜２２）に出力する。
コマンド制御部（１１、６２）は、コマンドがリードコマンドであるときに、クロック信号（ＩＣＬＫ）に同期してコマンド信号（ＷＢＳＴ）をインアクティブ状態にして命令実行部（３〜１０、１４〜２２）に出力する。
命令実行部（３〜１０、１４〜２２）は、アドレスとアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）とコマンド信号（ＷＢＳＴ）とに基づいて、メモリセルアレイ（１、２）にアクセスする。
【００５８】
コマンド制御部（１１、６２）は、コマンドデコーダ回路（６２）を備えている。このコマンドデコーダ回路（６２）は、制御回路（３１）と、遅延回路（３８、３９）と、マルチプレクサ回路（４０、５０）とを備えている。
制御回路（３１）は、外部からのコマンドを入力し、第１クロック信号（ＩＣＬＫ）に同期してコマンド信号（ＷＢＳＴ）を出力し、第２クロック信号（ＩＣＬＫ）に同期してアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を出力する。
遅延回路（３８、３９）は、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）を遅延して出力する。
マルチプレクサ回路（４０、５０）は、モード制御部（２３）からの遅延制御信号（ＬＴＡＡ）とコマンド信号（ＷＢＳＴ）とに基づいて、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）と遅延回路（３８、３９）により遅延されたアドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）との一方を選択して命令実行部（３〜１０、１４〜２２）に出力する。
【００５９】
命令実行部（３〜１０、１４〜２２）は、コマンド信号（ＷＢＳＴ）がアクティブ状態であるときに、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）に基づいて、アドレスにデータを書込む。
【００６０】
命令実行部（３〜１０、１４〜２２）は、コマンド信号（ＷＢＳＴ）がインアクティブ状態であるときに、アドレスバッファ制御信号（ＹＡＬ、ＮＹＡＬ）に基づいて、アドレスから、データを読み出す。
【００６１】
本発明のコンピュータ（図示しない）は、上記の半導体記憶装置を具備する。
【００６２】
【発明の実施の形態】
添付図面を参照して、本発明による半導体記憶装置の実施の形態として、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭを例にして説明する。本発明の半導体記憶装置では、第１従来例、第２従来例の半導体記憶装置と同様の構成に同じ符合を付している。本発明では、第１従来例、第２従来例の半導体記憶装置と重複する説明を省略する。
【００６３】
図１は、本発明の半導体記憶装置の回路構成を示す。この図１に示される本発明の半導体記憶装置におけるメモリ動作（メモリアクセス）としてリード動作の説明についてはカラムセレクト線ＣＳＬの活性化までとする。
【００６４】
本発明の半導体記憶装置は、複数のメモリセルを備えた複数のメモリセルアレイ１、２と、クロック初段回路１３と、カラムアドレス遅延制御信号ＬＴＡＡを出力するモード切替回路２３と、命令実行部と、コマンド制御部とを具備する。
本発明の半導体記憶装置は、コンピュータに搭載されている。このコンピュータとは、第１従来例、第２従来例の半導体記憶装置に搭載されたコンピュータと同じである。命令実行部は、そのコンピュータに備えられたＣＰＵからアドレスを入力する。コマンド制御部は、そのＣＰＵからコマンドを入力する。
命令実行部は、ロウデコーダ回路３、４、センスアンプ回路５、６、アドレス初段回路７、アドレスラッチ回路８、Ｘアドレスバッファ回路９、Ｙアドレスバッファ回路１０、カラム系コントロール回路１４、データ初段回路１５、データストローブ初段回路１６、データラッチ回路１７、ライトバッファ回路１８、ライトアンプ回路１９、２０、カラムデコーダ回路２１、２２を含む。
コマンド制御部は、コマンド初段回路１１、コマンドデコーダ回路６２を含む。コマンドデコーダ回路６２については、コマンドデコーダ回路１２の変更点のみ説明する。
【００６５】
コマンドデコーダ回路６２は、そのコマンドがライトコマンドであるときに、クロック初段回路１３からの内部クロック信号ＩＣＬＫに同期してコマンド信号ＷＢＳＴをアクティブ状態にして命令実行部（Ｙアドレスバッファ回路１０、カラム系コントロール回路１４）に出力する。
コマンドデコーダ回路６２は、コマンドがリードコマンドであるときに、内部クロック信号ＩＣＬＫに同期してコマンド信号ＷＢＳＴをインアクティブ状態にして命令実行部（Ｙアドレスバッファ回路１０、カラム系コントロール回路１４）に出力する。
コマンドデコーダ回路６２は、そのコマンドとモード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡとに基づいて、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態にして命令実行部（Ｙアドレスバッファ回路１０、カラム系コントロール回路１４）に出力する。
【００６６】
命令実行部は、アドレスとＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬとコマンド信号ＷＢＳＴとに基づいて複数のメモリセルアレイ１、２にアクセスする。
この命令実行部は、コマンド信号ＷＢＳＴがアクティブ状態であるときに、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに基づいて、アドレスにデータを書込む。
命令実行部は、コマンド信号ＷＢＳＴがインアクティブ状態であるときに、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬに基づいて、アドレスから、データを読み出す。
【００６７】
本発明の半導体記憶装置では、第２従来例の半導体記憶装置と同様に、通常動作モードとカラムアドレス遅延動作モードとの一方を実行する。通常動作モードとカラムアドレス遅延動作モードとの一方は、使用環境（例示：データ長、バースト長）に応じて決められ、モード切替回路２３に予めに設定されている。通常動作モードとは、前述の第１従来例の半導体記憶装置のライト動作（図６参照）、リード動作（図７参照）を表す。
通常動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル）にしてコマンドデコーダ回路６２に出力する。この場合、本発明の半導体記憶装置では、通常動作モードのライト動作、リード動作を実行する。
カラムアドレス遅延動作モードに設定されている場合、モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル）にしてコマンドデコーダ回路６２に出力する。この場合、本発明の半導体記憶装置では、カラムアドレス遅延動作モードのライト動作、リード動作を実行する。
【００６８】
（Ｉ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがライトコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫに同期してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをアクティブ状態にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
（ＩＩ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがリードコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫに同期してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
（ＩＩＩ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがライトコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫに同期してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
（ＩＶ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがリードコマンドであるときに、コマンドデコーダ回路６２は、内部クロック信号ＩＣＬＫから所定の時間ｔＤＥＲＡＹだけ遅延してＹアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬをＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００６９】
図４は、上述のコマンドデコーダ回路６２の構成を示す。コマンドデコーダ回路６２は、制御回路３１、反転素子３２、３４、３５、３６、３７、ＮＡＮＤ回路３３、ＤＥＲＡＹ回路３８、３９、マルチプレクサ回路４０、５０を備えている。
ＤＥＲＡＹ回路３８、３９は偶数個の反転素子を備え、各反転素子は直列に接続されている。マルチプレクサ回路４０は、反転素子４１、４６、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）４２、４４、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）４３、４５を備えている。マルチプレクサ回路５０は、反転素子５１、５６、ＰＭＯＳトランジスタ５２、５４、ＮＭＯＳトランジスタ５３、５５を備えている。
【００７０】
制御回路３１には、コマンド初段回路１１、クロック初段回路１３、カラム系コントロール回路１４が接続されている。反転素子３２の入力端子には制御回路３１が接続され、反転素子３２の出力端子は、ＮＡＮＤ回路３３の２入力端子のうちの一方の入力端子に接続されている。ＮＡＮＤ回路３３の２入力端子のうちの他方の入力端子には、モード切替回路２３が接続されている。ＮＡＮＤ回路３３の出力端子は、反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に接続されている。
【００７１】
反転素子３４、３６の入力端子には制御回路３１が接続され、反転素子３４の出力端子は、ＰＭＯＳトランジスタ４２のソース電極、ＮＭＯＳトランジスタ４３のドレイン電極に接続されている。反転素子３６の出力端子は、ＤＥＲＡＹ回路３８の初段の反転素子の入力端子に接続されている。ＤＥＲＡＹ回路３８の最終段の反転素子の出力端子は、ＰＭＯＳトランジスタ４４のソース電極、ＮＭＯＳトランジスタ４５のドレイン電極に接続されている。反転素子４１の出力端子は、ＰＭＯＳトランジスタ４２のゲート電極、ＮＭＯＳトランジスタ４５のゲート電極に接続されている。反転素子４６の入力端子には、ＰＭＯＳトランジスタ４２のドレイン電極、ＮＭＯＳトランジスタ４３のソース電極、ＰＭＯＳトランジスタ４４のドレイン電極、ＮＭＯＳトランジスタ４５のソース電極が接続されている。反転素子４６の出力端子は、Ｙアドレスバッファ回路１０、カラム系コントロール回路１４に接続されている。
【００７２】
反転素子３５、３７の入力端子には制御回路３１が接続され、反転素子３５の出力端子は、ＰＭＯＳトランジスタ５２のソース電極、ＮＭＯＳトランジスタ５３のドレイン電極に接続されている。反転素子３７の出力端子は、ＤＥＲＡＹ回路３９の初段の反転素子の入力端子に接続されている。ＤＥＲＡＹ回路３９の最終段の反転素子の出力端子は、ＰＭＯＳトランジスタ５４のソース電極、ＮＭＯＳトランジスタ５５のドレイン電極に接続されている。反転素子５１の出力端子は、ＰＭＯＳトランジスタ５２のゲート電極、ＮＭＯＳトランジスタ５５のゲート電極に接続されている。反転素子５６の入力端子には、ＰＭＯＳトランジスタ５２のドレイン電極、ＮＭＯＳトランジスタ５３のソース電極、ＰＭＯＳトランジスタ５４のドレイン電極、ＮＭＯＳトランジスタ５５のソース電極が接続されている。反転素子５６の出力端子は、Ｙアドレスバッファ回路１０、カラム系コントロール回路１４に接続されている。
【００７３】
まず、（Ｉ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがライトコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル“０”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
【００７４】
制御回路３１は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、クロック初段回路１３からのタイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル“１”）にしてカラム系コントロール回路１４と反転素子３２の入力端子とに出力する。反転素子３２は、コマンド信号ＷＢＳＴ“１”をＬｏｗレベル“０”にしてＮＡＮＤ回路３３の他方の入力端子に出力する。
ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“０”とコマンド信号ＷＢＳＴ“０”とにより出力信号をＨｉレベル“１”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４２、５２、ＮＭＯＳトランジスタ４３、５３はオンになる。
【００７５】
制御回路３１は、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３４、３６の入力端子に出力する。反転素子３４は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ４２のドレイン電極、ＮＭＯＳトランジスタ４３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３がオンであるため、反転素子３４からのＹアドレスバッファ制御信号ＹＡＬ０“０”は、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３を介して反転素子４６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００７６】
制御回路３１は、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３５、３７の入力端子に出力する。
反転素子３５は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ５２のドレイン電極、ＮＭＯＳトランジスタ５３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３がオンであるため、反転素子３５からのＹアドレスバッファ制御信号ＮＹＡＬ０“０”は、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３を介して反転素子５６の入力端子に出力される。
反転素子５６は、そのＹアドレスバッファ制御信号ＮＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＮＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００７７】
次に、（ＩＩ）通常動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがインアクティブ状態であり、コマンドがリードコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをインアクティブ状態（Ｌｏｗレベル“０”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
【００７８】
制御回路３１は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）を入力すると、クロック初段回路１３からのタイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル“０”）にしてカラム系コントロール回路１４と反転素子３２の入力端子とに出力する。反転素子３２は、コマンド信号ＷＢＳＴ“０”をＨｉレベル“１”にしてＮＡＮＤ回路３３の他方の入力端子に出力する。
ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“０”とコマンド信号ＷＢＳＴ“１”とにより出力信号をＨｉレベル“１”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４２、５２、ＮＭＯＳトランジスタ４３、５３はオンになる。
【００７９】
制御回路３１は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３４、３６の入力端子に出力する。反転素子３４は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ４２のドレイン電極、ＮＭＯＳトランジスタ４３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３がオンであるため、反転素子３４からのＹアドレスバッファ制御信号ＹＡＬ０“０”は、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３を介して反転素子４６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８０】
制御回路３１は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３５、３７の入力端子に出力する。
反転素子３５は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ５２のドレイン電極、ＮＭＯＳトランジスタ５３のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３がオンであるため、反転素子３５からのＹアドレスバッファ制御信号ＮＹＡＬ０“０”は、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３を介して反転素子５６の入力端子に出力される。
反転素子５６は、そのＹアドレスバッファ制御信号ＮＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＮＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８１】
次に、（ＩＩＩ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがライトコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル“１”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
この場合、ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“１”とコマンド信号ＷＢＳＴ“０”とにより出力信号をＨｉレベル“１”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４２、５２、ＮＭＯＳトランジスタ４３、５３はオンになり、それ以降は（Ｉ）、（ＩＩ）の場合と同じである。
【００８２】
次に、（ＩＶ）カラムアドレス遅延動作モードとして、カラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であり、コマンドがリードコマンドであるときのコマンドデコーダ回路６２の動作を説明する。モード切替回路２３は、カラムアドレス遅延制御信号ＬＴＡＡをアクティブ状態（Ｈｉレベル“１”）にしてコマンドデコーダ回路６２のＮＡＮＤ回路３３の一方の入力端子に出力する。
【００８３】
制御回路３１は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（リードコマンド）を入力すると、クロック初段回路１３からのタイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをインアクティブ状態（Ｌｏｗレベル“０”）にしてカラム系コントロール回路１４と反転素子３２の入力端子とに出力する。反転素子３２は、コマンド信号ＷＢＳＴ“０”をＨｉレベル“１”にしてＮＡＮＤ回路３３の他方の入力端子に出力する。
ＮＡＮＤ回路３３は、カラムアドレス遅延制御信号ＬＴＡＡ“１”とコマンド信号ＷＢＳＴ“１”とにより出力信号をＬｏｗレベル“０”にして反転素子４１の入力端子、ＮＭＯＳトランジスタ４３のゲート電極、ＰＭＯＳトランジスタ４４のゲート電極、反転素子５１の入力端子、ＮＭＯＳトランジスタ５３のゲート電極、ＰＭＯＳトランジスタ５４のゲート電極に出力する。これにより、スイッチとして働くＰＭＯＳトランジスタ４４、５４、ＮＭＯＳトランジスタ４５、５５はオンになる。
【００８４】
制御回路３１は、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３４、３６の入力端子に出力する。反転素子３６は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＤＥＲＡＹ回路３８の初段の反転素子の入力端子に出力する。ＤＥＲＡＹ回路３８の各反転素子が順にＹアドレスバッファ制御信号ＹＡＬ０のレベルを反転する。ＤＥＲＡＹ回路３８の各反転素子が順にＹアドレスバッファ制御信号ＹＡＬ０のレベルを反転したときに要する時間は、前述の所定の時間ｔＤＥＲＡＹに相当する。ＤＥＲＡＹ回路３８の最終段の反転素子は、Ｙアドレスバッファ制御信号ＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ４４のドレイン電極、ＮＭＯＳトランジスタ４５のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ４４、ＮＭＯＳトランジスタ４５がオンであるため、ＤＥＲＡＹ回路３８からのＹアドレスバッファ制御信号ＹＡＬ０“０”は、ＰＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４３を介して反転素子４６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８５】
制御回路３１は、タイミングＴ１における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬ０をワンショットパルス信号（Ｈｉレベル“１”）として反転素子３５、３７の入力端子に出力する。
反転素子３７は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＤＥＲＡＹ回路３９の初段の反転素子の入力端子に出力する。ＤＥＲＡＹ回路３９の各反転素子が順にＹアドレスバッファ制御信号ＮＹＡＬ０のレベルを反転する。ＤＥＲＡＹ回路３９の各反転素子が順にＹアドレスバッファ制御信号ＮＹＡＬ０のレベルを反転したときに要する時間は、前述の所定の時間ｔＤＥＲＡＹに相当する。ＤＥＲＡＹ回路３９の最終段の反転素子は、Ｙアドレスバッファ制御信号ＮＹＡＬ０をＬｏｗレベル“０”にしてＰＭＯＳトランジスタ５４のドレイン電極、ＮＭＯＳトランジスタ５５のドレイン電極に出力する。このとき、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５がオンであるため、ＤＥＲＡＹ回路３９からのＹアドレスバッファ制御信号ＮＹＡＬ０“０”は、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５３を介して反転素子５６の入力端子に出力される。
反転素子４６は、そのＹアドレスバッファ制御信号ＮＹＡＬ０“０”をＨｉレベル“１”にして、前述のＹアドレスバッファ制御信号ＮＹＡＬ“１”としてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
【００８６】
図２は、本発明の半導体記憶装置の（ＩＩＩ）カラムアドレス遅延動作モードのライト動作を示すタイミングチャートである。図３は、本発明の半導体記憶装置の（ＩＶ）カラムアドレス遅延動作モードのリード動作を示すタイミングチャートである。
【００８７】
まず、（ＩＩＩ）カラムアドレス遅延動作モードのライト動作について説明する。
図２に示されるように、コマンドデコーダ回路６２は、コマンド初段回路１１からコマンドＣＣＳ、ＣＲＡＳ、ＣＣＡＳ、ＣＷＥ（ライトコマンド）を入力すると、タイミングＴ０における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、コマンド信号ＷＢＳＴをアクティブ状態（Ｈｉレベル）にしてカラム系コントロール回路１４に出力する。
コマンドデコーダ回路６２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であるか否かに関わらず、タイミングＴ２における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
コマンドデコーダ回路６２は、モード切替回路２３からのカラムアドレス遅延制御信号ＬＴＡＡがアクティブ状態であるか否かに関わらず、タイミングＴ３における内部クロック信号ＩＣＬＫの立ち上がりエッジに応じて、Ｙアドレスバッファ制御信号ＮＹＡＬをワンショットパルス信号としてアクティブ状態（Ｈｉレベル）にしてＹアドレスバッファ回路１０、カラム系コントロール回路１４に出力する。
それ以降、本発明の半導体記憶装置は、（Ｉ）通常動作モードと同様のライト動作を実行する。
【００８８】
このように、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、ライト動作時に、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬがアクティブ状態になるタイミングが通常動作モードと同じである。すなわち、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、ライトコマンドが入力されたときの時間Ｐ０におけるクロックＣＬＫの立ち上がりから、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるまでの時間は、通常動作モードと同じである。このため、本発明の半導体記憶装置では、カラムアドレス遅延動作モードのｔＷＲ（ライトコマンドが入力されるクロックの２クロック後から、ワード線をリセットする動作を行うための基本クロックまでの時間）が通常動作モードのｔＷＲと同じである。
【００８９】
一方、（ＩＶ）カラムアドレス遅延動作モードのリード動作では、第２従来例の半導体記憶装置のカラムアドレス遅延動作モードのリード動作を実行する。すなわち、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、リード動作時に、Ｙアドレスバッファ制御信号ＹＡＬ、ＮＹＡＬがアクティブ状態になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。図１、図３には示していないが、カラムアドレス遅延動作モードでは、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングが通常動作モードに比べて遅れることに伴い、センスアンプ回路５、６からＤＱ ＰＡＤまでのｔＡＡパスが通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。
【００９０】
このように、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、リード動作時に、カラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、通常動作モードに比べて所定の時間ｔＤＥＲＡＹだけ遅れる。したがって、本発明の半導体記憶装置のカラムアドレス遅延動作モードでは、アクティブコマンドにより活性化されたセンスアンプ回路５、６のデータが、リードコマンドにより活性化されたカラムセレクト線ＣＳＬによって破壊されることがない。
【００９１】
カラムアドレス遅延動作モード（リード動作）時にカラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングは、カラムアドレス遅延動作モード（ライト動作）時にカラムセレクト線ＣＳＬに流れる信号がアクティブ状態（Ｈｉレベル）になるタイミングよりも２クロック分早いため、ｔＲＣＤは、リード動作時のｔＲＣＤに律速される。このため、本発明の半導体記憶装置では、カラムアドレス遅延動作モードのｔＡＡ（リードコマンドが入力されるクロックから、ＤＱ ＰＡＤに全てのデータが期待値通りに出力されるまでの時間）が、通常動作モードのｔＡＡに比べて所定の時間ｔＤＥＲＡＹだけ遅れるが、カラムアドレス遅延動作モードのｔＲＣＤ（アクティブコマンドが入力されるクロックから、カラムコマンドが入力されるクロックまでの時間）を通常動作モードのｔＲＣＤに比べて所定の時間ｔＤＥＲＡＹだけ早めることができる。
【００９２】
このように、本発明の半導体記憶装置は、２ｎビットプリフェッチ方式が採用されるＤＤＲ−ＳＤＲＡＭにおいて、使用環境（データ長、バースト長）に応じることができる。
【００９３】
【発明の効果】
以上の説明により、本発明の半導体記憶装置は、使用環境に応じることができる。
本発明の半導体記憶装置は、カラムアドレス遅延動作モードのｔＷＲが通常動作モードのｔＷＲと同じであり、且つ、カラムアドレス遅延動作モードのｔＲＣＤを通常動作モードのｔＲＣＤに比べて早めることができる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体記憶装置の回路構成を示す。
【図２】図２は、本発明の半導体記憶装置の遅延動作モードのライト動作を示すタイミングチャートである。
【図３】図３は、本発明の半導体記憶装置の遅延動作モードのリード動作を示すタイミングチャートである。
【図４】図４は、本発明の半導体記憶装置のコマンドデコーダ回路の構成を示す。
【図５】図５は、第１従来例の半導体記憶装置の回路構成を示す。
【図６】図６は、第１従来例の半導体記憶装置のライト動作を示すタイミングチャートである。
【図７】図７は、第１従来例の半導体記憶装置のリード動作を示すタイミングチャートである。
【図８】図８は、第２従来例の半導体記憶装置の回路構成を示す。
【図９】図９は、第２従来例の半導体記憶装置の遅延動作モードのライト動作を示すタイミングチャートである。
【図１０】図１０は、第２従来例の半導体記憶装置の遅延動作モードのリード動作を示すタイミングチャートである。
【符号の説明】
１、２ メモリセルアレイ
３、４ ロウデコーダ回路
５、６ センスアンプ回路
７ アドレス初段回路
８ アドレスラッチ回路
９ Ｘアドレスバッファ回路
１０ Ｙアドレスバッファ回路
１１ コマンド初段回路
１２ コマンドデコーダ回路
１３ クロック初段回路
１４ カラム系コントロール回路
１５ データ初段回路
１６ データストローブ初段回路
１７ データラッチ回路
１８ ライトバッファ回路
１９、２０ ライトアンプ回路
２１、２２ カラムデコーダ回路
２３ モード切替回路
３１ 制御回路
３２、３４、３５、３６、３７、４１、４６、５１、５６ 反転素子
３３ ＮＡＮＤ回路
３８、３９ ＤＥＲＡＹ回路
４０ マルチプレクサ回路
４２、４４、５２、５４ ＰＭＯＳトランジスタ
４３、４５、５３、５５ ＮＭＯＳトランジスタ
６２ コマンドデコーダ回路
Claims (5)
- リードコマンド信号又はライトコマンド信号に基づいてデータのリード動作又はライト動作を行なうＤＤＲ型半導体記憶装置であって、
遅延制御信号を出力するモード切替回路と、
リードコマンド信号又はライトコマンド信号と、前記遅延制御信号が入力されるコマンドデコーダ回路と
を備え、
前記コマンドデコーダ回路は、前記遅延制御信号が活性状態であり且つ前記リード動作のときに大きく遅延されたアドレスバッファ制御信号を出力し、前記遅延制御信号が活性状態であり且つ前記ライト動作のときに小さく遅延されたアドレスバッファ制御信号を出力し、前記遅延制御信号が非活性状態のときに小さく遅延されたアドレスバッファ制御信号を出力する
ＤＤＲ型半導体記憶装置。 - 請求項１に記載のＤＤＲ型半導体記憶装置において、
第１のアドレス信号と前記アドレスバッファ制御信号とが入力され、前記アドレスバッファ制御信号に対応するタイミングで前記第１のアドレス信号を第２のアドレス信号として伝送するアドレスバッファ回路を備えた
ＤＤＲ型半導体記憶装置。 - 請求項１に記載のＤＤＲ型半導体記憶装置において、
前記第２のアドレス信号と前記アドレスバッファ制御信号に対応するタイミングで発生されるカラムアドレス線制御信号とが入力され、前記カラムアドレス線制御信号に対応するタイミングで前記第２のアドレス信号をメモリセルアレイ部に伝送するアドレスデコーダ部を備えた
ＤＤＲ型半導体記憶装置。 - 請求項１に記載のＤＤＲ型半導体記憶装置において、
前記コマンドデコーダ回路は、クロック信号に同期して前記アドレスバッファ制御信号を出力する
ＤＤＲ型半導体記憶装置。 - 請求項１乃至４のいずれか一項に記載のＤＤＲ型半導体記憶装置において、
前記コマンドデコーダ回路は、
遅延量が大きい第１のディレイ回路と、
遅延量が小さい第２のディレイ回路と、
前記遅延制御信号が活性状態であり且つ前記リード動作のときに前記第１のディレイ回路からの出力信号を前記アドレスバッファ制御信号として選択し前記遅延動作制御信号が活性状態であり且つ前記ライト動作のときと共に前記遅延制御信号が非活性状態のときに前記第２のディレイ回路からの出力信号を前記アドレスバッファ制御信号として選択するマルチプレクサ回路とを備えた
ＤＤＲ型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002332826A JP4392681B2 (ja) | 2002-11-15 | 2002-11-15 | 半導体記憶装置 |
| US10/714,210 US6982923B2 (en) | 2002-11-15 | 2003-11-14 | Semiconductor memory device adaptive for use circumstance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002332826A JP4392681B2 (ja) | 2002-11-15 | 2002-11-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004171609A JP2004171609A (ja) | 2004-06-17 |
| JP4392681B2 true JP4392681B2 (ja) | 2010-01-06 |
Family
ID=32321675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002332826A Expired - Fee Related JP4392681B2 (ja) | 2002-11-15 | 2002-11-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6982923B2 (ja) |
| JP (1) | JP4392681B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550796B1 (ko) * | 2003-12-11 | 2006-02-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법 |
| KR100604904B1 (ko) * | 2004-10-02 | 2006-07-28 | 삼성전자주식회사 | 스캔 입력을 갖는 플립 플롭 회로 |
| US7616521B2 (en) * | 2005-09-29 | 2009-11-10 | Hynix Semiconductor, Inc. | Semiconductor memory device selectively enabling address buffer according to data output |
| KR100915811B1 (ko) * | 2006-12-07 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 |
| KR100857443B1 (ko) * | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | 동기식 지연 회로부를 구비한 반도체 메모리 장치 |
| KR100902048B1 (ko) * | 2007-05-14 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 장치의 어드레스 수신회로 |
| KR100909625B1 (ko) * | 2007-06-27 | 2009-07-27 | 주식회사 하이닉스반도체 | 어드레스 동기 회로 |
| KR100897277B1 (ko) * | 2007-08-10 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 지연 회로 |
| KR100933694B1 (ko) * | 2007-12-26 | 2009-12-24 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| US7940543B2 (en) * | 2008-03-19 | 2011-05-10 | Nanya Technology Corp. | Low power synchronous memory command address scheme |
| KR100948076B1 (ko) * | 2008-04-14 | 2010-03-16 | 주식회사 하이닉스반도체 | 지연회로 및 이를 포함하는 반도체 메모리장치 |
| KR100945805B1 (ko) * | 2008-08-08 | 2010-03-10 | 주식회사 하이닉스반도체 | 센스 앰프를 제어하는 반도체 집적 회로 |
| KR100915832B1 (ko) * | 2008-08-08 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리드 동작 제어 회로 |
| US8634245B2 (en) | 2008-08-08 | 2014-01-21 | Hynix Semiconductor Inc. | Control circuit of read operation for semiconductor memory apparatus |
| KR101080199B1 (ko) * | 2008-12-24 | 2011-11-07 | 주식회사 하이닉스반도체 | 지연 회로 |
| KR101053523B1 (ko) * | 2009-05-08 | 2011-08-03 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 지연 장치 및 그 제어 방법 |
| KR101103066B1 (ko) * | 2010-02-26 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 지연 회로 |
| CN108320771B (zh) * | 2018-04-23 | 2023-10-20 | 长鑫存储技术有限公司 | 存储器的写操作控制电路，控制方法及存储器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4491910A (en) * | 1982-02-22 | 1985-01-01 | Texas Instruments Incorporated | Microcomputer having data shift within memory |
| JPH03185530A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | データ処理装置 |
| US5544124A (en) | 1995-03-13 | 1996-08-06 | Micron Technology, Inc. | Optimization circuitry and control for a synchronous memory device with programmable latency period |
| JP2000040363A (ja) | 1998-05-21 | 2000-02-08 | Nec Corp | 半導体記憶装置 |
| JP3312602B2 (ja) | 1998-10-28 | 2002-08-12 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000268565A (ja) | 1999-03-16 | 2000-09-29 | Toshiba Corp | 同期型半導体記憶装置 |
| JP3959211B2 (ja) | 1999-09-22 | 2007-08-15 | 株式会社東芝 | 半導体記憶装置 |
| JP4345204B2 (ja) | 2000-07-04 | 2009-10-14 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2002
- 2002-11-15 JP JP2002332826A patent/JP4392681B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-14 US US10/714,210 patent/US6982923B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040100856A1 (en) | 2004-05-27 |
| US6982923B2 (en) | 2006-01-03 |
| JP2004171609A (ja) | 2004-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4392681B2 (ja) | 半導体記憶装置 | |
| US5808961A (en) | Internal clock generating circuit for clock synchronous type semiconductor memory device | |
| US6542417B2 (en) | Semiconductor memory and method for controlling the same | |
| US7113446B2 (en) | Latch circuit and synchronous memory including the same | |
| KR100649072B1 (ko) | 반도체 메모리 및 시스템 장치 | |
| KR100252043B1 (ko) | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 | |
| JP2003249077A (ja) | 半導体記憶装置及びその制御方法 | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| US7401179B2 (en) | Integrated circuit including a memory having low initial latency | |
| JP4953273B2 (ja) | 半導体メモリ素子 | |
| US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
| TW200534281A (en) | Pseudo SRAM having combined synchronous and asynchronous mode resister set | |
| US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
| JP2003059267A (ja) | 半導体記憶装置 | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| US20080002484A1 (en) | Semiconductor memory device and method for operating the same | |
| KR100881133B1 (ko) | 컬럼 어드레스 제어 회로 | |
| KR20080069298A (ko) | 반도체 메모리 장치 및 그의 동작 제어방법 | |
| US7586798B2 (en) | Write circuit of memory device | |
| US7263026B2 (en) | Semiconductor memory device and method for controlling the same | |
| JPH11297072A (ja) | 半導体記憶装置とその制御方法 | |
| KR100924017B1 (ko) | 오토 프리차지 회로 및 오토 프리차지 방법 | |
| JPH09251773A (ja) | 半導体記憶装置 | |
| JPH07326189A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050412 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081112 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090911 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091002 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| SG99 | Written request for registration of restore |
Free format text: JAPANESE INTERMEDIATE CODE: R316G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131023 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |