KR100897277B1 - 반도체 메모리 장치의 지연 회로 - Google Patents

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Abstract

본 발명은 리셋 신호가 인에이블되면 초기화되며 상기 리셋 신호가 디스에이블된 이후 클럭의 한 주기가 지나면 상기 클럭의 주파수에 응답하여 감지 신호를 생성하는 클럭 주기 감지부, 및 상기 감지 신호에 따라 선택되어진 지연 시간으로 입력 신호를 지연시켜 출력 신호로서 출력하는 선택 지연부를 포함한다.
클럭, 주파수, 지연 시간

Description

반도체 메모리 장치의 지연 회로{Delay Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 입력 신호를 지연시켜 출력하는 반도체 메모리 장치의 지연 회로에 관한 것이다.
일반적인 반도체 메모리 장치는 입력 신호를 지연시키는 지연 회로를 구비한다. 하지만 일반적인 반도체 메모리 장치에서 사용되는 지연 회로는 클럭의 주기와는 무관하게 자신이 갖는 지연 시간만으로 입력 신호를 지연시킨다.
고속의 반도체 메모리 장치를 개발함에 따라 클럭의 주파수는 높아지고 있다. 한편, 필요에 따라 낮은 주파수의 반도체 메모리 장치를 개발할 때도 있다.
일반적인 반도체 메모리 장치에 사용되는 지연 회로는 클럭의 주파수와는 무관하게 자신의 지연 시간만으로 입력 신호를 지연시킨다. 따라서 주파수가 다른 반도체 메모리 장치를 설계할 때마다 지연 회로의 지연 시간을 조절해야 하는 번거로움이 발생할 수도 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 클럭 주파수에 따라 지연 시간이 선택적으로 결정되는 반도체 메모리 장치의 지연 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로는 리셋 신호가 인에이블되면 초기화되며 상기 리셋 신호가 디스에이블된 이후 클럭의 한 주기가 지나면 상기 클럭의 주파수에 응답하여 감지 신호를 생성하는 클럭 주기 감지부, 및 상기 감지 신호에 따라 선택되어진 지연 시간으로 입력 신호를 지연시켜 출력 신호로서 출력하는 선택 지연부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 지연 회로는 기준 시간과 클럭이 하이 레벨로 두번 천이되는 시간을 비교하여 감지 신호를 생성하는 클럭 주기 감지부, 및 상기 감지 신호에 응답하여 선택되어진 지연시간으로 입력 신호를 지연시켜 출력 신호로서 출력하는 선택 지연부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 지연 회로는 클럭의 주파수에 따라 지연 시간을 선택적으로 결정함으로써 반도체 메모리 장치의 개발시 클럭의 주파수에 따라 지연 시간을 조절해야 하는 번거로움을 없애는 효과가 있다.
본 발명에 따른 반도체 메모리 장치의 지연 회로의 바람직한 실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로는 도 1에 도시된 바와 같이, 클럭 주기 감지부(100), 및 선택 지연부(200)를 포함한다.
상기 클럭 주기 감지부(100)는 리셋 신호(RST)가 인에이블되면 초기화되며 상기 리셋 신호(RST)가 디스에이블된 이후 클럭(CLK)의 한 주기와 기준 시간을 비교하여 감지 신호(dec)를 생성한다.
상기 선택 지연부(200)는 상기 감지 신호(dec)에 응답하여 선택되어진 지연 시간으로 입력 신호(IN)를 지연시켜 출력 신호(out)로서 출력한다.
상기 클럭 주기 감지부(100)는 도 2에 도시된 바와 같이, 인에이블 신호 생성부(110), 제 1 지연기(delay1), 및 감지 신호 생성부(120)를 포함한다.
상기 인에이블 신호 생성부(110)는 상기 리셋 신호(RST)가 인에이블되면 초기화되고 상기 리셋 신호(RST)가 디스에이블될 때 인에이블되는 제 1 인에이블 신호(enable1)를 생성한다. 또한 상기 제 1 인에이블 신호(enable1)가 인에이블되고 상기 클럭(CLK)의 한 주기가 지나면 인에이블된 제 2 인에이블 신호(enable2)를 생성한다.
상기 인에이블 신호 생성부(110)는 제 1 신호 생성부(111), 및 제 2 신호 생성부(112)를 포함한다.
상기 제 1 신호 생성부(111)는 제 1 인버터(IV1)를 포함하며, 상기 리셋 신호(RST)가 로우로 디스에이블되면 하이로 인에이블되는 상기 제 1 인에이블 신호(enable1)를 생성한다.
상기 제 2 신호 생성부(112)는 상기 리셋 신호(RST)가 하이로 인에이블되면 초기화되며, 상기 리셋 신호(RST)가 로우로 디스에이블되고 (즉, 상기 제 1 인에이블 신호(enable1)가 인에이블되고) 상기 클럭(CLK)이 한 주기 지나면 하이로 인에이블된 상기 제 2 인에이블 신호(enable2)를 생성한다.
상기 제 2 신호 생성부(112)는 제 1 내지 제 3 플립 플롭(112-1, 112-2, 112-3), 및 제 2 인버터(IV2)를 포함한다.
상기 제 1 플립 플롭(112-1)은 상기 제 1 인에이블 신호(enable1)와 상기 클럭(CLK)을 입력 받고 상기 클럭(CLK)이 하이로 천이할 때 상기 제 1 인에이블 신호(enable1)를 상기 제 1 플립 플롭(112-1)의 출력 신호로서 출력한다.
상기 제 2 인버터(IV2)는 상기 클럭(CLK)을 반전시켜 상기 제 2 플립 플롭(112-2)에 출력한다.
상기 제 2 플립 플롭(112-2)은 상기 제 1 플립 플롭(112-1)의 출력 신호와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 2 플립 플롭(112-2)은 상기 제 2 인버터(IV2)의 출력 신호가 하이로 천이할 때 즉, 상기 클럭(CLK)이 로우로 천이할 때 상기 제 1 플립 플롭(112-1)의 출력 신호를 상기 제 2 플립 플롭(112-2)의 출력 신호로서 출력한다.
상기 제 3 플립 플롭(112-3)은 상기 제 2 플립 플롭(112-3)의 출력 신호와 상기 클럭(CLK)을 입력 받는다. 상기 제 3 플립 플롭(112-3)은 상기 클럭(CLK)이 하이로 천이할 때 상기 제 2 플립 플롭(112-2)의 출력 신호를 상기 제 2 인에이블 신호(enable2)로서 출력한다.
이때, 각 상기 제 1 내지 제 3 플립 플롭(112-1, 112-2, 112-3)은 상기 리셋 신호(RST)가 하이로 인에이블되면 로우 레벨의 신호를 출력한다. 즉, 초기화된다.
상기 제 1 지연기(delay1)는 상기 기준 시간과 동일한 지연시간을 갖는다.
상기 제 1 지연기(delay1)는 상기 제 1 인에이블 신호(enable1)를 상기 기준 시간만큼 지연시켜 지연 신호(signal_d)로서 출력한다.
상기 감지 신호 생성부(120)는 상기 제 2 인에이블 신호(enable2)가 하이로 인에이블될 때 상기 지연 신호(signal_d)의 레벨을 상기 감지 신호(dec)의 레벨로서 출력한다. 예컨데 상기 감지 신호 생성부(120)는 상기 제 2 인에이블 신호(enable2)가 하이로 인에이블될 때 상기 지연 신호(signal_d)가 하이 레벨이면 하이로 인에이블된 상기 감지 신호(dec)를 출력한다. 한편, 상기 감지 생성부(120)는 상기 제 2 인에이블 신호(enable2)가 하이로 인에이블될 때 상기 지연 신호(signal_d)가 로우 레벨이면 로우로 디스에이블된 상기 감지 신호(dec)를 출력한다. 또한 상기 리셋 신호(RST)가 인에이블되면 상기 감지 신호(dec)를 로우로 디스에이블시킨다. 즉 초기화된다.
상기 감지 신호 생성부(120)는 제 4 플립 플롭(120)을 포함한다. 상기 제 4 플립 플롭(120)은 상기 리셋 신호(RST)가 하이로 인에이블되면 상기 감지 신호(dec)는 로우로 디스에이블된다. 즉, 초기화된다. 상기 제 4 플립 플롭(120)은 상기 제 2 인에이블 신호(enable2)가 하이로 천이할 때 상기 지연 신호(signal_d)의 레벨을 상기 감지 신호(dec)의 레벨로서 출력한다.
상기 선택 지연부(200)는 도 3에 도시된 바와 같이, 제 2 및 제 3 지연기(delay2, delay3), 및 멀티 플렉서(210)를 포함한다.
상기 제 2 지연기(delay2)는 상기 입력 신호(IN)를 입력 받는다.
상기 제 3 지연기(delay3)는 상기 제 2 지연기(delay2)의 출력 신호를 입력 받는다.
상기 멀티 플렉서(210)는 상기 제 2 지연기(delay2) 또는 상기 제 3 지연기(delay3)의 출력 신호를 상기 감지 신호(dec)에 응답하여 선택적으로 출력한다. 예컨데 상기 감지 신호(dec)가 로우로 디스에이블되면 상기 입력 신호(IN)는 상기 제 2 지연기(delay2)의 지연 시간만큼 지연되어 상기 출력 신호(OUT)로서 출력된다. 한편, 상기 감지 신호(dec)가 하이로 인에이블되면 상기 입력 신호(IN)는 상기 제 2 지연기(delay2)의 지연 시간과 상기 제 3 지연기(delay3)의 지연 시간을 더한 지연 시간만큼 지연되어 상기 출력 신호(OUT)로서 출력된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 지연 회로의 동작을 도 2 및 도 3을 참조로 하여 설명한다.
도 2를 참조하면 상기 리셋 신호(RST)가 인에이블되면 각 상기 제 1 내지 제 4 플립 플롭(112-1, 112-2, 112-3, 120)을 초기화된다. 즉, 상기 리셋 신호(RST)가 하이로 인에이블되면 각 상기 제 1 내지 제 4 플립 플롭(112-1, 112-2, 112-3, 120)은 로우 레벨의 신호를 출력한다.
상기 리셋 신호(RST)가 로우로 디스에이블되면 상기 제 1 신호 생성부(111)는 하이로 인에이블된 상기 제 1 인에이블 신호(enable1)를 생성한다.
하이로 인에이블된 상기 제 1 인에이블 신호(enable1)는 상기 제 1 플립 플롭(112-1)에 입력된다. 상기 제 1 플립 플롭(112-1)은 상기 클럭(CLK)이 하이로 천이할 때 하이 레벨의 신호를 상기 제 2 플립 플롭(112-2)에 출력한다.
상기 제 2 플립 플롭(112-2)은 상기 클럭(CLK)이 로우로 천이할 때 하이 레벨인 상기 제 1 플립 플롭(112-1)의 출력 신호를 상기 제 2 플립 플롭(112-2)의 출 력 신호로서 출력한다.
상기 제 3 플립 플롭(112-3)은 상기 클럭(CLK)이 하이로 천이할 때 하이 레벨인 상기 제 2 플립 플롭(112-2)의 출력 신호를 상기 제 2 인에이블 신호(enable2)의 출력 신호로서 출력한다.
이로써 상기 제 1 내지 제 3 플립 플롭(112-1, 112-2, 112-3)을 포함하는 상기 제 2 신호 생성부(112)는 상기 리셋 신호(RST)가 로우로 디스에이블된 이후 상기 클럭(CLK)이 하이로 두번 천이하면 하이로 인에이블된 상기 제 2 인에이블 신호(enable2)를 생성한다.
상기 제 1 지연기(delay1)는 하이로 인에이블된 상기 제 1 인에이블 신호(enable1)를 지연시켜 상기 지연 신호(signal_d)로서 출력한다. 이때, 상기 제 1 지연기(delay1)의 지연 시간은 상기 기준 시간과 동일하다. 즉, 상기 제 1 지연기(delay1)는 하이 레벨인 상기 제 1 인에이블 신호(enable1)를 입력 받아 상기 기준 시간이 지나면 하이 레벨인 상기 지연 신호(signal_d)를 생성한다.
상기 감지 신호 생성부(120) 즉, 상기 제 4 플립 플롭(120)은 상기 제 2 인에이블 신호(enable2)가 하이로 천이할 때 상기 지연 신호(signal_d)의 레벨에 따라 상기 감지 신호(dec)의 레벨을 결정한다. 예를 들어, 상기 제 2 인에이블 신호(enable2)가 하이로 천이할 때 상기 지연 신호(signal_d)가 로우 레벨이면 로우로 디스에이블된 상기 감지 신호(dec)를 생성한다. 한편, 상기 제 2 인에이블 신호(enable2)가 하이로 천이할 때 상기 지연 신호(signal_d)가 하이 레벨이면 하이로 인에이블된 상기 감지 신호(dec)를 생성한다.
도 3을 참조하면, 상기 선택 지연부(200)는 상기 감지 신호(dec)의 인에이블 여부에 따라 선택되어진 지연 시간만큼 상기 입력 신호(IN)를 지연시켜 상기 출력 신호(OUT)로서 출력한다. 예를 들어, 상기 감지 신호(dec)가 로우로 디스에이블되면 상기 입력 신호(IN)는 상기 제 2 지연기(delay2)를 거쳐 상기 출력 신호(OUT)로서 출력된다. 한편, 상기 감지 신호(dec)가 하이로 인에이블되면 상기 입력 신호(IN)는 상기 제 2 지연기(delay2)와 상기 제 3 지연기(delay3)를 거쳐 상기 출력 신호(OUT)로서 출력된다.
본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로는 도 2에 도시된 상기 제 1 지연기(delay1)의 지연 시간과 상기 클럭(CLK)의 한 주기를 비교하여 상기 감지 신호(dec)를 생성한다. 예를 들어 상기 제 1 지연기(delay1)의 지연 시간보다 상기 클럭(CLK)의 한 주기가 짧으면 상기 감지 신호(dec)는 로우로 디스에이블된다. 한편, 상기 제 1 지연기(delay1)의 지연 시간보다 상기 클럭(CLK)의 한 주기가 길면 상기 감지 신호(dec)는 하이로 인에이블된다.
상기 감지 신호(dec)는 도 3에 도시된 선택 지연부(200)에 입력된다. 상기 감지 신호(dec)가 로우로 디스에이블되면 상기 입력 신호(IN)는 상기 제 2 지연기(delay2)만을 거쳐 상기 출력 신호(OUT)로서 출력된다. 한편, 상기 감지 신호(dec)가 하이로 인에이블되면 상기 입력 신호(IN)는 상기 제 2 지연기(delay2)와 상기 제 3 지연기(delay3)를 거쳐 상기 출력 신호(OUT)로서 출력된다.
본 발명의 실시예에 따른 지연 회로는 클럭의 주파수가 빠르면 늦을 때보다 짧은 지연 시간을 가지고 클럭의 주파수가 늦으면 빠를 때보다 긴 지연 시간을 갖 는다. 하지만 이와 반대로 클럭의 주파수가 빠르면 늦을 때보다 긴 지연 시간을 가지고 클럭의 주파수가 빠르면 늦을 때보다 짧은 지연 시간을 갖도록 용이하게 변경할 수도 있다.
따라서 본 발명의 실시예에 따른 지연 회로는 클럭의 주파수에 따라 지연 시간을 자동으로 조절하기 때문에 클럭 주파수가 다른 반도체 메모리 장치를 설계할 때마다 지연 시간을 조절하야 하는 번거로움을 없애준다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 지연 회로의 블록도,
도 2는 도 1의 클럭 주기 감지부의 회로도,
도 3은 도 1의 선택 지연부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 클럭 주기 감지부 200: 선택 지연부

Claims (21)

  1. 리셋 신호가 인에이블되면 초기화되며 상기 리셋 신호가 디스에이블된 이후 클럭의 한 주기가 지나면 상기 클럭의 주파수에 응답하여 감지 신호를 생성하는 클럭 주기 감지부; 및
    상기 감지 신호에 따라 선택되어진 지연 시간으로 입력 신호를 지연시켜 출력 신호로서 출력하는 선택 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 클럭 주기 감지부는
    상기 리셋 신호가 인에이블되면 초기화되고 상기 리셋 신호가 디스에이블되면 인에이블되는 제 1 인에이블 신호를 생성하고, 상기 제 1 인에이블 신호가 인에이블된 이후 상기 클럭의 한 주기가 지나면 인에이블된 제 2 인에이블 신호를 생성하는 인에이블 신호 생성부,
    상기 제 1 인에이블 신호를 지연시켜 지연 신호를 생성하는 지연기, 및
    상기 리셋 신호가 인에이블되면 초기화되고 상기 지연 신호와 상기 제 2 인에이블 신호에 응답하여 상기 감지 신호를 생성하는 감지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  5. 제 4 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 리셋 신호가 인에이블되면 초기화되고 상기 리셋 신호가 디스에이블되면 인에이블된 상기 제 1 인에이블 신호를 생성하며, 상기 제 1 인에이블 신호가 인에이블된 이후 상기 클럭이 하이로 두 번 천이할 때 상기 제 2 인에이블 신호를 인에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  6. 제 5 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 리셋 신호를 반전시켜 상기 제 1 인에이블 신호를 생성하는 제 1 신호 생성부, 및
    상기 제 1 인에이블 신호가 인에이블되고 상기 클럭이 하이로 두번 천이할 때 상기 제 2 인에이블 신호를 생성하는 제 2 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  7. 제 6 항에 있어서,
    상기 제 2 신호 생성부는
    상기 클럭에 응답하여 상기 제 1 인에이블 신호를 상기 제 2 인에이블 신호로서 출력하는 직렬로 연결된 제 1 내지 제 3 플립 플롭을 포함하며 상기 제 1 내지 제 3 플립 플롭은 각각 상기 리셋 신호에 응답하여 초기화되는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  8. 제 7 항에 있어서,
    상기 제 1 플립 플롭은 상기 클럭이 하이로 천이할 때 상기 제 1 인에이블 신호를 상기 제 1 플립 플롭의 출력 신호로서 출력하며,
    상기 제 2 플립 플롭은 상기 클럭이 로우로 천이할 때 상기 제 1 플립 플롭의 출력 신호를 상기 제 2 플립 플롭의 출력 신호로서 출력하고,
    상기 제 3 플립 플롭은 상기 클럭이 하이로 천이할 때 상기 제 2 플립 플롭의 출력 신호를 상기 제 2 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  9. 제 4 항에 있어서,
    상기 감지 신호 생성부는
    상기 리셋 신호가 인에이블되면 초기화되고 상기 제 2 인에이블 신호가 인에이블될 때 상기 지연 신호의 레벨을 상기 감지 신호의 레벨로서 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  10. 제 9 항에 있어서,
    상기 감지 신호 생성부는
    상기 리셋 신호에 의해 초기화되고 상기 제 2 인에이블 신호가 인에이블될 때 상기 지연 신호의 레벨을 상기 감지 신호의 레벨로서 출력하는 플립 플롭을 포함하며, 상기 플립 플롭은 상기 리셋 신호에 응답하여 초기화되는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  11. 제 1 항에 있어서,
    상기 선택 지연부는
    상기 감지 신호가 디스에이블되면 상기 감지 신호가 인에이블되었을 경우보다 더 짧은 지연시간으로 상기 입력 신호를 지연시켜 상기 출력 신호로서 출력하고,
    상기 감지 신호가 인에이블되면 상기 감지 신호가 디스에이블되었을 경우보다 더 긴 지연시간으로 상기 입력 신호를 지연시켜 상기 출력 신호로서 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  12. 제 11 항에 있어서,
    상기 선택 지연부는
    상기 입력 신호를 지연시켜 출력하는 제 1 지연기,
    상기 제 1 지연기의 출력 신호를 지연시켜 출력하는 제 2 지연기, 및
    상기 제 1 지연기의 출력 신호 또는 상기 제 2 지연기의 출력 신호를 상기 감지 신호에 응답하여 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  13. 삭제
  14. 기준 시간과 클럭이 하이 레벨로 두번 천이되는 시간을 비교하여 감지 신호를 생성하는 클럭 주기 감지부; 및
    상기 감지 신호에 응답하여 선택되어진 지연시간으로 입력 신호를 지연시켜 출력 신호로서 출력하는 선택 지연부를 포함하며,
    상기 클럭 주기 감지부는 리셋 신호가 인에이블되면 초기화되며 상기 리셋 신호가 디스에이블된 이후 상기 클럭이 하이로 두번 천이되는 시간과 상기 기준 시간을 비교하여 상기 감지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  15. 제 14 항에 있어서,
    상기 클럭 주기 감지부는
    상기 기준 시간보다 상기 클럭의 한 주기가 더 길면 상기 감지 신호를 인에이블시키며,
    상기 기준 시간보다 상기 클럭의 한 주기가 더 짧으면 상기 감지 신호를 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  16. 제 15 항에 있어서,
    상기 클럭 주기 감지부는
    상기 리셋 신호가 디스에이블될 때 인에이블된 제 1 인에이블 신호를 생성하고 상기 클럭이 하이로 두 번 천이될 때 상기 제 1 인에이블 신호를 제 2 인에이블 신호로서 출력하는 인에이블 신호 생성부, 및
    상기 제 1 인에이블 신호를 상기 기준 시간만큼 지연시켜 지연 신호로서 출력하는 지연기, 및
    상기 제 2 인에이블 신호가 인에이블될 때 상기 지연 신호의 레벨을 상기 감지 신호로서 출력하는 감지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  17. 제 16 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 리셋 신호가 디스에이블되면 인에이블되는 상기 제 1 인에이블 신호를 생성하는 제 1 신호 생성부, 및
    상기 리셋 신호가 디스에이블될 때부터 상기 클럭이 하이로 두 번 천이할 때까지 상기 제 1 인에이블 신호를 지연시켜 상기 제 2 인에이블 신호로서 출력하는 제 2 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  18. 제 17 항에 있어서,
    상기 제 2 신호 생성부는
    상기 리셋 신호가 인에이블되면 초기화되고 상기 클럭에 응답하여 각각 동작하는 직렬로 연결된 제 1 내지 제 3 플립 플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  19. 제 18 항에 있어서,
    상기 제 1 플립 플롭은 상기 클럭이 하이로 천이할 때 상기 제 1 인에이블 신호를 상기 제 1 플립 플롭의 출력 신호로서 출력하며,
    상기 제 2 플립 플롭은 상기 클럭이 로우로 천이할 때 상기 제 1 플립 플롭의 출력 신호를 상기 제 2 플립 플롭의 출력 신호로서 출력하고,
    상기 제 3 플립 플롭은 상기 클럭이 하이로 천이할 때 상기 제 2 플립 플롭의 출력 신호를 상기 제 2 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  20. 기준 시간과 클럭이 하이 레벨로 두번 천이되는 시간을 비교하여 감지 신호를 생성하는 클럭 주기 감지부; 및
    상기 감지 신호에 응답하여 선택되어진 지연시간으로 입력 신호를 지연시켜 출력 신호로서 출력하는 선택 지연부를 포함하며,
    상기 선택 지연부는
    상기 감지 신호가 디스에이블되면 상기 감지 신호가 인에이블되었을 경우보다 더 짧은 지연시간으로 상기 입력 신호를 지연시켜 상기 출력 신호로서 출력하며,
    상기 감지 신호가 인에이블되면 상기 감지 신호가 디스에이블되었을 경우보다 더 긴 지연 시간으로 상기 입력 신호를 지연시켜 상기 출력 신호로서 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
  21. 제 20 항에 있어서,
    상기 선택 지연부는
    상기 입력 신호를 지연시켜 출력하는 제 1 지연기,
    상기 제 1 지연기의 출력 신호를 지연시켜 출력하는 제 2 지연기, 및
    상기 제 1 지연기의 출력 신호 또는 상기 제 2 지연기의 출력 신호를 상기 감지 신호에 응답하여 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 회로.
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