JP4894327B2 - ジッタ測定回路 - Google Patents

Description

本発明は、ジッタ測定回路に関し、更に詳しくは、クロック信号のジッタを測定するジッタ測定回路に関する。

近年、ディジタル回路に使用するクロックのジッタ特性として、サイクルトゥサイクルジッタと呼ばれる、連続するクロックサイクルの偏差が重要となってきている。サイクルトゥサイクルジッタは、周期の絶対値のばらつきの程度で定義する周期ジッタとは異なり、連続するクロックサイクルの相対的な変動で定義される。サイクルトゥサイクルジッタを検出する技術としては、特許文献１に記載の技術がある。この技術では、位相差検出時間が相互に異なる複数の位相差検出回路によって、測定対象のクロック信号と、基準クロック信号との位相差を検出し、各位相差検出回路の位相差検出結果の変化を検出することで、サイクルトゥサイクルジッタを検出する。

特開２００１−３０９３１２号公報（段落０００９〜００４７）

近年のＬＳＩ製造プロセスの微細化に伴い、ＬＳＩはますます高集積化し、動作周波数は上昇している。一方で、微細プロセスによる弊害として消費電力が増加しており、また、クロック動作に同期して論理回路が動作することによる電流変化が電源電位を変動させることで生じる、電源ノイズによる誤動作或いは性能劣化も問題視されている。消費電流対策として、演算処理していない部分の論理回路のクロックを停止して消費電力を抑えるいわゆるクロックゲーティング方式も一般に採用されている。しかしながら、この方式は、平均的には消費電力を抑えることに有効であるが、クロックを停止させる場面、及び、動作を開始する場面での電流変化が大きいため、クロックゲーティングしない場合に比して電源ノイズをより増大させる方向にあり、誤動作を加速させる傾向にある。

電源ノイズによる回路の誤動作又は性能劣化の要因としては、
（１）クロックジッタの増加
（２）論理回路自身の遅延ジッタの増加
があり、これらにより、回路中でタイミング違反が発生する。上記した（１）、（２）の要因が、現状では、どの程度かを測定できていない。このため、この点に関して、従来の設計手法では、電源ノイズによる上記（１）、（２）を経験的に予想し、設計マージンとして見込んでタイミング設計を行っている。その際、ジッタ量が把握できないことで、タイミング違反を回避するためには、設計マージンを大きく設定せざるを得ず、過剰マージンとなって、結果的にＬＳＩの性能を引き下げることになっている。

特許文献１では、サイクルトゥサイクルジッタの発生の有無を検出しているが、そのジッタ量がどの程度であったかまでは測定していない。また、複数の位相差検出回路で、基準クロック信号と測定対象のクロック信号とを比較して位相差を検出しているが、電源ノイズによる測定対象のクロック信号のジッタを検出する際には、基準クロック信号に電源ノイズの影響が乗らない必要があり、実現性が困難であるという問題がある。更に、特許文献１では、上記（１）、（２）の要因を区別しておらず、従って、これらジッタがそれぞれどの程度であるかを判別することはできない。

本発明は、上記従来技術の問題点を解消し、サイクルトゥサイクルジッタのジッタ量を測定できるジッタ測定回路を提供することを目的とする。

また、本発明は、上記目的を達成した上で、クロックジッタ量と、論理回路の遅延ジッタ量とを切り分けることができるジッタ測定回路を提供することを目的とする。

上記目的を達成するために、本発明のジッタ測定回路は、クロック信号に従ってデータをラッチするデータ保持手段と、可変に設定される遅延時間で前記データ保持手段の出力を遅延し、かつ、論理を反転して前記データ保持手段の入力に戻す可変論理遅延手段とを含むジッタ測定手段と、前記データ保持手段の出力に基づいて、前記データ保持手段が所定のデータを出力するか否かを判定するジッタ判定手段と、前記ジッタ判定手段の判定結果に基づいて、前記データ保持手段が所定のデータを出力できる前記可変論理遅延手段の遅延時間の境界値を求める制御部とを備えることを特徴とする。

本発明のジッタ測定回路では、可変論理遅延手段は、データ保持手段の出力を反転し、かつ、遅延してデータ保持手段の入力に戻す。データ保持手段は、例えば、可変論理遅延手段の遅延時間が、常に、クロック周期の１周期相当の時間以内であれば、クロックごとに反転するデータを出力する。しかし、ジッタの影響により、クロック周期に変動があると、ある時点ではクロック周期が可変論理遅延手段の遅延時間より長くなり、データ反転が期待した時点で起こらなくなる。ジッタ判定手段は、データ保持手段が、可変論理遅延手段の遅延時間とクロック周期とによって定まる期待したデータを出力するか否かを判定する。制御部によって、データ保持手段が期待したデータを出力する可変論理遅延手段の遅延時間と、データ保持手段が期待したデータを出力しない可変論理遅延手段の遅延時間との境界を求めることにより、クロック信号のサイクルトゥサイクルのジッタ量を測定できる。

本発明のジッタ測定回路では、前記ジッタ判定手段は、前記データ保持手段の出力が、クロック信号の立ち上がり又は立ち下りエッジごとに反転するか否かを判定する構成を採用できる。この場合、クロック信号の立ち上がりエッジ間の周期、又は、立ち下がりエッジ間の周期のジッタ量を求めることができる。

本発明のジッタ測定回路では、前記ジッタ判定手段が、クロック信号の立ち上がり又は立ち下りエッジに基づいてデータが反転するリファレンス信号を生成するリファレンス信号生成部と、前記リファレンス信号と、前記データ保持手段の出力とを比較する比較手段とを備える構成を採用できる。この場合、比較部で、データ保持手段の出力と、リファレンス信号生成部が生成するリファレンス信号とを比較して、両者が一致するか否かを判定することで、データ保持手段が期待したデータを出力するか否かを判定できる。

本発明のジッタ測定回路では、前記リファレンス信号生成部が、クロック信号に従ってデータをラッチするラッチ回路と、前記ラッチ回路の出力を、所定の遅延時間だけ遅延し、かつ、論理を反転して前記ラッチ回路の入力に戻す固定論理遅延手段とを含む構成を採用できる。この場合、固定論理遅延手段の遅延時間を、例えば、ラッチ回路の出力が、ジッタ等の影響を考慮しても１クロックの１周期以内に入力に戻る遅延時間に設定することで、比較の対象となる期待したデータを生成できる。

本発明のジッタ測定回路では、前記可変論理遅延手段の遅延時間を測定するための信号を生成する論理遅延測定手段を更に備える構成を採用できる。論理遅延測定手段としては、可変論理遅延手段の遅延時間に応じた周期で発振する回路などが考えられる。この場合、論理遅延測定手段が生成する信号の周期を観察することで、可変論理遅延手段の遅延時間を割り出すことができる。

本発明のジッタ測定回路は、第１のジッタ測定手段と、第２のジッタ測定手段とを備えており、前記第１のジッタ測定手段は、電源ノイズを発生しない電源で動作し、前記第２のジッタ測定手段は、電源ノイズを発生する電源で動作する構成を採用できる。この場合、第１のジッタ測定手段では、電源ノイズを発生しない安定化電源で動作することで、可変論理遅延手段の遅延時間は安定した時間となる。一方、第２のジッタ測定手段では、可変論理遅延手段は、電源ノイズの影響を受けることで、遅延時間はノイズの影響を受けて変動する。このため、第２のジッタ測定手段を用いて測定したジッタ量は、クロック信号のジッタ量に、可変論理遅延手段の変動分を加えたジッタ量となる。従って、第１のジッタ測定手段を用いて測定したクロック信号のジッタ量と、第２のジッタ測定手段を用いて測定したジッタ量とに基づいて、クロック信号のジッタ成分と、論理回路における変動分とをそれぞれ算出することができる。

本発明のジッタ測定回路では、前記第１のジッタ測定手段と、前記第２のジッタ測定手段とで、前記データ保持手段が共通であり、前記第１のジッタ測定手段の可変論理遅延手段の出力と、前記第２のジッタ測定手段の可変論理遅延手段の出力とを選択的にデータ保持手段に入力するセレクタを更に備える構成を採用できる。この場合、データ保持回路を共通とすることで、データ保持手段のセットアップ時間等のばらつきを考慮することなく、第１のジッタ測定手段を用いて測定したジッタ量と、第２のジッタ測定手段を用いて測定したジッタ量とを直接比較でき、クロック信号のジッタ成分と、論理回路における変動分とを正確に算出できる。

本発明のジッタ測定回路では、データ保持手段の出力を、可変論理遅延手段で反転し、かつ、遅延してデータ保持手段の入力に戻し、ジッタ判定手段によって、データ保持回路の出力が期待したデータに一致するか否かを判定する。制御部により、データ保持手段が期待したデータを出力する可変論理遅延手段の遅延時間と、データ保持手段が期待したデータを出力しない可変論理遅延手段の遅延時間との境界を求めることで、クロック信号のサイクルトゥサイクルのジッタ量を測定できる。

また、電源ノイズを発生しない電源で動作する第１のジッタ測定手段と、電源ノイズを発生する電源で動作する第２のジッタ測定手段とを用い、第１のジッタ測定手段と、第２のジッタ測定手段とのそれぞれを用いてジッタ量を測定する。この場合には、第１のジッタ測定手段を用いて測定したジッタ量はクロック信号のジッタ量に相当し、第２のジッタ測定手段を用いて測定したジッタ量は、クロック信号のジッタに論理遅延時間の変動分を加えたジッタ量となる。従って、第１のジッタ測定手段を用いて測定したジッタ量と、第２のジッタ測定手段を用いて測定したジッタ量とに基づいて、クロック信号のジッタ成分と、論理回路における変動分とをそれぞれ算出することができる。

以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態のジッタ測定回路の構成を回路ブロック図で示している。ジッタ測定回路１０は、第１のジッタ測定手段１１、第２のジッタ測定手段１２、データ保持手段１３、第１の可変論理遅延手段１４、セレクタ１５、第２の可変論理遅延手段１６、第１の論理遅延測定手段１７、第２の論理遅延測定手段１８、ジッタ判定手段１９、及び、制御部２０を備える。このジッタ測定回路１０は、例えば、ＧＨｚ超の高クロック周波数のプロセッサやチップセット等のＬＳＩに搭載される。

第１のジッタ測定手段１１は、データ保持手段１３、及び、第１の可変論理遅延手段１４を備える。データ保持手段１３は、入力するクロック信号に従って、データをラッチする。第１の可変論理遅延手段１４は、可変に設定される遅延時間でデータ保持手段１３の出力を遅延し、かつ、出力論理を反転してセレクタ１５に出力する。第１の可変論理遅延手段１４は、図示しない安定化電源部が供給する電源により動作し、その遅延時間は、電源ノイズの影響を受けずに安定している。

第２のジッタ測定手段１２は、データ保持手段１３、及び、第２の可変論理遅延手段１６を備える。データ保持手段１３は、第１のジッタ測定手段１１と第２のジッタ測定手段１２とで共通である。第２の可変論理遅延手段１６は、可変に設定される遅延時間でデータ保持手段１３の出力を遅延し、かつ、出力論理を反転させてセレクタ１５に出力する。第２の可変論理遅延手段１６は、安定化電源ではなく、通常電源部が供給する電源により動作し、その遅延時間は、電源ノイズの影響を受けて変動する。

セレクタ１５は、制御部２０からの指令に基づいて、第１の可変論理遅延手段１４の出力、又は、第２の可変論理遅延手段１６の出力の何れかを選択して、データ保持手段１３に入力する。データ保持手段１３がラッチするデータは、クロック信号の立ち上がりエッジから次の立ち上がりエッジまでの間の時間と、第１及び第２の可変論理遅延手段１４、１６の遅延時間とに依存して決定される。データ保持手段１３は、第１及び第２の可変論理遅延手段１４、１６の遅延時間が、クロック信号の立ち上がりエッジから次の立ち上がりエッジまでの間の時間よりも短ければ、前回ラッチしたデータを反転したデータをラッチして出力する。

ジッタ判定手段１９は、データ保持手段１３の出力に基づいて、データ保持手段１３が期待するデータを保持しているか否かを判定し、判定結果を出力する。制御部２０は、第１及び第２の可変論理遅延手段１４、１６の遅延時間を、ジッタ判定手段１９が出力する判定結果に基づいて調整する。第１の論理遅延測定手段１７は、第１の可変論理遅延手段１４の遅延時間を測定するための第１の論理遅延観測信号を出力する。第２の論理遅延測定手段１８は、第２の可変論理遅延手段１６の遅延時間を測定するための第２の論理遅延観測信号を出力する。

ジッタ測定回路１０の動作について説明する。制御部２０は、まず、セレクタ１５に、第１のジッタ測定手段１１側を選択させ、第１の可変論理遅延手段１４の出力をデータ保持手段１３に入力させる。また、データ保持手段１３にリセット信号を入力し、第１の可変論理遅延手段１４の遅延時間を初期値に設定して、第１のジッタ測定手段１１を動作させる。制御部２０は、第１の可変論理遅延手段１４の遅延時間を変化させつつ、ジッタ判定手段１９が出力する判定結果を参照して、データ保持手段１３が出力するデータが期待したデータであるか否かを判定する。

図２は、クロック信号とデータ保持手段１３の出力とを波形図で示している。第１の可変論理遅延手段１４の遅延時間が、クロック信号（同図（ａ））の周期に比して十分に短い場合には、前回ラッチしたデータを反転した論理が、第１の可変論理遅延手段１４を介して、クロック信号の次の立ち上がりエッジのタイミングまでにデータ保持手段１３の入力に戻ってくることにより、データ保持手段１３の出力は、クロック信号の立ち上がりエッジごとに反転する（同図（ｂ））。一方、第１の可変論理遅延手段１４の遅延時間がクロック周期に比して長い場合には、前回ラッチしたデータを反転した論理が、クロック信号の次の立ち上がりエッジのタイミングまでにデータ保持手段１３の入力に戻ってこず、データ保持手段１３の出力はクロック信号の立ち上がりエッジごとには反転しない（同図（ｃ））。

第１の可変論理遅延手段１４の遅延時間がクロック周期付近である場合には、クロック信号が有するジッタの影響により、ある立ち上がりエッジでは、その立ち上がりエッジまでに、データ保持手段１３の入力に前回ラッチしたデータを反転した信号が戻ってくることでデータが反転する。しかし、別のある立ち上がりエッジでは、その立ち上がりエッジまでに、データ保持手段１３の入力に前回ラッチしたデータを反転した信号が戻ってこずにデータが反転しない。この結果、データ保持手段１３の出力は、図２（ｄ）に示すように、不規則なデータとなる。

図３は、ジッタ判定手段１９の構成例を示している。ジッタ判定手段１９は、ラッチ回路９１と、固定論理遅延手段９２と、比較手段９３とを有する。ラッチ回路９１と固定論理遅延手段９２とは、リファレンス信号生成手段を構成する。ラッチ回路９１は、クロック信号に従って、データをラッチする。固定論理遅延手段９２は、ラッチ回路９１の出力を所定の時間だけ遅延し、かつ、出力論理を反転させて、ラッチ回路９１の入力に戻す。

固定論理遅延手段９２は、クロック信号のジッタや固定論理遅延手段９２の遅延時間の変動を考慮しても、クロック信号の次の立ち上がりエッジまでに、前回の立ち上がりエッジでラッチ回路９１がラッチしたデータを反転したデータがラッチ回路９１の入力に戻ってくるように、クロック信号の周期に比して十分に短く設定する。固定論理遅延手段９２の遅延時間をこのように設定することで、固定論理遅延手段９２の電源として、安定化電源を用いる必要はない。

ジッタ判定手段１９では、固定論理遅延手段９２の遅延時間がクロック周期に対して十分に短く設定されていることで、ラッチ回路９１が出力する信号ＲＥＦＯＵＴは、図２（ｂ）と同様に、クロック信号の立ち上がりエッジごとに反転する。このようなラッチ回路９１の出力信号ＲＥＦＯＵＴと、データ保持手段１３の出力ＯＵＴとを比較手段９３で比較することで、データ保持手段１３の出力ＯＵＴが、期待されたデータであるか否か、つまり、クロックごとに反転するデータであるか否かを判断できる。比較手段９３は、排他的論理和ゲートなどで容易に実現でき、その詳細な回路構成については説明を省略する。

制御部２０は、データ保持手段１３と、ジッタ判定手段１９のラッチ回路９１とに、同時にリセット信号を入力する。比較手段９３は、データ保持手段１３の出力ＯＵＴが、図２（ｂ）に示すようにクロック信号の立ち上がりエッジごとに反転する場合には、データ保持手段１３の出力ＯＵＴと、ラッチ回路９１の出力ＲＥＦＯＵＴとが一致する旨の比較結果を出力する。比較手段９３が、一致する旨の比較結果を所定期間連続して出力し続ける場合には、データ保持手段１３の出力ＯＵＴは、クロック信号の立ち上がりエッジごとに反転するデータであると判断できる。

制御部２０は、ジッタ判定手段１９の比較手段９３が一致する旨の比較結果を所定の期間連続して出力すると、第１の可変論理遅延手段１４の遅延時間変化させ、ジッタ判定手段１９で一致する旨の判定結果が得られるか否かを判断する。このような動作を繰り返すことで、データ保持手段１３がデータが期待したデータを出力できる第１の可変論理遅延手段１４の遅延時間と、期待したデータを出力できない遅延時間との境界値、つまり、データがクロック信号の立ち上がりエッジごとに反転する第１の可変論理遅延手段１４の遅延時間の最大値を求める。

データがクロック信号の立ち上がりエッジごとに反転する第１の可変論理遅延手段１４の遅延時間の最大値は、クロック信号にジッタがない場合にはクロック信号の周期に一致するが、クロックジッタ（サイクルトゥサイクルジッタ）の影響で、クロック周期よりも短くなる。第１の可変論理遅延手段１４は、安定化電源で動作するので、遅延時間には変動要素がない。従って、この遅延時間の最大値とクロック周期との差分から、データ保持手段１３のセットアップ時間や遅延時間を考慮して、クロックジッタ量（サイクルトゥサイクルジッタ量）を算出することができる。

次いで、制御部２０は、セレクタ１５に、第２のジッタ測定手段１２側を選択させ、第２の可変論理遅延手段１６の出力をデータ保持手段１３に入力させる。また、データ保持手段１３にリセット信号を入力し、第２の可変論理遅延手段１６の遅延時間を初期値に設定して、第２のジッタ測定手段１２を動作させる。制御部２０は、第２の可変論理遅延手段１６の遅延時間を変化させつつ、ジッタ判定手段１９が出力する判定結果を参照して、データ保持手段１３が出力するデータが期待したデータであるか否かを判定する。

制御部２０は、第１のジッタ測定手段１１の場合と同様な手順で、データ保持手段１３の出力がクロック信号の立ち上がりエッジごとに反転する第２の可変論理遅延手段１６の遅延時間の最大値を求める。第２の可変論理遅延手段１６は、安定化電源で動作していないので、その遅延時間は、電源ノイズによるジッタ成分を有する。このため、求められた第２の可変論理遅延手段１６の遅延時間の最大値は、クロックジッタと、電源ノイズによる遅延ジッタとの双方の影響を受けた値となる、従って、この遅延時間の最大値とクロック周期との差分から、クロックジッタ量に論理遅延ジッタ量を加えたジッタ量を算出することができる。

図４は、論理遅延測定手段の構成を示している。同図は、第１の論理遅延測定手段１７の構成を示しているが、第２の論理遅延測定手段１８についても、第１の可変論理遅延手段１４が第２の可変論理遅延手段１６に置き換わる点を除いて、第１の論理遅延測定手段１７の構成と同様である。第１の論理遅延測定手段１７は、分周回路７１と、セレクタ７２とを有する。セレクタ７２は、第１の可変論理遅延手段１４の遅延時間の調整を行う際には、データ保持手段１３の出力を選択する。遅延時間の調整が完了すると、第１の可変論理遅延手段１４の出力を選択して、第１の可変論理遅延手段１４の出力を、その入力に戻して、ループパスを構成する。

第１の可変論理遅延手段１４は、入力信号を調整された遅延時間だけ遅延し、かつ、論理を反転して出力するため、第１の可変論理遅延手段１４が構成するループパスは、リングオシレータのように、第１の可変論理遅延手段１４の遅延時間に応じた周期で発振する。分周回路７１は、第１の可変論理遅延手段１４が構成するループパスの発振周波数を、所定の分周比で分周して、ＬＳＩ外部に出力する。分周回路７１が出力する信号の周波数をＬＳＩ外部で測定することにより、第１の可変論理遅延手段１４の調整された遅延時間を算出することができる。第２の可変論理遅延手段１６についても、同様な手順で、調整された遅延時間を算出する。

本実施形態では、クロック信号に従ってデータをラッチするデータ保持手段１３の出力を、第１又は第２の可変論理遅延手段１４、１６で遅延し、かつ、論理を反転してデータ保持手段１３の入力に戻す。また、ジッタ判定手段１９で、データ保持手段１３が期待したデータを出力したか否かを判定しつつ、第１又は第２の可変論理遅延手段１４、１６の遅延時間を、データ保持手段１３が期待したデータを出力する最長の遅延時間に調整する。調整された遅延時間の最長値は、第１又は第２の論理遅延測定手段１７、１８を用いて測定する。このようにして測定された第１又は第２の可変論理遅延手段１４、１６の遅延時間に基づいて、クロック信号の累積的なサイクルトゥサイクルジッタの量を算出することができる。

また、本実施形態では、第１の可変論理遅延手段１４は安定化電源で動作し、第２の可変論理遅延手段１６は、通常電源で動作する。このため、第１の可変論理遅延手段１４を用いて算出されたサイクルトゥサイクルのジッタ量は、クロック信号のジッタ量に相当し、第２の可変論理遅延手段１６を用いて算出されたジッタの量は、クロック信号のジッタに、第２の可変論理遅延手段１６の論理遅延ジッタを加えた量に相当する。従って、これら２つのジッタ量から、クロック信号のジッタ量と、論理遅延のジッタ量とをそれぞれ算出することができ、電源ノイズによるクロックジッタ量と、論理回路自身の遅延ジッタ量とを切り分けることができる。

本実施形態では、第１のジッタ測定手段１１と第２のジッタ測定手段１２とで、共通のデータ保持手段１３を用いている。このようにすることで、データ保持手段１３のセットアップ時間等の、ＬＳＩ内での素子ばらつきを考慮することなく、第１の可変論理遅延手段１４の遅延時間と、第２の可変論理遅延手段１６の遅延時間とを、直接比較できる。これにより、クロックジッタ量と、論理遅延ジッタ量とを、正確に比較できる。

なお、上記実施形態では、クロック信号の立ち上がりエッジでデータ保持手段１３がデータをラッチし、立ち上がりエッジのジッタ量を測定する構成としたが、データ保持手段１３のクロック端子に、クロック信号の論理を反転して入力し、立ち下りエッジのジッタ量を測定する構成としてもよい。また、クロック信号の立ち上がりエッジでデータをラッチするデータ保持手段と、立ち下りエッジでデータをラッチするデータ保持手段との双方を用いて、クロック信号の立ち上がりエッジ及び立ち下りエッジの双方のジッタ量を測定してもよい。クロック信号のデューティー比が１：１であり、クロック信号の半サイクルのジッタを測定したい場合には、データ保持手段１３を、クロック信号の立ち上がりエッジ及び立ち下がりエッジごとにデータが反転するように構成すればよい。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明のジッタ測定回路は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態のジッタ測定回路の構成を示す回路ブロック図。 クロック信号とデータ保持手段の出力とを示す波形図。 ジッタ判定手段の構成例を示す回路ブロック図。 論理遅延測定手段の構成を示す回路ブロック図。

符号の説明

１０：ジッタ測定回路
１１、１２：ジッタ測定手段
１３：データ保持手段
１４、１６：可変論理遅延手段
１５、７２：セレクタ
１７、１８：論理遅延測定手段
１９：ジッタ判定手段
２０：制御部
９１：ラッチ回路
９２：固定論理遅延手段
９３：比較手段
７１：分周回路

Claims (8)

1. クロック信号に従ってデータをラッチするデータ保持手段と、可変に設定される遅延時間で前記データ保持手段の出力を遅延し、かつ、論理を反転して前記データ保持手段の入力に戻す可変論理遅延手段とを含むジッタ測定手段と、
   前記データ保持手段の出力に基づいて、前記データ保持手段が所定のデータを出力するか否かを判定するジッタ判定手段と、
   前記ジッタ判定手段の判定結果に基づいて、前記データ保持手段が所定のデータを出力できる前記可変論理遅延手段の遅延時間の境界値を求める制御部とを備えることを特徴とするジッタ測定回路。
2. 前記ジッタ判定手段は、前記データ保持手段の出力が、クロック信号の立ち上がり又は立ち下りエッジごとに反転するか否かを判定する、請求項１に記載のジッタ測定回路。
3. 前記ジッタ判定手段が、クロック信号の立ち上がり又は立ち下りエッジに基づいてデータが反転するリファレンス信号を生成するリファレンス信号生成部と、前記リファレンス信号と、前記データ保持手段の出力とを比較する比較手段とを備える、請求項１又は２に記載のジッタ測定回路。
4. 前記リファレンス信号生成部が、クロック信号に従ってデータをラッチするラッチ回路と、前記ラッチ回路の出力を、所定の遅延時間だけ遅延し、かつ、論理を反転して前記ラッチ回路の入力に戻す固定論理遅延手段とを含む、請求項３に記載のジッタ測定回路。
5. 前記可変論理遅延手段の遅延時間を測定するための信号を生成する論理遅延測定手段を更に備える、請求項１〜４の何れか一に記載のジッタ測定回路。
6. 前記論理遅延測定手段は、前記可変論理遅延手段の遅延時間に応じた周期で発振する周期性信号を出力する、請求項５に記載のジッタ測定回路。
7. 第１のジッタ測定手段と、第２のジッタ測定手段とを備えており、前記第１のジッタ測定手段は、電源ノイズを発生しない電源で動作し、前記第２のジッタ測定手段は、電源ノイズを発生する電源で動作する、請求項１〜６の何れか一に記載のジッタ測定回路。
8. 前記第１のジッタ測定手段と、前記第２のジッタ測定手段とで、前記データ保持手段が共通であり、前記第１のジッタ測定手段の可変論理遅延手段の出力と、前記第２のジッタ測定手段の可変論理遅延手段の出力とを選択的にデータ保持手段に入力するセレクタを更に備える、請求項７に記載のジッタ測定回路。

Images