JPH05100763A - クロツク制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 極めて簡単な回路にて、動作環境および回路
素子ばらつきなどに応じて変化する最適なパルス幅のク
ロック信号を得ることができ、さらにパルス幅が広がり
過ぎないように抑止することができるクロック制御回路
を提供する。 【構成】 ２相クロック方式のクロック制御回路であっ
て、クロックの２倍の基本クロックを発生する発振器
１、所定のクロックまで分周する分周器４，５、パルス
幅変動条件に対応する固定成分と変動成分のクロックを
作成するクロック信号作成回路６から構成される。そし
て、クロック信号作成回路６は、クロックに応じた固定
的なパルス幅を作成するＡＮＤゲート６３，６４、電
圧、温度、回路素子ばらつきなどにより遅延量が変化す
る遅延ゲート６５，６６、最適なパルス幅のクロック信
号を作成するＯＲゲート６７，６８から構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路のサイクルタ
イムを規定するクロック信号を制御する回路に関し、特
に回路素子のばらつき、電圧および温度などの使用条件
などにより変化するディレイの変動に対応し、クロック
信号のパルス幅も変動可能とされるクロック制御回路に
適用して有効な技術に関する。

【０００２】

【従来の技術】従来のデジタル計算機などの装置におけ
るクロック信号の制御は、たとえば特開昭６０−１９２
２２号公報に記載されるように、電源電圧に応じて求ま
る動作可能な最大クロック周波数を検出し、最高処理速
度の近傍で動作させることにより処理速度を向上させる
ようになっている。

【０００３】また、特開昭６１−１０５６２９号公報に
記載される技術は、装置動作中の電源電圧変動、周囲温
度の変化などに対し、装置の動作を確実なものとするた
めに、回路素子が動作可能なクロック周波数を検出する
ための動作速度検出回路と、周波数の変化可能なクロッ
ク、たとえばＰＬＬ回路などを用いて動作環境に応じて
クロック周波数を可変するようになっている。

【０００４】さらに、他の従来技術としては、特開昭６
２−６００２０号公報に記載されるように、論理回路の
サイクルタイムの変動量と同じ変動量を有する等価変動
回路を、この変動回路の出力で標準クロック信号を分周
する回路を備え、この分周回路の出力と標準クロックか
ら論理回路クロックを作成し、電圧変動、温度変化に対
応したクロック信号を発生するようになっている。

【０００５】以上のように、従来技術は、いずれも環境
変化などに対応してクロック周波数を変動させるように
なっている。

【０００６】

【発明が解決しようとする課題】ところが、前記のよう
な従来技術においては、電源電圧変動、周囲温度変動な
どの動作環境の変化、および回路素子ばらつきに対応し
てクロック周波数を変化させるものであり、クロック信
号のパルス幅に対しては配慮がなされておらず、特に伝
搬遅延が最小となった場合に生じる回路の誤動作につい
ては何ら考慮されていない。

【０００７】そこで、本発明の目的は、極めて簡単な回
路にて、クロック周波数に対応した固定成分のパルス幅
を有し、かつ動作環境および回路素子ばらつきに応じて
変化する変動成分のパルス幅を合わせ持ち、さらに変動
成分が必要以上に大きくなり、パルス幅が広がり過ぎな
いように抑止されるクロックパルス信号を得ることがで
きるクロック制御回路を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１０】すなわち、本発明のクロック制御回路は、
論理回路のサイクルタイムを規定するクロック信号のパ
ルス幅を制御するクロック制御回路であって、クロック
信号の周波数の２倍以上の基本クロック信号を発生する
発振回路と、基本クロック信号を所定のクロック周波数
まで分周する分周回路と、所定のクロック周波数に応じ
て固定的に決められるパルス幅を作成する固定パルス幅
作成回路と、電圧、温度、回路素子ばらつきなどのパル
ス幅変動条件により遅延量が変化する遅延回路と、固定
パルス幅作成回路により固定的に決められたパルス幅を
有する信号と遅延回路を経由して得られる信号とからク
ロックパルス信号を作成するパルス幅作成回路とを備え
るものである。

【００１１】

【作用】前記したクロック制御回路によれば、発振回
路、分周回路、固定パルス幅作成回路、遅延回路および
パルス幅作成回路を備えることにより、パルス幅変動条
件に影響されない固定成分と変動する変動成分との論理
和または論理積からなるパルス幅を有するクロック信号
を作成することができる。

【００１２】すなわち、出力されるクロック信号は、基
本クロック信号のパルスと、遅延回路のクロックパルス
の論理和のパルス幅を有している。この基本クロック信
号のパルス幅は、サイクルタイムから一義的に決定され
るものであり、サイクルタイムが変化しない限り一定の
パルス幅を有し、これがクロックパルスの固定成分とな
る。

【００１３】一方、遅延されたクロックパルスは、固定
成分のパルス幅と同じパルス幅を有しているが、遅延さ
れているために固定成分より遅延された分だけ遅れてい
る。

【００１４】この遅延回路は、電源電圧、周囲温度など
の環境条件および回路素子ばらつきなどの影響を受けて
変動し、これがクロックパルスの変動成分となる。

【００１５】これにより、論理和出力のクロックパルス
幅は、基本クロック信号のパルス幅以下になることがな
いため、クロックパルスが正常に伝搬するための最小パ
ルス幅が確保され、さらに環境条件、回路素子ばらつき
などにより必要とするパルス幅が上乗せされるため、装
置が必要とする最適なパルス幅を有したクロック信号を
供給することができる。

【００１６】この場合に、論理積回路は、環境条件の悪
化などにより変動成分のパルス幅が大幅に大きくなり、
装置の動作が正常に動作できなくなるほどのパルス幅と
ならないように抑止することができる。

【００１７】

【実施例１】図１は本発明の一実施例であるクロック制
御回路を示す回路図、図２は本実施例のクロック制御回
路の各部位における信号波形を示す信号タイミング図、
図３は本実施例における分周回路を示す回路図、図４は
本実施例における遅延回路を示す回路図、図５は本実施
例における遅延回路の変形例を示す回路図である。

【００１８】まず、図１により本実施例のクロック制御
回路の構成を説明する。

【００１９】本実施例のクロック制御回路は、たとえば
基本クロック信号の同サイクルおよび１サイクル分遅れ
て出力される２相クロック方式のクロック制御回路とさ
れ、クロック信号の周波数の２倍の基本クロック信号を
発生する発振器（発振回路）１と、この基本クロック信
号を非反転回路２または反転回路３を通じて所定のクロ
ック周波数まで分周する分周器（分周回路）４，５と、
パルス幅変動条件に影響されない固定成分と変動する変
動成分とからなるパルス幅を有するクロック信号を作成
するクロック信号作成回路６とから構成されている。

【００２０】分周器４，５は、たとえば図３に示すよう
にエッジトリガタイプ・フリップフロップが用いられて
いる。

【００２１】クロック信号作成回路６は、反転回路６
１，６２を通じて所定のクロック周波数に応じて固定的
に決められるパルス幅を作成するＡＮＤゲート（固定パ
ルス幅作成回路）６３，６４と、電圧、温度、回路素子
ばらつきなどのパルス幅変動条件により遅延量が変化す
る遅延ゲート（遅延回路）６５，６６と、固定的に決め
られたパルス幅を有する信号と遅延回路を経由して得ら
れる信号とからクロックパルス信号を作成するＯＲゲー
ト（パルス幅作成回路）６７，６８とから構成されてい
る。

【００２２】遅延ゲート６５，６６は、たとえば図４に
示すように複数個の遅延ゲートが縦列接続され、本実施
例ではインバータゲートを遅延ゲート６５，６６とし、
４ゲートが縦列接続されている。この場合に、何ゲート
を縦列接続するかは、この装置のクロックサイクルおよ
びゲート１段当りの遅延量などにより最適に決定され
る。

【００２３】次に、本実施例の作用について、図２の信
号タイミング図により説明する。図２の中の各信号名
は、図１に付した信号名に対応している。

【００２４】まず、発振器１の出力信号Ｃは、非反転回
路２と反転回路３に入力される。この非反転回路２は、
反転回路３との遅延量を同じくするためのものである。
そして、非反転回路２、反転回路３のそれぞれの出力は
分周器４，５に入力され、分周器４，５の出力信号Ｑ
１，Ｑ２は発振器１の出力信号Ｃの２倍の周期となり、
また信号Ｑ２は、信号Ｑ１より信号Ｃのパルス幅分遅れ
た信号となる。

【００２５】さらに、信号Ｑ１，Ｑ２は、クロック信号
作成回路６に入力される。そして、信号Ｑ１は、クロッ
ク信号作成回路６内の反転回路６１とＡＮＤゲート６３
に入力され、一方信号Ｑ２は、同じく反転回路６２とＡ
ＮＤゲート６４に入力される。この場合に、ＡＮＤゲー
ト６３の他方の入力には、反転回路６２の出力が入力さ
れ、一方ＡＮＤゲート６４の他方の入力には、反転回路
６１の出力が入力される。

【００２６】続いて、ＡＮＤゲート６３の出力Ｒ１は、
複数個縦列接続された遅延ゲート６５とＯＲゲート６７
に入力され、一方ＡＮＤゲート６４の出力Ｒ２は、複数
個縦列接続された遅延ゲート６６とＯＲゲート６８に入
力される。この場合に、ＯＲゲート６７の他方の入力に
は、遅延ゲート６５の出力信号Ｄ１が入力され、そして
ＯＲゲート６７の出力信号Ｃ１がクロック信号となる。
一方、ＯＲゲート６８の他方の入力には、遅延ゲート６
６の出力信号Ｄ２が入力され、そしてＯＲゲート６８の
出力信号Ｃ２がもう一つのクロック信号となる。

【００２７】以上のように、基本クロック信号Ｃはクロ
ック信号Ｃ１，Ｃ２の２倍の周波数を有しており、また
クロック信号Ｃ２は、クロック信号Ｃ１に対し基本クロ
ック信号Ｃの１サイクル分遅れて出力される。

【００２８】従って、本実施例のクロック制御回路によ
れば、ＡＮＤゲート６３，６４、遅延ゲート６５，６
６、ＯＲゲート６７，６８から構成されるクロック信号
作成回路６を備えることにより、出力されるクロック信
号をパルス幅変動条件に影響されない固定成分と変動す
る変動成分との論理和からなるパルス幅とすることがで
きるので、クロックパルス幅が基本クロック信号のパル
ス幅以下になることがなく、かつパルス幅変動条件に対
応した最適なパルス幅のクロック信号を得ることができ
る。

【００２９】この場合に、たとえば環境条件の悪化など
により変動成分のパルス幅が大幅に大きくなる場合にお
いても、図５に示すように遅延ゲート６５，６６の２ゲ
ート後の遅延量信号ＤをＯＲゲート６７，６８に論理和
することにより、装置の動作が正常に動作できなくなる
ほどのパルス幅とならないように抑止することができ
る。

【００３０】

【実施例２】図６は本発明の他の実施例であるクロック
制御回路を示す回路図、図７は本実施例のクロック制御
回路の各部位における信号波形を示す信号タイミング図
である。

【００３１】本実施例のクロック制御回路は、実施例１
と同様に基本クロック信号の同サイクルおよび１サイク
ル分遅れて出力される２相クロック方式のクロック制御
回路とされ、発振器（発振回路）１、非反転回路２、反
転回路３、分周器（分周回路）４，５およびクロック信
号作成回路６に加えて、さらに図６に示すように非反転
回路７、反転回路８およびＡＮＤゲート９，１０が追加
された構成となっており、クロックパルス幅が基本クロ
ック周期以上にならないようにしたものである。なお、
図６では、図１に示す分周器４，５より前段の回路は省
略している。

【００３２】すなわち、本実施例では、環境条件、回路
素子ばらつき量などが大きく、パルス幅変動量が固定分
以上になるときに用いられ、パルスの欠損を防ぐ働きを
持たせることができる。

【００３３】次に、本実施例の作用について、図７の信
号タイミング図によりクロックパルス幅抑止動作が明か
となるように、クロック信号作成回路６の出力信号Ｃ
１，Ｃ２のパルス幅が変動分過多となり、基本クロック
の周期以上のパルス幅となる場合を説明する。

【００３４】すなわち、分周器４の出力信号Ｑ１は、ク
ロック信号作成回路６に入力されると同時に、非反転回
路７および反転回路８に入力される。この非反転回路７
は、反転回路８との遅延量を同じくするためのものであ
る。

【００３５】そして、非反転回路７の出力信号ＱＰはＡ
ＮＤゲート９に入力され、ＡＮＤゲート９のもう一方の
入力には、クロック信号作成回路６の出力信号Ｃ１が入
力される。また、反転回路８の出力信号ＱＮはＡＮＤゲ
ート１０に入力され、ＡＮＤゲート１０のもう一方の入
力には、クロック信号作成回路６の出力信号Ｃ２が入力
される。

【００３６】これにより、ＡＮＤゲート９の出力信号Ｋ
１がクロック信号となり、またＡＮＤゲート１０の出力
信号Ｋ２がもう一方のクロック信号となる。

【００３７】従って、本実施例のクロック制御回路によ
れば、パルス幅変動条件に対応した最適なパルス幅のク
ロック信号を得ることができ、その上信号ＱＰ，ＱＮが
基本クロック信号の周期分のパルス幅を有しており、こ
の信号ＱＰ，ＱＮと信号Ｃ１，Ｃ２の論理積をとるの
で、クロック信号Ｋ１，Ｋ２が基本クロック信号の周期
以上のパルス幅になることはない。

【００３８】

【実施例３】図８は本発明のさらに他の実施例であるク
ロック制御回路を示す回路図、図９は本実施例のクロッ
ク制御回路の各部位における信号波形を示す信号タイミ
ング図である。

【００３９】本実施例のクロック制御回路は、実施例１
および２と同様に基本クロック信号の同サイクルおよび
１サイクル分遅れて出力される２相クロック方式のクロ
ック制御回路とされ、発振器（発振回路）１、非反転回
路２、反転回路３および分周器（分周回路）４，５に、
図８に示すように反転回路６１，６２およびＡＮＤゲー
ト６３，６４の前段階に遅延ゲート（遅延回路）６９が
接続されるクロック信号作成回路６ａから構成され、遅
延ゲート６９をクロック信号Ｃ１，Ｃ２に対して共通に
したものである。

【００４０】すなわち、本実施例では、実施例１に示し
た遅延ゲート６５，６６で構成した遅延回路を、クロッ
ク信号Ｃ１，Ｃ２に対して共通の遅延ゲート６９とした
方式であり、分周器５からの信号Ｑ２を遅延ゲート６９
により遅延された信号Ｑ３と、信号Ｑ１の反転信号との
論理積によりクロック信号Ｃ２を生成し、また信号Ｑ３
の反転信号と信号Ｑ１との論理積によりクロック信号Ｃ
１を生成するものである。

【００４１】従って、本実施例のクロック制御回路によ
れば、パルス幅変動条件に対応した最適なパルス幅のク
ロック信号を得ることができ、その上遅延ゲート６９が
共通なために、クロック信号Ｃ１，Ｃ２のパルス幅を同
一にすることができる。

【００４２】以上、本発明者によってなされた発明を実
施例１〜３に基づき具体的に説明したが、本発明は前記
各実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００４３】たとえば、前記実施例のクロック制御回路
については、２相クロックを作成する場合について説明
したが、本発明は前記実施例に限定されるものではな
く、１相クロックでも、また３相以上の多相クロックで
ある場合についても広く適用可能とされ、前記実施例と
同様にパルス幅の固定分を作成する部分と変動分を作成
する部分とを有する回路を用いることにより、本実施例
と同様のパルス幅を有するクロック信号を作成できるこ
とは明かである。

【００４４】また、前記実施例では、遅延回路として遅
延ゲート６５，６６，６９を用いる方式としたが、信号
遅延を実現する手段としては、たとえばＲＣ回路などに
よるもの、または配線パターンなどによる遅延手段を用
いてもよい。

【００４５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００４６】すなわち、クロック信号の周波数の２倍以
上の基本クロック信号を発生する発振回路と、基本クロ
ック信号を所定のクロック周波数まで分周する分周回路
と、所定のクロック周波数に応じて固定的に決められる
パルス幅を作成する固定パルス幅作成回路と、電圧、温
度、回路素子ばらつきなどのパルス幅変動条件により遅
延量が変化する遅延回路と、固定パルス幅作成回路によ
り固定的に決められたパルス幅を有する信号と遅延回路
を経由して得られる信号とからクロックパルス信号を作
成するパルス幅作成回路とを備えることにより、パルス
幅変動条件に影響されない固定成分と変動する変動成分
との論理和または論理積からなるパルス幅を有するクロ
ック信号を作成することができるので、簡単な回路によ
り基本クロック信号のパルス幅以上のパルス幅を有し、
かつ電源電圧、温度変化および回路素子ばらつきなどに
対応して変動するパルス幅を有したクロックパルス信号
を持ち、論理回路のサイクルタイムおよび環境条件など
の変化に対して論理回路を最適な安定状態で動作させる
ことができる。

【００４７】この場合に、回路の追加接続によりパルス
幅変動条件による変動成分の大幅なパルス幅の変動を抑
止することができるので、基本クロック信号の周期以上
のパルス幅になることなく、クロックパルス幅の過多に
よる論理回路の誤動作を防ぐことができ、またクロック
信号のタイミングマージンの大きな設計が可能となる。

【００４８】この結果、高速化・高集積化する半導体集
積回路装置において、特に高速化対応に良好に適用でき
る高精度のクロック信号の供給が可能とされるクロック
制御回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１であるクロック制御回路を示
す回路図である。

【図２】実施例１のクロック制御回路の各部位における
信号波形を示す信号タイミング図である。

【図３】実施例１における分周回路を示す回路図であ
る。

【図４】実施例１における遅延回路を示す回路図であ
る。

【図５】実施例１における遅延回路の変形例を示す回路
図である。

【図６】本発明の実施例２であるクロック制御回路を示
す回路図である。

【図７】実施例２のクロック制御回路の各部位における
信号波形を示す信号タイミング図である。

【図８】本発明の実施例３であるクロック制御回路を示
す回路図である。

【図９】実施例３のクロック制御回路の各部位における
信号波形を示す信号タイミング図である。

【符号の説明】

１ 発振器（発振回路） ２ 非反転回路 ３ 反転回路 ４，５ 分周器（分周回路） ６，６ａ クロック信号作成回路 ７ 非反転回路 ８ 反転回路 ９，１０ ＡＮＤゲート ６１，６２ 反転回路 ６３，６４ ＡＮＤゲート（固定パルス幅生成回路） ６５，６６ 遅延ゲート（遅延回路） ６７，６８ ＯＲゲート（パルス幅作成回路） ６９ 遅延ゲート（遅延回路）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 論理回路のサイクルタイムを規定するク
   ロック信号のパルス幅を制御するクロック制御回路であ
   って、前記クロック信号の周波数の２倍以上の基本クロ
   ック信号を発生する発振回路と、該基本クロック信号を
   所定のクロック周波数まで分周する分周回路と、該所定
   のクロック周波数に応じて固定的に決められるパルス幅
   を作成する固定パルス幅作成回路と、電圧、温度、回路
   素子ばらつきなどのパルス幅変動条件により遅延量が変
   化する遅延回路と、前記固定パルス幅作成回路により固
   定的に決められたパルス幅を有する信号と前記遅延回路
   を経由して得られる信号とからクロックパルス信号を作
   成するパルス幅作成回路とを備え、前記パルス幅変動条
   件に影響されない固定成分と、該パルス幅変動条件によ
   り変動する変動成分との論理和または論理積からなるパ
   ルス幅を有するクロック信号を作成することを特徴とす
   るクロック制御回路。