JP2861465B2 - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
- Publication number
- JP2861465B2 JP2861465B2 JP3111366A JP11136691A JP2861465B2 JP 2861465 B2 JP2861465 B2 JP 2861465B2 JP 3111366 A JP3111366 A JP 3111366A JP 11136691 A JP11136691 A JP 11136691A JP 2861465 B2 JP2861465 B2 JP 2861465B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- node
- input terminal
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Description
【０００１】
【産業上の利用分野】本発明は周波数逓倍回路に関し、
特にディレイ回路と排他的論理回路によって周波数逓倍
を行なう周波数逓倍回路に関する。
特にディレイ回路と排他的論理回路によって周波数逓倍
を行なう周波数逓倍回路に関する。
【０００２】
【従来の技術】従来の周波数逓倍回路は図９に示すよう
に、３０１入力クロックを入力し、信号を遅延させる３
０２ディレイ回路と３０１入力クロックと３０２ディレ
イ回路の出力信号を排他的論理和回路により、周波数逓
倍している。
に、３０１入力クロックを入力し、信号を遅延させる３
０２ディレイ回路と３０１入力クロックと３０２ディレ
イ回路の出力信号を排他的論理和回路により、周波数逓
倍している。
【０００３】
【発明が解決しようとする課題】この従来の周波数逓倍
回路の出力信号の“Ｈ”レベル信号出力期間と“Ｌ”レ
ベル信号出力期間の比（；以下この比のことをデューテ
ィ比という）は、遅延回路の遅延時間によって決定され
る。
回路の出力信号の“Ｈ”レベル信号出力期間と“Ｌ”レ
ベル信号出力期間の比（；以下この比のことをデューテ
ィ比という）は、遅延回路の遅延時間によって決定され
る。
【０００４】通常出力信号のデューティ比を５０％にす
るため、この遅延回路の遅延時間ＴD は入力クロックの
周期をＴｉとしたときＴｉ＝１／４ＴD とする必要があ
る（図１０参照）。
るため、この遅延回路の遅延時間ＴD は入力クロックの
周期をＴｉとしたときＴｉ＝１／４ＴD とする必要があ
る（図１０参照）。
【０００５】ところが、この遅延回路を半導体集積回路
で作成する場合図１３に示すように電源電圧（図中
ＶDD）周囲温度（図中Ｔａ），トランジスタの製造条件
（スレッシュホールド電圧；図中ＶTP，ＶTN)によって
−５０％〜＋１００％の誤差を持つ。
で作成する場合図１３に示すように電源電圧（図中
ＶDD）周囲温度（図中Ｔａ），トランジスタの製造条件
（スレッシュホールド電圧；図中ＶTP，ＶTN)によって
−５０％〜＋１００％の誤差を持つ。
【０００６】従って図９に示すような回路構成で周波数
逓倍回路を作成すると図１１，図１２に示すように出力
波形のデューティ比が変化する。
逓倍回路を作成すると図１１，図１２に示すように出力
波形のデューティ比が変化する。
【０００７】図１１は遅延時間が−５０％変化したと
き、図１２は遅延時間が＋５０％変化したときの出力波
形を示す。そして、遅延時間が＋１００％変化したと
き、出力波形は“Ｈ”レベル固定となる。
き、図１２は遅延時間が＋５０％変化したときの出力波
形を示す。そして、遅延時間が＋１００％変化したと
き、出力波形は“Ｈ”レベル固定となる。
【０００８】従ってこの出力信号を外部で使用する場合
デューティ比により誤動作することがある。
デューティ比により誤動作することがある。
【０００９】
【課題を解決するための手段】本発明の周波数逓倍回路
はクロック信号を入力し、その信号を遅延して出力する
縦列接続された複数の遅延回路と前記クロック信号と遅
延回路の出力を入力とするフリップフロップ１と前記フ
リップフロップ１と前記遅延回路出力信号を入力信号と
するフリップフロップ２と前記フリップフロップ２の出
力とリセット信号を入力とするフリップフロップ３と、
フリップフロップ３の出力により周波数逓倍のための排
他的論理和回路の出力を禁止する論理回路を有してい
る。
はクロック信号を入力し、その信号を遅延して出力する
縦列接続された複数の遅延回路と前記クロック信号と遅
延回路の出力を入力とするフリップフロップ１と前記フ
リップフロップ１と前記遅延回路出力信号を入力信号と
するフリップフロップ２と前記フリップフロップ２の出
力とリセット信号を入力とするフリップフロップ３と、
フリップフロップ３の出力により周波数逓倍のための排
他的論理和回路の出力を禁止する論理回路を有してい
る。
【００１０】
【作用】本発明は、電源電圧等によって遅延回路の遅延
時間が変化したとき、その遅延時間の変化がある一定の
幅を越えたとき、出力信号クロックの出力を禁止する。
時間が変化したとき、その遅延時間の変化がある一定の
幅を越えたとき、出力信号クロックの出力を禁止する。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例の回路図であり、
図２〜４は遅延回路の遅延時間が異なる各場合の動作の
タイミングチャートである。図２は正常に逓倍出力を出
力している場合、図３は遅延時間が短かくなったため、
逓倍出力を停止している場合、図４は遅延時間が長くな
ったため、逓倍出力を停止している場合のタイミングチ
ャートである。
図２〜４は遅延回路の遅延時間が異なる各場合の動作の
タイミングチャートである。図２は正常に逓倍出力を出
力している場合、図３は遅延時間が短かくなったため、
逓倍出力を停止している場合、図４は遅延時間が長くな
ったため、逓倍出力を停止している場合のタイミングチ
ャートである。
【００１３】図１において、１０１入力クロックは逓倍
するための入力クロック、１０２ディレイ回路１は逓倍
信号出力を得るための遅延回路、１０３ディレイ回路、
１０４ディレイ回路３はそれぞれ、遅延回路の遅延時間
が長くなった場合、遅延時間が短くなった場合に動作を
停止するためのフリップフロップを動作させるタイミン
グを生成する遅延回路である。１０５フリップフロップ
１、１０６フリップフロップ２は遅延回路の遅延時間が
短くなったとき、出力クロックの出力を停止するための
フリップフロップである。１０７フリップフロップ３、
１０８フリップフロップ４は遅延回路の遅延時間が長く
なったとき、出力クロックの出力を停止するためのフリ
ップフロップである。
するための入力クロック、１０２ディレイ回路１は逓倍
信号出力を得るための遅延回路、１０３ディレイ回路、
１０４ディレイ回路３はそれぞれ、遅延回路の遅延時間
が長くなった場合、遅延時間が短くなった場合に動作を
停止するためのフリップフロップを動作させるタイミン
グを生成する遅延回路である。１０５フリップフロップ
１、１０６フリップフロップ２は遅延回路の遅延時間が
短くなったとき、出力クロックの出力を停止するための
フリップフロップである。１０７フリップフロップ３、
１０８フリップフロップ４は遅延回路の遅延時間が長く
なったとき、出力クロックの出力を停止するためのフリ
ップフロップである。
【００１４】まず、通常動作時のタイミングチャートに
ついて説明する。１０５フリップフロップ１は１０１入
力クロック及び１０４ディレイ回路３の出力が共に”
Ｈ”レベルのときセットされ、共に”Ｌ”レベルのとき
リセットされる。従って、１０６フリップフロップ２に
対し、セット信号が入力されているとき（１０１入力ク
ロックが”Ｌ”レベル出力かつ１０４ディレイ回路３の
出力が”Ｈ”レベル出力を出力している期間）、リセッ
ト側の入力も”Ｈ”レベルとなっているため、１０６フ
リップフロップ２はセットされることはない。同様に、
１０８フリップフロップ４がセットされるタイミング
（１０１クロック入力が”Ｈ”レベルかつ１０３ディレ
イ回路２の出力が”Ｌ”レベル）でも、リセット側の入
力（１０７フリップフロップ２の出力の反転信号）が”
Ｈ”レベルであるため、１０８フリップフロップ４はセ
ットされない。従って、１１１フリップフロップ５はリ
セット状態のままであり、１０９出力信号からは逓倍信
号が出力される（図２）。一方、遅延時間が短くなり１
０４ディレイ回路３の出力信号の立ち上がりが１０１ク
ロック入力の立ち下がりよりも早くなると、１０５フリ
ップフロップ１の出力が”Ｈ”レベルの期間（１０６フ
リップフロップ２のリセット側入力が”Ｌ”レベルの期
間）に１０６フリップフロップ２をセットする信号が入
力され１０６フリップフロップ２はセットされる。従っ
て、その信号によって１１１フリップフロップ５はセッ
トされ１０９出力信号は”Ｌ”レベルとなる（図３参
照）。また、遅延時間が長くなり１０３ディレイ回路２
の出力信号の立ち上がりが、１０１入力クロックの立ち
下がりより遅れた場合、１０７フリップフロップ３の出
力が”Ｈ”レベルの期間（１０８フリップフロップ４の
リセット側入力が”Ｌ”レベルの期間）に１０６フリッ
プフロップ４をセットする信号が入力され１０８フリッ
プフロップ４はセットされる。従って、その信号によっ
て１１１フリップフロップ５はセットされ、１０９出力
信号は”Ｌ”レベルとなる（図４参照）。
ついて説明する。１０５フリップフロップ１は１０１入
力クロック及び１０４ディレイ回路３の出力が共に”
Ｈ”レベルのときセットされ、共に”Ｌ”レベルのとき
リセットされる。従って、１０６フリップフロップ２に
対し、セット信号が入力されているとき（１０１入力ク
ロックが”Ｌ”レベル出力かつ１０４ディレイ回路３の
出力が”Ｈ”レベル出力を出力している期間）、リセッ
ト側の入力も”Ｈ”レベルとなっているため、１０６フ
リップフロップ２はセットされることはない。同様に、
１０８フリップフロップ４がセットされるタイミング
（１０１クロック入力が”Ｈ”レベルかつ１０３ディレ
イ回路２の出力が”Ｌ”レベル）でも、リセット側の入
力（１０７フリップフロップ２の出力の反転信号）が”
Ｈ”レベルであるため、１０８フリップフロップ４はセ
ットされない。従って、１１１フリップフロップ５はリ
セット状態のままであり、１０９出力信号からは逓倍信
号が出力される（図２）。一方、遅延時間が短くなり１
０４ディレイ回路３の出力信号の立ち上がりが１０１ク
ロック入力の立ち下がりよりも早くなると、１０５フリ
ップフロップ１の出力が”Ｈ”レベルの期間（１０６フ
リップフロップ２のリセット側入力が”Ｌ”レベルの期
間）に１０６フリップフロップ２をセットする信号が入
力され１０６フリップフロップ２はセットされる。従っ
て、その信号によって１１１フリップフロップ５はセッ
トされ１０９出力信号は”Ｌ”レベルとなる（図３参
照）。また、遅延時間が長くなり１０３ディレイ回路２
の出力信号の立ち上がりが、１０１入力クロックの立ち
下がりより遅れた場合、１０７フリップフロップ３の出
力が”Ｈ”レベルの期間（１０８フリップフロップ４の
リセット側入力が”Ｌ”レベルの期間）に１０６フリッ
プフロップ４をセットする信号が入力され１０８フリッ
プフロップ４はセットされる。従って、その信号によっ
て１１１フリップフロップ５はセットされ、１０９出力
信号は”Ｌ”レベルとなる（図４参照）。
【００１５】以上説明したように、本発明は１０２〜１
０４の遅延回路の電源電圧等による遅延時間の変化に対
する許容量を１０３遅延回路２及び１０４遅延回路３の
遅延時間により決定し、その許容量を越える遅延時間が
変化したときは、逓倍出力を停止することにより、逓倍
出力のデューティ比が極端に悪化することを禁止する。
０４の遅延回路の電源電圧等による遅延時間の変化に対
する許容量を１０３遅延回路２及び１０４遅延回路３の
遅延時間により決定し、その許容量を越える遅延時間が
変化したときは、逓倍出力を停止することにより、逓倍
出力のデューティ比が極端に悪化することを禁止する。
【００１６】以上説明したように本発明は、遅延回路の
遅延時間が二つの１０３ディレイ回路２の遅延時間で決
定される変化量を越えた場合逓倍信号の出力を禁止する
ことにより逓倍信号出力のデューティ比が一定割合を越
えた信号を出力しないという効果を有する。以下にその
遅延時間とデューティ比の関係を示す。但し、半導体集
積回路ではディレイ回路を互いに近づけて設計すること
により、製造条件、印加電圧周波温度による特性変化は
等しくできるため、１０２〜１０４ディレイ回路の遅延
時間は等しく変化するものとする。
遅延時間が二つの１０３ディレイ回路２の遅延時間で決
定される変化量を越えた場合逓倍信号の出力を禁止する
ことにより逓倍信号出力のデューティ比が一定割合を越
えた信号を出力しないという効果を有する。以下にその
遅延時間とデューティ比の関係を示す。但し、半導体集
積回路ではディレイ回路を互いに近づけて設計すること
により、製造条件、印加電圧周波温度による特性変化は
等しくできるため、１０２〜１０４ディレイ回路の遅延
時間は等しく変化するものとする。
【００１７】まず１０１入力クロックの周期をＴｉ１０
２ディレイ回路１の遅延時間の設計値をＴD1１０３ディ
レイ回路２，１０４ディレイ回路３のそれぞれの遅延時
間の設計値をＴD2，ＴD3（ＴD1＜ＴD2＜１／２Ｔｉ，１
／２Ｔｉ＜ＴD3＜Ｔｉ）とする。
２ディレイ回路１の遅延時間の設計値をＴD1１０３ディ
レイ回路２，１０４ディレイ回路３のそれぞれの遅延時
間の設計値をＴD2，ＴD3（ＴD1＜ＴD2＜１／２Ｔｉ，１
／２Ｔｉ＜ＴD3＜Ｔｉ）とする。
【００１８】まず遅延時間が短くなったとき、出力禁止
信号が出力されるのは、１０４ディレイ回路３の出力の
立ち上がりが１０１クロックの入力の立ち上がりより早
くなった場合であるから、そのときの遅延時間の変化率
をａとすると、ａＴＤ３＜１／２Ｔｉとなったときであ
る。
信号が出力されるのは、１０４ディレイ回路３の出力の
立ち上がりが１０１クロックの入力の立ち上がりより早
くなった場合であるから、そのときの遅延時間の変化率
をａとすると、ａＴＤ３＜１／２Ｔｉとなったときであ
る。
【００１９】次に遅延時間が長くなったとき、逓倍出力
の出力禁止信号が出力されるのは同様に１０３ディレイ
回路２の出力信号の立ち上がりが１０１入寮クロックの
立ち下がりより遅れた場合であるから、そのときの遅延
時間の変化率をｂとすると、ｂＴＤ２＞１／２Ｔｉとな
ったときである。
の出力禁止信号が出力されるのは同様に１０３ディレイ
回路２の出力信号の立ち上がりが１０１入寮クロックの
立ち下がりより遅れた場合であるから、そのときの遅延
時間の変化率をｂとすると、ｂＴＤ２＞１／２Ｔｉとな
ったときである。
【００２０】次にそれぞれの場合の逓信出力のデューテ
ィ比への影響はデューティ比をＤとすると、 Ｄ＝（１／２−ａ）×１００（％） Ｄ＝（１／２＋ｂ／２）×１００（％）で与えられる。
ィ比への影響はデューティ比をＤとすると、 Ｄ＝（１／２−ａ）×１００（％） Ｄ＝（１／２＋ｂ／２）×１００（％）で与えられる。
【００２１】従って、それぞれの場合許容されるデュー
ティ比はＤ＞１／２＋Ｔｉ／２Ｔ Ｄ３ ，Ｄ＞Ｔｉ／４Ｔ
Ｄ２＋１／２で与えられる。
ティ比はＤ＞１／２＋Ｔｉ／２Ｔ Ｄ３ ，Ｄ＞Ｔｉ／４Ｔ
Ｄ２＋１／２で与えられる。
【００２２】次に本発明の実施例２について、図面を用
いて説明する。図５は、本発明の実施例２の回路図、図
６は逓倍出力を出力している際のタイミングチャート、
図７は遅延回路の遅延時間が短くなったため逓倍出力を
禁止している際のタイミングチャート、図８は遅延回路
の遅延回路の遅延時間が長くなったため逓倍出力を禁止
している際のタイミングチャートである。
いて説明する。図５は、本発明の実施例２の回路図、図
６は逓倍出力を出力している際のタイミングチャート、
図７は遅延回路の遅延時間が短くなったため逓倍出力を
禁止している際のタイミングチャート、図８は遅延回路
の遅延回路の遅延時間が長くなったため逓倍出力を禁止
している際のタイミングチャートである。
【００２３】実施例２では２０３ディレイ回路２の遅延
時間で決定される遅延時間の変化量のみでデューティ比
を決定するため、回路規模を小さくすることができる。
時間で決定される遅延時間の変化量のみでデューティ比
を決定するため、回路規模を小さくすることができる。
【００２４】この実施例において、遅延時間が短かくな
り逓倍出力が禁止されるのは、２０３ディレイ回路２出
力の立ち上がりが２０１入力クロックの立ち下がりより
早くなったとき（第７図参照）遅延時間が長くなり逓倍
出力の出力が禁止されるのは２０３ディレイ回路出力の
立ち上がりより２０１入力クロックの立ち上がりより遅
れた場合である。
り逓倍出力が禁止されるのは、２０３ディレイ回路２出
力の立ち上がりが２０１入力クロックの立ち下がりより
早くなったとき（第７図参照）遅延時間が長くなり逓倍
出力の出力が禁止されるのは２０３ディレイ回路出力の
立ち上がりより２０１入力クロックの立ち上がりより遅
れた場合である。
【００２５】
【発明の効果】以上により、本発明によれば、遅延時間
の変化に応じてその出力を制御できる。
の変化に応じてその出力を制御できる。
【図１】本発明の一実施例図である。
【図２】図１の第１タイミングチャートである。
【図３】図１の第２タイミングチャートである。
【図４】図１の第３タイミングチャートである。
【図５】他の実施例図である。
【図６】図５の第１タイミングチャートである。
【図７】図５の第２タイミングチャートである。
【図８】図５の第３タイミングチャートである。
【図９】従来例図である。
【図１０】図９の第１タイミングチャートである。
【図１１】図９の第２タイミングチャートである。
【図１２】図９の第３タイミングチャートである。
【図１３】遅延回路の遅延特性図である。
Claims (3)
- 【請求項１】信号が入力される入力端子と、入力端子及
び第１の節点に接続された第１のディレイ回路と、前記
入力端子及び前記第１の節点に接続され前記第１のディ
レイ回路によって所定時間遅延され逓倍された信号を出
力する第１のゲート回路と、前記第１のゲート回路の出
力と制御信号とが入力され、その出力が出力端子に接続
された第２のゲート回路と、前記入力端子と第２の節点
との間に接続された第２のディレイ回路と、前記入力端
子と前記第２の節点とに接続され、前記第２の節点の信
号の第１方向の第１のレベル変化が前記入力端子に印加
された信号の前記第１の方向とは異なる第２の方向の第
２のレベル変化よりも早い場合に前記制御信号を非活性
化することによって前記第２のゲート回路を非活性化
し、前記第２の節点の信号の前記第２の方向の第３のレ
ベル変化が前記入力端子に印加された信号の前記第１の
方向の第４のレベル変化よりも早い場合に前記制御信号
を非活性化することによって前記第２のゲート回路を非
活性化する論理回路とを備えることを特徴とする周波数
逓倍回路。 - 【請求項２】信号が入力される入力端子と、入力端子及
び第１の節点に接続された第１のディレイ回路と、前記
入力端子及び前記第１の節点に接続され前記第１のディ
レイ回路によって所定時間遅延され逓倍された信号を出
力する第１のゲート回路と、前記第１のゲート回路の出
力と制御信号とが入力され、その出力が出力端子に接続
された第２のゲート回路と、前記第１の節点と第２の節
点との間に接続された第２のディレイ回路と、前記第２
及び第３の節点との間に接続された第３のディレイ回路
と、前記入力端子、前記第２の節点及び前記第３の節点
に接続され、前記第３の節点の信号の第１方向の第１の
レベル変化が前記入力端子に印加された信号の前記第１
の方向とは異なる第２の方向の第２のレベル変化よりも
早い場合に前記制御信号を非活性化することによって前
記第２のゲート回路を非活性化し、前記２の節点の信号
の前記第２の方向の第３のレベル変化が前記入力端子に
印加された信号の前記第１の方向の第４のレベル変化よ
りも早い場合に前記制御信号を非活性化することによっ
て前記第２のゲート回路を非活性化する論理回路とを備
えることを特徴とする周波数逓倍回路。 - 【請求項３】信号が入力される入力端子と、入力端子及
び第１の節点に接続された第１のディレイ回路と、前記
入力端子及び前記第１の節点に接続され前記第１のディ
レイ回路によって所定時間遅延され逓倍された信号を出
力する第１のゲート回路と、前記第１のゲート回路の出
力と制御信号とが入力され、その出力が出力端子に接続
された第２のゲート回路と、前記第１の節点と第２の節
点との間に接続された第２のディレイ回路と、前記入力
端子と前記第２の節点とに接続され、前記第２の節点の
信号の第１方向の第１のレベル変化が前記入力端子に印
加された信号の前記第１の方向とは異なる第２の方向の
第２のレベル変化よりも早い場合に前記制御信号を非活
性化することによって前記第２のゲート回路を非活性化
し、前記第２の節点の信号の前記第２の方向の第３のレ
ベル変化が前記入力端子に印加された信号の前記第１の
方向の第４のレベル変化よりも早い場合に前記制御信号
を非活性化することによって前記第２のゲート回路を非
活性化する論理回路とを備えることを特徴とする周波数
逓倍回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111366A JP2861465B2 (ja) | 1991-05-16 | 1991-05-16 | 周波数逓倍回路 |
| US07/874,051 US5321734A (en) | 1991-05-16 | 1992-04-24 | Frequency multiplier |
| KR1019920008237A KR960005744B1 (ko) | 1991-05-16 | 1992-05-15 | 주파수 체배기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3111366A JP2861465B2 (ja) | 1991-05-16 | 1991-05-16 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04339410A JPH04339410A (ja) | 1992-11-26 |
| JP2861465B2 true JP2861465B2 (ja) | 1999-02-24 |
Family
ID=14559374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3111366A Expired - Lifetime JP2861465B2 (ja) | 1991-05-16 | 1991-05-16 | 周波数逓倍回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5321734A (ja) |
| JP (1) | JP2861465B2 (ja) |
| KR (1) | KR960005744B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| US5475322A (en) * | 1993-10-12 | 1995-12-12 | Wang Laboratories, Inc. | Clock frequency multiplying and squaring circuit and method |
| JPH07202649A (ja) * | 1993-12-27 | 1995-08-04 | Toshiba Corp | 逓倍回路 |
| KR960009965B1 (ko) * | 1994-04-14 | 1996-07-25 | 금성일렉트론 주식회사 | 주파수 배수 회로 |
| US5933035A (en) * | 1996-12-31 | 1999-08-03 | Cirrus Logic, Inc. | Digital clock frequency multiplication circuit and method |
| JP3319340B2 (ja) * | 1997-05-30 | 2002-08-26 | 日本電気株式会社 | 半導体回路装置 |
| US5963071A (en) * | 1998-01-22 | 1999-10-05 | Nanoamp Solutions, Inc. | Frequency doubler with adjustable duty cycle |
| US6480045B2 (en) * | 2001-01-05 | 2002-11-12 | Thomson Licensing S.A. | Digital frequency multiplier |
| DE10200898B4 (de) * | 2002-01-11 | 2004-12-09 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zum Betrieb einer integrierten Schaltung |
| EP1692765B1 (en) * | 2003-12-10 | 2007-06-06 | Telefonaktiebolaget LM Ericsson (publ) | A freqency multiplier |
| US20060068054A1 (en) * | 2004-09-30 | 2006-03-30 | Kevin Gearhardt | Technique for high-speed TDF testing on low cost testers using on-chip or off-chip circuitry for RapidChip and ASIC devices |
| EP1833173A1 (en) * | 2006-03-06 | 2007-09-12 | Seiko Epson Corporation | Pulse generator and method of genrerating pulses, such as for template generation in impulse radio systems |
| CN104113305B (zh) * | 2013-04-19 | 2017-03-01 | 瑞昱半导体股份有限公司 | 时钟产生装置及其方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3305732A (en) * | 1963-06-10 | 1967-02-21 | Barnes Eng Co | Spurious signal void circuit |
| US3737789A (en) * | 1971-12-21 | 1973-06-05 | Atomic Energy Commission | Count rate discriminator |
| US3753130A (en) * | 1972-03-09 | 1973-08-14 | Bell Telephone Labor Inc | Digital frequency comparator |
| US4596954A (en) * | 1984-02-29 | 1986-06-24 | American Microsystems, Inc. | Frequency doubler with fifty percent duty cycle output signal |
| JPS62253212A (ja) * | 1986-04-18 | 1987-11-05 | Fujitsu Ltd | 周波数逓倍回路 |
-
1991
- 1991-05-16 JP JP3111366A patent/JP2861465B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-24 US US07/874,051 patent/US5321734A/en not_active Expired - Fee Related
- 1992-05-15 KR KR1019920008237A patent/KR960005744B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022677A (ko) | 1992-12-19 |
| JPH04339410A (ja) | 1992-11-26 |
| KR960005744B1 (ko) | 1996-05-01 |
| US5321734A (en) | 1994-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0459696B1 (en) | Self-regulating clock generator | |
| JP2861465B2 (ja) | 周波数逓倍回路 | |
| KR100249415B1 (ko) | 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로 | |
| US5359232A (en) | Clock multiplication circuit and method | |
| US6198327B1 (en) | Pulse generator with improved high speed performance for generating a constant pulse width | |
| US20040012428A1 (en) | Duty cycle corrector | |
| US5173618A (en) | Clock generator for providing a pair of nonoverlapping clock signals with adjustable skew | |
| US6072347A (en) | Delay locked circuit | |
| US6583647B2 (en) | Signal converting system having level converter for use in high speed semiconductor device and method therefor | |
| US5389831A (en) | Clock generator for providing a pair of nonoverlapping clock signals with adjustable skew | |
| JP2611034B2 (ja) | 遅延回路 | |
| JP2021129255A (ja) | パルス信号送信回路 | |
| US5612630A (en) | Asynchronous self-adjusting input circuit | |
| JPH05100763A (ja) | クロツク制御回路 | |
| JP3237112B2 (ja) | 半導体集積回路及びそのスルーレート制御方法 | |
| JP4582841B2 (ja) | 半導体装置 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| JP2680810B2 (ja) | 遅延回路 | |
| JP3052914B2 (ja) | Ｌｓｉの入力回路およびデジタル電子装置 | |
| JP2020119954A (ja) | 集積回路 | |
| KR100457331B1 (ko) | 펄스발생회로 | |
| JPH04306911A (ja) | パルス遅延回路 | |
| JPH06177723A (ja) | パルス幅変調回路 | |
| KR930010940B1 (ko) | 입력인지 회로 | |
| JP2690615B2 (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |