JPS62253212A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
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- JPS62253212A JPS62253212A JP61090357A JP9035786A JPS62253212A JP S62253212 A JPS62253212 A JP S62253212A JP 61090357 A JP61090357 A JP 61090357A JP 9035786 A JP9035786 A JP 9035786A JP S62253212 A JPS62253212 A JP S62253212A
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- pulse
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- 230000000630 rising effect Effects 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 abstract 1
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- 230000003111 delayed effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
本発明は、周波数逓倍回路であって、入力パルス信号の
ハイレベル、ローレベル期間が一定時間を越えたときに
のみ入力パルス信号の周波数を逓信して出力することに
より、後続回路の異常動作の防止を可能とり“る。
ハイレベル、ローレベル期間が一定時間を越えたときに
のみ入力パルス信号の周波数を逓信して出力することに
より、後続回路の異常動作の防止を可能とり“る。
本発明は、周波数を逓倍する回路に関し、特に入力周波
数が所定周波数を越えたとき逓倍り」竹を禁止する周波
数Ｍ１倍回路に関するしのである。
数が所定周波数を越えたとき逓倍り」竹を禁止する周波
数Ｍ１倍回路に関するしのである。
コンビコータの外部記憶装置として、従来よりディスク
装置が用いられている。この装置の記録媒体であるディ
スクにはＦＭ、ＭＦＭ（モディファイドＦＭ）Ｗの変調
を行なわれたディジタルデ−タが記録されでいる。ディ
スク装置の再り回路は第３図に示１如き構成である。端
子１０に入来するディスクの再生信号をデータ読取回路
１１及びＰＬｉ（フェーズ・ロックド・ループ）１２に
供給する。ＰＬＬ１２は再生信号に同期して発掘を行な
うことにより、再生信号からクロック信号を抜き出し、
抜ぎ出されたクロック信号は周波数逓倍回路１３Ｃ２逓
倍される。周波数逓倍回路１３の出力信号は読取用クロ
ック信号としてデータ読取回路１１に供給される。デー
タ読取回路１１は読取用クロック信号を用いて再生信号
よりクロックピッ１へとデータビットとを読み取り、端
子１４を介して後続回路に供給する。
装置が用いられている。この装置の記録媒体であるディ
スクにはＦＭ、ＭＦＭ（モディファイドＦＭ）Ｗの変調
を行なわれたディジタルデ−タが記録されでいる。ディ
スク装置の再り回路は第３図に示１如き構成である。端
子１０に入来するディスクの再生信号をデータ読取回路
１１及びＰＬｉ（フェーズ・ロックド・ループ）１２に
供給する。ＰＬＬ１２は再生信号に同期して発掘を行な
うことにより、再生信号からクロック信号を抜き出し、
抜ぎ出されたクロック信号は周波数逓倍回路１３Ｃ２逓
倍される。周波数逓倍回路１３の出力信号は読取用クロ
ック信号としてデータ読取回路１１に供給される。デー
タ読取回路１１は読取用クロック信号を用いて再生信号
よりクロックピッ１へとデータビットとを読み取り、端
子１４を介して後続回路に供給する。
（従来の技術）
上記の周波数逓倍回路１３として、従来は第４図に示り
゛回路が用いられている。第４図において、端子１５に
入来する第５図（△）に示す如きクロック信号は二分岐
され、その一方は直接イクスクルーシブオア回路１６に
供給される。他方は遅延回路１７で一定Ｍ間Ｈ延された
後、インバータ１８で反転され第５図（Ｂ）に示づ如き
信号とされてイクスクルーシブオア回路１６に供給され
る。
゛回路が用いられている。第４図において、端子１５に
入来する第５図（△）に示す如きクロック信号は二分岐
され、その一方は直接イクスクルーシブオア回路１６に
供給される。他方は遅延回路１７で一定Ｍ間Ｈ延された
後、インバータ１８で反転され第５図（Ｂ）に示づ如き
信号とされてイクスクルーシブオア回路１６に供給され
る。
イクスクルーシブＡア回路１６の出力信号はインバータ
１９で反転され第５図（Ｃ）に示す如きデータ読取用り
１」ツク信号とされ端７′−２０より出力される。
１９で反転され第５図（Ｃ）に示す如きデータ読取用り
１」ツク信号とされ端７′−２０より出力される。
つまり、入ツノクロツタ信号の立上り、立下がり人々で
パルスを発生１ノーろことによりクロック信号の周波数
を２逓倍した読取用り［ｌツク（Ｑ号を生成している。
パルスを発生１ノーろことによりクロック信号の周波数
を２逓倍した読取用り［ｌツク（Ｑ号を生成している。
ところで、ＰＬＬ１２は再生信号にロック・インする際
に発成周波数が大きく変動する。この変シＪによってり
［Ｉツク信号の周波数が人となると読取用り［１ツク信
号のローレベル期間が第５図（Ｃ）のＬＩＩ夫々に示す
如く非常に短かくなる。
に発成周波数が大きく変動する。この変シＪによってり
［Ｉツク信号の周波数が人となると読取用り［１ツク信
号のローレベル期間が第５図（Ｃ）のＬＩＩ夫々に示す
如く非常に短かくなる。
しかし、データ読取回路１１は読取用り［１ツク信号が
あまりにｂ高周波数であると異常動作を起こしてしまう
。上記１．ＩＩの如き波形の読取用り［１ツク信号が供
給されると、データ読取回路１１は正常動作を行なうこ
とができず、クロックピッ１へとデータビットとの読み
取りができないことは勿論、データ読取エラーを表わず
エラー信りさえ！１成できなくなるという問題点があっ
た。
あまりにｂ高周波数であると異常動作を起こしてしまう
。上記１．ＩＩの如き波形の読取用り［１ツク信号が供
給されると、データ読取回路１１は正常動作を行なうこ
とができず、クロックピッ１へとデータビットとの読み
取りができないことは勿論、データ読取エラーを表わず
エラー信りさえ！１成できなくなるという問題点があっ
た。
本発明は、このような点にかんがみてなされたしので、
データ読取回路１１が異常動作を起こすことのない読取
用りＩコック信Ｓ号を生成りる周波数層イ８回路を提供
することを目的とする。
データ読取回路１１が異常動作を起こすことのない読取
用りＩコック信Ｓ号を生成りる周波数層イ８回路を提供
することを目的とする。
本発明の周波数層イ８回路は、入力パルス信号のハイレ
ベル期間が一定時間を越えたとき第１の検出信号を生成
する第１の計時手段と、 入ツノパルス信号のローレベル１１期間が一定時間を越
えたとき第２の検出信号を生成する第２のＨｔ ＋ｔ’
ｒ手段ど、 第１の検出信号でセットされ、かつ、第２の検出信Ｙ３
でリセットされてグー１〜信２シを生成り−るグー１−
信号生成−ｒ一段、 リセット時のゲート信号を供給されているとき入力パル
ス信号の立上がりを検出して第１のパルスを生成する第
１のパルス生成手段と、ヒツト時のゲート信号を供給さ
れているとき人力パルス信号の立下がりを検出して第２
のパルスを生成りる第２のパルス生成手段とより仕る。
ベル期間が一定時間を越えたとき第１の検出信号を生成
する第１の計時手段と、 入ツノパルス信号のローレベル１１期間が一定時間を越
えたとき第２の検出信号を生成する第２のＨｔ ＋ｔ’
ｒ手段ど、 第１の検出信号でセットされ、かつ、第２の検出信Ｙ３
でリセットされてグー１〜信２シを生成り−るグー１−
信号生成−ｒ一段、 リセット時のゲート信号を供給されているとき入力パル
ス信号の立上がりを検出して第１のパルスを生成する第
１のパルス生成手段と、ヒツト時のゲート信号を供給さ
れているとき人力パルス信号の立下がりを検出して第２
のパルスを生成りる第２のパルス生成手段とより仕る。
本発明においては、入力パルス信号のハイレベル期間又
はローレベル期間が一定時間以゛ドであるとき、ゲート
信号生成手段はセット又はリセットされたままの状態と
なり、入力パルス信号の立上がりを検出した第１のパル
ス、又は立下がりを検出した第２のパルスの一方のみが
生成されて逓倍動作が禁止されるため、第１のパルス及
び第２のパルスを供給される後続回路が５′シ常動作を
起こりことが防止される。
はローレベル期間が一定時間以゛ドであるとき、ゲート
信号生成手段はセット又はリセットされたままの状態と
なり、入力パルス信号の立上がりを検出した第１のパル
ス、又は立下がりを検出した第２のパルスの一方のみが
生成されて逓倍動作が禁止されるため、第１のパルス及
び第２のパルスを供給される後続回路が５′シ常動作を
起こりことが防止される。
（実施例）
第１図は本発明回路の一実施例の回路図を承り。
同図中、端子３０に入来づる第２図（Ｂ）に示り゛如き
Ｐ Ｌ Ｌ １２よりのクロック信号はシフトレジスタ
３１のデータ端子り及びリセット端ｒＲに供給されると
共に、インバータ３３及びアンド回路３５に供給される
。インバータ３３は上記のクロック信号を反転してシフ
トレジスタ３２のデータ端子り及びりヒツト端子［でに
供給すると共にアンド回路３６に供給する。また、端子
３７には第２図（Ａ）に示す如き、一定周波数の基準信
号が入来し、この基準信号はシフトクロックとしてシフ
ｌ−レジスタ３１．３２夫々のクロック入力端子ＣＫに
供給される。
Ｐ Ｌ Ｌ １２よりのクロック信号はシフトレジスタ
３１のデータ端子り及びリセット端ｒＲに供給されると
共に、インバータ３３及びアンド回路３５に供給される
。インバータ３３は上記のクロック信号を反転してシフ
トレジスタ３２のデータ端子り及びりヒツト端子［でに
供給すると共にアンド回路３６に供給する。また、端子
３７には第２図（Ａ）に示す如き、一定周波数の基準信
号が入来し、この基準信号はシフトクロックとしてシフ
ｌ−レジスタ３１．３２夫々のクロック入力端子ＣＫに
供給される。
シフトレジスタ３１．３２夫々は、リセット端子Ｒがハ
イレベルとなるとリセット解除され、この侵クロック入
力端子ＣＫに基準信号のパルスが入来する毎に、データ
端子りに入来するハイレベルのクロック信号（又は反転
り［Ｉツク信号）を取り込みシフトして、上記クロック
信号（反転クロック信８）を例えば基暉信ン：の４周期
分′ｉｉ延して出力する。また、リヒット喘了πが「１
−レベルと＜＝（るとリセッ１−され、人／／の出力は
ローレベルとなる。従って、第２図（△＞、（Ｂ）に承
す基準信Ｖｊ、クロック信号に対して、シフトレジスタ
３１は第２図（Ｃ）に示す如く、入カクロツク信ｇのハ
イレベル期間が３１ ｔ￥倍信号４周期を越えたときハ
イレベルとなるヒツト信号を生成し、ＳＲノリツブフロ
ップ３４のセラ１一端−ｆ Ｓに供給する。
イレベルとなるとリセット解除され、この侵クロック入
力端子ＣＫに基準信号のパルスが入来する毎に、データ
端子りに入来するハイレベルのクロック信号（又は反転
り［Ｉツク信号）を取り込みシフトして、上記クロック
信号（反転クロック信８）を例えば基暉信ン：の４周期
分′ｉｉ延して出力する。また、リヒット喘了πが「１
−レベルと＜＝（るとリセッ１−され、人／／の出力は
ローレベルとなる。従って、第２図（△＞、（Ｂ）に承
す基準信Ｖｊ、クロック信号に対して、シフトレジスタ
３１は第２図（Ｃ）に示す如く、入カクロツク信ｇのハ
イレベル期間が３１ ｔ￥倍信号４周期を越えたときハ
イレベルとなるヒツト信号を生成し、ＳＲノリツブフロ
ップ３４のセラ１一端−ｆ Ｓに供給する。
また、シフトレジスタ３２は第２図（Ｄ）に示づ如く、
入力クロック信号のローレベル期間が基準信号の４周期
を越えたときハイレベルとなるリセット信号を生成し、
フリップフロップ３４のリヒット端子Ｒに供給する。
入力クロック信号のローレベル期間が基準信号の４周期
を越えたときハイレベルとなるリセット信号を生成し、
フリップフロップ３４のリヒット端子Ｒに供給する。
フリップフロップ３４は、セラ１一端子Ｓ、リヒット端
子Ｒ犬々に入来するヒツト信号、リセット信号で内部状
態を反転させ、０９みてより第２図（Ｅ）に示す波形の
ゲート信号をアンド回路３６に供給し、かつσ端子より
反転ゲート信′；】をアンド回路３５に供給する。
子Ｒ犬々に入来するヒツト信号、リセット信号で内部状
態を反転させ、０９みてより第２図（Ｅ）に示す波形の
ゲート信号をアンド回路３６に供給し、かつσ端子より
反転ゲート信′；】をアンド回路３５に供給する。
アンド回路３５は反転ゲート信号のハイレベル期間にク
ロック信号を取り出す。取り出されたクロック信号は、
直接アンド回路３８に供給されると共に、遅延回路３９
で一定時間（例えば基準信号の２周期分）遅延された後
インバータ４０で反転されアンド回路３８に供給される
。これににってアンド回路３８は入力クロック信号のロ
ーレベル期間が基準信号の４周期を越えフリップフロッ
プ３４のσ端子出力がハイレベルとなった後、クロック
信号が立上がると、この立上がりよりパルス幅が例えば
基準信号の２周期分のパルスを生成しＡア回路４１に供
給する。
ロック信号を取り出す。取り出されたクロック信号は、
直接アンド回路３８に供給されると共に、遅延回路３９
で一定時間（例えば基準信号の２周期分）遅延された後
インバータ４０で反転されアンド回路３８に供給される
。これににってアンド回路３８は入力クロック信号のロ
ーレベル期間が基準信号の４周期を越えフリップフロッ
プ３４のσ端子出力がハイレベルとなった後、クロック
信号が立上がると、この立上がりよりパルス幅が例えば
基準信号の２周期分のパルスを生成しＡア回路４１に供
給する。
アンド回路３６はゲート信号のハイレベル期間にインバ
ータ３３の出力する反転クロック信Ｖ）を取り出す。取
り出された反転クロック信号は、直接アンド回路４２に
供給されると共に、遅延回路／Ｉ３で一定時間（基準信
号の２周期分）遅延された後インバータ４４で反転され
、アンド回路４２に供給される。これによってアンド回
路４２は入力クロック信号のハイレベル期間が基準信号
の４周期を越えノリツブフロップ３４の０ｒ５Ｆ出力が
ハイレベルとなった後、り［１ツク信号が立下がると、
この立下がりよりパルス幅が基準信号の２周期分のパル
スを生成しオア回路４１に供給する。
ータ３３の出力する反転クロック信Ｖ）を取り出す。取
り出された反転クロック信号は、直接アンド回路４２に
供給されると共に、遅延回路／Ｉ３で一定時間（基準信
号の２周期分）遅延された後インバータ４４で反転され
、アンド回路４２に供給される。これによってアンド回
路４２は入力クロック信号のハイレベル期間が基準信号
の４周期を越えノリツブフロップ３４の０ｒ５Ｆ出力が
ハイレベルとなった後、り［１ツク信号が立下がると、
この立下がりよりパルス幅が基準信号の２周期分のパル
スを生成しオア回路４１に供給する。
オア回路４１はアンド回路３８．４２夫々の出力づるパ
ルス信号を取り出して、第２図（Ｆ）に示す読取用り［
１ツク信号とし、Ｑ Ｆ ４５より出力する。
ルス信号を取り出して、第２図（Ｆ）に示す読取用り［
１ツク信号とし、Ｑ Ｆ ４５より出力する。
ここで、第２図（Ｂ）に示すクロック信号のハイレベル
期間ｔ１．ローレベル朋間ｔ２夫々が基準信号の４周Ｉ
ＩＱを越えている場合、りＤツク信号の立」ニがり、立
下がり夫々より基準信８の４周期後にフリップフロップ
３４はセットリセットされるため、クロック信号のパル
スｐＩの〜ア上がり時にアンド回路３８より第２図（Ｆ
）に示すパルスｑ１が出力され、またパルスｐ１の立Ｆ
がり時にアンド回路４２よりパルスｑ２が出力される。
期間ｔ１．ローレベル朋間ｔ２夫々が基準信号の４周Ｉ
ＩＱを越えている場合、りＤツク信号の立」ニがり、立
下がり夫々より基準信８の４周期後にフリップフロップ
３４はセットリセットされるため、クロック信号のパル
スｐＩの〜ア上がり時にアンド回路３８より第２図（Ｆ
）に示すパルスｑ１が出力され、またパルスｐ１の立Ｆ
がり時にアンド回路４２よりパルスｑ２が出力される。
つまり、パルスρ１が２逓倍されたパルスＱ＋。
ｑ２がデータ読取用クロック信号として出力される。
しかし、第２図（Ｂ）に示ずクロック信号ｐ２のハイレ
ベル期間ｔ３が基準信号の４１７；１１９１以１・であ
れば、このクロック信号のパルスｐ２はシフトレジスタ
３１より出力されない。このため、フリップフロップ３
４はパルスｌ）＋の立上がりより基準信号の４周明後に
反転されず？５端子出ツノがハイレベルである。従って
、パルスｐ２．Ｄ３の立上がり時に、アンド回路３８よ
り第２図（Ｆ）のパルス（１３、ｑａが出力されるが、
パルス０２゜ｐｓの立下がり時にアンド回路４２よりパ
ルスは出力されない。つまり、クロック信号のハイレベ
ル期間が基準信号の４周期以下であれば、このクロック
信号の２逓信動作が禁止されている。
ベル期間ｔ３が基準信号の４１７；１１９１以１・であ
れば、このクロック信号のパルスｐ２はシフトレジスタ
３１より出力されない。このため、フリップフロップ３
４はパルスｌ）＋の立上がりより基準信号の４周明後に
反転されず？５端子出ツノがハイレベルである。従って
、パルスｐ２．Ｄ３の立上がり時に、アンド回路３８よ
り第２図（Ｆ）のパルス（１３、ｑａが出力されるが、
パルス０２゜ｐｓの立下がり時にアンド回路４２よりパ
ルスは出力されない。つまり、クロック信号のハイレベ
ル期間が基準信号の４周期以下であれば、このクロック
信号の２逓信動作が禁止されている。
また、クロック信号が第２図（Ｇ）に示す如く、パルス
ｐ４のハイレベル期間ｔ４だけがｕ 準（ｉ ｇの４周
期を越え、パルスｌ）ｓ 、 Ｉ）ｓ 、 ｐｙのハイ
レベル期間及び夫々に先行するローレベル１！ＩＩ問が
基準信号の４周期以下であると、フリツブフ［１ツブ３
４はパルスＤｓ 、 ｐｓ 、 ｌ）７で反転されず、
そのＱ端子出力は第２図（Ｈ）に示す如くなり、パルス
ｐｓ 、ｐ６ 、ｐｙの２４倍動作が禁止される。従っ
て、パルスｐ４の立上がり、立下がりで第２図（１）に
示す読取用クロック信号のパルス（１５、Ｑｓが出力さ
れた後、パルスｐｓ 、 Ｄｓ 。
ｐ４のハイレベル期間ｔ４だけがｕ 準（ｉ ｇの４周
期を越え、パルスｌ）ｓ 、 Ｉ）ｓ 、 ｐｙのハイ
レベル期間及び夫々に先行するローレベル１！ＩＩ問が
基準信号の４周期以下であると、フリツブフ［１ツブ３
４はパルスＤｓ 、 ｐｓ 、 ｌ）７で反転されず、
そのＱ端子出力は第２図（Ｈ）に示す如くなり、パルス
ｐｓ 、ｐ６ 、ｐｙの２４倍動作が禁止される。従っ
て、パルスｐ４の立上がり、立下がりで第２図（１）に
示す読取用クロック信号のパルス（１５、Ｑｓが出力さ
れた後、パルスｐｓ 、 Ｄｓ 。
ｐ７夫々の立下がり時にのみパルスｑ６． ｑｙ 。
（１８，ｑ９が出力される。
このように、り【コック信号のハイレベル期間及びロー
レベル期間夫々が一定時間（基準信″Ｉ−１の４周期）
を越えているときにのみクロック信号を２遁倍して読取
用クロック信号を生成し、り［］ツク信号のハイレベル
期間及びローレベル期間夫々が一定時間以下のときクロ
ック信号の立１がり又は立下がり時にのみデータ読取用
クロック信号が生成される。このため、読取用クロック
信号の周波数がデータ読取回路１１が■常動作を行なう
上限の周波数を越えることがなく、データ読取回路１１
の異常動作を防止することが可能である。
レベル期間夫々が一定時間（基準信″Ｉ−１の４周期）
を越えているときにのみクロック信号を２遁倍して読取
用クロック信号を生成し、り［］ツク信号のハイレベル
期間及びローレベル期間夫々が一定時間以下のときクロ
ック信号の立１がり又は立下がり時にのみデータ読取用
クロック信号が生成される。このため、読取用クロック
信号の周波数がデータ読取回路１１が■常動作を行なう
上限の周波数を越えることがなく、データ読取回路１１
の異常動作を防止することが可能である。
逓倍動作が禁止されクロック信号の立上がり（又は立下
がり）時にのみ読取用り［１ツク信号が生成された場合
には、第３図示のデータ読取回路１１は再生信号よりク
ロックビットとデータビットとを読み取ることはできな
い。しかし、データ読取エラーを表わすエラー信号を生
成することは可能である。これによって、ディスク上の
データ読取エラーの発生部分を再び再生して、そのクロ
ックピットとデータビットとを得ることが可能である。
がり）時にのみ読取用り［１ツク信号が生成された場合
には、第３図示のデータ読取回路１１は再生信号よりク
ロックビットとデータビットとを読み取ることはできな
い。しかし、データ読取エラーを表わすエラー信号を生
成することは可能である。これによって、ディスク上の
データ読取エラーの発生部分を再び再生して、そのクロ
ックピットとデータビットとを得ることが可能である。
また、クロック信号のハイレベル（又はローレベル）期
間が一定時間を越えると、クロック信号の次の立下がり
く又は立上がり）時にデータ読取用クロック信号が立上
がり、データ読取用クロック信号はクロック信号に遅延
なく生成される。このため逓倍動作の応答が速く、逓倍
禁止動作が確実に行なわれる。
間が一定時間を越えると、クロック信号の次の立下がり
く又は立上がり）時にデータ読取用クロック信号が立上
がり、データ読取用クロック信号はクロック信号に遅延
なく生成される。このため逓倍動作の応答が速く、逓倍
禁止動作が確実に行なわれる。
上述の如く、本発明によれば、入力パルス信号のハイレ
ベル期間、ローレベル期間が一定時間を越えたときのみ
逓信が行なわれ、上記一定時間以下のとき逓倍が禁止さ
れるため出力されろパルス信号の周波数が後続回路のＦ
限周波数を越えることがなく、後続回路の異常動作を防
止でき、また出力されるパルス信号ｔま人力パルス信号
の立上がり、立下がり時に遅延なく生成されるため、逓
倍動作の応答が速く、逓倍禁止動作が確実に行なわれる
。
ベル期間、ローレベル期間が一定時間を越えたときのみ
逓信が行なわれ、上記一定時間以下のとき逓倍が禁止さ
れるため出力されろパルス信号の周波数が後続回路のＦ
限周波数を越えることがなく、後続回路の異常動作を防
止でき、また出力されるパルス信号ｔま人力パルス信号
の立上がり、立下がり時に遅延なく生成されるため、逓
倍動作の応答が速く、逓倍禁止動作が確実に行なわれる
。
第１図は本発明になる周波数逓倍回路の一実施例の回路
図、 第２図は本発明回路動作説明用波形図、第３図は本発明
回路が適用される装置の一例のブロック系統図、 第４図は従来回路の一例の回路図、 第５図は従来回路の動作説明用波形図である。 図中において、 ３１．３２はシフトレジスタ、 ３４はＳＲフリップフロップ、 ３５．３６，３８．４２はアンド回路、３９．４３は遅
延回路、 ４０．４４はインバータである。 本名用回路の−ｗ：施がＩＱ目賂■ 第１図 ７’ｌスλ嗜北【の４を固冨シリー例のフｂマ２ｗＪ史
１０第Ｊ図 や」ツＩ各−−今ｊ〆回路回 第４図
図、 第２図は本発明回路動作説明用波形図、第３図は本発明
回路が適用される装置の一例のブロック系統図、 第４図は従来回路の一例の回路図、 第５図は従来回路の動作説明用波形図である。 図中において、 ３１．３２はシフトレジスタ、 ３４はＳＲフリップフロップ、 ３５．３６，３８．４２はアンド回路、３９．４３は遅
延回路、 ４０．４４はインバータである。 本名用回路の−ｗ：施がＩＱ目賂■ 第１図 ７’ｌスλ嗜北【の４を固冨シリー例のフｂマ２ｗＪ史
１０第Ｊ図 や」ツＩ各−−今ｊ〆回路回 第４図
Claims (1)
- 【特許請求の範囲】 入力パルス信号のハイレベル期間が一定時間を越えたと
き第１の検出信号を生成する第１の計時手段（３１）と
、 該入力パルス信号のローレベル期間が一定時間を越えた
とき第２の検出信号を生成する第２の計時手段（３２）
と、 該第１の検出信号でセットされ、かつ、該第２の検出信
号でリセットされてゲート信号を生成するゲート信号生
成手段（３４）と、 該リセット時のゲート信号を供給されているとき該入力
パルス信号の立上がりを検出して第１のパルスを生成す
る第１のパルス生成手段（３５、３８、３９、４０）と
、 該ヒット時のゲート信号を供給されているとき該入力パ
ルス信号の立下がりを検出して第２のパルスを生成する
第２のパルス生成手段と（３６、４２、４３、４４）よ
りなり、 該入力パルス信号の周波数を逓倍した信号として該第１
のパルス及び第２のパルスを出力することを特徴とする
周波数逓倍回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090357A JPS62253212A (ja) | 1986-04-18 | 1986-04-18 | 周波数逓倍回路 |
| DE8787303274T DE3773980D1 (de) | 1986-04-18 | 1987-04-14 | Schaltungsanordnung zur frequenzvervielfachung. |
| EP87303274A EP0243075B1 (en) | 1986-04-18 | 1987-04-14 | Frequency multiplying circuit |
| US07/039,225 US4777448A (en) | 1986-04-18 | 1987-04-17 | Frequency multiplying circuit |
| KR1019870003721A KR900004192B1 (ko) | 1986-04-18 | 1987-04-18 | 주파수 체배회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090357A JPS62253212A (ja) | 1986-04-18 | 1986-04-18 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253212A true JPS62253212A (ja) | 1987-11-05 |
| JPH0428174B2 JPH0428174B2 (ja) | 1992-05-13 |
Family
ID=13996280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61090357A Granted JPS62253212A (ja) | 1986-04-18 | 1986-04-18 | 周波数逓倍回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4777448A (ja) |
| EP (1) | EP0243075B1 (ja) |
| JP (1) | JPS62253212A (ja) |
| KR (1) | KR900004192B1 (ja) |
| DE (1) | DE3773980D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873704A (en) * | 1988-05-09 | 1989-10-10 | Cpt Corporation | Method and apparatus for effectively doubling the operational speed of selected digital circuits |
| KR920002491B1 (ko) * | 1988-07-25 | 1992-03-26 | 주식회사 금성사 | 캡스턴 재생속도모우드의 자동판독장치 |
| US5107264A (en) * | 1990-09-26 | 1992-04-21 | International Business Machines Corporation | Digital frequency multiplication and data serialization circuits |
| JP2861465B2 (ja) * | 1991-05-16 | 1999-02-24 | 日本電気株式会社 | 周波数逓倍回路 |
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| US5930275A (en) * | 1996-06-06 | 1999-07-27 | Tandem Computers Incorporated | Clock error detection circuit |
| JP3110377B2 (ja) * | 1998-04-28 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 逓倍回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3893042A (en) * | 1973-12-12 | 1975-07-01 | Us Navy | Lock indicator for phase-locked loops |
| US4004234A (en) * | 1975-06-23 | 1977-01-18 | Owens-Illinois, Inc. | Article presence sensor |
| US3980960A (en) * | 1975-10-09 | 1976-09-14 | Computer Identics Corporation | Signal width and width ratio determining apparatus |
| JPS5410652A (en) * | 1977-06-24 | 1979-01-26 | Nec Corp | Automatic phase controller |
| US4344039A (en) * | 1979-03-13 | 1982-08-10 | Sanyo Electric Co., Ltd. | Demodulating circuit for self-clocking-information |
| US4344038A (en) * | 1980-05-27 | 1982-08-10 | The Magnavox Company | Low frequency tone detector |
| US4360782A (en) * | 1980-09-26 | 1982-11-23 | Honeywell Information Systems Inc. | Maximum frequency detector |
| US4611335A (en) * | 1981-09-30 | 1986-09-09 | Hitachi, Ltd. | Digital data synchronizing circuit |
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| JPS6032431A (ja) * | 1983-08-02 | 1985-02-19 | Fujitsu Ltd | 位相同期回路の異常検出回路 |
-
1986
- 1986-04-18 JP JP61090357A patent/JPS62253212A/ja active Granted
-
1987
- 1987-04-14 EP EP87303274A patent/EP0243075B1/en not_active Expired - Lifetime
- 1987-04-14 DE DE8787303274T patent/DE3773980D1/de not_active Expired - Fee Related
- 1987-04-17 US US07/039,225 patent/US4777448A/en not_active Expired - Lifetime
- 1987-04-18 KR KR1019870003721A patent/KR900004192B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR870010692A (ko) | 1987-11-30 |
| EP0243075A2 (en) | 1987-10-28 |
| EP0243075B1 (en) | 1991-10-23 |
| EP0243075A3 (en) | 1988-12-14 |
| DE3773980D1 (de) | 1991-11-28 |
| KR900004192B1 (ko) | 1990-06-18 |
| US4777448A (en) | 1988-10-11 |
| JPH0428174B2 (ja) | 1992-05-13 |
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| JPH0374060B2 (ja) |
Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |