JP3260483B2 - 外部制御信号入力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は外部制御信号入力回路に
関する。

【０００２】

【従来の技術】従来、シングルチップ・マイクロコンピ
ュータに見られるように、少ない端子数により、より多
くの機能を実現することを求められるシステムにおいて
は、一例として、「１９９１年度版、ＮＥＣ“１６ビッ
ト・シングルチップ・マイクロコンピュータ・データブ
ック”」に示されるように、外部制御信号入力端子と汎
用ポートが兼用されている外部制御信号入力回路におい
ては、モードレジスタによって端子機能の選択が行われ
ており、外部制御信号入力端子を汎用ポートとして使用
する時には、不必要な制御信号の発生を防止するため
に、制御信号発生回路の入力信号を固定する方式が用い
られている。

【０００３】図６は、上記の従来の外部制御信号入力回
路の構成を示すブロック図であり、汎用ポートと兼用さ
れる外部端子２２に対応して、マスク回路２１と、制御
信号発生回路２とを備えて構成される。外部端子２２を
汎用ポートとして使用する場合には、外部端子２２に対
して端子機能選択作用を行うモードレジスタ（図示され
ない）より入力される制御信号（ＰＭＣ）１０２によ
り、外部からの外部制御信号１０１の入力に対応してマ
スク回路１より制御信号発生回路２に入力される制御信
号１１５が固定化されてその出力を禁止され、制御信号
発生回路２において生成されて出力されるべき外部制御
信号１０７の発生が防止される。また、外部制御信号１
０１の入力に対応して、制御信号発生回路２より所定の
制御信号１０７を出力する場合には、モードレジスタよ
り入力される制御信号（ＰＭＣ）１０２は解除され、制
御信号発生回路２においては、マスク回路１を経由して
入力される制御信号１１５の値のエッジが検出され、外
部制御信号１０７が生成されて出力される。

【０００４】

【発明が解決しようとする課題】上述した従来の外部制
御信号入力回路においては、外部端子を汎用ポートとし
て使用する場合に、不要な外部制御信号の発生を防止す
る対策が、マスク回路から入力される信号の値のエッジ
検出を行って制御信号を出力する制御信号発生回路の前
段階、即ちマスク回路において行われている。このため
に、外部端子の端子機能が汎用ポート機能から制御信号
入力機能に切替えられた時に、外部端子からの外部制御
信号の値が、制御信号発生回路に対する制御信号が固定
されていた時の値と逆の値となる場合には、制御信号発
生回路に対する当該制御信号のレベルが反転した状態で
エッジ検出が行われるために、当該制御信号発生回路に
おいて誤った外部制御信号が生成されて出力される状態
となり、誤動作を生じるという欠点がある。

【０００５】

【課題を解決するための手段】本発明の外部制御信号入
力回路は、汎用ポートと制御信号入力の２種類の機能に
対し兼用される外部端子を有し、所定の機能選択作用を
介して前記外部端子に印加される入力信号より外部制御
信号を生成して出力する外部制御信号入力回路であっ
て、前記外部端子におけるレベル値の変化を検出し、前
記レベル値の変化に対応するエッジ検出信号を出力する
エッジ検出回路と、前記エッジ検出信号を入力して、所
定の制御信号を生成して出力する制御信号発生回路と、
前記エッジ検出信号を入力して、所定のモード制御信号
を介して外部制御信号の出力の可否を制御するマスク信
号を生成して出力する制御回路と、前記制御信号を入力
して、前記マスク信号を介して外部制御信号の出力また
は停止を実行するマスク回路とを備える外部制御信号入
力回路において、前記エッジ検出回路が、外部端子にお
けるレベル値を受けて、所定のクロックに同期させて出
力する第１のラッチ回路と、前記第１のラッチ回路の出
力を受けて、前記クロックを介して前記外部端子の１ク
ロック前のレベル値を保持する第１のフリップフロップ
回路と、前記第１のラッチ回路の出力と前記第１のフリ
ップフロップ回路の出力とを比較して不一致を検出し、
エッジ検出信号を出力するＥＸＯＲ回路とにより構成さ
れ、前記制御信号発生回路が、前記エッジ検出信号を１
／２クロック分遅延させて制御信号として出力する第２
のラッチ回路により構成され、前記制御回路が、前記ク
ロックを介してモード制御信号を１／２クロック分遅延
させて、外部制御信号の出力を禁止する信号を出力する
第３のラッチ回路と、前記外部制御信号の出力を禁止す
る信号を、前記クロックを介して、１／２クロック分遅
延させて出力する第４のラッチ回路と、前記エッジ検出
信号を受けて、前記クロックを介して外部制御信号の出
力を許可する信号をラッチする第１のタイミング信号を
出力する第１のＡＮＤ回路と、前記外部制御信号の出力
を禁止する信号によりリセットされ、前記第１のタイミ
ング信号を介して前記第４のラッチ回路から出力される
信号を保持し、外部制御信号の出力を許可する信号を出
力するリセット付ラッチ回路と、前記第３のラッチ回路
より出力される外部制御信号の出力を禁止する信号と、
前記リセット付ラッチ回路より出力される外部制御信号
の出力を許可する信号との論理積をマスク信号として出
力する第２のＡＮＤ回路とにより構成され、前記マスク
回路が、前記制御信号発生回路より出力される制御信号
と前記マスク信号との論理積を出力する第３のＡＮＤ回
路と、前記マスク信号が外部制御信号の出力を許可する
場合に、前記第３のＡＮＤ回路の出力信号を受けて、前
記クロックを介して外部制御信号を生成して出力する第
５のラッチ回路とにより構成される。

【０００６】また、本発明の外部制御信号入力回路は、
汎用ポートと制御信号入力の２種類の機能に対し兼用さ
れる外部端子を有し、所定の機能選択作用を介して前記
外部端子に印加される入力信号より外部制御信号を生成
して出力する外部制御信号入力回路であって、前記外部
端子におけるレベル値の変化を検出し、前記レベル値の
変化に対応するエッジ検出信号を出力するエッジ検出回
路と、前記エッジ検出信号を入力して、所定の制御信号
を生成して出力する制御信号発生回路と、前記エッジ検
出信号を入力して、所定のモード制御信号を介して外部
制御信号の出力の可否を制御するマスク信号を生成して
出力する制御回路と、前記制御信号を入力して、前記マ
スク信号を介して外部制御信号の出力または停止を実行
するマスク回路とを備える外部制御信号入力回路におい
て、前記エッジ検出回路が、外部端子におけるレベル値
を受けて、所定のクロックに同期させて出力する第１の
ラッチ回路と、前記第１のラッチ回路の出力を受けて、
前記クロックを介して前記外部端子の１クロック前のレ
ベル値を保持する第１のフリップフロップ回路と、前記
第１のラッチ回路の出力と前記第１のフリップフロップ
回路の出力とを比較して不一致を検出し、エッジ検出信
号を出力する第１のＥＸＯＲ回路とにより構成され、前
記制御信号発生回路が、前記エッジ検出信号を受けて、
前記クロックを介して当該エッジ検出信号の立ち下がり
から所定時間後に第１のタイミング信号を生成して出力
するパルス発生回路と、前記第１のタイミング信号を受
けて、前記クロックを介して第２のタイミング信号を生
成して出力する第１のＡＮＤ回路と、前記第２のタイミ
ング信号を介して前記第１のフリップフロップ回路より
出力される信号を保持し、第１のレベル信号を出力する
第２のラッチ回路と、前記第１のレベル信号を受けて、
前記クロックを介して１クロック分遅延させて第２のレ
ベル信号を出力する第２のフリップフロップ回路と、こ
れらの第１および第２のレベル信号を比較して不一致を
検出し、制御信号として出力する第２のＥＸＯＲ回路と
により構成され、前記制御回路が、前記クロックを介し
てモード制御信号を１／２クロック分遅延させて、外部
制御信号の出力を禁止する信号を出力する第３のラッチ
回路と、前記外部制御信号の出力を禁止する信号を、前
記クロックを介して、１／２クロック分遅延させて出力
する第４のラッチ回路と、前記エッジ検出信号を受け
て、前記クロックを介して外部制御信号の出力を許可す
る信号をラッチする第３のタイミング信号を出力する第
２のＡＮＤ回路と、前記外部制御信号の出力を禁止する
信号によりリセットされ、前記第３のタイミング信号を
介して前記第４のラッチ回路から出力される信号を保持
し、外部制御信号の出力を許可する信号を出力するリセ
ット付ラッチ回路と、前記第３のラッチ回路より出力さ
れる外部制御信号の出力を禁止する信号と、前記リセッ
ト付ラッチ回路より出力される外部制御信号の出力を許
可する信号との論理積をマスク信号として出力する第３
のＡＮＤ回路とにより構成され、前記マスク回路が、前
記制御信号発生回路より出力される制御信号と前記マス
ク信号との論理積を出力する第４のＡＮＤ回路と、前記
マスク信号が外部制御信号の出力を許可する場合に、前
記第４のＡＮＤ回路の出力信号を受けて、前記クロック
を介して外部制御信号を生成して出力する第５のラッチ
回路とにより構成される。

【０００７】

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１は本発明の基本構成を示すブロック図
である。図１に示されるように、本発明は、汎用ポート
と兼用される外部端子２２に対応して、外部端子２２に
おける値の変化を検出するエッジ検出回路１と、外部端
子２２の値１０１の変化に対応して、エッジ検出回路１
から出力されるエッジ検出信号１０３を受けて制御信号
１０４を出力する制御信号発生回路２と、エッジ検出回
路１より出力されるエッジ検出信号１０３を入力し、モ
ードレジスタから入力されるモード制御信号（ＰＭＣ）
１０２を介して、外部制御信号の出力の可否を制御する
マスク信号１０６を生成して出力する制御回路４と、制
御信号発生回路２より出力される制御信号１０４を入力
して、制御回路４より出力されるマスク信号１０６を介
して、前記外部制御信号１０７の出力の許可／禁止を制
御するマスク回路３とを備えて構成される。

【００１０】図１において、外部端子２２を汎用ポート
として使用する場合には、外部端子２２の端子機能選択
を行うモードレジスタ（図示されない）より入力される
モード制御信号（ＰＭＣ）１０２は、所定のレベルにて
制御回路４に入力される。エッジ検出回路１において
は、外部端子２２の値１０１の変化が検出されてエッジ
検出信号１０３として出力され、制御信号発生回路２お
よび制御回路４に入力される。制御信号発生回路２にお
いては、エッジ検出信号１０３が１／２クロック遅延さ
れて、制御信号１０４として出力されマスク回路３に入
力される。他方、制御回路４においては、モードレジス
タからのモード制御信号（ＰＭＣ）１０２、およびエッ
ジ検出回路１より出力されるエッジ検出信号１０３を受
けて、マスク回路３に対するマスク信号１０６として、
外部制御信号１０７の出力を禁止するレベル信号が出力
されてマスク回路３に入力される。マスク回路３におい
ては、制御回路４より出力されるマスク信号１０６を受
けて、当該マスク信号１０６が外部制御信号１０７の出
力を禁止するレベル信号として入力される間において
は、制御信号１０４はマスク回路３内において“０”レ
ベルに固定され、マスク回路３からは外部制御信号１０
７が出力されない。

【００１１】また、外部端子２２を外部制御信号の入力
端子として使用する場合には、外部端子２２の端子機能
選択を行うモードレジスタより入力されるモード制御信
号１０２は、上記の汎用ポートとして使用する場合のモ
ード制御信号１０２の反転レベルの信号として制御回路
４に入力される。この場合においては、制御回路４から
は、マスク回路３に対するマスク信号１０６として、外
部制御信号の出力を許可するレベル信号が出力され、マ
スク回路３に入力される。マスク回路３においては、制
御信号発生回路２より出力される制御信号１０４を受け
て、当該マスク信号１０６が外部制御信号１０７の出力
を許可するレベル信号として入力される間においては、
所定の外部制御信号１０７が出力される。

【００１２】図２は、本発明の第１の実施例を示すブロ
ック図であり、エッジ検出回路１、制御信号発生回路
２、マスク回路３および制御回路４の内部構成がそれぞ
れ示されている。図２に示されるように、エッジ検出回
路１は、外部端子２２における値１０１のレベル変化を
クロック１０８に同期させるラッチ回路５と、１クロッ
ク前の外部端子２２の値１０１を保持するフリップフロ
ップ回路６と、ラッチ回路５の出力とフリップフロップ
回路６の出力とを比較して、不一致を検出しエッジ検出
信号１０３を出力するＥＸＯＲ回路７とにより構成さ
れ、制御信号発生回路２は、エッジ検出信号１０３を１
／２クロック分遅延させてエッジ検出信号１０４として
出力するラッチ回路８により構成され、制御回路４は、
モードレジスタから入力されるモード制御信号１０２を
１／２クロック分遅延させて、外部制御信号の出力を禁
止する信号１１１を出力するラッチ回路１１と、当該信
号１１１を１／２クロック分遅延させて、信号１１２を
出力するラッチ回路１２と、エッジ検出信号１０３か
ら、クロック１０８を介して外部制御信号の出力を許可
する信号をラッチするタイミングを指定する信号１１３
を出力するＡＮＤ回路１３と、外部制御信号の出力を禁
止する信号１１１によりリセットされ、当該信号１１３
を介してラッチ回路１２から出力される信号１１２を保
持し、外部制御信号の出力を許可する信号１１４を出力
するリセット付ラッチ回路１４と、外部制御信号の出力
を禁止する信号１１１と、外部制御信号の出力を許可す
る信号１１４の論理積を出力制御信号１０６として出力
するＡＮＤ回路１５とにより構成されており、また、マ
スク回路３は、マスク信号１０６が“０”レベルの期間
内においてはエッジ検出信号１０４のレベルを“０”レ
ベルに固定する信号１１５を出力するＡＮＤ回路９と、
マスク信号１０６が“１”レベルの期間内において、Ａ
ＮＤ回路９の出力信号１１５を、クロック１０８を介し
て外部制御信号の出力タイミングに合わせ、外部制御信
号１０７として生成して出力するラッチ回路１０とによ
り構成される。

【００１３】次に、本実施例の動作について、図２およ
び図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）のタイミ
ング図を参照して説明する。

【００１４】まず、外部端子２２を汎用ポートとして使
用するポートモードの期間（Ｔ1 〜Ｔ6 ）においては、
モード制御信号１０２は“０”レベルに設定されてお
り、これにより、ラッチ回路１１より出力される外部制
御信号の出力を禁止する信号１１１は“０”レベルとな
るため、制御回路４においては、ＡＮＤ回路１５より出
力されるマスク信号１０６も“０”レベルとなり、マス
ク回路３に含まれるＡＮＤ回路９の一方の入力端に入力
される。この汎用ポート使用モードの期間（Ｔ1〜Ｔ6
）において、外部端子２２における値１０１のレベル
に変化が生じると、エッジ検出回路１においては、タイ
ミングＴ2 において、ラッチ回路５によりクロック１０
８に同期した信号１０９に変換され（図３（ａ）および
（ｃ）参照）、フリップフロップ回路６により１クロッ
ク分遅延された後に、タイミングＴ3において信号１１
０として出力されて（図３（ａ）および（ｄ）参照）、
ＥＸＯＲ回路７に入力される。ＥＸＯＲ回路７において
は、信号１０９および信号１１０の入力を受けて、タイ
ミングＴ2 において、エッジ検出信号１０３が生成され
て出力される（図３（ａ）および（ｅ）参照）。

【００１５】制御信号発生回路２においては、エッジ検
出信号１０３はラッチ回路８により１／２クロック分遅
延されて、制御回路４におけるタイミングとの同期合わ
せの行われた制御信号１０４として出力され、マスク回
路３に入力される。マスク回路３においては、当該マス
ク回路３に含まれるＡＮＤ回路９に対するマスク信号１
０６が“０”レベルにて入力されているために、ＡＮＤ
回路９より出力される１１５は、制御信号１０４の値の
如何に関せず常に“０”レベルとなり、従って、ラッチ
回路１０からの外部制御信号１０７の出力は、“０”レ
ベルのままに保持されて“１”レベルになることはなく
外部に出力されない。

【００１６】この状態において、外部端子２２の値１０
１にレベル変化が生じると、上記の場合と同様に、タイ
ミングＴ10において、エッジ検出回路１によりエッジ検
出信号１０３が生成されて出力されて（図（ａ）および
（ｅ）参照）、制御信号発生回路２に入力される。制御
信号発生回路２においては、当該エッジ検出信号１０３
は、ラッチ回路８により１／２クロック分遅延されて、
制御回路４におけるタイミングとの同期合わせの行われ
た制御信号１０４が出力されて、マスク回路３に入力さ
れる。

【００１７】一方、エッジ検出信号１０３が制御回路４
に含まれるＡＮＤ回路１３に入力されると、ＡＮＤ回路
１３においては、このエッジ検出信号１０３およびクロ
ック１０８の入力を受けてタイミング信号１１３が出力
されて、リセット付ラッチ回路１４に入力される。リセ
ット付ラッチ回路１４に対しては、このタイミング信号
１１３を受けて外部制御信号の出力を許可する信号１１
４が“１”レベルにて出力され、ＡＮＤ回路１５に入力
される。この場合に、同じくＡＮＤ回路１５に入力され
る外部制御信号の出力を禁止する信号１１１も“１”レ
ベルであるため、ＡＮＤ回路１５より出力されるマスク
信号１０６も“１”レベルで出力され、タイミングＴ10
において、外部制御信号の発生が許可される状態とな
る。従って、マスク回路３に含まれるＡＮＤ回路９より
出力される信号１１５は、エッジ検出信号１０４が
“１”レベルの期間においては“１”レベルで出力さ
れ、ラッチ回路１０からは、外部制御信号１０７が出力
される。

【００１８】モード制御信号１０２が、タイミングＴ18
において“１”レベルから“０”レベルに変化するする
と、制御回路４に含まれるラッチ回路１１から出力され
る外部制御信号の出力を禁止する信号１１１は“０”レ
ベルとなり、ＡＮＤ回路１５より出力されるマスク信号
１０６も、タイミングＴ18において“０”レベルとな
り、マスク回路３においては、外部制御信号１０７の出
力レベルは“０”レベルとなって変化することがなく、
外部制御信号１０７は外部に出力されない。

【００１９】なお、本実施例の動作説明においては、外
部端子の値が“０”レベルから“１”レベルに変化する
立ち上がりエッジと、“１”レベルから“０”レベルに
変化する立ち下がりエッジの両方のエッジに対して、外
部制御信号を出力する例を示したが、エッジ検出回路１
において、一方のエッジ検出のみを行うようにすること
により、片方のエッジに対してのみ外部制御信号を出力
することができる外部制御信号発生回路を実現すること
もできる。

【００２０】次に、図４は本発明の第２の実施例を示す
ブロック図であり、エッジ検出回路１、制御信号発生回
路２、マスク回路３および制御回路４の内部構成がそれ
ぞれ示されている。図４に示されるように、エッジ検出
回路１は、前述の第１の実施例の場合と同様に、外部端
子２２における値１０１のレベル変化をクロック１０８
に同期させるラッチ回路５と、１クロック前の外部端子
２２の値１０１を保持するフリップフロップ回路６と、
ラッチ回路５の出力とフリップフロップ回路６の出力と
を比較して、不一致を検出しエッジ検出信号１０３を出
力するＥＸＯＲ回路７とにより構成され、制御信号発生
回路２は、エッジ検出信号１０３の立ち下がりから所定
時間後にタイミング信号１１６を発生して出力するパル
ス発生回路１６と、タイミング信号１１６とクロック１
０８を受けて、フリップフロップ回路６より出力される
信号１１０を保持するタイミング信号１１７を出力する
ＡＮＤ回路１７と、このタイミング信号１１７により信
号１１０を保持し、レベル信号１１８を出力するラッチ
回路１８と、クロック１０８を介してレベル信号１１８
を１クロック分遅延させたレベル信号１１９を出力する
フリップフロップ回路１９と、これらのレベル信号１１
８および１１９を入力して比較して不一致を検出してエ
ッジ検出信号１０４として出力するＥＸＯＲ回路２０と
により構成され、制御回路４は、第１の実施例の場合と
同様に、モードレジスタから入力されるモード制御信号
１０２を１／２クロック分遅延させて、外部制御信号の
出力を禁止する信号１１１を出力するラッチ回路１１
と、当該信号１１１を１／２クロック分遅延させて、信
号１１２を出力するラッチ回路１２と、エッジ検出信号
１０３から、クロック１０８を介して外部制御信号の出
力を許可する信号をラッチするタイミングを指定する信
号１１３を出力するＡＮＤ回路１３と、当該信号１１３
を介してラッチ回路１２から出力される信号１１２を保
持し、外部制御信号の出力を許可する信号１１４を出力
するとともに、外部制御信号の出力を禁止する信号１１
１によりリセットされるリセット付ラッチ回路１４と、
外部制御信号の出力を禁止する信号１１１と、出力を許
可する信号１１４の論理積を出力制御信号１０６として
出力するＡＮＤ回路１５とにより構成されており、ま
た、マスク回路３も、第１の実施例と同様に、出力制御
信号１０６が“０”レベルの期間内においてはエッジ検
出信号１０４のレベルを“０”レベルに固定する信号１
１５を出力するＡＮＤ回路９と、このＡＮＤ回路９の出
力信号１１５を、クロック１０８を介して外部制御信号
の出力タイミングに合わせて、外部制御信号１０７とし
て生成して出力するラッチ回路１０とにより構成されて
いる。

【００２１】即ち、本実施例の第１の実施例との相違点
は、制御信号発生回路２の構成内容の差異にある。

【００２２】次に、本実施例の動作について、図４およ
び図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）、
（ｌ）および（ｍ）のタイミング図を参照して説明す
る。

【００２３】まず、外部端子２２を汎用ポートとして使
用するポートモードの期間（Ｔ1 〜Ｔ6 およびＴ20〜Ｔ
23）においては、モード制御信号１０２は“０”レベル
に設定されており、これにより、第１の実施例の場合と
同様に、制御回路４においては、ラッチ回路１１より出
力される外部制御信号の出力を禁止する信号１１１は
“０”レベルとなるため、ＡＮＤ回路１５より出力され
るマスク信号１０６も、タイミングＴ18において“０”
レベルとなり、マスク回路３に含まれるＡＮＤ回路９の
一方の入力端に入力される。これにより、外部制御信号
１０７の出力は禁止され、外部制御信号１０７の値は
“０”レベルのままに保持され変化することはない。

【００２４】次に、モード制御信号１０２が“１”レベ
ルの期間（Ｔ7 〜Ｔ19）においては、外部端子２２が制
御信号入力端子として使用される状態となり、制御回路
４に含まれるラッチ回路１１より出力される外部制御信
号の出力を禁止する信号１１１が“１”レベルとなり、
ラッチ回路１２の出力１１２も“１”レベルとなるが、
エッジ検出信号１０３が入力されるまでは、ＡＮＤ回路
１３よりタイミング信号１１３が出力されないために、
ラッチ回路１４の出力１１４は“０”レベルのままであ
り、ＡＮＤ回路１５より出力されるマスク信号１０６も
“０”レベルのままで変化しない。

【００２５】ここで、タイミングＴ9 において、外部端
子２２の値１０１のレベルが変化すると、エッジ検出回
路１においては、ラッチ回路５により外部端子２２の値
１０１は、タイミングＴ9 においてクロック１０８に同
期した信号１０９に変換され、フリップフロップ回路６
において１クロック分遅延された後、タイミングＴ11に
おいて信号１１０として出力されＥＸＯＲ回路７および
ラッチ回路１８に入力される。ＥＸＯＲ回路７において
は、信号１０９および信号１１０を受けて、タイミング
Ｔ9 においてエッジ検出信号１０３が出力され、制御信
号発生回路２に含まれるパルス発生回路１６および制御
回路４に含まれるＡＮＤ回路１３に入力される。ＡＮＤ
回路１３においては、このエッジ検出信号１０３の入力
を受けて、クロック１０８を介してタイミング信号１１
３が出力され、リセット付ラッチ回路１４のＣ端子に入
力される。リセット付ラッチ回路１４においては、ラッ
チ回路１２より出力される信号１１２の入力、および信
号１１３のリセット入力に対応して、外部制御信号の出
力を許可する信号１１４が“１”レベルにて出力され、
これにより、ＡＮＤ回路１５より出力されるマスク信号
１０６は“１”レベルとなり、タイミングＴ10におい
て、マスク回路３からの外部制御信号の出力が許可され
る。

【００２６】制御信号発生回路２においては、パルス発
生回路１６により、エッジ検出信号１０３の立ち下がり
から所定の時間後に信号１１６が出力され、ＡＮＤ回路
１７に入力されが、この間タイミングＴ10〜Ｔ11におい
て、外部端子２２の値１０１のレベルが変化すると、再
度、エッジ検出回路１より、タイミングＴ11〜Ｔ12にお
いてエッジ検出信号１０３が出力されるために、これに
よりパルス発生回路１６が初期化され、最後のエッジ検
出信号１０３の立ち下がりから所定時間後に、タイミン
グＴ13において信号１１６が出力されてＡＮＤ回路１７
に入力される。ＡＮＤ回路１７においては、信号１１６
およびクロック１０８を受けてタイミング信号１１７が
生成されてラッチ回路１８に入力される。ラッチ回路１
８においては、フリップフロップ回路６より出力された
信号１１０が、タイミング信号１１７を介して保持さ
れ、タイミングＴ14においてレベル信号１１８が出力さ
れてフリップフロップ回路１９およびＥＸＯＲ回路２０
に入力される。これを受けて、タイミングＴ15において
フリップフロップ回路１９よりレベル信号１１９が出力
されると、ＥＸＯＲ回路２０においてはレベル信号１１
８および１１９が比較され、タイミングＴ14においてエ
ッジ検出信号１０４が出力されて、マスク回路３のＡＮ
Ｄ回路９に入力される。

【００２７】マスク回路３においては、当該マスク回路
３に含まれるＡＮＤ回路９に対する出力制御信号１０６
が、上述のように“１”レベルにて入力されているため
に、エッジ検出信号１０４の値が“１”レベルの期間に
おいては、ＡＮＤ回路９より出力される信号１１５はタ
イミングＴ14において“１”レベルとなり、ラッチ回路
１０からはタイミングＴ15において外部制御信号１０７
が出力される。

【００２８】上記の第２の実施例においては、前記第１
の実施例の場合と同様に、外部端子の値が“０”レベル
から“１”レベルに変化する立ち上がりエッジと、
“１”レベルから“０”レベルに変化する立ち下がりエ
ッジの両方のエッジに対して、外部制御信号を出力する
例を示したが、第１の実施例とは異なり、本実施例にお
いては、制御信号発生回路２におけるＥＸＯＲ回路２０
の比較方法を変えることにより、片方のエッジに対して
のみ外部制御信号を出力する回路を実現することができ
る。

【００２９】

【発明の効果】以上説明したように、本発明は、マスク
回路を制御信号発生回路の後段に設けて、且つ制御回路
を付加することにより、外部端子を汎用ポートとして使
用する期間においては外部制御信号の発生を禁止し、外
部端子が汎用ポートから制御端子に切替られた後に、外
部端子の値が変化した時点より外部制御信号の出力を許
可するように回路を構成することにより、端子機能切替
え時における誤動作を防止することができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック図である。

【図２】本発明の第１の実施例を示すブロック図であ
る。

【図３】第１の実施例における動作例を示すタイミング
図である。

【図４】本発明の第２の実施例を示すブロック図であ
る。

【図５】第２の実施例における動作例を示すタイミング
図である。

【図６】従来例を示すブロック図である。

【符号の説明】

１ エッジ検出回路 ２ 制御信号発生回路 ３ マスク回路 ４ 制御回路 ５、８、１０〜１２、１８ リッチ回路 ６、１９ フリップフロップ回路 ７、２０ ＥＸＯＲ回路 ９、１３、１５、１７ ＡＮＤ回路 １４ リセット付ラッチ回路 １６ パルス発生回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/78 510 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 汎用ポートと制御信号入力の２種類の機
   能に対し兼用される外部端子を有し、所定の機能選択作
   用を介して前記外部端子に印加される入力信号より外部
   制御信号を生成して出力する外部制御信号入力回路であ
   って、 前記外部端子におけるレベル値の変化を検出し、前記レ
   ベル値の変化に対応するエッジ検出信号を出力するエッ
   ジ検出回路と、 前記エッジ検出信号を入力して、所定の制御信号を生成
   して出力する制御信号発生回路と、 前記エッジ検出信号を入力して、所定のモード制御信号
   を介して外部制御信号の出力の可否を制御するマスク信
   号を生成して出力する制御回路と、 前記制御信号を入力して、前記マスク信号を介して外部
   制御信号の出力または停止を実行するマスク回路とを備
   える外部制御信号入力回路において、 前記エッジ検出回路が、外部端子におけるレベル値を受
   けて、所定のクロックに同期させて出力する第１のラッ
   チ回路と、前記第１のラッチ回路の出力を受けて、前記
   クロックを介して前記外部端子の１クロック前のレベル
   値を保持する第１のフリップフロップ回路と、前記第１
   のラッチ回路の出力と前記第１のフリップフロップ回路
   の出力とを比較して不一致を検出し、エッジ検出信号を
   出力するＥＸＯＲ回路とにより構成され、 前記制御信号発生回路が、前記エッジ検出信号を１／２
   クロック分遅延させて制御信号として出力する第２のラ
   ッチ回路により構成され、 前記制御回路が、前記クロックを介してモード制御信号
   を１／２クロック分遅延させて、外部制御信号の出力を
   禁止する信号を出力する第３のラッチ回路と、前記外部
   制御信号の出力を禁止する信号を、前記クロックを介し
   て、１／２クロック分遅延させて出力する第４のラッチ
   回路と、前記エッジ検出信号を受けて、前記クロックを
   介して外部制御信号の出力を許可する信号をラッチする
   第１のタイミング信号を出力する第１のＡＮＤ回路と、
   前記外部制御信号の出力を禁止する信号によりリセット
   され、前記第１のタイミング信号を介して前記第４のラ
   ッチ回路から出力される信号を保持し、外部制御信号の
   出力を許可する信号を出力するリセット付ラッチ回路
   と、前記第３のラッチ回路より出力される外部制御信号
   の出力を禁止する信号と、前記リセット付ラッチ回路よ
   り出力される外部制御信号の出力を許可する信号との論
   理積をマスク信号として出力する第２のＡＮＤ回路とに
   より構成され、 前記マスク回路が、前記制御信号発生回路より出力され
   る制御信号と前記マスク信号との論理積を出力する第３
   のＡＮＤ回路と、前記マスク信号が外部制御信号の出力
   を許可する場合に、前記第３のＡＮＤ回路の出力信号を
   受けて、前記クロックを介して外部制御信号を生成して
   出力する第５のラッチ回路とにより構成されることを特
   徴とする外部制御信号入力回路。
2. 【請求項２】 汎用ポートと制御信号入力の２種類の機
   能に対し兼用される外部端子を有し、所定の機能選択作
   用を介して前記外部端子に印加される入力信号より外部
   制御信号を生成して出力する外部制御信号入力回路であ
   って、 前記外部端子におけるレベル値の変化を検出し、前記レ
   ベル値の変化に対応するエッジ検出信号を出力するエッ
   ジ検出回路と、 前記エッジ検出信号を入力して、所定の制御信号を生成
   して出力する制御信号発生回路と、 前記エッジ検出信号を入力して、所定のモード制御信号
   を介して外部制御信号の出力の可否を制御するマスク信
   号を生成して出力する制御回路と、 前記制御信号を入力して、前記マスク信号を介して外部
   制御信号の出力または停止を実行するマスク回路とを備
   える外部制御信号入力回路において、 前記エッジ検出回路が、外部端子におけるレベル値を受
   けて、所定のクロックに同期させて出力する第１のラッ
   チ回路と、前記第１のラッチ回路の出力を受けて、前記
   クロックを介して前記外部端子の１クロック前のレベル
   値を保持する第１のフリップフロップ回路と、前記第１
   のラッチ回路の出力と前記第１のフリップフロップ回路
   の出力とを比較して不一致を検出し、エッジ検出信号を
   出力する第１のＥＸＯＲ回路とにより構成され、 前記制御信号発生回路が、前記エッジ検出信号を受け
   て、前記クロックを介して当該エッジ検出信号の立ち下
   がりから所定時間後に第１のタイミング信号を生成して
   出力するパルス発生回路と、前記第１のタイミング信号
   を受けて、前記クロックを介して第２のタイミング信号
   を生成して出力する第１のＡＮＤ回路と、前記第２のタ
   イミング信号を介して前記第１のフリップフロップ回路
   より出力される信号を保持し、第１のレベル信号を出力
   する第２のラッチ回路と、前記第１のレベル信号を受け
   て、前記クロックを介して１クロック分遅延させて第２
   のレベル信号を出力する第２のフリップフロップ回路
   と、これらの第１および第２のレベル信号を比較して不
   一致を検出し、制御信号として出力する第２のＥＸＯＲ
   回路とにより構成され、 前記制御回路が、前記クロックを介してモード制御信号
   を１／２クロック分遅延させて、外部制御信号の出力を
   禁止する信号を出力する第３のラッチ回路と、前記外部
   制御信号の出力を禁止する信号を、前記クロックを介し
   て、１／２クロック分遅延させて出力する第４のラッチ
   回路と、前記エッジ検出信号を受けて、前記クロックを
   介して外部制御信号の出力を許可する信号をラッチする
   第３のタイミング信号を出力する第２のＡＮＤ回路と、
   前記外部制御信号の出力を禁止する信号によりリセット
   され、前記第３のタイミング信号を介して前記第４のラ
   ッチ回路から出力される信号を保持し、外部制御信号の
   出力を許可する信号を出力するリセット付ラッチ回路
   と、前記第３のラッチ回路より出力される外部制御信号
   の出力を禁止する信号と、前記リセット付ラッチ回路よ
   り出力される外部制御信号の出力を許可する信号との論
   理積をマスク信号として出力する第３のＡＮＤ回路とに
   より構成され、 前記マスク回路が、前記制御信号発生回路より出力され
   る制御信号と前記マスク信号との論理積を出力する第４
   のＡＮＤ回路と、前記マスク信号が外部制御信号の出力
   を許可する場合に、前記第４のＡＮＤ回路の出力信号を
   受けて、前記クロックを介して外部制御信号を生成して
   出力する第５のラッチ回路とにより構成されることを特
   徴とする外部制御信号入力回路。