JPH05276022A - トリガ信号発生回路 - Google Patents
トリガ信号発生回路Info
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- JPH05276022A JPH05276022A JP4074532A JP7453292A JPH05276022A JP H05276022 A JPH05276022 A JP H05276022A JP 4074532 A JP4074532 A JP 4074532A JP 7453292 A JP7453292 A JP 7453292A JP H05276022 A JPH05276022 A JP H05276022A
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- JP
- Japan
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- trigger signal
- signal
- counter
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- flop
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- 230000000873 masking effect Effects 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000012508 change request Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
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- Theoretical Computer Science (AREA)
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- Pulse Circuits (AREA)
- Document Processing Apparatus (AREA)
- Debugging And Monitoring (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 トリガ信号の発生タイミングを遅らせたい場
合に、余分なトリガ信号が出力されないようにする。 【構成】 クロックを入力としてカウントアップし、ト
リガ信号を出力するカウンタ３と、このトリガ信号のマ
スク要求を出力するＣＰＵ１と、このＣＰＵ１のマスク
要求を記憶するフリップフロップ４と、このフリップフ
ロップ４の正転出力信号をカウンタ３の出力信号により
ラッチするフリップフロップ５と、このフリップフロッ
プ５から出力されるマスク要求信号１１とカウンタ３か
ら出力されるトリガ信号１０とを入力するアンド回路６
とにより構成される。これによりカウンタ３から出力さ
れる最初のトリガ信号がマスクされる。
合に、余分なトリガ信号が出力されないようにする。 【構成】 クロックを入力としてカウントアップし、ト
リガ信号を出力するカウンタ３と、このトリガ信号のマ
スク要求を出力するＣＰＵ１と、このＣＰＵ１のマスク
要求を記憶するフリップフロップ４と、このフリップフ
ロップ４の正転出力信号をカウンタ３の出力信号により
ラッチするフリップフロップ５と、このフリップフロッ
プ５から出力されるマスク要求信号１１とカウンタ３か
ら出力されるトリガ信号１０とを入力するアンド回路６
とにより構成される。これによりカウンタ３から出力さ
れる最初のトリガ信号がマスクされる。
Description
【０００１】
【産業上の利用分野】本発明は、トリガ信号を発生する
トリガ信号発生回路に係り、特にトリガ信号発生のタイ
ミングを中央処理装置（以下、ＣＰＵという）からのパ
ラメータセットにより調整しうるトリガ信号発生回路に
関する。
トリガ信号発生回路に係り、特にトリガ信号発生のタイ
ミングを中央処理装置（以下、ＣＰＵという）からのパ
ラメータセットにより調整しうるトリガ信号発生回路に
関する。
【０００２】
【従来の技術】従来、この種のトリガ信号発生回路は、
図２に表すように、ラッチ回路２１とカウンタ２２とに
より構成されている。カウンタ２２は、クロック（ＣＬ
Ｋ）を入力としてカウントアップし、カウントアウトし
たときにトリガ信号２６を出力するものである。このト
リガ信号２６は初期値読込信号としてカウンタ２２のロ
ード（Ｒ）端子にも供給されるようになっている。ラッ
チ回路２１はＣＰＵ２０からアドレスバス２３およびデ
ータバス２４を介して出力されるトリガ信号発生要求を
受けて、カウンタ２２にカウント開始信号を出力するも
のである。このラッチ回路２1 のリセット端子Ｒにはカ
ウンタ２２から出力されるトリガ信号２６がリセット信
号として入力されるようになっている。
図２に表すように、ラッチ回路２１とカウンタ２２とに
より構成されている。カウンタ２２は、クロック（ＣＬ
Ｋ）を入力としてカウントアップし、カウントアウトし
たときにトリガ信号２６を出力するものである。このト
リガ信号２６は初期値読込信号としてカウンタ２２のロ
ード（Ｒ）端子にも供給されるようになっている。ラッ
チ回路２１はＣＰＵ２０からアドレスバス２３およびデ
ータバス２４を介して出力されるトリガ信号発生要求を
受けて、カウンタ２２にカウント開始信号を出力するも
のである。このラッチ回路２1 のリセット端子Ｒにはカ
ウンタ２２から出力されるトリガ信号２６がリセット信
号として入力されるようになっている。
【０００３】このトリガ信号発生回路では、通常動作時
には、カウンタ２２はクロック（ＣＬＫ）が入力するご
とにカウントアップされ、カウントアウトすると、トリ
ガ信号２６を出力する。このトリガ信号２６は別のタイ
ミング信号を発生させるためのトリガとなるとともに、
次のカウント開始のためのカウンタ２２への初期値読込
信号となる。読み込み終了後、カウンタ２２では再びカ
ウントアップされる。また、トリガ信号２６はカウント
２２へ初期値をロードした後、ラッチ回路２１の内容を
リセットするためのリセット信号となる。このような通
常動作では、カウンタ２２からトリガ信号２６が出力さ
れるタイミングは一定である。
には、カウンタ２２はクロック（ＣＬＫ）が入力するご
とにカウントアップされ、カウントアウトすると、トリ
ガ信号２６を出力する。このトリガ信号２６は別のタイ
ミング信号を発生させるためのトリガとなるとともに、
次のカウント開始のためのカウンタ２２への初期値読込
信号となる。読み込み終了後、カウンタ２２では再びカ
ウントアップされる。また、トリガ信号２６はカウント
２２へ初期値をロードした後、ラッチ回路２１の内容を
リセットするためのリセット信号となる。このような通
常動作では、カウンタ２２からトリガ信号２６が出力さ
れるタイミングは一定である。
【０００４】ところで、このトリガ信号２６の発生タイ
ミングを早めたい場合は、ＣＰＵ２０はアドレスバス２
３およびデータバス２４を介して発生タイミングの変更
要求を出力し、ラッチ回路２１に１以上の値を設定す
る。これによりカウンタ２２からトリガ信号が発生した
とき、１以上の値がカウンタ２２に初期値として入力さ
れ、カウントアウトするまでの時間は短くなり、その結
果トリガ信号２６の発生タイミングは早まる。
ミングを早めたい場合は、ＣＰＵ２０はアドレスバス２
３およびデータバス２４を介して発生タイミングの変更
要求を出力し、ラッチ回路２１に１以上の値を設定す
る。これによりカウンタ２２からトリガ信号が発生した
とき、１以上の値がカウンタ２２に初期値として入力さ
れ、カウントアウトするまでの時間は短くなり、その結
果トリガ信号２６の発生タイミングは早まる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
トリガ信号発生回路では、トリガ信号２６の発生タイミ
ングを遅くしようとする場合には、ＣＰＵ２０はカウン
タ２２がカウントアウトする値より若干少ない値をラッ
チ回路２１に設定し、これによりカウンタ２２は一度カ
ウントアウトして再び「０」からカウントを開始するよ
うになっている。そのためカウンタ２２からはトリガ信
号２６が２発発生してしまい、余分なトリガ信号が発生
するという問題があった。
トリガ信号発生回路では、トリガ信号２６の発生タイミ
ングを遅くしようとする場合には、ＣＰＵ２０はカウン
タ２２がカウントアウトする値より若干少ない値をラッ
チ回路２１に設定し、これによりカウンタ２２は一度カ
ウントアウトして再び「０」からカウントを開始するよ
うになっている。そのためカウンタ２２からはトリガ信
号２６が２発発生してしまい、余分なトリガ信号が発生
するという問題があった。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、トリガ信号の発生タイミングを遅ら
せる場合においても余分なトリガ信号を出力することな
く、ＣＰＵから指定された遅延時間に応じてトリガ信号
を発生できるトリガ信号発生回路を提供することにあ
る。
ので、その目的は、トリガ信号の発生タイミングを遅ら
せる場合においても余分なトリガ信号を出力することな
く、ＣＰＵから指定された遅延時間に応じてトリガ信号
を発生できるトリガ信号発生回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のトリガ信号発生
回路は、クロックを入力としてカウントアップし、カウ
ントアウトしたときにトリガ信号を出力するカウンタ
と、カウント開始信号を前記カウンタに出力するととも
に、前記トリガ信号をリセット信号として入力するラッ
チ回路と、前記トリガ信号の発生タイミングの変更要求
とともにトリガ信号のマスク要求を出力する発生タイミ
ング変更手段と、この発生タイミング変更手段からマス
ク要求が出力されたときに前記カウンタから出力される
トリガ信号をマスクするトリガ信号マスク手段とを備え
ている。
回路は、クロックを入力としてカウントアップし、カウ
ントアウトしたときにトリガ信号を出力するカウンタ
と、カウント開始信号を前記カウンタに出力するととも
に、前記トリガ信号をリセット信号として入力するラッ
チ回路と、前記トリガ信号の発生タイミングの変更要求
とともにトリガ信号のマスク要求を出力する発生タイミ
ング変更手段と、この発生タイミング変更手段からマス
ク要求が出力されたときに前記カウンタから出力される
トリガ信号をマスクするトリガ信号マスク手段とを備え
ている。
【０００８】前記トリガ信号マスク手段は、具体的に
は、前記発生タイミング変更手段から出力されたマスク
要求を記憶する第１のフリップフロップと、前記カウン
タの出力信号をクロック入力として前記第１のフリップ
フロップの正転出力信号をラッチするとともに、その反
転出力信号を前記第１のフリップフロップのリセット端
子にマスク要求のクリア信号として出力する第２のフリ
ップフロップと、この第２のフリップフロップの反転出
力信号および前記カウンタの出力信号を入力とし、前記
マスク要求に応じて前記トリガ信号をマスクするアンド
回路とにより構成される。
は、前記発生タイミング変更手段から出力されたマスク
要求を記憶する第１のフリップフロップと、前記カウン
タの出力信号をクロック入力として前記第１のフリップ
フロップの正転出力信号をラッチするとともに、その反
転出力信号を前記第１のフリップフロップのリセット端
子にマスク要求のクリア信号として出力する第２のフリ
ップフロップと、この第２のフリップフロップの反転出
力信号および前記カウンタの出力信号を入力とし、前記
マスク要求に応じて前記トリガ信号をマスクするアンド
回路とにより構成される。
【０００９】このトリガ信号発生回路では、発生タイミ
ング変更手段からカウント開始指令およびマスク要求が
出された場合にはラッチ回路からカウンタに対してカウ
ント開始信号が出力される。これによりカウンタでは、
クロックの入力に同期してカウントアップし、カウント
アウトしたときにトリガ信号をアンド回路の一方の入力
端に出力する。一方、発生タイミング変更手段から出力
されたマスク要求は、第１のフリップフロップに記憶さ
れ、その正転出力信号が第２のフリップフロップにラッ
チされた後、その反転出力信号がアンド回路の他方の入
力端に供給される。アンド回路では、入力した２つの信
号の論理和をとり、最初のトリガ信号をマスクする。ま
た、第２のフリップフロップの反転出力信号が前記第１
のフリップフロップのリセット端子に供給される。その
結果第１のフリップフロップの正転出力信号および第２
のフリップフロップの反転出力信号が反転し、マスク要
求が解除され、トリガ信号が出力される。
ング変更手段からカウント開始指令およびマスク要求が
出された場合にはラッチ回路からカウンタに対してカウ
ント開始信号が出力される。これによりカウンタでは、
クロックの入力に同期してカウントアップし、カウント
アウトしたときにトリガ信号をアンド回路の一方の入力
端に出力する。一方、発生タイミング変更手段から出力
されたマスク要求は、第１のフリップフロップに記憶さ
れ、その正転出力信号が第２のフリップフロップにラッ
チされた後、その反転出力信号がアンド回路の他方の入
力端に供給される。アンド回路では、入力した２つの信
号の論理和をとり、最初のトリガ信号をマスクする。ま
た、第２のフリップフロップの反転出力信号が前記第１
のフリップフロップのリセット端子に供給される。その
結果第１のフリップフロップの正転出力信号および第２
のフリップフロップの反転出力信号が反転し、マスク要
求が解除され、トリガ信号が出力される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例に係るトリガ信号
発生回路の構成を表すものである。
発生回路の構成を表すものである。
【００１２】このトリガ信号発生回路は、クロック（Ｃ
ＬＫ）を入力としてカウントアップし、カウントアウト
したときにトリガ信号１０を出力するカウンタ３を備え
ている。このカウンタ３が出力されるトリガ信号１０は
カウンタ３のロード端子（Ｒ）にも初期値読込信号とし
て供給されるようになっている。ラッチ回路２は、ＣＰ
Ｕ１からアドレスバス７およびデータバス８を介して出
力されるトリガ信号の発生要求を受けて、カウンタ３に
カウント開始信号を出力するものである。ラッチ回路２
のリセット端子Ｒにはカウンタ３から出力されるトリガ
信号１０がリセット信号として入力されるようになって
いる。ＣＰＵ１は、またトリガ信号の発生タイミング変
更要求を出力するとともに、最初のトリガ信号のマスク
要求を出力するようになっている。ＣＰＵ１から出力さ
れたマスク要求は、アドレスバス７およびデータバス８
を介してそれぞれ第１のフリップフロップ４のデータ入
力端およびクロック入力端に供給されるようになってい
る。第１のフリップフロップ４の正転出力信号は第２の
フリップフロップ５のデータ入力端に供給されるように
なっている。第２のフリップフロップ５のクロック入力
端にはカウンタ３から出力されたトリガ信号１０が入力
されるようになっている。この第２のフリップフロップ
５はデータ入力端に入力した信号をラッチし、その反転
出力信号を、マスク要求信号１１としてアンド回路６の
一方の入力端に供給するとともに、第１のフリップフロ
ップ４のリセット端にクリア信号として供給するように
なっている。アンド回路６の他方の入力端にはカウンタ
３から出力されるトリガ信号１０が入力されている。こ
のアンド回路６は入力した信号１０、１１の論理和をと
ることにより、マスク要求信号１１がハイレベルである
ときのみトリガ信号１０をトリガ信号１２として出力
し、マスク要求信号１１がローレベルのときにはトリガ
信号１０をマスクするものである。
ＬＫ）を入力としてカウントアップし、カウントアウト
したときにトリガ信号１０を出力するカウンタ３を備え
ている。このカウンタ３が出力されるトリガ信号１０は
カウンタ３のロード端子（Ｒ）にも初期値読込信号とし
て供給されるようになっている。ラッチ回路２は、ＣＰ
Ｕ１からアドレスバス７およびデータバス８を介して出
力されるトリガ信号の発生要求を受けて、カウンタ３に
カウント開始信号を出力するものである。ラッチ回路２
のリセット端子Ｒにはカウンタ３から出力されるトリガ
信号１０がリセット信号として入力されるようになって
いる。ＣＰＵ１は、またトリガ信号の発生タイミング変
更要求を出力するとともに、最初のトリガ信号のマスク
要求を出力するようになっている。ＣＰＵ１から出力さ
れたマスク要求は、アドレスバス７およびデータバス８
を介してそれぞれ第１のフリップフロップ４のデータ入
力端およびクロック入力端に供給されるようになってい
る。第１のフリップフロップ４の正転出力信号は第２の
フリップフロップ５のデータ入力端に供給されるように
なっている。第２のフリップフロップ５のクロック入力
端にはカウンタ３から出力されたトリガ信号１０が入力
されるようになっている。この第２のフリップフロップ
５はデータ入力端に入力した信号をラッチし、その反転
出力信号を、マスク要求信号１１としてアンド回路６の
一方の入力端に供給するとともに、第１のフリップフロ
ップ４のリセット端にクリア信号として供給するように
なっている。アンド回路６の他方の入力端にはカウンタ
３から出力されるトリガ信号１０が入力されている。こ
のアンド回路６は入力した信号１０、１１の論理和をと
ることにより、マスク要求信号１１がハイレベルである
ときのみトリガ信号１０をトリガ信号１２として出力
し、マスク要求信号１１がローレベルのときにはトリガ
信号１０をマスクするものである。
【００１３】次に、本実施例のトリガ信号発生回路によ
りトリガ信号の発生タイミングを通常時より遅らせる場
合の動作について説明する。
りトリガ信号の発生タイミングを通常時より遅らせる場
合の動作について説明する。
【００１４】ＣＰＵ２０はトリガ信号の発生タイミング
を遅らせる場合には、発生タイミング変更要求として通
常カウントアウトする値より少ない値の設定信号を出力
するとともに、マスク要求をデータバス８およびアドレ
スバス７を介して出力する。ラッチ回路２はこの設定信
号をカウンタ３に供給する。この信号を受けてカウンタ
３ではクロックの入力に同期してカウントアップされ、
カウントアウトしたときにトリガ信号１０がアンド回路
６の一方の入力端に供給されるとともに、カウンタ３の
リード端子に供給される。これによりカウンタ３は再び
「０」からカウントを開始する。トリガ信号１０はまた
フリップフロップ５のクロック入力端に供給される。
を遅らせる場合には、発生タイミング変更要求として通
常カウントアウトする値より少ない値の設定信号を出力
するとともに、マスク要求をデータバス８およびアドレ
スバス７を介して出力する。ラッチ回路２はこの設定信
号をカウンタ３に供給する。この信号を受けてカウンタ
３ではクロックの入力に同期してカウントアップされ、
カウントアウトしたときにトリガ信号１０がアンド回路
６の一方の入力端に供給されるとともに、カウンタ３の
リード端子に供給される。これによりカウンタ３は再び
「０」からカウントを開始する。トリガ信号１０はまた
フリップフロップ５のクロック入力端に供給される。
【００１５】一方、フリップフロップ４ではデータバス
８を介してクロックが入力するごとに、正転出力端より
ハイレベル「Ｈ」の信号が出力され、この信号がフリッ
プフロップ５のデータ入力端に入力される。フリップフ
ロップ５ではクロック入力端にはカウンタ３からトリガ
信号１０が供給されると、その反転出力端からはローレ
ベル「Ｌ」の信号を出力する。その結果、アンド回路６
からはローレベル「Ｌ」の信号が出力される。すなわ
ち、カウンタ３から出力される最初のトリガ信号１０が
マスクされることになる。
８を介してクロックが入力するごとに、正転出力端より
ハイレベル「Ｈ」の信号が出力され、この信号がフリッ
プフロップ５のデータ入力端に入力される。フリップフ
ロップ５ではクロック入力端にはカウンタ３からトリガ
信号１０が供給されると、その反転出力端からはローレ
ベル「Ｌ」の信号を出力する。その結果、アンド回路６
からはローレベル「Ｌ」の信号が出力される。すなわ
ち、カウンタ３から出力される最初のトリガ信号１０が
マスクされることになる。
【００１６】また、フリップフロップ５の反転出力端か
ら出力されるローレベル「Ｌ」の信号はリセット信号と
してフリップフロップ４のリセット入力端に供給され、
フリップフロップ４をリセットする。これによりフリッ
プフロップ４の正転出力端からはローレベル「Ｌ」の信
号が出力され、この信号がフリップフロップ５のデータ
入力端に入力される。その結果、フリップフロップ５の
反転出力端からはハイレベル「Ｈ」の信号が出力され、
アンド回路６からはハイレベル「Ｈ」の信号が、トリガ
信号１２として出力される。すなわち、２発目のトリガ
信号１０はマスクされることなく出力される。
ら出力されるローレベル「Ｌ」の信号はリセット信号と
してフリップフロップ４のリセット入力端に供給され、
フリップフロップ４をリセットする。これによりフリッ
プフロップ４の正転出力端からはローレベル「Ｌ」の信
号が出力され、この信号がフリップフロップ５のデータ
入力端に入力される。その結果、フリップフロップ５の
反転出力端からはハイレベル「Ｈ」の信号が出力され、
アンド回路６からはハイレベル「Ｈ」の信号が、トリガ
信号１２として出力される。すなわち、２発目のトリガ
信号１０はマスクされることなく出力される。
【００１７】このように本実施例のトリガ信号発生回路
では、ＣＰＵ１からのマスク要求により１発目のトリガ
信号がマスクされ、タイミングが遅れて２発目のトリガ
信号１２が出力されることになる。
では、ＣＰＵ１からのマスク要求により１発目のトリガ
信号がマスクされ、タイミングが遅れて２発目のトリガ
信号１２が出力されることになる。
【００１８】
【発明の効果】以上説明したように本発明のトリガ信号
発生回路によれば、カウンタから出力される最初のトリ
ガ信号をマスクするトリガ信号マスク手段を設けるよう
にしたので、トリガ信号の発生タイミングを遅らせる場
合においても余分なトリガ信号を出力することなく、設
定された遅延時間に応じてトリガ信号を発生できるとい
う効果がある。
発生回路によれば、カウンタから出力される最初のトリ
ガ信号をマスクするトリガ信号マスク手段を設けるよう
にしたので、トリガ信号の発生タイミングを遅らせる場
合においても余分なトリガ信号を出力することなく、設
定された遅延時間に応じてトリガ信号を発生できるとい
う効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係るトリガ信号発生回路の
構成を表すブロック図である。
構成を表すブロック図である。
【図２】従来のトリガ信号発生回路の構成を表すブロッ
ク図である。
ク図である。
１ ＣＰＵ（中央処理装置） ２ ラッチ回路 ３ カウンタ ４、５ フリップフロップ ６ アンド回路
Claims (2)
- 【請求項１】 クロックを入力としてカウントアップ
し、カウントアウトしたときにトリガ信号を出力するカ
ウンタと、 カウント開始信号を前記カウンタに出力するとともに、
前記トリガ信号をリセット信号として入力するラッチ回
路と、 前記トリガ信号の発生タイミングの変更要求とともに最
初のトリガ信号のマスク要求を出力する発生タイミング
変更手段と、 この発生タイミング変更手段からマスク要求が出力され
たときに前記カウンタから出力される最初のトリガ信号
をマスクするトリガ信号マスク手段とを具備したことを
特徴とするトリガ信号発生回路。 - 【請求項２】 前記トリガ信号マスク手段は、前記発生
タイミング変更手段から出力されたマスク要求を記憶す
る第１のフリップフロップと、前記カウンタの出力信号
をクロック入力として前記第１のフリップフロップの正
転出力信号をラッチするとともに、その反転出力信号を
前記第１のフリップフロップのリセット端子にマスク要
求のクリア信号として出力する第２のフリップフロップ
と、この第２のフリップフロップの反転出力信号および
前記カウンタの出力信号を入力とし、前記マスク要求に
応じて最初のトリガ信号をマスクするアンド回路とによ
り構成されたことを特徴とする請求項１記載のトリガ信
号発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074532A JPH05276022A (ja) | 1992-03-30 | 1992-03-30 | トリガ信号発生回路 |
| KR1019930004932A KR960016809B1 (ko) | 1992-03-30 | 1993-03-29 | 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로 |
| CA002092845A CA2092845C (en) | 1992-03-30 | 1993-03-29 | Trigger signal generating circuit |
| AU35576/93A AU654769B2 (en) | 1992-03-30 | 1993-03-29 | Trigger signal generating circuit |
| US08/038,709 US5381451A (en) | 1992-03-30 | 1993-03-29 | Trigger signal generating circuit with extraneous pulse prevention during accelerated pulse counting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074532A JPH05276022A (ja) | 1992-03-30 | 1992-03-30 | トリガ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276022A true JPH05276022A (ja) | 1993-10-22 |
Family
ID=13550005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074532A Pending JPH05276022A (ja) | 1992-03-30 | 1992-03-30 | トリガ信号発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5381451A (ja) |
| JP (1) | JPH05276022A (ja) |
| KR (1) | KR960016809B1 (ja) |
| AU (1) | AU654769B2 (ja) |
| CA (1) | CA2092845C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040051802A (ko) * | 2002-12-13 | 2004-06-19 | 엘지이노텍 주식회사 | 트리거 신호 발생회로 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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