KR20040051802A - 트리거 신호 발생회로 - Google Patents
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Abstract
본 발명은 트리거 신호 발생회로에 관한 것으로, 상세하게는 트리거 신호 발생회로에 디지털 카운터와 디지털 비교기 및 논리회로를 추가하여 잡음 환경하에서 반파 정류기의 충방전시 아날로그 비교기의 문턱치부근에서 채터링이 발생하는 동안 아날로그 비교기의 출력을 통해 트리거 신호를 생성하지 않고, 채터링이 종료되어 아날로그 비교기의 출력 신호가 안정된 다음 아날로그 비교기의 출력 신호를 통해 트리거 신호를 생성함으로써 안정적인 트리거 신호를 발생시킴으로써 보다 신뢰성 있는 회로 동작을 제공하여 각종 신호처리 시스템의 트리거 신호 발생회로로 사용될 때 입력 신호가 잡음 환경하의 소신호일 때에도 오류없이 동작할 수 있도록 하는데 있다.
Description
본 발명은 트리거 신호 발생회로에 관한 것으로, 상세하게는 트리거 신호 발생시 잡음에 의해 발생되는 채터링 현상에 의해 중복 트리거 신호가 발생 및 유실되는 것을 차단하는 트리거 신호 발생회로에 관한 것이다.
트리거 신호 발생회로는 임의의 신호 처리 시스템에서 비주기적으로 입력되는 버스트 모드(Burst Mode)신호의 시작을 알려주는 트리거 신호를 발생하는 회로를 말한다.
이러한 트리거 신호 발생회로는 도 1에 도시된 바와 같이 반파 정류기(11)와, 아날로그 비교기(12)와, 제 1논리회로(13)와, 지연회로(14)와, 제 2논리회로(15)로 구성된다.
반파 정류기(11)는 내부에 다이오드(D)와 저항(R) 및 콘덴서(C)로 이루어지고, 입력되는 정현파 신호를 반파 정류시킨다.
아날로그 비교기(12)는 반파 정류기(11)로부터 입력되는 전압과 기준 전압을 비교하여 기준 전압보다 입력 전압이 크면 +전압, 즉 TTL 기준으로 하이 신호를 출력하고, 기준 전압보다 입력 전압이 작으면 -전압, 즉 TTL 기준으로 로우 신호를 출력한다.
제 1논리회로(13)는 아날로그 비교기(12)로부터 출력되는 신호와, 클럭 신호를 조합하여 이에 따라 하이(1) 또는 로우(0) 신호를 출력한다. 여기에서 제 1논리회로(13)는 AND 게이트로 아날로그 비교기(12)로부터 출력되는 신호와, 클럭 신호중 어느 하나 또는 두 신호가 모두 입력되면 하이 신호를 출력하고, 두 신호가 모두 입력되지 않으면 로우 신호를 출력한다.
지연회로(14)는 제 1논리회로(13)로부터 출력되는 신호를 클럭 신호의 한주기만큼 지연시켜 출력한다.
제 2논리회로(15)는 지연회로(14)로부터 출력되는 신호를 반전시킨 다음 제 1논리회로(13)의 출력 신호와 반전된 신호의 논리 조합으로 원하는 펄스폭의 트리거 신호를 출력한다. 여기에서 제 2논리회로(15)는 지연회로(14)로부터 출력되는 신호를 반전시켜 출력하는 NOT 게이트와, 제 1논리회로(13)의 출력 신호와 NOT 게이트의 출력 신호중 어느 하나 또는 두 신호가 모두 입력되면 하이 신호를 출력하고, 두 신호가 모두 입력되지 않으면 로우 신호를 출력하는 AND 게이트로 이루어진다.
이하 종래의 트리거 신호 발생회로의 동작을 도 1을 참조하여 설명하면, 먼저 버스트 모드 신호가 반파 정류기(11)로 입력되면 반파 정류기(11)는 입력된 신호를 반파 정류하여 출력한다.
반파 정류기(11)로부터 반파 정류된 신호가 입력되면 아날로그 비교기(12)는 입력 신호의 유무에 따라 하이 신호 또는 로우 신호를 출력하는데, 반파 정류 전압이 기준 전압보다 커지는 시점에서 하이 신호를 출력하고, 신호 입력이 없어 반파 정류기(11)의 콘덴서가 방전하는 전압값이 출력되어 반파 정류 전압이 기준전압보다 작아지는 시점에서는 로우 신호를 출력한다.
아날로그 비교기(12)에서 출력되는 하이 신호와, 지연회로(14)에 의해 한주기만큼 지연된 후 제 2논리회로(15)의 NOT 게이트에 의해 반전된 신호가 제 2논리회로(15)의 AND 게이트에 의해 논리합되어 트리거 신호가 출력된다.
그러나 이러한 종래의 트리거 신호 발생회로는 잡음 환경하에서 반파 정류기의 충방전시 아날로그 비교기의 문턱치(Threshold Level)부근에서채터링(Chattering)이 발생하게 된다.
이러한 현상을 방지하기 위하여 아날로그 비교기를 슈미트 트리거(Schmitt Trigger)로 설계하지만 검출해야 할 신호의 크기가 매우 작은 경우 슈미트 트리거의 상위 트리거 지점과 하위 트리거 지점의 차이를 크게 할 수 없기 때문에 채터링 현상을 완전히 제거할 수 없다는 문제점을 가지고 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 트리거 신호 발생회로에 디지털 카운터와 디지털 비교기 및 논리회로를 추가하여 아날로그 비교기의 출력 신호가 안정된 후 트리거 신호를 출력함으로써 신호 발생 초기와 소멸 초기에 발생하는 트리거 신호의 오류를 제거함으로써 보다 신뢰성 있는 회로 동작을 제공하여, 각종 신호처리 시스템의 트리거 신호 발생회로로 사용될 때 입력 신호가 잡음 환경하의 소신호일 때에도 오류없이 동작할 수 있도록 하는데 있다.
도 2는 종래의 트리거 신호 발생회로의 구성을 개략적으로 나타낸 블록도
도 2는 본 발명에 따른 트리거 신호 발생회로의 구성을 개략적으로 나타낸 블록도
도 3은 본 발명에 따른 트리거 신호 발생회로의 각 구성부의 출력 파형을 나타낸 타이밍도
<도면중 주요부분에 대한 부호의 설명>
110 : 반파 정류기120 : 아날로그 비교기
130 : 제 1논리회로140 : 제 2논리회로
150 : n비트 카운터160 : 디지털 비교기
170 : 제 3논리회로180 : 지연회로
190 : 제 4논리회로
상기와 같은 목적을 달성하기 위한 본 발명의 특징은,
트리거 신호 발생회로에 있어서,
내부에 다이오드와 저항 및 콘덴서로 이루어지고, 입력되는 정현파 신호를 반파 정류시키는 반파 정류기와,
상기 반파 정류기로부터 입력되는 전압과 기준 전압을 비교하여 비교 결과에 따라 하이, 로우 신호를 출력하는 아날로그 비교기와,
상기 아날로그 비교기의 출력 신호와, 클럭 신호 및 출력측으로부터 피드백되는 신호의 입력 여부에 따라 하이 또는 로우 신호를 출력하는 제 1논리회로와,
상기 아날로그 비교기로부터 출력되는 신호를 반전시켜 출력하는 제 2논리회로와,
상기 제 2논리회로로부터 하이 신호가 출력되면 리셋되고, 이상태에서 상기 제 1논리회로로부터 로우 신호가 출력되면 클럭을 카운트하여 그 결과를 출력하는 n비트 카운터와,
상기 n비트 카운터로부터 출력되는 카운트값과 기준값을 비교하여 카운트값이 기준값보다 작으면 로우 신호를 출력하는 디지털 비교기와,
상기 디지털 비교기로부터 출력되는 신호를 반전시켜 상기 제 1논리회로로 피드백시키는 제 3논리회로와,
상기 디지털 비교기로부터 출력되는 신호를 클럭 신호의 한주기만큼 지연시켜 출력하는 지연회로와,
상기 지연회로로부터 출력되는 신호를 반전시킨 다음 상기 제 2논리회로의 출력 신호의 입력 여부에 따라 원하는 펄스폭의 트리거 신호를 출력하는 제 4논리회로로 이루어지는 것을 특징으로 한다.
여기에서 상기 제 1논리회로는 AND 게이트이고, 상기 제 2, 3논리회로는 NOT 게이트이다.
이하, 본 발명에 의한 트리거 신호 발생회로의 구성을 도 2를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명에 따른 트리거 신호 발생회로의 구성을 개략적으로 나타낸 블록도이다.
도 2를 참조하면, 본 발명에 따른 트리거 신호 발생회로(100)는, 반파 정류기(110)와, 아날로그 비교기(120)와, 제 1논리회로(130)와, 제 2논리회로(140)와, n비트 카운터(150)와, 디지털 비교기(160)와, 제 3논리회로(170)와, 지연회로(180)와, 제 4논리회로(190)로 구성된다.
반파 정류기(110)는 내부에 다이오드(D)와 저항(R) 및 콘덴서(C)로 이루어지고, 입력되는 정현파 신호를 반파 정류시킨다.
아날로그 비교기(120)는 반파 정류기(110)로부터 입력되는 전압과 기준 전압을 비교하여 비교 결과에 따라 하이, 로우 신호를 출력한다.
제 1논리회로(130)는 아날로그 비교기(120)의 출력 신호와, 클럭 신호 및 제 3논리회로(170)로부터 출력되는 신호를 논리 조합하여 하이(1) 또는 로우(0) 신호를 출력한다. 여기에서 제 1논리회로(130)는 AND 게이트로 아날로그 비교기(120)의 출력 신호와, 클럭 신호 및 제 3논리회로(170)로부터 출력되는 신호중 어느 하나 또는 신호가 모두 입력되면 하이 신호를 출력하고, 신호가 모두 입력되지 않으면 로우 신호를 출력한다.
제 2논리회로(140)는 아날로그 비교기(120)로부터 출력되는 신호를 반전시켜 출력한다. 여기에서 제 2논리회로(140)는 NOT 게이트이다.
n비트 카운터(150)는 제 2논리회로(140)로부터 하이 신호, 즉 아날로그 비교기(120)로부터 로우 신호가 출력되면 리셋되고, 이상태에서 제 1논리회로(130)로부터 로우 신호가 출력되면 클럭을 카운트하여 카운트값(n-Bit)을 출력한다.
디지털 비교기(160)는 n비트 카운터(150)로부터 출력되는 카운트값과 기준값을 비교하여 카운트값이 기준값보다 작으면 로우(0) 신호를 출력하고, 두값이 같은 시점부터 하이(1) 신호를 출력한다.
제 3논리회로(170)는 디지털 비교기(160)로부터 출력되는 신호를 반전시켜 제 1AND 게이트로 피드백시킨다. 여기에서 제 3논리회로(170)는 NOT 게이트이다.
지연회로(180)는 디지털 비교기(160)로부터 출력되는 신호를 클럭 신호의 한주기만큼 지연시켜 출력한다.
제 4논리회로(190)는 지연회로(180)로부터 출력되는 신호를 반전시킨 다음 제 2논리회로(140)의 출력 신호의 입력 여부에 따라 원하는 펄스폭의 트리거 신호를 출력한다. 여기에서 제 4논리회로(190)는 지연회로(180)로부터 출력되는 신호를 반전시켜 출력하는 NOT 게이트와, 디지털 비교기(160)의 출력 신호와 제 1NOT 게이트의 출력 신호중 어느 하나 또는 신호가 모두 입력되면 하이 신호를 출력하고, 신호가 모두 입력되지 않으면 로우 신호를 출력하는 AND 게이트로 구성된다.
이하 본 발명에 따른 트리거 신호 발생회로의 동작을 도 2 및 도 3을 참조하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 트리거 신호 발생회로의 각 구성부의 출력 파형을 나타낸 타이밍도이다.
먼저 버스트 모드 신호가 반파 정류기(110)로 입력되면 반파 정류기(110)는 입력된 신호를 반파 정류하여 출력한다.
반파 정류기(110)로부터 반파 정류된 신호가 입력되면 아날로그 비교기(120)는 입력 신호의 유무에 따라 도 3과 같은 하이 신호 또는 로우 신호를 출력하는데, 반파 정류 전압이 기준 전압보다 커지는 시점에서 하이 신호를 출력한다.
그러면 n비트 카운터(150)는 제 2논리회로(140)의 출력이 하이 신호, 즉 아날로그 비교기(120)의 출력이 로우 신호이면 리셋되어, 이상태에서 제 1논리회로(130)로부터 로우 신호가 출력되면 클럭을 카운트하여 그 결과를 출력한다. 그러면 디지털 비교기(160)는 n비트 카운터(150)로부터 출력되는 카운트값과 기준값을 비교하여 도 3과 같이 카운트값이 기준값보다 작으면 로우 신호를 출력한다.
즉, 신호 입력 초기에 아날로그 비교기(120)에서 신호 불안정으로 채터링이 발생되면 n비트 카운터(150)가 리셋과 카운트를 순간적으로 반복하며, 이때 리셋된 후 카운트되는 시간이 매우 짧으므로 디지털 비교기(160)의 입력값이 기준값을 넘지 못하기 때문에 n비트 카운터(150)가 다시 리셋되는 현상을 반복하여 디지털 비교기(160)의 출력을 로우로 유지시킨다.
그리하여 채터링이 끝난후 신호가 안정되면 아날로그 비교기(120)의 출력이 하이를 유지하므로 n비트 카운터(150)는 카운트를 계속 증가하게 되고, 이로 인해 카운트값이 기준값과 일치하게 되어 디지털 비교기(160)가 하이 신호를 출력한다. 이와 동시에 제 3논리회로(170)로부터 로우 신호가 출력되어 제 1논리회로(130)에서 로우 신호가 출력되어 n비트 카운터(150)가 카운터의 증가를 멈춘다.
그리고 n비트 카운터(150)가 리셋되지 않는다면, 입력 신호의 크기가 아날로그 비교기(120)의 기준전압보다 큰 조건을 만족하는 동안 디지털 비교기(160)의 출력은 하이를 유지한다.
디지털 비교기(160)로부터 하이 신호가 출력되면 지연회로는 이를 클럭 신호의 한주기만큼 지연시켜 출력하고, 제 4논리회로(190)의 NOT 게이트에서 지연회로(180)로부터 출력되는 신호를 반전시켜 출력한다.
그러면 제 4논리회로(190)의 AND 게이트는 도 3과 같이 디지털 비교기(160)의 하이 신호와 제 2논리회로(140)에서 로우 신호가 출력되는 순간 하이 신호를 출력하여 트리거 신호를 발생한다.
한편 신호 입력이 없어 반파 정류기(110)의 콘덴서가 방전하는 전압값이 출력되어 반파 정류 전압이 기준전압보다 작아지는 시점에서는 로우 신호를 출력하면 이와 동시에 n비트 카운터(150)가 리셋되어 초기 상태로 전환된다.
따라서 잡음 환경하에서 반파 정류기의 충방전시 아날로그 비교기의 문턱치부근에서 채터링이 발생하는 동안 아날로그 비교기의 출력을 통해 트리거 신호를 생성하지 않고 채터링이 종료되어 아날로그 비교기의 출력 신호가 안정된 다음 아날로그 비교기의 출력 신호를 통해 트리거 신호를 생성함으로써 안정적인 트리거 신호를 발생시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 트리거 신호 발생회로에 의하면, 트리거 신호 발생회로에 디지털 카운터와 디지털 비교기 및 논리회로를 추가하여 아날로그 비교기의 출력 신호가 안정된 후 트리거 신호를 출력함으로써 신호 발생초기와 소멸 초기에 발생하는 트리거 신호의 오류를 제거함으로써 보다 신뢰성 있는 회로 동작을 제공하여, 각종 신호처리 시스템의 트리거 신호 발생회로로 사용될 때 입력 신호가 잡음 환경하의 소신호일 때에도 오류없이 동작할 수 있도록 하는데 있다.
Claims (2)
- 트리거 신호 발생회로에 있어서,내부에 다이오드와 저항 및 콘덴서로 이루어지고, 입력되는 정현파 신호를 반파 정류시키는 반파 정류기와,상기 반파 정류기로부터 입력되는 전압과 기준 전압을 비교하여 비교 결과에 따라 하이, 로우 신호를 출력하는 아날로그 비교기와,상기 아날로그 비교기의 출력 신호와, 클럭 신호 및 출력측으로부터 피드백되는 신호의 입력 여부에 따라 하이 또는 로우 신호를 출력하는 제 1논리회로와,상기 아날로그 비교기로부터 출력되는 신호를 반전시켜 출력하는 제 2논리회로와,상기 제 2논리회로로부터 하이 신호가 출력되면 리셋되고, 이상태에서 상기 제 1논리회로로부터 로우 신호가 출력되면 클럭을 카운트하여 그 결과를 출력하는 n비트 카운터와,상기 n비트 카운터로부터 출력되는 카운트값과 기준값을 비교하여 카운트값이 기준값보다 작으면 로우 신호를 출력하는 디지털 비교기와,상기 디지털 비교기로부터 출력되는 신호를 반전시켜 상기 제 1논리회로로 피드백시키는 제 3논리회로와,상기 디지털 비교기로부터 출력되는 신호를 클럭 신호의 한주기만큼 지연시켜 출력하는 지연회로와,상기 지연회로로부터 출력되는 신호를 반전시킨 다음 상기 제 2논리회로의 출력 신호의 입력 여부에 따라 원하는 펄스폭의 트리거 신호를 출력하는 제 4논리회로로 이루어지는 것을 특징으로 하는 트리거 신호 발생회로.
- 제 1 항에 있어서,상기 제 1논리회로는,AND 게이트이고,상기 제 2, 3논리회로는,NOT 게이트인 것을 특징으로 하는 트리거 신호 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020079469A KR20040051802A (ko) | 2002-12-13 | 2002-12-13 | 트리거 신호 발생회로 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020020079469A KR20040051802A (ko) | 2002-12-13 | 2002-12-13 | 트리거 신호 발생회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040051802A true KR20040051802A (ko) | 2004-06-19 |
Family
ID=37345602
Family Applications (1)
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| KR1020020079469A KR20040051802A (ko) | 2002-12-13 | 2002-12-13 | 트리거 신호 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040051802A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031311A (ja) * | 1983-08-01 | 1985-02-18 | Mitsubishi Electric Corp | トリガ発生装置 |
| JPH05276022A (ja) * | 1992-03-30 | 1993-10-22 | Nec Corp | トリガ信号発生回路 |
| JPH0854418A (ja) * | 1994-08-17 | 1996-02-27 | Yokogawa Electric Corp | トリガ回路 |
| KR100307549B1 (ko) * | 1999-09-13 | 2001-11-07 | 송재인 | 트리거신호 발생기 |
-
2002
- 2002-12-13 KR KR1020020079469A patent/KR20040051802A/ko not_active Application Discontinuation
Patent Citations (4)
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| KR100307549B1 (ko) * | 1999-09-13 | 2001-11-07 | 송재인 | 트리거신호 발생기 |
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