JPS6031311A - トリガ発生装置 - Google Patents
トリガ発生装置Info
- Publication number
- JPS6031311A JPS6031311A JP58140720A JP14072083A JPS6031311A JP S6031311 A JPS6031311 A JP S6031311A JP 58140720 A JP58140720 A JP 58140720A JP 14072083 A JP14072083 A JP 14072083A JP S6031311 A JPS6031311 A JP S6031311A
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- JP
- Japan
- Prior art keywords
- counter
- trigger
- time
- rom
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Landscapes
- Manipulation Of Pulses (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は例えばレーダトリガ発生装置の改良に関するも
のである。なお、以下の説明はレーダのトリガ発生回路
の場合について記述する。
のである。なお、以下の説明はレーダのトリガ発生回路
の場合について記述する。
近年レーダに課せられた所要特性で主要なものにＥ ０
０ Ｍ （Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｕｎｔｅｒ Ｏ
ｏｕｎ−ｔｅｒＭｅａＳｕｒｅ）性が挙げられる。これ
は電波が 密な状況においても、また目標物から故意に
疑似のエコーを出された場合においてもレーダがその能
力を失なわない為に極めて重要な性能と言える。このＥ
ＣＣＭ性を実現するだめの手法は各種あるが、その中で
最も基本的なものに、ランダムトリガ方式がある。これ
は送信パルスタイミングをランダムに変えることによシ
相手に対し疑似エコーの発生を制限するものである。
０ Ｍ （Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｕｎｔｅｒ Ｏ
ｏｕｎ−ｔｅｒＭｅａＳｕｒｅ）性が挙げられる。これ
は電波が 密な状況においても、また目標物から故意に
疑似のエコーを出された場合においてもレーダがその能
力を失なわない為に極めて重要な性能と言える。このＥ
ＣＣＭ性を実現するだめの手法は各種あるが、その中で
最も基本的なものに、ランダムトリガ方式がある。これ
は送信パルスタイミングをランダムに変えることによシ
相手に対し疑似エコーの発生を制限するものである。
ところで、ランダムトリガはそのレーダシステムの要求
から定まる繰返周期の範囲でランダムな変動をする。こ
のランダム周期は出来るだけ長い方が望まれるが、実際
はハードウェア量との兼ね合いでランダムのサイクル長
が決定される。
から定まる繰返周期の範囲でランダムな変動をする。こ
のランダム周期は出来るだけ長い方が望まれるが、実際
はハードウェア量との兼ね合いでランダムのサイクル長
が決定される。
従来のレーダにおけるトリガ発生装置の１例を第１図に
示す。
示す。
第１図において、（１）は通常メートル系（クロック周
期が１ｍに相当する時間、 ６．６７Ｉ ｎｓの整数倍
）かｙｃｉ系（同様に６．１ ｎ８の整数倍）のクロッ
ク信号を発生する源発振器、（２）は変動する繰返周期
の最小時間で遅延パルスを出力する第１のカウンタ、（
３）はこのカウンタ出力からトリガ１周期と上記最小の
繰返時間の差に相当する時間だけ遅延して上記トリガを
発生する第２のカウンタ、（４）は上記トリガをカウン
トする第３のカウンタ、（５）はこのカウンタの内容に
より番地指定される読み出し専用メモリである第１のＲ
ＯＭである。このＲＯＭの出力は上記第２のカウンタ（
３）のプリセットデータを与える。
期が１ｍに相当する時間、 ６．６７Ｉ ｎｓの整数倍
）かｙｃｉ系（同様に６．１ ｎ８の整数倍）のクロッ
ク信号を発生する源発振器、（２）は変動する繰返周期
の最小時間で遅延パルスを出力する第１のカウンタ、（
３）はこのカウンタ出力からトリガ１周期と上記最小の
繰返時間の差に相当する時間だけ遅延して上記トリガを
発生する第２のカウンタ、（４）は上記トリガをカウン
トする第３のカウンタ、（５）はこのカウンタの内容に
より番地指定される読み出し専用メモリである第１のＲ
ＯＭである。このＲＯＭの出力は上記第２のカウンタ（
３）のプリセットデータを与える。
このＲＯＭにランダムなトリガの変動分に相当するデー
タを与えておけば所望のランダムなトリガが得られる。
タを与えておけば所望のランダムなトリガが得られる。
以上より、この方式の特徴はランダムなトリガパターン
の１サイクルは使用するＲＯＭのアドレス容量に比例す
ることである。
の１サイクルは使用するＲＯＭのアドレス容量に比例す
ることである。
したがってサイクル長の長いランダムトリガを所望する
場合、多量のハードウェア及びそれに伴なう消費電力の
増大を招くのが欠点であった。
場合、多量のハードウェア及びそれに伴なう消費電力の
増大を招くのが欠点であった。
本発明は従来の方式に少量の回路を付加することにより
、サイクル長の長いランダムなトリガを提供する回路方
式である。
、サイクル長の長いランダムなトリガを提供する回路方
式である。
以下、第２図に示す本発明の一実施例について説明する
。図において（１）〜（５）は第１図に示すものに相当
する。
。図において（１）〜（５）は第１図に示すものに相当
する。
（６）は上記第３のカウンタ（４）のりップルキャリー
をカウントする第４のカウンタ、（７）はこのカウンタ
出力によシ番地指定される第２のＲＯＭ、（８）は上記
第１のＲ，ＯＭ （５１と第２（ＤＩＲＯＭ（７１（７
）出力内容を入力とする加算器、（９）はこの加算器出
力のうち、キャリーを除くビット内容を規定の範囲内に
あるかどうか調べる判定回路、ａ（１はこの判定回路が
１真１の時だけデータをとシ込み、上記第２のカウンタ
（３）のプリセット値を与えるレジスタである。
をカウントする第４のカウンタ、（７）はこのカウンタ
出力によシ番地指定される第２のＲＯＭ、（８）は上記
第１のＲ，ＯＭ （５１と第２（ＤＩＲＯＭ（７１（７
）出力内容を入力とする加算器、（９）はこの加算器出
力のうち、キャリーを除くビット内容を規定の範囲内に
あるかどうか調べる判定回路、ａ（１はこの判定回路が
１真１の時だけデータをとシ込み、上記第２のカウンタ
（３）のプリセット値を与えるレジスタである。
次に上記構成のレーダのトリガ発生回路の動作について
説明を容易にする為に簡単化した具体例を用いることと
する。
説明を容易にする為に簡単化した具体例を用いることと
する。
今ｔｏｘ ＨＺ ＋ｔｏφのランダムなトリガについて
ヤード系で考えてみる。その他の諸元は源発振のクロッ
ク周期を１．５６２ μｓ （２５ｂ３’ｄ相当）、使
用するＲＯＭの諸元は２５６番地×４ビット（現在市販
されている代表的ＲＯＭの一つ）とする。
ヤード系で考えてみる。その他の諸元は源発振のクロッ
ク周期を１．５６２ μｓ （２５ｂ３’ｄ相当）、使
用するＲＯＭの諸元は２５６番地×４ビット（現在市販
されている代表的ＲＯＭの一つ）とする。
先づ変動するトリガの１周期は９０．９１μｓ〜１１１
．１μＳ どなる。この時間をデジタル量に換算すると
５８．２〜７１．１ となシ、ここで上記仕様を＋１０
チ以内とすると、５９〜７１となる。よってデジタル量
で第１のカウンタ（２）の遅延時間が５９であシ、第２
０カウンタ（３）の遅延時間が０から１２の範囲の値を
とる。
．１μＳ どなる。この時間をデジタル量に換算すると
５８．２〜７１．１ となシ、ここで上記仕様を＋１０
チ以内とすると、５９〜７１となる。よってデジタル量
で第１のカウンタ（２）の遅延時間が５９であシ、第２
０カウンタ（３）の遅延時間が０から１２の範囲の値を
とる。
ここで第１のＲＯＭ （５）と第２のＲＯＭ （７１に
４ビツトのランダムパターンを第３図で示すとおシ与え
る。
４ビツトのランダムパターンを第３図で示すとおシ与え
る。
ある時刻にお、いて、ランダムなトリガが発生し、上記
第３のカウンタ（４）と第４のカウンタ（６）の内容が
共に（ｏｏｏｏｏｏｏｏ ）になったとすれば、上記第
１のＲＯＭ （５１と第２のＲＯＭ （７１の出力はそ
れぞれ（１０１０） 、（１０１１）となる。したがっ
て加算器（８）の出力は（１０１０１）となシ、上記判
定回路（９）の入力はキャリー信号を除いて（０１０１
）となる。この判定回路（９）は０ ＜ ０１０１≦１
１００ （＝１２） より、“具”の信号を発生し上記
レジスタ（１，０＋にデータ取シ込み用のトリガを発生
する。したがってレジスタは（０１，０１）なるデータ
をとシ込み上記第２０カウンタ（３）のプリセットデー
タとして出力する。この第２のカウンタ（３）では上記
第１のカウンタ（２）の出力にてこの値をプリセットさ
れ、５個のクロック信号をカウントダウンしてリップル
キャリーすなわちトリガを発生する。
第３のカウンタ（４）と第４のカウンタ（６）の内容が
共に（ｏｏｏｏｏｏｏｏ ）になったとすれば、上記第
１のＲＯＭ （５１と第２のＲＯＭ （７１の出力はそ
れぞれ（１０１０） 、（１０１１）となる。したがっ
て加算器（８）の出力は（１０１０１）となシ、上記判
定回路（９）の入力はキャリー信号を除いて（０１０１
）となる。この判定回路（９）は０ ＜ ０１０１≦１
１００ （＝１２） より、“具”の信号を発生し上記
レジスタ（１，０＋にデータ取シ込み用のトリガを発生
する。したがってレジスタは（０１，０１）なるデータ
をとシ込み上記第２０カウンタ（３）のプリセットデー
タとして出力する。この第２のカウンタ（３）では上記
第１のカウンタ（２）の出力にてこの値をプリセットさ
れ、５個のクロック信号をカウントダウンしてリップル
キャリーすなわちトリガを発生する。
次にとのトリガを上記第３のカウンタ（４）がカウント
してその内容は（０００００００１） となる。以下同
様忙考えると上記判定回路（９）の入力は（１１１０）
となり、１１１０≧１１００ よυ１偽１の信号を出力
する。したがって上記レジスタ６、Ｇはこのデータをと
シ込まず、前トリガ周期データを保持するので９発生す
るトリガ周期は前回と同じである。このトリガによシ上
記憶３のカウンタ（４）の内容は（００００００１０）
となる。−前と同様に考えると上記判定回路（９）の
入力は（０１１１）となる。よって判定回路（９）は′
真１の信号を発生し、上記レジスタ０αに取シ込まれ上
記第２のカウンタ（３）のプリセットデータとなる。
してその内容は（０００００００１） となる。以下同
様忙考えると上記判定回路（９）の入力は（１１１０）
となり、１１１０≧１１００ よυ１偽１の信号を出力
する。したがって上記レジスタ６、Ｇはこのデータをと
シ込まず、前トリガ周期データを保持するので９発生す
るトリガ周期は前回と同じである。このトリガによシ上
記憶３のカウンタ（４）の内容は（００００００１０）
となる。−前と同様に考えると上記判定回路（９）の
入力は（０１１１）となる。よって判定回路（９）は′
真１の信号を発生し、上記レジスタ０αに取シ込まれ上
記第２のカウンタ（３）のプリセットデータとなる。
このように繰返周期毎に第３のカウンタ（４）の内容は
１づつ増えるので第１のＲＯＭ （５１の出力内容も繰
返周期毎に変る。そして上記第３の力 ・ウンタ（４）
の値が、（１１１１１１１１）になった時上記判定回路
（９）の入力は（ｏｏｏｏ ）となシ第１のカウンタ（
２）の出力がトリガ出力となる。この時上記第３のカウ
ンタ（４）の内容は（ｏｏｏｏ ｏｏ。
１づつ増えるので第１のＲＯＭ （５１の出力内容も繰
返周期毎に変る。そして上記第３の力 ・ウンタ（４）
の値が、（１１１１１１１１）になった時上記判定回路
（９）の入力は（ｏｏｏｏ ）となシ第１のカウンタ（
２）の出力がトリガ出力となる。この時上記第３のカウ
ンタ（４）の内容は（ｏｏｏｏ ｏｏ。
Ｏ）、上記第４のカウンタ（６）は（０００００００１
）となる。したがって第１のＲＯＭ （５）の出力内容
は上記初期のデータに戻り第２のＲＯＭ （７１０出力
内容は（０１００）になる。この第２のＲＯＭ（７）の
内容は２５６発のトリガが発生するまで不変である。
）となる。したがって第１のＲＯＭ （５）の出力内容
は上記初期のデータに戻り第２のＲＯＭ （７１０出力
内容は（０１００）になる。この第２のＲＯＭ（７）の
内容は２５６発のトリガが発生するまで不変である。
このようにして上記第１の几ＯＭ （５１と上記第２の
ＲＯＭ （７１の選択される番地が倒れも２５５番地に
なるのは前記初期の状態から（２５６Ｘ ２５６−１）
発のトリガが発生した時とたる。以上についてまとめた
ものを第４図に示す。
ＲＯＭ （７１の選択される番地が倒れも２５５番地に
なるのは前記初期の状態から（２５６Ｘ ２５６−１）
発のトリガが発生した時とたる。以上についてまとめた
ものを第４図に示す。
よってこの例においてはトリガパターンの１サイクルは
２５６ ｘ ２５６発のトリガ発生時間とな９９時間に
換算して約６．６秒の長周期のトリガパターンが得られ
ることが判る。
２５６ ｘ ２５６発のトリガ発生時間とな９９時間に
換算して約６．６秒の長周期のトリガパターンが得られ
ることが判る。
なお９本発明の実施例では演算器として加算器を使用し
たが、一様なランダム数値を発生するものならば置き換
え可能である。また上記実施例では、上記判定回路（９
）で１偽“が発生した場合、前のデータを保持したが、
簡単な付加回路によシ、上記第３のカウンタ（４）へ１
発又は複数のクロックを印加すれば更新されたデータを
得ることが出来る。すなわち上記判定回路（９）にｌ真
１が出るまでクロックを印加すればよい。
たが、一様なランダム数値を発生するものならば置き換
え可能である。また上記実施例では、上記判定回路（９
）で１偽“が発生した場合、前のデータを保持したが、
簡単な付加回路によシ、上記第３のカウンタ（４）へ１
発又は複数のクロックを印加すれば更新されたデータを
得ることが出来る。すなわち上記判定回路（９）にｌ真
１が出るまでクロックを印加すればよい。
この場合、上記の例では上記判定回路（９）の入力デー
タが（ｏｏｏｏ ）〜（１１００）の時１真１となるの
で、１サイクルは統計的に２５６ ｘ ２５ｃ。
タが（ｏｏｏｏ ）〜（１１００）の時１真１となるの
で、１サイクルは統計的に２５６ ｘ ２５ｃ。
３
×荀発のトリガ発生時間となる。
ここで、データの有効率（上記判定回路（９）の出力が
１真１となる確率）については、デジタル性から５０％
以上あることは明白である。よってこの回路方式により
飛躍的なサイクル長が得られることを考慮すれば、仮に
５０％使用できないデータがあっても、その有オリ性が
失なわれるものではない。
１真１となる確率）については、デジタル性から５０％
以上あることは明白である。よってこの回路方式により
飛躍的なサイクル長が得られることを考慮すれば、仮に
５０％使用できないデータがあっても、その有オリ性が
失なわれるものではない。
以上のように９本発明においては、少量のＲＯＭを使用
しながら、極めてサイクル長の長いランダムなトリガを
簡単な付加回路にょシ得られ、その効果は絶大である。
しながら、極めてサイクル長の長いランダムなトリガを
簡単な付加回路にょシ得られ、その効果は絶大である。
第１図は従来のレーダにおけるトリガ発生装置の１例を
示すブロック図、第２図〜第４図は本発明によるレーダ
のトリガ発生装置の１例を説明するだめの図である。 図において（１１は源発振器、（２）は第１のカウンタ
、（３）は第２のカウンタ、（４）は第３のカウンタ、
（５）は第１のＲＯＭ、＋６）は第４のカウンタ、（刀
は第２のＲＯＭ１８１は加算器、（９）は判定回路。 ０υはレジスタである。 なお１図中同一あるいは相当部分には同一符号を示して
いる。 代理人 大岩増雄 箇 ４珀 第）パｏＨ紬客 □ ｔｏｔ。 １ ００ｔｌ ｚ ｔｔｏ。 ２５５ ０ ／ ＯＩ ｆａ ４ トリガオ馴号 芽１のＲＯ市内ギｊ 第２υ８Ｉ ＩＯ
ＩＯｆｏ１ ２５１、０１０１ １ｏｔ ２Ｓ７ １０ Ｉｏ ０Ｉ０ ２’；ｔＸ２ ０１０Ｉ Ｏｊ０ 第２のＲＯ間の内容 ＋０１１ ｏ ｆ ｏ。 ０１ １ 図 Ｉ ０１０１ ０１０１ １１ １０ ０１０１ ０、Ｉｔｌ ０１１１ ＋ ｏｏｏｏ ｏｏｏ。 ｏ Ｈｔｏ ｏｏｏ。 ＯＩＩ Ｉ ０ＩＩ ｌ ００００ ＱＯＯＯ ｏ ｔｏｏｌ ｒｏｏｔ
示すブロック図、第２図〜第４図は本発明によるレーダ
のトリガ発生装置の１例を説明するだめの図である。 図において（１１は源発振器、（２）は第１のカウンタ
、（３）は第２のカウンタ、（４）は第３のカウンタ、
（５）は第１のＲＯＭ、＋６）は第４のカウンタ、（刀
は第２のＲＯＭ１８１は加算器、（９）は判定回路。 ０υはレジスタである。 なお１図中同一あるいは相当部分には同一符号を示して
いる。 代理人 大岩増雄 箇 ４珀 第）パｏＨ紬客 □ ｔｏｔ。 １ ００ｔｌ ｚ ｔｔｏ。 ２５５ ０ ／ ＯＩ ｆａ ４ トリガオ馴号 芽１のＲＯ市内ギｊ 第２υ８Ｉ ＩＯ
ＩＯｆｏ１ ２５１、０１０１ １ｏｔ ２Ｓ７ １０ Ｉｏ ０Ｉ０ ２’；ｔＸ２ ０１０Ｉ Ｏｊ０ 第２のＲＯ間の内容 ＋０１１ ｏ ｆ ｏ。 ０１ １ 図 Ｉ ０１０１ ０１０１ １１ １０ ０１０１ ０、Ｉｔｌ ０１１１ ＋ ｏｏｏｏ ｏｏｏ。 ｏ Ｈｔｏ ｏｏｏ。 ＯＩＩ Ｉ ０ＩＩ ｌ ００００ ＱＯＯＯ ｏ ｔｏｏｌ ｒｏｏｔ
Claims (1)
- 所定周波数のクロック信号を発生する源発振器と、繰返
周期が変動するトリガ信号から上記クロック信号をカウ
ントして、上記繰返周期の最小時間以下で遅延パルスを
出力する第１のカウンタと、上記遅延パルスか一プリセ
ット値の時間だけカウントして上記トリガを出力する第
２のカウンタと、上記トリガをカウントする第３のカウ
ンタと、この第３のカウンタのリップルキャリをカウン
トする第４のカウンタと、上記第３及び第４のカウンタ
によシそれぞれ番地が指定され、一様なランダム値が書
き込まれている読み出し専用メモリで構成される第１の
ＲＯＭ及び第２のＲＯＭと、その２個のＲＯＭの内容を
演算して一様なランダム出力値を得る演算器と、この演
算器の出力の内容に和尚する時間と、上記第１のカウン
タが有する遅延時間の合計時間が所要のトリガ繰返し時
間の範囲にあるかどうか判定する判定回路と、この判定
回路の出力が１真１の時のみ上記演算器出力の値をとυ
込み、上記第２のカウンタのプリセット値を与えるレジ
スタから構成されていることを特徴とするトリガ発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140720A JPS6031311A (ja) | 1983-08-01 | 1983-08-01 | トリガ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140720A JPS6031311A (ja) | 1983-08-01 | 1983-08-01 | トリガ発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031311A true JPS6031311A (ja) | 1985-02-18 |
Family
ID=15275136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140720A Pending JPS6031311A (ja) | 1983-08-01 | 1983-08-01 | トリガ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031311A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307549B1 (ko) * | 1999-09-13 | 2001-11-07 | 송재인 | 트리거신호 발생기 |
| KR20040051802A (ko) * | 2002-12-13 | 2004-06-19 | 엘지이노텍 주식회사 | 트리거 신호 발생회로 |
-
1983
- 1983-08-01 JP JP58140720A patent/JPS6031311A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307549B1 (ko) * | 1999-09-13 | 2001-11-07 | 송재인 | 트리거신호 발생기 |
| KR20040051802A (ko) * | 2002-12-13 | 2004-06-19 | 엘지이노텍 주식회사 | 트리거 신호 발생회로 |
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