JP2777952B2 - 動作状態設定方式 - Google Patents
動作状態設定方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
の動作状態をレジスタに設定する動作状態設定方式に関
するものである。
の動作状態をレジスタに設定する動作状態設定方式に関
するものである。
【０００２】情報処理装置において、リセット時にシス
テムより定められた固定値をセットしておき、初期診断
中はその値で動作し、実際の動作開始時にプロセッサか
ら所定の値をセットするようなレジスタの構成につい
て、ハード量を少なくして信頼性の高い構成が要求され
ている。
テムより定められた固定値をセットしておき、初期診断
中はその値で動作し、実際の動作開始時にプロセッサか
ら所定の値をセットするようなレジスタの構成につい
て、ハード量を少なくして信頼性の高い構成が要求され
ている。
【０００３】
【従来の技術】従来、情報処理装置において、システム
の情報を設定するレジスタは、例えば図６に示すよう
に、プリセットＰ、クリアＣ付きの１ビットＦＦを複
数、例えば８個組み合わせてレジスタＡＡＲ（アダプタ
・アドレス・レジスタ）を構成していた。
の情報を設定するレジスタは、例えば図６に示すよう
に、プリセットＰ、クリアＣ付きの１ビットＦＦを複
数、例えば８個組み合わせてレジスタＡＡＲ（アダプタ
・アドレス・レジスタ）を構成していた。
【０００４】以下構成および動作を簡単に説明する。図
６は、従来技術の説明図を示す。図６において、レジス
タ２１は、プリセットＰ、クリアＣ付きの１ビットＦＦ
（フリップフロップ）１からＦＦ８によって構成したレ
ジスタである。
６は、従来技術の説明図を示す。図６において、レジス
タ２１は、プリセットＰ、クリアＣ付きの１ビットＦＦ
（フリップフロップ）１からＦＦ８によって構成したレ
ジスタである。
【０００５】システムクロックＳＣＬＫは、システムク
ロックであって、１ビットＦＦを同期して動作させるク
ロックである。リセット信号ＲＳＴは、１ビットＦＦを
リセットするリセット信号である。
ロックであって、１ビットＦＦを同期して動作させるク
ロックである。リセット信号ＲＳＴは、１ビットＦＦを
リセットするリセット信号である。
【０００６】ＣＩＤ０からＣＩＤ７は、チップＩＤｘ
（ｘ＝０から７）であって、システムで定めた固定値で
ある。これら構成のもとで、リセット時にシステムで定
めた固定値ＣＩＤｘ（ｘ＝０から７）を入力してリセッ
ト信号ＲＳＴを供給し、１ビットＦＦであるＦＦ１から
ＦＦ８に値を設定していた。
（ｘ＝０から７）であって、システムで定めた固定値で
ある。これら構成のもとで、リセット時にシステムで定
めた固定値ＣＩＤｘ（ｘ＝０から７）を入力してリセッ
ト信号ＲＳＴを供給し、１ビットＦＦであるＦＦ１から
ＦＦ８に値を設定していた。
【０００７】
【発明が解決しようとする課題】このように、リセット
時にシステムによって定められた固定値を設定するレジ
スタとして、プリセット（ＦＦの状態を予め“１”にセ
ットする入力）およびクリア（ＦＦの状態を予め“０”
にセットする入力）付きの１ビットＦＦを数個使用して
いたため、ハード量が多くなってしまうという問題があ
った。具体的に言えば、図６に示す例えば８ビットのＡ
ＡＲ（アダプタ・アドレス・レジスタ）と呼ばれるレジ
スタは、プリセット及びクリア入力付きの１ビットＦＦ
を８個用いて、ＣＩＤｘ（ｘ＝０〜７）が“０”に設定
されているビットはクリア入力にリセット信号を入力
し、“１”に設定されているビットはプリセット入力に
リセット信号を入力するように構成しなければならず、
多くのハードウェア量が必要となってしまうという問題
があった。また、リセットとクロックが競合した時に正
常な値を書き込めなくなり信頼性も悪いという問題があ
った。
時にシステムによって定められた固定値を設定するレジ
スタとして、プリセット（ＦＦの状態を予め“１”にセ
ットする入力）およびクリア（ＦＦの状態を予め“０”
にセットする入力）付きの１ビットＦＦを数個使用して
いたため、ハード量が多くなってしまうという問題があ
った。具体的に言えば、図６に示す例えば８ビットのＡ
ＡＲ（アダプタ・アドレス・レジスタ）と呼ばれるレジ
スタは、プリセット及びクリア入力付きの１ビットＦＦ
を８個用いて、ＣＩＤｘ（ｘ＝０〜７）が“０”に設定
されているビットはクリア入力にリセット信号を入力
し、“１”に設定されているビットはプリセット入力に
リセット信号を入力するように構成しなければならず、
多くのハードウェア量が必要となってしまうという問題
があった。また、リセットとクロックが競合した時に正
常な値を書き込めなくなり信頼性も悪いという問題があ
った。
【０００８】本発明は、これらの問題を解決するため、
プリセットやクリア入力なしの多ビットＦＦを用い、こ
れにクロックに同期して動作状態を設定し、ハード量を
少なくして信頼性を向上させることを目的としている。
プリセットやクリア入力なしの多ビットＦＦを用い、こ
れにクロックに同期して動作状態を設定し、ハード量を
少なくして信頼性を向上させることを目的としている。
【０００９】
【課題を解決するための手段】図１は、本発明の原理構
成図を示す。図１において、同期回路１は、リセット信
号をクロックに同期した同期ＲＳＴを生成するものであ
る。
成図を示す。図１において、同期回路１は、リセット信
号をクロックに同期した同期ＲＳＴを生成するものであ
る。
【００１０】選択回路２は、システムの固定値あるいは
外部からの値のいずれかを選択するものである。多ビッ
トＦＦ３は、クリア入力およびリセット入力なしの多ビ
ットのＦＦ（フリップフロップ）である。
外部からの値のいずれかを選択するものである。多ビッ
トＦＦ３は、クリア入力およびリセット入力なしの多ビ
ットのＦＦ（フリップフロップ）である。
【００１１】
【作用】本発明は、図１に示すように、外部からのリセ
ット信号ＲＳＴの入力に対応して、同期回路１によって
同期化した同期ＲＳＴを多ビットＦＦ３のクロック入力
に入力すると共に、この同期ＲＳＴを選択回路２に入力
して選択したシステムの固定値を多ビットＦＦ３のデー
タ入力に入力して設定し、一方、同期ＲＳＴによって選
択回路２が選択されていないときに、外部からのライト
信号を当該多ビットＦＦ３のクロック入力に入力すると
共に、外部からの設定値を当該選択回路２を通して多ビ
ットＦＦ３のデータ入力に入力して任意の値を設定する
ようにしている。
ット信号ＲＳＴの入力に対応して、同期回路１によって
同期化した同期ＲＳＴを多ビットＦＦ３のクロック入力
に入力すると共に、この同期ＲＳＴを選択回路２に入力
して選択したシステムの固定値を多ビットＦＦ３のデー
タ入力に入力して設定し、一方、同期ＲＳＴによって選
択回路２が選択されていないときに、外部からのライト
信号を当該多ビットＦＦ３のクロック入力に入力すると
共に、外部からの設定値を当該選択回路２を通して多ビ
ットＦＦ３のデータ入力に入力して任意の値を設定する
ようにしている。
【００１２】この際、同期回路１を２段のＤ−ＦＦによ
って構成し、同期化した同期ＲＳＴを生成するようにし
ている。また、外部からの同期化したリセット信号ＲＳ
ＴＳＹＮの入力に対応して、当該リセット信号ＲＳＴＳ
ＹＮを多ビットＦＦ３のクロック入力に入力すると共
に、このリセット信号ＲＳＴＳＹＮを選択回路２に入力
して選択したシステムの固定値を多ビットＦＦ３のデー
タ入力に入力して設定し、一方、リセット信号ＲＳＴＳ
ＹＮによって選択回路２が選択されていないときに、外
部からのライト信号を当該多ビットＦＦ３のクロック入
力に入力すると共に、外部からの設定値を当該選択回路
２を通して多ビットＦＦ３のデータ入力に入力して任意
の値を設定するようにしている。
って構成し、同期化した同期ＲＳＴを生成するようにし
ている。また、外部からの同期化したリセット信号ＲＳ
ＴＳＹＮの入力に対応して、当該リセット信号ＲＳＴＳ
ＹＮを多ビットＦＦ３のクロック入力に入力すると共
に、このリセット信号ＲＳＴＳＹＮを選択回路２に入力
して選択したシステムの固定値を多ビットＦＦ３のデー
タ入力に入力して設定し、一方、リセット信号ＲＳＴＳ
ＹＮによって選択回路２が選択されていないときに、外
部からのライト信号を当該多ビットＦＦ３のクロック入
力に入力すると共に、外部からの設定値を当該選択回路
２を通して多ビットＦＦ３のデータ入力に入力して任意
の値を設定するようにしている。
【００１３】従って、プリセットやクリア入力なしの多
ビットＦＦ３を用い、これにクロックに同期してシステ
ムの動作状態を設定することとにより、ハード量を少な
くして信頼性を向上させることが可能となる。
ビットＦＦ３を用い、これにクロックに同期してシステ
ムの動作状態を設定することとにより、ハード量を少な
くして信頼性を向上させることが可能となる。
【００１４】
【実施例】次に、図１から図５を用いて本発明の実施例
の構成および動作を順次詳細に説明する。
の構成および動作を順次詳細に説明する。
【００１５】図１において、同期回路１は、リセット信
号ＲＳＴを入力として、システムクロックＳＣＬＫに同
期した同期ＲＳＴを生成するものである。選択回路２
は、システムの固定値ＣＩＤｘ（ｘ＝０からｎ）あるい
はプロセッサによるライトデータのいずれかを選択して
多ビットＦＦ３に入力するものである。ここでは、選択
回路２は、同期回路１からの同期ＲＳＴが入力されたと
きにシステムの固有値ＣＩＤｘ（ｘ＝０からｎ）を選択
して多ビットＦＦ３のデータ入力に入力する。一方、選
択回路２は、当該選択回路２に同期ＲＳＴが入力されて
いない場合、プロセッサによるライトデータを選択して
多ビットＦＦ３のデータ入力に入力する。
号ＲＳＴを入力として、システムクロックＳＣＬＫに同
期した同期ＲＳＴを生成するものである。選択回路２
は、システムの固定値ＣＩＤｘ（ｘ＝０からｎ）あるい
はプロセッサによるライトデータのいずれかを選択して
多ビットＦＦ３に入力するものである。ここでは、選択
回路２は、同期回路１からの同期ＲＳＴが入力されたと
きにシステムの固有値ＣＩＤｘ（ｘ＝０からｎ）を選択
して多ビットＦＦ３のデータ入力に入力する。一方、選
択回路２は、当該選択回路２に同期ＲＳＴが入力されて
いない場合、プロセッサによるライトデータを選択して
多ビットＦＦ３のデータ入力に入力する。
【００１６】多ビットＦＦ３は、プリセット入力および
クリア入力なしの多ビットＦＦ（フリップフロップ）で
あって、データ入力にデータを入力すると共にクロック
入力にクロック（ここでは同期ＲＳＴなど）を入力する
ことにより、内部のＦＦに設定するように構成されてい
る。
クリア入力なしの多ビットＦＦ（フリップフロップ）で
あって、データ入力にデータを入力すると共にクロック
入力にクロック（ここでは同期ＲＳＴなど）を入力する
ことにより、内部のＦＦに設定するように構成されてい
る。
【００１７】リセット信号ＲＳＴは、コンピュータシス
テムの電源投入時などのリセットに対応して生成された
リセット信号である。システムクロックＳＣＬＫは、シ
ステムで用いるクロックである。
テムの電源投入時などのリセットに対応して生成された
リセット信号である。システムクロックＳＣＬＫは、シ
ステムで用いるクロックである。
【００１８】プロセッサによるライト信号は、多ビット
ＦＦ３のクロック入力に入力し、プロセッサによるライ
トデータを選択回路２を通して当該多ビットＦＦ３のデ
ータ入力に入力して設定するための信号である。
ＦＦ３のクロック入力に入力し、プロセッサによるライ
トデータを選択回路２を通して当該多ビットＦＦ３のデ
ータ入力に入力して設定するための信号である。
【００１９】システムの固定値ＣＩＤｘ（ｘ＝０から
ｎ）は、システムの固定値であって、リセット信号ＲＳ
Ｔを入力したときに多ビットＦＦ３のデータ入力から入
力して設定する固定値である。
ｎ）は、システムの固定値であって、リセット信号ＲＳ
Ｔを入力したときに多ビットＦＦ３のデータ入力から入
力して設定する固定値である。
【００２０】プロセッサによるライトデータは、選択回
路２を通して多ビットＦＦ３のデータ入力から入力して
設定するものである。同期ＲＳＴは、リセット信号を入
力として、システムクロックＳＣＬＫに同期した信号で
ある。
路２を通して多ビットＦＦ３のデータ入力から入力して
設定するものである。同期ＲＳＴは、リセット信号を入
力として、システムクロックＳＣＬＫに同期した信号で
ある。
【００２１】次に、図１の構成の動作を説明する。 （１） リセット信号ＲＳＴを同期回路１に入力したこ
とに対応して、システムクロックＳＣＬＫに同期した同
期ＲＳＴを生成して多ビットＦＦ３のクロック入力に入
力すると共に、この同期ＲＳＴを選択回路２の選択入力
ＳＬに入力してシステムの固定値ＣＩＤｘ（ｘ＝０から
ｎ）を選択して多ビットＦＦ３のデータ入力に入力し、
固定値ＣＩＤｘ（ｘ＝０からｎ）を当該多ビットＦＦ３
に設定する。これにより、リセット時にシステムに固有
の値を多ビットＦＦ３に設定することが可能となる。
とに対応して、システムクロックＳＣＬＫに同期した同
期ＲＳＴを生成して多ビットＦＦ３のクロック入力に入
力すると共に、この同期ＲＳＴを選択回路２の選択入力
ＳＬに入力してシステムの固定値ＣＩＤｘ（ｘ＝０から
ｎ）を選択して多ビットＦＦ３のデータ入力に入力し、
固定値ＣＩＤｘ（ｘ＝０からｎ）を当該多ビットＦＦ３
に設定する。これにより、リセット時にシステムに固有
の値を多ビットＦＦ３に設定することが可能となる。
【００２２】（２） 一方、リセット信号ＲＳＴを同期
回路１に入力しなく、同期ＲＳＴが選択回路２の選択入
力ＳＬに入力されない場合に、プロセッサによるライト
信号を多ビットＦＦ３のクロック入力に入力すると共
に、プロセッサによるライトデータを選択回路２を通し
て多ビットＦＦ３のデータ入力に入力し、ライトデータ
を当該多ビットＦＦ３に設定する。これにより、リセッ
トして初期診断などを終了した後、運用を開始するに先
立ち、所定の値を多ビットＦＦ３に設定することが可能
となる。
回路１に入力しなく、同期ＲＳＴが選択回路２の選択入
力ＳＬに入力されない場合に、プロセッサによるライト
信号を多ビットＦＦ３のクロック入力に入力すると共
に、プロセッサによるライトデータを選択回路２を通し
て多ビットＦＦ３のデータ入力に入力し、ライトデータ
を当該多ビットＦＦ３に設定する。これにより、リセッ
トして初期診断などを終了した後、運用を開始するに先
立ち、所定の値を多ビットＦＦ３に設定することが可能
となる。
【００２３】以下順次詳細に説明する。図２は、本発明
の１実施例構成図を示す。ここで、多ビットＦＦ３は図
１の多ビットＦＦ３と同一である。また、同期回路１お
よび選択回路２は、図１の同期回路１および選択回路２
の具体例である。
の１実施例構成図を示す。ここで、多ビットＦＦ３は図
１の多ビットＦＦ３と同一である。また、同期回路１お
よび選択回路２は、図１の同期回路１および選択回路２
の具体例である。
【００２４】図２において、同期回路１は、リセット信
号ＲＳＴをもとにシステムクロックＳＣＬＫに同期した
同期ＲＳＴ（ＣＩＤＷＥ）を生成するものであって、２
段のＤ−ＦＦを図示のように接続したものである。
号ＲＳＴをもとにシステムクロックＳＣＬＫに同期した
同期ＲＳＴ（ＣＩＤＷＥ）を生成するものであって、２
段のＤ−ＦＦを図示のように接続したものである。
【００２５】選択回路２は、ここでは、ＲＳＴＤ２がオ
ンのときにシステムの固定値ＣＩＤｘ（ｘ＝０からｎ）
を選択して多ビットＦＦ３のデータ入力に入力したり、
ＲＳＴＤ２がオフのときにプロセッサによるライトデー
タＰＢｘ（ｘ＝０からｎ）を選択して多ビットＦＦ３の
データ入力に入力したりするものである。
ンのときにシステムの固定値ＣＩＤｘ（ｘ＝０からｎ）
を選択して多ビットＦＦ３のデータ入力に入力したり、
ＲＳＴＤ２がオフのときにプロセッサによるライトデー
タＰＢｘ（ｘ＝０からｎ）を選択して多ビットＦＦ３の
データ入力に入力したりするものである。
【００２６】リセット信号ＲＳＴは、、コンピュータシ
ステムのリセット時の信号である。ＲＳＴＤは、リセッ
ト信号ＲＳＴについてＤ−ＦＦを１段通した後の信号で
ある。
ステムのリセット時の信号である。ＲＳＴＤは、リセッ
ト信号ＲＳＴについてＤ−ＦＦを１段通した後の信号で
ある。
【００２７】ＲＳＴＤ２は、リセット信号ＲＳＴについ
てＤ−ＦＦを２段通した後の信号である。ＣＩＤＷＥ
は、同期ＲＳＴであって、図示のようにＲＳＴＤ２と１
段目のＤ−ＦＦの＊Ｑ出力信号との論理積演算した信号
（いわゆるリセット信号ＲＳＴの立下がり微分を取った
信号）である。このＣＩＤＷＥは、多ビットＦＦ３のク
ロック入力に入力し、データ入力に入力されたデータ
（ここでは、システムで固定の値ＣＩＤｘ（ｘ＝０から
ｎ））を設定する信号である。
てＤ−ＦＦを２段通した後の信号である。ＣＩＤＷＥ
は、同期ＲＳＴであって、図示のようにＲＳＴＤ２と１
段目のＤ−ＦＦの＊Ｑ出力信号との論理積演算した信号
（いわゆるリセット信号ＲＳＴの立下がり微分を取った
信号）である。このＣＩＤＷＥは、多ビットＦＦ３のク
ロック入力に入力し、データ入力に入力されたデータ
（ここでは、システムで固定の値ＣＩＤｘ（ｘ＝０から
ｎ））を設定する信号である。
【００２８】ライト信号ＡＡＲＳＬは、多ビットＦＦ３
のクロック入力に入力し、外部からライトデータＰＢｘ
（ｘ＝０からｎ）を多ビットＦＦ３に設定する信号であ
る。システムの固定値ＣＩＤｘ（Ｘ＝０からｎ）は、シ
ステムで固定の値である。
のクロック入力に入力し、外部からライトデータＰＢｘ
（ｘ＝０からｎ）を多ビットＦＦ３に設定する信号であ
る。システムの固定値ＣＩＤｘ（Ｘ＝０からｎ）は、シ
ステムで固定の値である。
【００２９】ライトデータＰＢｘ（ｘ＝０からｎ）は、
外部から多ビットＦＦ３に設定するデータである。次
に、図３のタイムチャートを用いて図２の構成の動作を
説明する。ここで、図３のＲＳＴ、ＲＳＴＤ、ＲＳＴＤ
２、ＣＩＤＷＥ、ＡＡＲＳＬ、ＳＣＬＫ、ＳＥＴは、図
２の中に記載した記号にそれぞれ対応する。尚、ＳＥＴ
は、多ビットＦＦ３のクロック入力に入力する信号であ
る。
外部から多ビットＦＦ３に設定するデータである。次
に、図３のタイムチャートを用いて図２の構成の動作を
説明する。ここで、図３のＲＳＴ、ＲＳＴＤ、ＲＳＴＤ
２、ＣＩＤＷＥ、ＡＡＲＳＬ、ＳＣＬＫ、ＳＥＴは、図
２の中に記載した記号にそれぞれ対応する。尚、ＳＥＴ
は、多ビットＦＦ３のクロック入力に入力する信号であ
る。
【００３０】（１） ＬレベルのＲＳＴ（リセット解除
を表す）を図２の同期回路１に入力する（）。 （２） １段目のＤ−ＦＦによって１クロック遅れてＲ
ＳＴＤが立ち下がると、１段目のＤ−ＦＦの＊Ｑ出力と
２段目のＤ−ＦＦのＱ出力との論理積によって同期化し
たＣＩＤＷＥ（同期ＲＳＴ）を生成する（）。
を表す）を図２の同期回路１に入力する（）。 （２） １段目のＤ−ＦＦによって１クロック遅れてＲ
ＳＴＤが立ち下がると、１段目のＤ−ＦＦの＊Ｑ出力と
２段目のＤ−ＦＦのＱ出力との論理積によって同期化し
たＣＩＤＷＥ（同期ＲＳＴ）を生成する（）。
【００３１】（３） ＨレベルのＣＩＤＷＥと、Ｈレベ
ルのシステムクロックＣＬＫとの論理積によってＨレベ
ルのＳＥＴを生成する（）。このＨレベルのＳＥＴを
多ビットＦＦ３のクロック入力に入力する。この際、Ｈ
レベルのＲＳＴＤ２を選択回路２に入力してＣＩＤｘ
（ｘ＝０からｎ）を選択して多ビットＦＦ３のデータ入
力に入力する。これにより、ＣＩＤｘ（ｘ＝０からｎ）
を多ビットＦＦ３に設定することが可能となる。
ルのシステムクロックＣＬＫとの論理積によってＨレベ
ルのＳＥＴを生成する（）。このＨレベルのＳＥＴを
多ビットＦＦ３のクロック入力に入力する。この際、Ｈ
レベルのＲＳＴＤ２を選択回路２に入力してＣＩＤｘ
（ｘ＝０からｎ）を選択して多ビットＦＦ３のデータ入
力に入力する。これにより、ＣＩＤｘ（ｘ＝０からｎ）
を多ビットＦＦ３に設定することが可能となる。
【００３２】以上によって、リセット信号ＲＳＴの解除
時に、図３のの同期化したＣＩＤＷＥ（同期ＲＳＴ）
を生成し、これを多ビットＦＦ３のクロック入力に入力
すると共に、システムの固定値ＣＩＤｘ（ｘ＝０から
ｎ）を選択回路２を通して多ビットＦＦ３のデータ入力
に入力し、設定する。これにより、リセット解除時に、
システムの固定値ＣＩＤｘ（ｘ＝０からｎ）を多ビット
ＦＦ３に設定することが可能となる。
時に、図３のの同期化したＣＩＤＷＥ（同期ＲＳＴ）
を生成し、これを多ビットＦＦ３のクロック入力に入力
すると共に、システムの固定値ＣＩＤｘ（ｘ＝０から
ｎ）を選択回路２を通して多ビットＦＦ３のデータ入力
に入力し、設定する。これにより、リセット解除時に、
システムの固定値ＣＩＤｘ（ｘ＝０からｎ）を多ビット
ＦＦ３に設定することが可能となる。
【００３３】（４） 次に、実動作中、ＣＩＤＷＥがＬ
レベルであって、プロセッサがライト信号ＡＡＲＳＬと
システムクロックＳＣＬＫとの論理積の信号を多ビット
ＦＦ３のクロック入力から入力する（）と共に、ライ
トデータＰＢｘ（ｘ＝０からｎ）を選択回路２を通して
多ビットＦＦ３のデータ入力に入力し、当該ライトデー
タＰＢｘ（ｘ＝０からｎ）を設定する。これにより、初
期診断を終了し、実動作を開始する際に、プロセッサが
外部から任意の値を多ビットＦＦ３に設定することが可
能となる。
レベルであって、プロセッサがライト信号ＡＡＲＳＬと
システムクロックＳＣＬＫとの論理積の信号を多ビット
ＦＦ３のクロック入力から入力する（）と共に、ライ
トデータＰＢｘ（ｘ＝０からｎ）を選択回路２を通して
多ビットＦＦ３のデータ入力に入力し、当該ライトデー
タＰＢｘ（ｘ＝０からｎ）を設定する。これにより、初
期診断を終了し、実動作を開始する際に、プロセッサが
外部から任意の値を多ビットＦＦ３に設定することが可
能となる。
【００３４】図４は、本発明の他の実施例構成図を示
す。これは、図２の構成のＣＩＤＷＥ（同期ＲＳＴ）と
システムクロックＳＣＬＫとの論理積演算した信号ＳＥ
ＴによってＣＩＤｘ（ｘ＝０からｎ）を多ビットＦＦ３
に設定する代わりに、ＲＳＴＤ２とシステムクロックＳ
ＣＬＫとの論理演算した信号ＳＥＴによってＣＩＤｘ
（ｘ＝０からｎ）を多ビットＦＦ３に設定したものであ
る。
す。これは、図２の構成のＣＩＤＷＥ（同期ＲＳＴ）と
システムクロックＳＣＬＫとの論理積演算した信号ＳＥ
ＴによってＣＩＤｘ（ｘ＝０からｎ）を多ビットＦＦ３
に設定する代わりに、ＲＳＴＤ２とシステムクロックＳ
ＣＬＫとの論理演算した信号ＳＥＴによってＣＩＤｘ
（ｘ＝０からｎ）を多ビットＦＦ３に設定したものであ
る。
【００３５】図５は、本発明の他の実施例構成図を示
す。これは、外部でシステムクロックＳＣＬＫに同期し
たリセット信号ＲＳＴＳＹＮを入力とし、図示のよう
に、システムクロックＳＣＬＫとの論理積演算した信号
ＳＥＴを多ビットＦＦ３のクロック入力に入力すると共
に、当該リセット信号ＲＳＴＳＹＮを選択回路２に入力
してシステムの固定値ＣＩＤｘ（ｘ＝０からｎ）を多ビ
ットＦＦ３のデータ入力に入力し、当該固定値ＣＩＤｘ
（ｘ＝０からｎ）を設定するものである。また、外部か
ら任意の値を設定する場合は、既述したと同様に、ライ
ト信号ＡＡＲＳＬとシステムクロックＳＣＬＫとの論理
積演算した信号ＳＥＴを多ビットＦＦ３のクロック入力
に入力すると共に、ライトデータＰＢｘ（ｘ＝０から
ｎ）を多ビットＦＦ３のデータ入力に入力し、当該ライ
トデータＰＢｘ（ｘ＝０からｎ）を設定する。これによ
り、図２の同期回路１が不要となる。
す。これは、外部でシステムクロックＳＣＬＫに同期し
たリセット信号ＲＳＴＳＹＮを入力とし、図示のよう
に、システムクロックＳＣＬＫとの論理積演算した信号
ＳＥＴを多ビットＦＦ３のクロック入力に入力すると共
に、当該リセット信号ＲＳＴＳＹＮを選択回路２に入力
してシステムの固定値ＣＩＤｘ（ｘ＝０からｎ）を多ビ
ットＦＦ３のデータ入力に入力し、当該固定値ＣＩＤｘ
（ｘ＝０からｎ）を設定するものである。また、外部か
ら任意の値を設定する場合は、既述したと同様に、ライ
ト信号ＡＡＲＳＬとシステムクロックＳＣＬＫとの論理
積演算した信号ＳＥＴを多ビットＦＦ３のクロック入力
に入力すると共に、ライトデータＰＢｘ（ｘ＝０から
ｎ）を多ビットＦＦ３のデータ入力に入力し、当該ライ
トデータＰＢｘ（ｘ＝０からｎ）を設定する。これによ
り、図２の同期回路１が不要となる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
プリセットやクリア入力なしの多ビットＦＦ３を用い、
これにクロックに同期してシステムの動作状態を設定す
る構成を採用しているため、ハード量が少なく、かつ信
頼性が高い動作状態を設定するレジスタを実現できる。
プリセットやクリア入力なしの多ビットＦＦ３を用い、
これにクロックに同期してシステムの動作状態を設定す
る構成を採用しているため、ハード量が少なく、かつ信
頼性が高い動作状態を設定するレジスタを実現できる。
【図１】本発明の原理構成図である。
【図２】本発明の１実施例構成図である。
【図３】本発明のタイムチャートである。
【図４】本発明の他の実施例構成図である。
【図５】本発明の他の実施例構成図である。
【図６】従来技術の説明図である。
１：同期回路 ２：選択回路 ３：多ビットＦＦ ＲＳＴ：リセット信号 ＲＳＴＳＹＮ：同期化したリセット信号 ＳＣＬＫ：システムクロック ＣＩＤｘ（ｘ＝０からｎ）：システムの固定値 ＰＢｘ（ｘ＝０からｎ）：外部から設定する任意の値
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−137712（ＪＰ，Ａ) 特開 平５−173672（ＪＰ，Ａ) 実開 平４−24120（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/24
Claims (3)
- 【請求項１】コンピュータシステムの動作状態をレジス
タに設定する動作状態設定方式において、 クリア入力およびリセット入力なしの多ビットＦＦ
（３）と、 リセット信号をクロックに同期させる同期回路（１）
と、 システムの固定値あるいは外部からの値のいずれかを選
択する選択回路（２）とを備え、 外部からのリセット信号ＲＳＴの入力に対応して、上記
同期回路（１）によって同期化した同期ＲＳＴを上記多
ビットＦＦ（３）のクロック入力に入力すると共に、こ
の同期ＲＳＴを上記選択回路（２）に入力して選択した
システムの固定値を上記多ビットＦＦ（３）のデータ入
力に入力して設定し、 一方、上記同期ＲＳＴによって上記選択回路（２）が選
択されていないときに、外部からのライト信号を当該多
ビットＦＦ（３）のクロック入力に入力すると共に、外
部からの設定値を当該選択回路（２）を通して多ビット
ＦＦ（３）のデータ入力に入力して任意の値を設定する
ように構成したことを特徴とする動作状態設定方式。 - 【請求項２】上記同期回路（１）を２段のＤ−ＦＦによ
って構成し、同期化した同期ＲＳＴを生成するようにし
たことを特徴とする請求項１記載の動作状態設定方式。 - 【請求項３】コンピュータシステムの動作状態をレジス
タに設定する動作状態設定方式において、 クリア入力およびリセット入力なしの多ビットＦＦ
（３）と、 システムの固定値あるいは外部からの値のいずれかを選
択する選択回路（２）とを備え、 外部からの同期化したリセット信号ＲＳＴＳＹＮの入力
に対応して、当該リセット信号ＲＳＴＳＹＮを上記多ビ
ットＦＦ（３）のクロック入力に入力すると共に、この
リセット信号ＲＳＴＳＹＮを上記選択回路（２）に入力
して選択したシステムの固定値を上記多ビットＦＦ
（３）のデータ入力に入力して設定し、 一方、上記リセット信号ＲＳＴＳＹＮによって上記選択
回路（２）が選択されていないときに、外部からのライ
ト信号を当該多ビットＦＦ（３）のクロック入力に入力
すると共に、外部からの設定値を当該選択回路（２）を
通して多ビットＦＦ（３）のデータ入力に入力して任意
の値を設定するように構成したことを特徴とする動作状
態設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230758A JP2777952B2 (ja) | 1992-08-31 | 1992-08-31 | 動作状態設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230758A JP2777952B2 (ja) | 1992-08-31 | 1992-08-31 | 動作状態設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683487A JPH0683487A (ja) | 1994-03-25 |
| JP2777952B2 true JP2777952B2 (ja) | 1998-07-23 |
Family
ID=16912816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230758A Expired - Lifetime JP2777952B2 (ja) | 1992-08-31 | 1992-08-31 | 動作状態設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777952B2 (ja) |
-
1992
- 1992-08-31 JP JP4230758A patent/JP2777952B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683487A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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