JP3179891B2 - バス制御方式 - Google Patents
バス制御方式Info
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- JP3179891B2 JP3179891B2 JP27743392A JP27743392A JP3179891B2 JP 3179891 B2 JP3179891 B2 JP 3179891B2 JP 27743392 A JP27743392 A JP 27743392A JP 27743392 A JP27743392 A JP 27743392A JP 3179891 B2 JP3179891 B2 JP 3179891B2
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Description
【０００１】
【産業上の利用分野】本発明は、メモリからＦＩＦＯへ
高速にデータを転送するための制御方式に関する。三次
元グラフィクス表示装置、その他の描画処理装置におい
ては、ＣＰＵにすべての処理を行なわせるのではなく、
描画に必要な数値計算処理は、数値計算を専用に行なう
プロセッサに行なわせる。こうして、処理を分散し、装
置全体の性能向上を図ることが多い。
高速にデータを転送するための制御方式に関する。三次
元グラフィクス表示装置、その他の描画処理装置におい
ては、ＣＰＵにすべての処理を行なわせるのではなく、
描画に必要な数値計算処理は、数値計算を専用に行なう
プロセッサに行なわせる。こうして、処理を分散し、装
置全体の性能向上を図ることが多い。
【０００２】
【従来の技術】この場合、ＣＰＵの処理と数値計算プロ
セッサの処理とは、非同期で実行される。従って、ＣＰ
Ｕと数値計算プロセッサとの間でデータ転送の同期をと
る必要があるが、そのためにＦＩＦＯを用いる場合があ
る。通常は、ＣＰＵにおいて何らかの処理を行なった後
に、ＦＩＦＯを経由させて、数値計算プロセッサにデー
タを転送する。
セッサの処理とは、非同期で実行される。従って、ＣＰ
Ｕと数値計算プロセッサとの間でデータ転送の同期をと
る必要があるが、そのためにＦＩＦＯを用いる場合があ
る。通常は、ＣＰＵにおいて何らかの処理を行なった後
に、ＦＩＦＯを経由させて、数値計算プロセッサにデー
タを転送する。
【０００３】
【発明が解決しようとする課題】しかし、データによっ
ては、数値計算プロセッサに渡されるべき形式で既に格
納されているものもある。この場合、ＣＰＵがデータを
リードしてから改めてＦＩＦＯへのライトを行なうとい
う処理は必要ないが、従来は、そのような処理を行なう
構成になっていたので、描画処理全体の性能が向上しな
いという問題点があった。
ては、数値計算プロセッサに渡されるべき形式で既に格
納されているものもある。この場合、ＣＰＵがデータを
リードしてから改めてＦＩＦＯへのライトを行なうとい
う処理は必要ないが、従来は、そのような処理を行なう
構成になっていたので、描画処理全体の性能が向上しな
いという問題点があった。
【０００４】本発明は、このような従来の問題点に鑑み
て為されたものであり、ＣＰＵが他のプロセッサと処理
を分散する描画装置のような装置において、データ転送
の同期をとる場合などに設けられるＦＩＦＯに対して、
高速にデータを転送するための手段を提供することを目
的とする。
て為されたものであり、ＣＰＵが他のプロセッサと処理
を分散する描画装置のような装置において、データ転送
の同期をとる場合などに設けられるＦＩＦＯに対して、
高速にデータを転送するための手段を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段にて達成さ
れる。
目的は、前記特許請求の範囲に記載した手段にて達成さ
れる。
【０００６】すなわち、請求項１の発明は、図１の原理
説明図に示すように、ＣＰＵ１のリード要求により、メ
モリ２からバス上へ出力されるリードデータをＦＩＦＯ
へ転送するための制御方式であって、メモリ２からＣＰ
Ｕ１へリードデータを転送すると同時に、そのリードデ
ータをＦＩＦＯへも転送する同時ライトモードと、メモ
リ２からＣＰＵ１へリードデータを転送した後、ＣＰＵ
１からＦＩＦＯへデータ転送を行なう独立ライトモード
とを切り替える切り替え制御部３と、同時ライトモード
時及び独立ライトモード時に、ＦＩＦＯへの書き込み動
作を制御するための信号を生成する制御信号生成部４
と、同時ライトモード時及び独立ライトモード時に、Ｆ
ＩＦＯへのライトアドレスを生成するアドレス生成部５
と、同時ライトモード時及び独立ライトモード時に、Ｆ
ＩＦＯへのライトデータを保持するデータ保持部６と、
を備えるバス制御方式である。
説明図に示すように、ＣＰＵ１のリード要求により、メ
モリ２からバス上へ出力されるリードデータをＦＩＦＯ
へ転送するための制御方式であって、メモリ２からＣＰ
Ｕ１へリードデータを転送すると同時に、そのリードデ
ータをＦＩＦＯへも転送する同時ライトモードと、メモ
リ２からＣＰＵ１へリードデータを転送した後、ＣＰＵ
１からＦＩＦＯへデータ転送を行なう独立ライトモード
とを切り替える切り替え制御部３と、同時ライトモード
時及び独立ライトモード時に、ＦＩＦＯへの書き込み動
作を制御するための信号を生成する制御信号生成部４
と、同時ライトモード時及び独立ライトモード時に、Ｆ
ＩＦＯへのライトアドレスを生成するアドレス生成部５
と、同時ライトモード時及び独立ライトモード時に、Ｆ
ＩＦＯへのライトデータを保持するデータ保持部６と、
を備えるバス制御方式である。
【０００７】また、請求項２の発明は、前記モード切り
替え制御部が、その値により前記同時ライトモードと前
記独立ライトモードとを切り替えるモード切り替えビッ
トを保持するモード切り替え制御レジスタを有するバス
制御方式である。
替え制御部が、その値により前記同時ライトモードと前
記独立ライトモードとを切り替えるモード切り替えビッ
トを保持するモード切り替え制御レジスタを有するバス
制御方式である。
【０００８】また、請求項３の発明は、前記制御信号生
成部が、前記モード切り替えビットの値により、ＦＩＦ
Ｏへの書き込み動作を制御するための信号を、メモリか
らの信号を元に生成するか、ＣＰＵからの信号を元に生
成するかを決定する手段を有するバス制御方式である。
成部が、前記モード切り替えビットの値により、ＦＩＦ
Ｏへの書き込み動作を制御するための信号を、メモリか
らの信号を元に生成するか、ＣＰＵからの信号を元に生
成するかを決定する手段を有するバス制御方式である。
【０００９】また、請求項４の発明は、前記アドレス生
成部が、ＦＩＦＯへのライトアドレスを格納するライト
アドレス格納レジスタを持つと共に、前記モード切り替
えビットの値により、生成すべきライトアドレスを、Ｃ
ＰＵからのライトアドレスにするか、ライトアドレス格
納レジスタに予め設定されているライトアドレスにする
かを決定する手段を有するバス制御方式である。
成部が、ＦＩＦＯへのライトアドレスを格納するライト
アドレス格納レジスタを持つと共に、前記モード切り替
えビットの値により、生成すべきライトアドレスを、Ｃ
ＰＵからのライトアドレスにするか、ライトアドレス格
納レジスタに予め設定されているライトアドレスにする
かを決定する手段を有するバス制御方式である。
【００１０】また、請求項５の発明は、前記データ保持
部が、ＦＩＦＯへの転送データを保持するデータ保持レ
ジスタを持つと共に、前記制御信号生成部が生成するタ
イミング信号に基づいて、このデータ保持レジスタに転
送データを書き込む手段を有するバス制御方式である。
部が、ＦＩＦＯへの転送データを保持するデータ保持レ
ジスタを持つと共に、前記制御信号生成部が生成するタ
イミング信号に基づいて、このデータ保持レジスタに転
送データを書き込む手段を有するバス制御方式である。
【００１１】
【作用】本発明では、ＦＩＦＯへデータを転送するため
に、二つの動作モードを利用する。その一つは独立ライ
トモードであり、もう一つは同時ライトモードである。
ＣＰＵが、リードデータに処理を加えてからＦＩＦＯへ
処理データを転送する場合には独立ライトモードを用い
る。
に、二つの動作モードを利用する。その一つは独立ライ
トモードであり、もう一つは同時ライトモードである。
ＣＰＵが、リードデータに処理を加えてからＦＩＦＯへ
処理データを転送する場合には独立ライトモードを用い
る。
【００１２】また、ＣＰＵが処理する必要のないデータ
の場合には同時ライトモードを用いる。同時ライトモー
ドでは、ＣＰＵがデータを読み出すのと同時にＦＩＦＯ
へのライトを行なうので、データ転送を高速化すること
ができる。
の場合には同時ライトモードを用いる。同時ライトモー
ドでは、ＣＰＵがデータを読み出すのと同時にＦＩＦＯ
へのライトを行なうので、データ転送を高速化すること
ができる。
【００１３】ところで、複数接続されたＦＩＦＯは、ラ
イトアドレスにより特定のＦＩＦＯが選択される。よっ
て、ＣＰＵのアドレスマップには、図２に示すように、
メモリ空間及びＦＩＦＯ空間が存在する。独立ライトモ
ードは、ＣＰＵによるメモリリード動作と、ＣＰＵによ
るＦＩＦＯへのライト動作との組み合わせであるため、
ライトすべきＦＩＦＯのアドレスは、ＣＰＵから示すこ
とができる。
イトアドレスにより特定のＦＩＦＯが選択される。よっ
て、ＣＰＵのアドレスマップには、図２に示すように、
メモリ空間及びＦＩＦＯ空間が存在する。独立ライトモ
ードは、ＣＰＵによるメモリリード動作と、ＣＰＵによ
るＦＩＦＯへのライト動作との組み合わせであるため、
ライトすべきＦＩＦＯのアドレスは、ＣＰＵから示すこ
とができる。
【００１４】しかし、同時ライトモード時はＣＰＵによ
るメモリリード動作と、ＦＩＦＯへのライト動作とが同
時に行なわれるので、ＣＰＵのアドレスにはメモリのリ
ードアドレスしか示すことができない。そこで、同時ラ
イトモード時には、例えば予めレジスタに設定したライ
トアドレスを、ＦＩＦＯ選択用のアドレスとする。
るメモリリード動作と、ＦＩＦＯへのライト動作とが同
時に行なわれるので、ＣＰＵのアドレスにはメモリのリ
ードアドレスしか示すことができない。そこで、同時ラ
イトモード時には、例えば予めレジスタに設定したライ
トアドレスを、ＦＩＦＯ選択用のアドレスとする。
【００１５】
【実施例】図３〜６に、各部回路の構成例を示す。この
中で、図３（ａ）は、本発明によるモード切り替え制御
部の構成例を示している。図３（ａ）に示すモード切り
替えレジスタ１０は、動作モードの切り替えを行なうた
めのモード切り替えビットを保持するものである。
中で、図３（ａ）は、本発明によるモード切り替え制御
部の構成例を示している。図３（ａ）に示すモード切り
替えレジスタ１０は、動作モードの切り替えを行なうた
めのモード切り替えビットを保持するものである。
【００１６】このモード切り替えビットの値は、動作モ
ードを示す”＋ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”として出力さ
れる。例えば、”＋ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”が‘０’
のとき、独立ライトモードとし、”＋ＦＩＦＯ＿Ｗ＿Ｍ
ＯＤＥ”が‘１’のとき、同時ライトモードとする。
ードを示す”＋ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”として出力さ
れる。例えば、”＋ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”が‘０’
のとき、独立ライトモードとし、”＋ＦＩＦＯ＿Ｗ＿Ｍ
ＯＤＥ”が‘１’のとき、同時ライトモードとする。
【００１７】図３（ｂ），（ｃ）及び図４，５は、本発
明による制御信号生成部の構成例を示す図である。図３
（ｂ）において、デコーダ１２は、ＣＰＵからのアドレ
ス信号である”＋ＣＰＵ＿ＡＤＤＲＥＳＳ”をデコード
するものである。
明による制御信号生成部の構成例を示す図である。図３
（ｂ）において、デコーダ１２は、ＣＰＵからのアドレ
ス信号である”＋ＣＰＵ＿ＡＤＤＲＥＳＳ”をデコード
するものである。
【００１８】そして、ＣＰＵがメモリ空間を選択してい
た場合には、”＋ＭＥＭＯＲＹ＿ＳＥＬＥＣＴ”を出力
し、ＦＩＦＯ空間を選択していた場合には、”＋ＦＩＦ
Ｏ＿ＳＥＬＥＣＴ”を出力する。
た場合には、”＋ＭＥＭＯＲＹ＿ＳＥＬＥＣＴ”を出力
し、ＦＩＦＯ空間を選択していた場合には、”＋ＦＩＦ
Ｏ＿ＳＥＬＥＣＴ”を出力する。
【００１９】図３（ｃ）に示す回路は、独立ライトモー
ド時において、ＦＩＦＯへの書き込み動作を制御するた
めの信号のひとつである”−ＦＩＦＯ＿ＤＴＡＫ”を生
成するためのものであり、ＡＮＤ回路１４とフリップフ
ロップ回路１６とを設けて構成してある。
ド時において、ＦＩＦＯへの書き込み動作を制御するた
めの信号のひとつである”−ＦＩＦＯ＿ＤＴＡＫ”を生
成するためのものであり、ＡＮＤ回路１４とフリップフ
ロップ回路１６とを設けて構成してある。
【００２０】図３（ｃ）において、ＣＰＵからのアドレ
スストローブ信号である”−ＣＰＵ＿ＡＳ”（アドレス
が有効であることを示す）、及びデータストローブ信号
である”−ＣＰＵ＿ＤＳ”（データが有効であることを
示す）、並びにＦＩＦＯ空間が選択されていることを示
す”＋ＦＩＦＯ＿ＳＥＬＥＣＴ”がすべてオンになった
場合には、一クロック後に、”−ＦＩＦＯ＿ＤＴＡＫ”
がオンになる。
スストローブ信号である”−ＣＰＵ＿ＡＳ”（アドレス
が有効であることを示す）、及びデータストローブ信号
である”−ＣＰＵ＿ＤＳ”（データが有効であることを
示す）、並びにＦＩＦＯ空間が選択されていることを示
す”＋ＦＩＦＯ＿ＳＥＬＥＣＴ”がすべてオンになった
場合には、一クロック後に、”−ＦＩＦＯ＿ＤＴＡＫ”
がオンになる。
【００２１】図４に示す回路は、ＦＩＦＯへの転送デー
タを保持するデータ保持レジスタのセットクロックであ
り、ＣＰＵからのライトアドレス信号”＋ＣＰＵ＿ＡＤ
ＤＲＥＳＳ”のラッチクロックである”−ＦＩＦＯ＿Ｒ
ＥＧ＿ＣＬＯＣＫ”を生成するためのものである。
タを保持するデータ保持レジスタのセットクロックであ
り、ＣＰＵからのライトアドレス信号”＋ＣＰＵ＿ＡＤ
ＤＲＥＳＳ”のラッチクロックである”−ＦＩＦＯ＿Ｒ
ＥＧ＿ＣＬＯＣＫ”を生成するためのものである。
【００２２】図４において、独立ライトモードの場合に
は、”−ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”がオンであるので、
ＡＮＤ回路２０がオンとなり、ＡＮＤ回路１８はオフと
なる。また、同時ライトモードの場合には、”＋ＦＩＦ
Ｏ＿Ｗ＿ＭＯＤＥ”がオンであるので、ＡＮＤ回路１８
がオンとなり、ＡＮＤ回路２０はオフとなる。
は、”−ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”がオンであるので、
ＡＮＤ回路２０がオンとなり、ＡＮＤ回路１８はオフと
なる。また、同時ライトモードの場合には、”＋ＦＩＦ
Ｏ＿Ｗ＿ＭＯＤＥ”がオンであるので、ＡＮＤ回路１８
がオンとなり、ＡＮＤ回路２０はオフとなる。
【００２３】そして、ふたつのＡＮＤ回路１８，２０の
出力を受けるＮＯＲ回路２２の出力が”−ＦＩＦＯ＿Ｒ
ＥＧ＿ＣＬＯＣＫ”となる。ＮＯＲ回路２２は、ふたつ
のＡＮＤ回路１８，２０の双方の出力がオフの場合に
は、‘１’を出力するが、いずれか一方のＡＮＤ回路が
オンになると、負論理の信号”−ＦＩＦＯ＿ＲＥＧ＿Ｃ
ＬＯＣＫ”を生成し、出力する。
出力を受けるＮＯＲ回路２２の出力が”−ＦＩＦＯ＿Ｒ
ＥＧ＿ＣＬＯＣＫ”となる。ＮＯＲ回路２２は、ふたつ
のＡＮＤ回路１８，２０の双方の出力がオフの場合に
は、‘１’を出力するが、いずれか一方のＡＮＤ回路が
オンになると、負論理の信号”−ＦＩＦＯ＿ＲＥＧ＿Ｃ
ＬＯＣＫ”を生成し、出力する。
【００２４】図５に示す回路は、ＦＩＦＯへの制御信号
でありＦＩＦＯへの書き込みタイミングを示す”＋ＦＩ
ＦＯ＿ＷＥ”を生成するためのものである。図中、独立
ライトモード時には、ＡＮＤ回路２６がオンとなり、同
時ライトモード時には、ＡＮＤ回路２４がオンとなる。
でありＦＩＦＯへの書き込みタイミングを示す”＋ＦＩ
ＦＯ＿ＷＥ”を生成するためのものである。図中、独立
ライトモード時には、ＡＮＤ回路２６がオンとなり、同
時ライトモード時には、ＡＮＤ回路２４がオンとなる。
【００２５】図５において、二つのＡＮＤ回路２４，２
６の出力の論理和をとるＯＲ回路２８の出力は、二つの
フリップフロップ回路３０，３２を経て”＋ＦＩＦＯ＿
ＷＥ”となる。
６の出力の論理和をとるＯＲ回路２８の出力は、二つの
フリップフロップ回路３０，３２を経て”＋ＦＩＦＯ＿
ＷＥ”となる。
【００２６】よって、独立ライトモード時の”＋ＦＩＦ
Ｏ＿ＷＥ”は、”＋ＦＩＦＯ＿ＤＴＡＫ”を二クロック
遅らせたものとなり、同時ライトモード時の”＋ＦＩＦ
Ｏ＿ＷＥ”は、”＋ＭＥＭＯＲＹ＿ＤＴＡＫ”を二クロ
ック遅らせたものとなる。
Ｏ＿ＷＥ”は、”＋ＦＩＦＯ＿ＤＴＡＫ”を二クロック
遅らせたものとなり、同時ライトモード時の”＋ＦＩＦ
Ｏ＿ＷＥ”は、”＋ＭＥＭＯＲＹ＿ＤＴＡＫ”を二クロ
ック遅らせたものとなる。
【００２７】図６（ａ）は、本発明によるアドレス生成
部の構成例を示す図である。図中、独立ライトモード時
においては、フリップフロップ回路３４が、ＣＰＵから
のアドレス信号”＋ＣＰＵ＿ＡＤＤＲＥＳＳ”を入力
し、”＋ＣＰＵ＿ＡＤＤＲＥＳＳ＿ＬＡＴＣＨ”を出力
する。
部の構成例を示す図である。図中、独立ライトモード時
においては、フリップフロップ回路３４が、ＣＰＵから
のアドレス信号”＋ＣＰＵ＿ＡＤＤＲＥＳＳ”を入力
し、”＋ＣＰＵ＿ＡＤＤＲＥＳＳ＿ＬＡＴＣＨ”を出力
する。
【００２８】また、同時ライトモード時においては、Ｆ
ＩＦＯライトアドレスレジスタ３６に予め設定されてい
るアドレスが、”＋ＲＥＧ＿ＡＤＤＲＥＳＳ”として出
力される。マルチプレクサ３８は、”＋ＣＰＵ＿ＡＤＤ
ＲＥＳＳ＿ＬＡＴＣＨ”、若しくは”＋ＲＥＧ＿ＡＤＤ
ＲＥＳＳ”を受けて、ＦＩＦＯへのライトアドレスを示
す”＋ＦＩＦＯ＿ＡＤＤＲＥＳＳ”を出力する。
ＩＦＯライトアドレスレジスタ３６に予め設定されてい
るアドレスが、”＋ＲＥＧ＿ＡＤＤＲＥＳＳ”として出
力される。マルチプレクサ３８は、”＋ＣＰＵ＿ＡＤＤ
ＲＥＳＳ＿ＬＡＴＣＨ”、若しくは”＋ＲＥＧ＿ＡＤＤ
ＲＥＳＳ”を受けて、ＦＩＦＯへのライトアドレスを示
す”＋ＦＩＦＯ＿ＡＤＤＲＥＳＳ”を出力する。
【００２９】図６（ｂ）は、本発明によるデータ保持部
の構成例を示す図である。ＦＩＦＯへの転送データは、
バス上に”＋ＭＥＭＥＯＲＹ＿ＤＡＴＡ”として現われ
るが、図中のフリップフロップ回路４０は、この”＋Ｍ
ＥＭＥＯＲＹ＿ＤＡＴＡ”をラッチする。そして、”−
ＦＩＦＯ＿ＲＥＧ＿ＣＬＯＣＫ”を受けると、ＦＩＦＯ
に書き込むデータである”＋ＦＩＦＯ＿ＤＡＴＡ”を出
力する。
の構成例を示す図である。ＦＩＦＯへの転送データは、
バス上に”＋ＭＥＭＥＯＲＹ＿ＤＡＴＡ”として現われ
るが、図中のフリップフロップ回路４０は、この”＋Ｍ
ＥＭＥＯＲＹ＿ＤＡＴＡ”をラッチする。そして、”−
ＦＩＦＯ＿ＲＥＧ＿ＣＬＯＣＫ”を受けると、ＦＩＦＯ
に書き込むデータである”＋ＦＩＦＯ＿ＤＡＴＡ”を出
力する。
【００３０】上記の実施例において述べた各部の回路に
より、同時ライトモードと、独立ライトモードとを使い
分け、効率のよいデータ転送を行なうことができる。続
いて、各動作モード時における回路動作を、タイミング
チャートの図に基づいて説明する。
より、同時ライトモードと、独立ライトモードとを使い
分け、効率のよいデータ転送を行なうことができる。続
いて、各動作モード時における回路動作を、タイミング
チャートの図に基づいて説明する。
【００３１】図７は、独立ライトモード時における回路
動作を説明するタイミングチャートの図である。図
中、”−ＣＰＵ＿ＡＳ”がオンになった次のクロック
で”＋ＦＩＦＯ＿ＳＥＬＥＣＴ”がオンになっている。
これは、ＣＰＵがＦＩＦＯ空間にあるアドレスを示した
からである。この”＋ＦＩＦＯ＿ＳＥＬＥＣＴ”がオン
になった次のクロックでは、”＋ＦＩＦＯ＿ＤＴＡＫ”
がオンになっている。
動作を説明するタイミングチャートの図である。図
中、”−ＣＰＵ＿ＡＳ”がオンになった次のクロック
で”＋ＦＩＦＯ＿ＳＥＬＥＣＴ”がオンになっている。
これは、ＣＰＵがＦＩＦＯ空間にあるアドレスを示した
からである。この”＋ＦＩＦＯ＿ＳＥＬＥＣＴ”がオン
になった次のクロックでは、”＋ＦＩＦＯ＿ＤＴＡＫ”
がオンになっている。
【００３２】また、データ保持部のラッチ動作を制御す
る”−ＦＩＦＯ＿ＲＥＧ＿ＣＬＯＣＫ”は、”＋ＦＩＦ
Ｏ＿ＤＴＡＫ”がオンになってから、一クロック後に生
成されている。また、ＦＩＦＯへの書き込みタイミング
を示す”＋ＦＩＦＯ＿ＷＥ”は、”＋ＦＩＦＯ＿ＤＴＡ
Ｋ”がオンになってから、二クロック後にオンになって
いる。
る”−ＦＩＦＯ＿ＲＥＧ＿ＣＬＯＣＫ”は、”＋ＦＩＦ
Ｏ＿ＤＴＡＫ”がオンになってから、一クロック後に生
成されている。また、ＦＩＦＯへの書き込みタイミング
を示す”＋ＦＩＦＯ＿ＷＥ”は、”＋ＦＩＦＯ＿ＤＴＡ
Ｋ”がオンになってから、二クロック後にオンになって
いる。
【００３３】図８は、同時ライトモード時における回路
動作を説明するタイミングチャートの図である。図
中、”−ＣＰＵ＿ＡＳ”がオンになった次のクロック
で”＋ＭＥＭＯＲＹ＿ＳＥＬＥＣＴ”がオンになってい
る。これは、ＣＰＵがメモリ空間にあるアドレスを示し
たからである。このとき、”＋ＦＩＦＯ＿Ｗ＿ＭＯＤ
Ｅ”は‘１’となっている。
動作を説明するタイミングチャートの図である。図
中、”−ＣＰＵ＿ＡＳ”がオンになった次のクロック
で”＋ＭＥＭＯＲＹ＿ＳＥＬＥＣＴ”がオンになってい
る。これは、ＣＰＵがメモリ空間にあるアドレスを示し
たからである。このとき、”＋ＦＩＦＯ＿Ｗ＿ＭＯＤ
Ｅ”は‘１’となっている。
【００３４】従って、データ保持部のラッチ動作を制御
する”−ＦＩＦＯ＿ＲＥＧ＿ＣＬＯＣＫ”は、”＋ＭＥ
ＭＯＲＹ＿ＤＴＡＫ”がオンになってから、一クロック
後に生成されている。また、ＦＩＦＯへの書き込みタイ
ミングを示す”＋ＦＩＦＯ＿ＷＥ”は、”＋ＭＥＭＯＲ
Ｙ＿ＤＴＡＫ”がオンになってから、二クロック後にオ
ンになっている。
する”−ＦＩＦＯ＿ＲＥＧ＿ＣＬＯＣＫ”は、”＋ＭＥ
ＭＯＲＹ＿ＤＴＡＫ”がオンになってから、一クロック
後に生成されている。また、ＦＩＦＯへの書き込みタイ
ミングを示す”＋ＦＩＦＯ＿ＷＥ”は、”＋ＭＥＭＯＲ
Ｙ＿ＤＴＡＫ”がオンになってから、二クロック後にオ
ンになっている。
【００３５】ここで、ＦＩＦＯへのライトアドレス
は、”＋ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”が‘１’のため、Ｆ
ＩＦＯライトアドレスレジスタの値、すなわち”＋ＲＥ
Ｇ＿ＡＤＤＲＥＳＳ”が選択される。従って、ライトす
べきＦＩＦＯのアドレスは、ＣＰＵからのアドレスによ
らず（＋ＣＰＵ＿ＡＤＤＲＥＳＳは、メモリのリードア
ドレスを示している）、ＦＩＦＯへ示すことができる。
は、”＋ＦＩＦＯ＿Ｗ＿ＭＯＤＥ”が‘１’のため、Ｆ
ＩＦＯライトアドレスレジスタの値、すなわち”＋ＲＥ
Ｇ＿ＡＤＤＲＥＳＳ”が選択される。従って、ライトす
べきＦＩＦＯのアドレスは、ＣＰＵからのアドレスによ
らず（＋ＣＰＵ＿ＡＤＤＲＥＳＳは、メモリのリードア
ドレスを示している）、ＦＩＦＯへ示すことができる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ＦＩＦＯへ転送すべきデータの内、ＣＰＵにて処理する
必要のないデータに関しては、メモリから直接ＦＩＦＯ
へ転送することができる。従って、数値計算プロセッサ
を擁する三次元グラフィックス表示装置など、本発明を
適用できる装置におけるデータ転送速度を著しく向上さ
せることができるという利点がある。
ＦＩＦＯへ転送すべきデータの内、ＣＰＵにて処理する
必要のないデータに関しては、メモリから直接ＦＩＦＯ
へ転送することができる。従って、数値計算プロセッサ
を擁する三次元グラフィックス表示装置など、本発明を
適用できる装置におけるデータ転送速度を著しく向上さ
せることができるという利点がある。
【図１】本発明の原理を説明するブロック図である。
【図２】ＣＰＵのアドレスマップの一例を示す図であ
る。
る。
【図３】各部回路の構成例を示す図である。
【図４】各部回路の構成例を示す図である。
【図５】各部回路の構成例を示す図である。
【図６】各部回路の構成例を示す図である。
【図７】独立ライトモード時の動作例を説明するタイミ
ングチャートの図である。
ングチャートの図である。
【図８】同時ライトモード時の動作例を説明するタイミ
ングチャートの図である。
ングチャートの図である。
１ ＣＰＵ ２ メモリ ３ モード切り替え制御部 ４ 制御信号生成部 ５ アドレス生成部 ６ データ保持部 １０，３６ レジスタ １２ デコーダ １４，１８，２０，２４，２６ ＡＮＤ回路 １６，３０，３２，３４，４０ フリップフロップ回路 ２２ ＮＯＲ回路 ２８ ＯＲ回路 ３８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28
Claims (5)
- 【請求項１】ＣＰＵ（１）のリード要求により、メモリ
（２）からバス上へ出力されるリードデータをＦＩＦＯ
へ転送するための制御方式であって、 メモリ（２）からＣＰＵ（１）へリードデータを転送す
ると同時に、そのリードデータをＦＩＦＯへも転送する
同時ライトモードと、メモリ（２）からＣＰＵ（１）へ
リードデータを転送した後、ＣＰＵ（１）からＦＩＦＯ
へデータ転送を行なう独立ライトモードとを切り替える
切り替え制御部（３）と、 同時ライトモード時及び独立ライトモード時に、ＦＩＦ
Ｏへの書き込み動作を制御するための信号を生成する制
御信号生成部（４）と、 同時ライトモード時及び独立ライトモード時に、ＦＩＦ
Ｏへのライトアドレスを生成するアドレス生成部（５）
と、 同時ライトモード時及び独立ライトモード時に、ＦＩＦ
Ｏへのライトデータを保持するデータ保持部（６）と、
を備えることを特徴とするバス制御方式。 - 【請求項２】前記モード切り替え制御部は、 その値により前記同時ライトモードと前記独立ライトモ
ードとを切り替えるモード切り替えビットを保持するモ
ード切り替え制御レジスタを有する請求項１記載のバス
制御方式。 - 【請求項３】前記制御信号生成部は、 前記モード切り替えビットの値により、ＦＩＦＯへの書
き込み動作を制御するための信号を、メモリからの信号
を元に生成するか、ＣＰＵからの信号を元に生成するか
を決定する手段を有する請求項１記載のバス制御方式。 - 【請求項４】前記アドレス生成部は、 ＦＩＦＯへのライトアドレスを格納するライトアドレス
格納レジスタを持つと共に、前記モード切り替えビット
の値により、生成すべきライトアドレスを、ＣＰＵから
のライトアドレスにするか、ライトアドレス格納レジス
タに予め設定されているライトアドレスにするかを決定
する手段を有する請求項１記載のバス制御方式。 - 【請求項５】前記データ保持部は、 ＦＩＦＯへの転送データを保持するデータ保持レジスタ
を持つと共に、前記制御信号生成部が生成するタイミン
グ信号に基づいて、このデータ保持レジスタに転送デー
タを書き込む手段を有する請求項１記載のバス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743392A JP3179891B2 (ja) | 1992-10-15 | 1992-10-15 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743392A JP3179891B2 (ja) | 1992-10-15 | 1992-10-15 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131293A JPH06131293A (ja) | 1994-05-13 |
| JP3179891B2 true JP3179891B2 (ja) | 2001-06-25 |
Family
ID=17583498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27743392A Expired - Fee Related JP3179891B2 (ja) | 1992-10-15 | 1992-10-15 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179891B2 (ja) |
-
1992
- 1992-10-15 JP JP27743392A patent/JP3179891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06131293A (ja) | 1994-05-13 |
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Legal Events
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