JP3217815B2 - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JP3217815B2 JP3217815B2 JP23226491A JP23226491A JP3217815B2 JP 3217815 B2 JP3217815 B2 JP 3217815B2 JP 23226491 A JP23226491 A JP 23226491A JP 23226491 A JP23226491 A JP 23226491A JP 3217815 B2 JP3217815 B2 JP 3217815B2
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- Japan
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- pte
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- control unit
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Description
【０００１】
【産業上の利用分野】本発明は、ページテーブルエント
リの参照を効率的に行なえるようにしたアドレス変換方
式に関するものである。
リの参照を効率的に行なえるようにしたアドレス変換方
式に関するものである。
【０００２】
【従来の技術】アドレス変換とは、一般的には、計算機
の命令が指定するメモリのアドレスを別のメモリのアド
レスへ一定のアルゴリズムによって変換することをい
う。通常は、仮想記憶機構を備えた計算機において、仮
想アドレスから実アドレスへ変換することをいう。とこ
ろで、計算機において、仮想記憶を実現するための代表
的方法の１つとして、ページングがある。ページングで
は、仮想アドレス空間と実アドレス空間をそれぞれペー
ジと呼ばれる一定の大きさのブロックに分割する。そし
て、このページを単位として仮想アドレスから実アドレ
スへのアドレス変換を行なう。
の命令が指定するメモリのアドレスを別のメモリのアド
レスへ一定のアルゴリズムによって変換することをい
う。通常は、仮想記憶機構を備えた計算機において、仮
想アドレスから実アドレスへ変換することをいう。とこ
ろで、計算機において、仮想記憶を実現するための代表
的方法の１つとして、ページングがある。ページングで
は、仮想アドレス空間と実アドレス空間をそれぞれペー
ジと呼ばれる一定の大きさのブロックに分割する。そし
て、このページを単位として仮想アドレスから実アドレ
スへのアドレス変換を行なう。
【０００３】この場合、アドレス変換は、ページテーブ
ルを参照することにより行なわれる。ページテーブル
は、ＰＴＥ（ページテーブルエントリ）と呼ばれる複数
のエントリから成る。各ＰＴＥは、１ページに対応して
いる。そして、各ＰＴＥは、対応したページが参照され
たか否かを示すリファレンスビット（参照ビット）を備
えている。アドレス変換時には、ＰＴＥを参照し、アド
レス変換が成功すると、リファレンスビットにハードウ
ェアにより“１”をセットしていた。つまり、ＰＴＥを
メモリよりリードして、ＣＰＵでアドレス変換を行な
い、アドレス変換が正常に終了した場合は、ＰＴＥのリ
ファレンスビットに“１”をセットしてＣＰＵがＰＴＥ
をメモリにライトしていた。
ルを参照することにより行なわれる。ページテーブル
は、ＰＴＥ（ページテーブルエントリ）と呼ばれる複数
のエントリから成る。各ＰＴＥは、１ページに対応して
いる。そして、各ＰＴＥは、対応したページが参照され
たか否かを示すリファレンスビット（参照ビット）を備
えている。アドレス変換時には、ＰＴＥを参照し、アド
レス変換が成功すると、リファレンスビットにハードウ
ェアにより“１”をセットしていた。つまり、ＰＴＥを
メモリよりリードして、ＣＰＵでアドレス変換を行な
い、アドレス変換が正常に終了した場合は、ＰＴＥのリ
ファレンスビットに“１”をセットしてＣＰＵがＰＴＥ
をメモリにライトしていた。
【０００４】図２は、従来のＰＴＥ参照のためのブロッ
ク構成例を示す図である。図示の装置は、ＣＰＵ装置２
１と、メモリ装置２４とから成る。ＣＰＵ装置２１は、
アドレス変換部２２と、メモリアクセスコントロール部
２３とを備えている。アドレス変換部２２からは、ＰＴ
Ｅリード信号２７、ＰＴＥライト信号３０、ＰＴＥアド
レスバス３３及びＰＴＥデータバス３６が、メモリアク
セスコントロール部２３に対して接続されている。メモ
リアクセスコントロール部２３からは、メモリリード信
号２８、メモリライト信号３１、メモリアドレスバス３
４及びメモリデータバス３７が、メモリ装置２４のメモ
リアクセスコントロール部２５に対して接続されてい
る。
ク構成例を示す図である。図示の装置は、ＣＰＵ装置２
１と、メモリ装置２４とから成る。ＣＰＵ装置２１は、
アドレス変換部２２と、メモリアクセスコントロール部
２３とを備えている。アドレス変換部２２からは、ＰＴ
Ｅリード信号２７、ＰＴＥライト信号３０、ＰＴＥアド
レスバス３３及びＰＴＥデータバス３６が、メモリアク
セスコントロール部２３に対して接続されている。メモ
リアクセスコントロール部２３からは、メモリリード信
号２８、メモリライト信号３１、メモリアドレスバス３
４及びメモリデータバス３７が、メモリ装置２４のメモ
リアクセスコントロール部２５に対して接続されてい
る。
【０００５】メモリ装置２４は、メモリアクセスコント
ロール部２５と、データ部２６とを備えている。メモリ
アクセスコントロール部２５からは、リード信号２９、
ライト信号３２、アドレスバス３５及びデータバス３８
が、データ部２６に対して接続されている。次に、図２
及び図３を用いて従来のＰＴＥ参照の方法を説明する。
ロール部２５と、データ部２６とを備えている。メモリ
アクセスコントロール部２５からは、リード信号２９、
ライト信号３２、アドレスバス３５及びデータバス３８
が、データ部２６に対して接続されている。次に、図２
及び図３を用いて従来のＰＴＥ参照の方法を説明する。
【０００６】図３は、従来のＰＴＥ参照手順を説明する
データ関連図である。 （１）ＰＴＥのリード ＰＴＥリード要求が、アドレス変換部２２から、ＰＴＥ
リード信号２７、メモリアクセスコントロール部２３、
メモリリード信号２８、メモリアクセスコントロール部
２５及びリード信号２９を介して、データ部２６に伝達
される。これと同時に、ＰＴＥリードアドレスが、アド
レス変換部２２から、アドレスバス３３、メモリアクセ
スコントロール部２３、メモリアドレスバス３４、メモ
リアクセスコントロール部２５、アドレスバス３５を介
して、データ部２６に伝達される（図３Ｐ１）。
データ関連図である。 （１）ＰＴＥのリード ＰＴＥリード要求が、アドレス変換部２２から、ＰＴＥ
リード信号２７、メモリアクセスコントロール部２３、
メモリリード信号２８、メモリアクセスコントロール部
２５及びリード信号２９を介して、データ部２６に伝達
される。これと同時に、ＰＴＥリードアドレスが、アド
レス変換部２２から、アドレスバス３３、メモリアクセ
スコントロール部２３、メモリアドレスバス３４、メモ
リアクセスコントロール部２５、アドレスバス３５を介
して、データ部２６に伝達される（図３Ｐ１）。
【０００７】すると、ＰＴＥリードデータが、データ部
２６から、データバス３８、メモリアクセスコントロー
ル部２５、メモリデータバス３７、メモリアクセスコン
トロール部２３及びデータバス３６を介して、アドレス
変換部２２に伝達される（図３Ｐ２）。このようにし
て、ＰＴＥのリードが行なわれる。その後、ＰＴＥの内
容の判定が行なわれる（図３Ｐ３）。
２６から、データバス３８、メモリアクセスコントロー
ル部２５、メモリデータバス３７、メモリアクセスコン
トロール部２３及びデータバス３６を介して、アドレス
変換部２２に伝達される（図３Ｐ２）。このようにし
て、ＰＴＥのリードが行なわれる。その後、ＰＴＥの内
容の判定が行なわれる（図３Ｐ３）。
【０００８】（２）リファレンスビットのセット ＰＴＥのリファレンスビットのセットがアドレス変換部
２２で行なわれる（図３Ｐ４）。 （３）ＰＴＥのライト ＰＴＥライト要求が、アドレス変換部２２から、ライト
信号３０、メモリアクセスコントロール部２３、メモリ
ライト信号３１、メモリアクセスコントロール部２５及
びライト信号３２を介して、データ部２６に伝達され
る。
２２で行なわれる（図３Ｐ４）。 （３）ＰＴＥのライト ＰＴＥライト要求が、アドレス変換部２２から、ライト
信号３０、メモリアクセスコントロール部２３、メモリ
ライト信号３１、メモリアクセスコントロール部２５及
びライト信号３２を介して、データ部２６に伝達され
る。
【０００９】これと同時に、ＰＴＥライトアドレスが、
アドレス変換部２２、アドレスバス３３、メモリアクセ
スコントロール部２３、メモリアドレスバス３４、メモ
リアクセスコントロール部２５及びアドレスバス３５を
介して、データ部２６に伝達される。また、これと同時
に、ＰＴＥライトデータが、アドレス変換部２２、デー
タバス３６、メモリアクセスコントロール部２３、メモ
リデータバス３７、メモリアクセスコントロール部２５
及びデータバス３８を介して、データ部２６に伝達され
る（図３Ｐ５）。このようにして、ＰＴＥのライトが行
なわれる。
アドレス変換部２２、アドレスバス３３、メモリアクセ
スコントロール部２３、メモリアドレスバス３４、メモ
リアクセスコントロール部２５及びアドレスバス３５を
介して、データ部２６に伝達される。また、これと同時
に、ＰＴＥライトデータが、アドレス変換部２２、デー
タバス３６、メモリアクセスコントロール部２３、メモ
リデータバス３７、メモリアクセスコントロール部２５
及びデータバス３８を介して、データ部２６に伝達され
る（図３Ｐ５）。このようにして、ＰＴＥのライトが行
なわれる。
【００１０】以上述べたように従来のＰＴＥ参照は、
（１）ＰＴＥのリード、（２）リファレンスビットのセ
ット、（３）ＰＴＥのライトの順番で行なっていた。
（１）ＰＴＥのリード、（２）リファレンスビットのセ
ット、（３）ＰＴＥのライトの順番で行なっていた。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述した方法では、ＰＴＥをリードし、リファレンスビッ
トのセットをした後に、ＰＴＥをライトしているので、
メモリライトに時間がかかりＰＴＥの参照サイクルが長
くなっていた。本発明は、以上の点に着目してなされた
もので、ＰＴＥ参照サイクルを短縮できるようにしたア
ドレス変換方式を提供することを目的とするものであ
る。
た従来の技術には、次のような問題があった。即ち、上
述した方法では、ＰＴＥをリードし、リファレンスビッ
トのセットをした後に、ＰＴＥをライトしているので、
メモリライトに時間がかかりＰＴＥの参照サイクルが長
くなっていた。本発明は、以上の点に着目してなされた
もので、ＰＴＥ参照サイクルを短縮できるようにしたア
ドレス変換方式を提供することを目的とするものであ
る。
【００１２】
【課題を解決するための手段】本発明は、一定の大きさ
のページを単位としてアドレス変換用データが格納さ
れ、該データの参照の有無を示すリファレンスビットが
設定可能なページテーブルエントリの設けられているペ
ージテーブルを備えるメモリ装置と、該メモリ装置にペ
ージテーブルエントリに対するリード要求を行い、該メ
モリ装置側より送信されてくるアドレス変換用データに
基づいてアドレス変換処理を実行するアドレス変換部を
備えるＣＰＵ装置とを有するアドレス変換方式であっ
て、ＣＰＵ装置に設けられ、アドレス変換部のリード要
求でメモリ装置側に該リード要求有りを示す参照信号を
出力するページテーブルエントリ参照コントロール部
と、メモリ装置に設けられ、参照信号を受信すると、ペ
ージテーブルを書き込み可能に制御し、ページテーブル
エントリにリファレンスビットを設定するページテーブ
ルエントリライトコントロール部と、を含むことを特徴
とする。
のページを単位としてアドレス変換用データが格納さ
れ、該データの参照の有無を示すリファレンスビットが
設定可能なページテーブルエントリの設けられているペ
ージテーブルを備えるメモリ装置と、該メモリ装置にペ
ージテーブルエントリに対するリード要求を行い、該メ
モリ装置側より送信されてくるアドレス変換用データに
基づいてアドレス変換処理を実行するアドレス変換部を
備えるＣＰＵ装置とを有するアドレス変換方式であっ
て、ＣＰＵ装置に設けられ、アドレス変換部のリード要
求でメモリ装置側に該リード要求有りを示す参照信号を
出力するページテーブルエントリ参照コントロール部
と、メモリ装置に設けられ、参照信号を受信すると、ペ
ージテーブルを書き込み可能に制御し、ページテーブル
エントリにリファレンスビットを設定するページテーブ
ルエントリライトコントロール部と、を含むことを特徴
とする。
【００１３】
【作用】本発明のアドレス変換方式においては、ＣＰＵ
装置からメモリ装置へのデータのアクセス要求に伴い、
ページテーブルエントリのメモリアドレスの送出が行な
われると、ＣＰＵ装置内のページテーブルエントリ参照
コントロール部からメモリ装置のページテーブルエント
リライトコントロール部に参照信号が入力される。この
参照信号の入力により、該ライトコントロール部は、ペ
ージテーブルエントリにリファレンスビットを設定す
る。従って、ＣＰＵ装置は、リファレンスビットの設定
のためのライト動作を行なわなくて済む。
装置からメモリ装置へのデータのアクセス要求に伴い、
ページテーブルエントリのメモリアドレスの送出が行な
われると、ＣＰＵ装置内のページテーブルエントリ参照
コントロール部からメモリ装置のページテーブルエント
リライトコントロール部に参照信号が入力される。この
参照信号の入力により、該ライトコントロール部は、ペ
ージテーブルエントリにリファレンスビットを設定す
る。従って、ＣＰＵ装置は、リファレンスビットの設定
のためのライト動作を行なわなくて済む。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のアドレス変換方式の実施
例のブロック図である。この図は、ＰＴＥ参照のブロッ
ク構成例を示す。図示の装置は、ＣＰＵ装置１と、メモ
リ装置４とから成る。ＣＰＵ装置１は、アドレス変換部
２と、メモリアクセスコントロール部３と、ＰＴＥ参照
コントロール部１９とを備えている。アドレス変換部２
からは、ＰＴＥライト信号１０、ＰＴＥアドレスバス１
３及びＰＴＥデータバス１６が、メモリアクセスコント
ロール部３に対して接続されている。
に説明する。図１は、本発明のアドレス変換方式の実施
例のブロック図である。この図は、ＰＴＥ参照のブロッ
ク構成例を示す。図示の装置は、ＣＰＵ装置１と、メモ
リ装置４とから成る。ＣＰＵ装置１は、アドレス変換部
２と、メモリアクセスコントロール部３と、ＰＴＥ参照
コントロール部１９とを備えている。アドレス変換部２
からは、ＰＴＥライト信号１０、ＰＴＥアドレスバス１
３及びＰＴＥデータバス１６が、メモリアクセスコント
ロール部３に対して接続されている。
【００１５】メモリアクセスコントロール部３からは、
メモリリード信号８、メモリライト信号１１、メモリア
ドレスバス１４及びメモリデータバス１７が、メモリ装
置４のメモリアクセスコントロール部５に対して接続さ
れている。また、アドレス変換部２からは、ＰＴＥリー
ド信号７が、ＰＴＥ参照コントロール部１９に対して接
続されている。一方、ＰＴＥ参照コントロール部１９か
らは、ＰＴＥ参照要求信号４１がメモリアクセスコント
ロール部３に対して接続されている。また、ＰＴＥ参照
コントロール部１９からは、ＰＴＥ参照信号４２が、メ
モリ装置４のＰＴＥライトコントロール部２０に対して
接続されている。
メモリリード信号８、メモリライト信号１１、メモリア
ドレスバス１４及びメモリデータバス１７が、メモリ装
置４のメモリアクセスコントロール部５に対して接続さ
れている。また、アドレス変換部２からは、ＰＴＥリー
ド信号７が、ＰＴＥ参照コントロール部１９に対して接
続されている。一方、ＰＴＥ参照コントロール部１９か
らは、ＰＴＥ参照要求信号４１がメモリアクセスコント
ロール部３に対して接続されている。また、ＰＴＥ参照
コントロール部１９からは、ＰＴＥ参照信号４２が、メ
モリ装置４のＰＴＥライトコントロール部２０に対して
接続されている。
【００１６】メモリ装置４は、メモリアクセスコントロ
ール部５と、データ部６と、ＰＴＥライトコントロール
部２０とを備えている。メモリアクセスコントロール部
５からは、メモリリード信号９、ライト信号１２、アド
レスバス１５及びデータバス１８が、データ部６に対し
て接続されている。ＰＴＥライトコントロール部２０か
らは、リファレンスビット応答データ４３が、メモリア
クセスコントロール部５に対して接続されている。ま
た、ＰＴＥライトコントロール部２０からは、リファレ
ンスビットライトデータ４４、リファレンスビットライ
トデータ信号４５及びリファレンスビットリードデータ
４６が、データ部６に対して接続されている。
ール部５と、データ部６と、ＰＴＥライトコントロール
部２０とを備えている。メモリアクセスコントロール部
５からは、メモリリード信号９、ライト信号１２、アド
レスバス１５及びデータバス１８が、データ部６に対し
て接続されている。ＰＴＥライトコントロール部２０か
らは、リファレンスビット応答データ４３が、メモリア
クセスコントロール部５に対して接続されている。ま
た、ＰＴＥライトコントロール部２０からは、リファレ
ンスビットライトデータ４４、リファレンスビットライ
トデータ信号４５及びリファレンスビットリードデータ
４６が、データ部６に対して接続されている。
【００１７】図４は、ＰＴＥ参照コントロール部の詳細
を示す回路図である。図示の回路は、分岐回路から成
る。即ち、ＰＴＥリード信号７がＰＴＥ参照要求信号４
１とＰＴＥ参照信号４２とに分けられる。図５は、ＰＴ
Ｅライトコントロール部の詳細を示す回路図である。図
示の回路は、オア回路５１等から成る。即ち、リファレ
ンスビットリードデータ４６とＰＴＥ参照信号４２とが
オア回路５１に入力される。そして、オア回路５１の出
力は、リファレンスビット応答データ４３とリファレン
スビットライトデータ４４とにされる。また、ＰＴＥ参
照信号４２は、そのままリファレンスビットライトデー
タ信号４５として出力される。次に、図１及び図６を用
いて本発明に係るＰＴＥ参照方法を説明する。
を示す回路図である。図示の回路は、分岐回路から成
る。即ち、ＰＴＥリード信号７がＰＴＥ参照要求信号４
１とＰＴＥ参照信号４２とに分けられる。図５は、ＰＴ
Ｅライトコントロール部の詳細を示す回路図である。図
示の回路は、オア回路５１等から成る。即ち、リファレ
ンスビットリードデータ４６とＰＴＥ参照信号４２とが
オア回路５１に入力される。そして、オア回路５１の出
力は、リファレンスビット応答データ４３とリファレン
スビットライトデータ４４とにされる。また、ＰＴＥ参
照信号４２は、そのままリファレンスビットライトデー
タ信号４５として出力される。次に、図１及び図６を用
いて本発明に係るＰＴＥ参照方法を説明する。
【００１８】図６は、本発明に係るＰＴＥ参照手順を説
明するデータ関連図である。 （１）ＰＴＥのリード ＰＴＥリード要求が、アドレス変換部２から、ＰＴＥリ
ード信号７、ＰＴＥ参照コントロール部１９及びＰＴＥ
参照信号４２を介して、ＰＴＥライトコントロール部２
０に伝達される（図６Ｐ１）。これと同時に、アドレス
変換部２から、ＰＴＥリード信号７、ＰＴＥ参照コント
ロール部１９、ＰＴＥ参照要求信号４１、メモリアクセ
スコントロール部３、メモリリード信号８、メモリアク
セスコントロール部５及びメモリリード信号９を介し
て、データ部６にもＰＴＥリード要求が伝達される（図
６Ｐ４）。また、ＰＴＥアドレスは、アドレス変換部２
から、ＰＴＥアドレスバス１３、メモリアクセスコント
ロール部３、メモリアドレスバス１４、メモリアクセス
コントロール部５及びアドレスバス１５を介して、デー
タ部６に伝達される。
明するデータ関連図である。 （１）ＰＴＥのリード ＰＴＥリード要求が、アドレス変換部２から、ＰＴＥリ
ード信号７、ＰＴＥ参照コントロール部１９及びＰＴＥ
参照信号４２を介して、ＰＴＥライトコントロール部２
０に伝達される（図６Ｐ１）。これと同時に、アドレス
変換部２から、ＰＴＥリード信号７、ＰＴＥ参照コント
ロール部１９、ＰＴＥ参照要求信号４１、メモリアクセ
スコントロール部３、メモリリード信号８、メモリアク
セスコントロール部５及びメモリリード信号９を介し
て、データ部６にもＰＴＥリード要求が伝達される（図
６Ｐ４）。また、ＰＴＥアドレスは、アドレス変換部２
から、ＰＴＥアドレスバス１３、メモリアクセスコント
ロール部３、メモリアドレスバス１４、メモリアクセス
コントロール部５及びアドレスバス１５を介して、デー
タ部６に伝達される。
【００１９】これに応じて、ＰＴＥのリードデータが、
データ部６から、データバス１８、メモリアクセスコン
トロール部５、メモリデータバス１７、メモリアクセス
コントロール部３及びＰＴＥデータバス１６を介して、
アドレス変換部２に伝達される（図６Ｐ２）。そして、
ＰＴＥの内容が判定される（図６Ｐ３）。リファレンス
ビットのリードデータのみは、データ部６、リファレン
スビットリードデータ４６、ＰＴＥライトコントロール
部２０、リファレンスビット応答データ４３、メモリア
クセスコントロール部５、メモリデータバス１７、メモ
リアクセスコントロール部３及びＰＴＥデータバス１６
を介して、アドレス変換部２に伝達される。このとき、
リファレンスビットリードデータ４６とＰＴＥ参照信号
４２との両データの論理和がリファレンスビット応答デ
ータ４３として応答される（図５参照）。
データ部６から、データバス１８、メモリアクセスコン
トロール部５、メモリデータバス１７、メモリアクセス
コントロール部３及びＰＴＥデータバス１６を介して、
アドレス変換部２に伝達される（図６Ｐ２）。そして、
ＰＴＥの内容が判定される（図６Ｐ３）。リファレンス
ビットのリードデータのみは、データ部６、リファレン
スビットリードデータ４６、ＰＴＥライトコントロール
部２０、リファレンスビット応答データ４３、メモリア
クセスコントロール部５、メモリデータバス１７、メモ
リアクセスコントロール部３及びＰＴＥデータバス１６
を介して、アドレス変換部２に伝達される。このとき、
リファレンスビットリードデータ４６とＰＴＥ参照信号
４２との両データの論理和がリファレンスビット応答デ
ータ４３として応答される（図５参照）。
【００２０】（２）リファレンスビットのセット ＰＴＥ参照信号４２とリファレンスビットリードデータ
４６との論理和のデータ４４をリファレンスビットにセ
ットする（図６Ｐ５）。
４６との論理和のデータ４４をリファレンスビットにセ
ットする（図６Ｐ５）。
【００２１】
【発明の効果】以上説明したように、本発明のアドレス
変換方式によれば、アドレス変換時のＰＴＥ参照時に、
ＣＰＵ装置からメモリ装置にＰＴＥ参照信号を送出する
ことにより、リファレンスビットの設定をメモリ装置側
で行なうようにしたので、ＣＰＵ装置がメモリライト動
作を行なわなくて済み、これにより、アドレス変換時の
ＰＴＥ参照が高速化できる。
変換方式によれば、アドレス変換時のＰＴＥ参照時に、
ＣＰＵ装置からメモリ装置にＰＴＥ参照信号を送出する
ことにより、リファレンスビットの設定をメモリ装置側
で行なうようにしたので、ＣＰＵ装置がメモリライト動
作を行なわなくて済み、これにより、アドレス変換時の
ＰＴＥ参照が高速化できる。
【図１】本発明のアドレス変換方式の実施例のブロック
図である。
図である。
【図２】従来のＰＴＥ参照のためのブロック構成例を示
す図である。
す図である。
【図３】従来のＰＴＥ参照手順を説明するデータ関連図
である。
である。
【図４】ＰＴＥ参照コントロール部の詳細を示す回路図
である。
である。
【図５】ＰＴＥライトコントロール部の詳細を示す回路
図である。
図である。
【図６】本発明に係るＰＴＥ参照手順を説明するデータ
関連図である。
関連図である。
１ ＣＰＵ装置 ２ アドレス変換部 ３ メモリアクセスコントロール部 ４ メモリ装置 １９ ＰＴＥ参照コントロール部 ２０ ＰＴＥライトコントロール部
フロントページの続き (56)参考文献 特開 昭63−259749（ＪＰ，Ａ) 特開 昭61−246853（ＪＰ，Ａ) 特開 平２−285440（ＪＰ，Ａ) 特開 昭61−62940（ＪＰ，Ａ) 特開 昭60−134949（ＪＰ，Ａ) 特開 昭59−94289（ＪＰ，Ａ) 特開 昭64−12351（ＪＰ，Ａ) 特開 昭63−163647（ＪＰ，Ａ) 特表 平５−503382（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/10
Claims (1)
- 【請求項１】 一定の大きさのページを単位としてアド
レス変換用データが格納され、該データの参照の有無を
示すリファレンスビットが設定可能なページテーブルエ
ントリの設けられているページテーブルを備えるメモリ
装置と、該メモリ装置に前記ページテーブルエントリに
対するリード要求を行い、該メモリ装置側より送信され
てくる前記アドレス変換用データに基づいてアドレス変
換処理を実行するアドレス変換部を備えるＣＰＵ装置と
を有するアドレス変換方式であって、 前記ＣＰＵ装置に設けられ、前記アドレス変換部の前記
リード要求で前記メモリ装置側に該リード要求有りを示
す参照信号を出力するページテーブルエントリ参照コン
トロール部と、 前記メモリ装置に設けられ、前記参照信号を受信する
と、前記ページテーブルを書き込み可能に制御し、前記
ページテーブルエントリに前記リファレンスビットを設
定するページテーブルエントリライトコントロール部
と、を含むことを特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226491A JP3217815B2 (ja) | 1991-08-20 | 1991-08-20 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226491A JP3217815B2 (ja) | 1991-08-20 | 1991-08-20 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0546482A JPH0546482A (ja) | 1993-02-26 |
| JP3217815B2 true JP3217815B2 (ja) | 2001-10-15 |
Family
ID=16936529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23226491A Expired - Fee Related JP3217815B2 (ja) | 1991-08-20 | 1991-08-20 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217815B2 (ja) |
-
1991
- 1991-08-20 JP JP23226491A patent/JP3217815B2/ja not_active Expired - Fee Related
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| JPH0546482A (ja) | 1993-02-26 |
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