JPH0546460A - 命令処理方式 - Google Patents
命令処理方式Info
- Publication number
- JPH0546460A JPH0546460A JP23226591A JP23226591A JPH0546460A JP H0546460 A JPH0546460 A JP H0546460A JP 23226591 A JP23226591 A JP 23226591A JP 23226591 A JP23226591 A JP 23226591A JP H0546460 A JPH0546460 A JP H0546460A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- logical operation
- instruction
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 命令処理を高速化する。
【構成】 計算機におけるデータ処理を行なう際、ＣＰ
Ｕ装置１内に設けられた信号生成回路４１により、当該
ＣＰＵ装置１が実行する論理演算命令のメモリアクセス
制御信号１２が生成される。これにより、メモリ装置２
に対し、論理演算命令が処理対象とする被演算データの
メモリアドレス１４が送出されるとともに、ＣＰＵ装置
１内の演算データレジスタ５に格納された演算データが
送出される。メモリ装置２内に設けられた論理演算制御
回路４２は、論理演算の命令実行信号４４の受信時に、
演算データと被演算データとを論理演算する。そして、
この論理演算結果データ４５は、演算結果制御回路４９
により、ＣＰＵ装置１に応答されるとともに、メモリ装
置２内のメモリデータ部９に格納される。
Ｕ装置１内に設けられた信号生成回路４１により、当該
ＣＰＵ装置１が実行する論理演算命令のメモリアクセス
制御信号１２が生成される。これにより、メモリ装置２
に対し、論理演算命令が処理対象とする被演算データの
メモリアドレス１４が送出されるとともに、ＣＰＵ装置
１内の演算データレジスタ５に格納された演算データが
送出される。メモリ装置２内に設けられた論理演算制御
回路４２は、論理演算の命令実行信号４４の受信時に、
演算データと被演算データとを論理演算する。そして、
この論理演算結果データ４５は、演算結果制御回路４９
により、ＣＰＵ装置１に応答されるとともに、メモリ装
置２内のメモリデータ部９に格納される。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
論理演算命令の実行を高速化する命令処理方式に関する
ものである。
論理演算命令の実行を高速化する命令処理方式に関する
ものである。
【０００２】
【従来の技術】従来、情報処理装置において、ＣＰＵ装
置のレジスタの内容とメモリ装置の内容とについて論理
演算を行ない、その結果を再びメモリ装置に格納する論
理演算命令がある。図２は、従来の論理演算命令の実行
のためのブロック構成例を示す図である。
置のレジスタの内容とメモリ装置の内容とについて論理
演算を行ない、その結果を再びメモリ装置に格納する論
理演算命令がある。図２は、従来の論理演算命令の実行
のためのブロック構成例を示す図である。
【０００３】図示の装置は、ＣＰＵ装置２１と、メモリ
装置２２とから成る。ＣＰＵ装置２１は、被演算データ
レジスタ２３と、論理演算器２４と、演算データレジス
タ２５と、メモリアドレスレジスタ２６と、ＣＰＵ制御
部２７とを備えている。被演算データレジスタ２３は、
ＲＡＭ（ランダム・アクセス・メモリ）から成り、被演
算データを一時的に格納する。論理演算器２４は、アン
ド論理演算を行なう。
装置２２とから成る。ＣＰＵ装置２１は、被演算データ
レジスタ２３と、論理演算器２４と、演算データレジス
タ２５と、メモリアドレスレジスタ２６と、ＣＰＵ制御
部２７とを備えている。被演算データレジスタ２３は、
ＲＡＭ（ランダム・アクセス・メモリ）から成り、被演
算データを一時的に格納する。論理演算器２４は、アン
ド論理演算を行なう。
【０００４】演算データレジスタ２５は、ＲＡＭから成
り、演算データを一時的に格納する。メモリアドレスレ
ジスタ２６は、被演算データのメモリアドレスを格納す
る。ＣＰＵ制御部２７は、ＣＰＵ装置１内の各部の制御
を行なう。メモリ装置２２は、メモリアクセス制御部２
８と、メモリデータ部２９とを備えている。メモリアク
セス制御部２８は、メモリデータ部２９のアクセスを制
御する。メモリデータ部２９は、データを格納する部分
である。
り、演算データを一時的に格納する。メモリアドレスレ
ジスタ２６は、被演算データのメモリアドレスを格納す
る。ＣＰＵ制御部２７は、ＣＰＵ装置１内の各部の制御
を行なう。メモリ装置２２は、メモリアクセス制御部２
８と、メモリデータ部２９とを備えている。メモリアク
セス制御部２８は、メモリデータ部２９のアクセスを制
御する。メモリデータ部２９は、データを格納する部分
である。
【０００５】各部の接続は、以下のようになっている。
論理演算器２４よりメモリデータバス３３がメモリアク
セス制御部２８及び被演算データレジスタ２３に接続さ
れている。被演算データレジスタ２３より論理演算器入
力データ３０が論理演算器２４に接続されている。演算
データレジスタ２５より論理演算器入力データ３１が論
理演算器２４に接続されている。メモリアドレスレジス
タ２６よりメモリアドレスバス３４がメモリアクセス制
御部２８に接続されている。ＣＰＵ制御部２７より論理
演算器制御信号３２が論理演算器２４に接続されてい
る。ＣＰＵ制御部２７よりメモリリード信号３５及びメ
モリライト信号３６がメモリアクセス制御部２８に接続
されている。
論理演算器２４よりメモリデータバス３３がメモリアク
セス制御部２８及び被演算データレジスタ２３に接続さ
れている。被演算データレジスタ２３より論理演算器入
力データ３０が論理演算器２４に接続されている。演算
データレジスタ２５より論理演算器入力データ３１が論
理演算器２４に接続されている。メモリアドレスレジス
タ２６よりメモリアドレスバス３４がメモリアクセス制
御部２８に接続されている。ＣＰＵ制御部２７より論理
演算器制御信号３２が論理演算器２４に接続されてい
る。ＣＰＵ制御部２７よりメモリリード信号３５及びメ
モリライト信号３６がメモリアクセス制御部２８に接続
されている。
【０００６】メモリアクセス制御部２８よりデータ３
７、アドレス３８、リード信号３９及びライト信号４０
がメモリデータ部２９に接続されている。次に、図２及
び図３を用いて従来の論理演算命令の例として、ＣＰＵ
装置のレジスタの内容とメモリのデータの内容とのアン
ドをとる論理演算について説明する。図３は、従来の論
理演算手順を説明するデータ関連図である。アンド論理
演算は、以下の（１）、（２）、（３）の手順により行
なわれる。
７、アドレス３８、リード信号３９及びライト信号４０
がメモリデータ部２９に接続されている。次に、図２及
び図３を用いて従来の論理演算命令の例として、ＣＰＵ
装置のレジスタの内容とメモリのデータの内容とのアン
ドをとる論理演算について説明する。図３は、従来の論
理演算手順を説明するデータ関連図である。アンド論理
演算は、以下の（１）、（２）、（３）の手順により行
なわれる。
【０００７】（１）被演算データのリード ＣＰＵ装置１のリード要求によりメモリアドレスが、メ
モリアドレスレジスタ２６から、メモリアドレスバス３
４、メモリアクセス制御部２８及びアドレスバス３８を
介して、メモリデータ部２９に伝達される（図３Ｐ
１）。これと同時に、メモリリード信号が、ＣＰＵ制御
部２７から、メモリリード信号３５、メモリアクセス制
御部２８及びリード信号３９を介して、メモリデータ部
２９に伝達される。この結果、メモリリードデータが、
メモリデータ部２９から、データバス３７、メモリアク
セス制御部２８及びメモリデータバス３３を介して、被
演算データレジスタ２３に格納される（図３Ｐ２）。
モリアドレスレジスタ２６から、メモリアドレスバス３
４、メモリアクセス制御部２８及びアドレスバス３８を
介して、メモリデータ部２９に伝達される（図３Ｐ
１）。これと同時に、メモリリード信号が、ＣＰＵ制御
部２７から、メモリリード信号３５、メモリアクセス制
御部２８及びリード信号３９を介して、メモリデータ部
２９に伝達される。この結果、メモリリードデータが、
メモリデータ部２９から、データバス３７、メモリアク
セス制御部２８及びメモリデータバス３３を介して、被
演算データレジスタ２３に格納される（図３Ｐ２）。
【０００８】（２）アンド論理演算の実行 アンド論理演算実行信号が、ＣＰＵ制御部２７から論理
演算器制御信号３２を介して、論理演算器２４に伝達さ
れ、この結果、論理演算器２４でアンド論理演算が実行
される（図３Ｐ３）。
演算器制御信号３２を介して、論理演算器２４に伝達さ
れ、この結果、論理演算器２４でアンド論理演算が実行
される（図３Ｐ３）。
【０００９】（３）演算結果のライト メモリライト信号が、ＣＰＵ制御部２７から、メモリラ
イト信号３６、メモリアクセス制御部２８、ライト信号
４０を介して、メモリデータ部２９に伝達される。一
方、メモリアドレスが、メモリアドレスレジスタ２６か
ら、メモリアドレスバス３４、メモリアクセス制御部２
８、アドレスバス３８を介して、メモリデータ部２９に
伝達される。これにより、演算結果が、論理演算器２４
から、メモリデータバス３３、メモリアクセス制御部２
８、データバス３７を介して、メモリデータ部２９に格
納される（図３Ｐ４）。このようにして、従来は、アン
ド論理演算命令が実行されていた。
イト信号３６、メモリアクセス制御部２８、ライト信号
４０を介して、メモリデータ部２９に伝達される。一
方、メモリアドレスが、メモリアドレスレジスタ２６か
ら、メモリアドレスバス３４、メモリアクセス制御部２
８、アドレスバス３８を介して、メモリデータ部２９に
伝達される。これにより、演算結果が、論理演算器２４
から、メモリデータバス３３、メモリアクセス制御部２
８、データバス３７を介して、メモリデータ部２９に格
納される（図３Ｐ４）。このようにして、従来は、アン
ド論理演算命令が実行されていた。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、論
理演算命令では、メモリ装置２２内の被演算データを被
演算データレジスタ２３にロードし、ＣＰＵ装置２１内
で演算を行ない、更に演算結果をライトする手順を経て
いる。つまり、論理演算命令の実行において、メモリア
クセスを２回行なうことになる。従って、処理サイクル
数が長くかかるという問題があった。本発明は、以上の
点に着目してなされたもので、論理演算命令処理サイク
ルを削減して、命令処理を高速化できる命令処理方式を
提供することを目的とするものである。
た従来の技術には、次のような問題があった。即ち、論
理演算命令では、メモリ装置２２内の被演算データを被
演算データレジスタ２３にロードし、ＣＰＵ装置２１内
で演算を行ない、更に演算結果をライトする手順を経て
いる。つまり、論理演算命令の実行において、メモリア
クセスを２回行なうことになる。従って、処理サイクル
数が長くかかるという問題があった。本発明は、以上の
点に着目してなされたもので、論理演算命令処理サイク
ルを削減して、命令処理を高速化できる命令処理方式を
提供することを目的とするものである。
【００１１】
【課題を解決するための手段】本発明の命令処理方式
は、計算機におけるデータ処理を行なうＣＰＵ装置内に
設けられ、当該ＣＰＵ装置が実行する論理演算命令のメ
モリアクセス制御信号を生成する信号生成回路と、前記
論理演算命令が処理対象とする被演算データのメモリア
ドレスの送出時に、演算データを送出する演算データ送
出回路と、前記ＣＰＵ装置によりアクセスされるメモリ
装置内に設けられ、前記論理演算命令のメモリアクセス
制御信号の受信時に、前記演算データと前記被演算デー
タとを論理演算する論理演算制御回路と、当該論理演算
制御回路による演算結果を前記ＣＰＵ装置に応答しつ
つ、前記メモリ装置内のメモリデータ部に格納する演算
結果制御回路とを備えたことを特徴とするものである。
は、計算機におけるデータ処理を行なうＣＰＵ装置内に
設けられ、当該ＣＰＵ装置が実行する論理演算命令のメ
モリアクセス制御信号を生成する信号生成回路と、前記
論理演算命令が処理対象とする被演算データのメモリア
ドレスの送出時に、演算データを送出する演算データ送
出回路と、前記ＣＰＵ装置によりアクセスされるメモリ
装置内に設けられ、前記論理演算命令のメモリアクセス
制御信号の受信時に、前記演算データと前記被演算デー
タとを論理演算する論理演算制御回路と、当該論理演算
制御回路による演算結果を前記ＣＰＵ装置に応答しつ
つ、前記メモリ装置内のメモリデータ部に格納する演算
結果制御回路とを備えたことを特徴とするものである。
【００１２】
【作用】本発明の命令処理方式においては、計算機にお
けるデータ処理を行なう際、ＣＰＵ装置内に設けられた
信号生成回路により、当該ＣＰＵ装置が実行する論理演
算命令のメモリアクセス制御信号が生成される。これに
より、メモリ装置に対し、論理演算命令が処理対象とす
る被演算データのメモリアドレスが送出されるととも
に、ＣＰＵ装置内に格納された演算データが送出され
る。メモリ装置内に設けられた論理演算制御回路は、論
理演算の命令実行信号の受信時に、演算データと被演算
データとを論理演算する。そして、この演算結果は、演
算結果制御回路により、ＣＰＵ装置に応答されるととも
に、メモリ装置内のメモリデータ部に格納される。
けるデータ処理を行なう際、ＣＰＵ装置内に設けられた
信号生成回路により、当該ＣＰＵ装置が実行する論理演
算命令のメモリアクセス制御信号が生成される。これに
より、メモリ装置に対し、論理演算命令が処理対象とす
る被演算データのメモリアドレスが送出されるととも
に、ＣＰＵ装置内に格納された演算データが送出され
る。メモリ装置内に設けられた論理演算制御回路は、論
理演算の命令実行信号の受信時に、演算データと被演算
データとを論理演算する。そして、この演算結果は、演
算結果制御回路により、ＣＰＵ装置に応答されるととも
に、メモリ装置内のメモリデータ部に格納される。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の命令処理方式の実施例の
ブロック図である。図示の装置は、ＣＰＵ装置１と、メ
モリ装置２とから成る。ＣＰＵ装置１は、被演算データ
レジスタ３と、論理演算器４と、演算データレジスタ５
と、メモリアドレスレジスタ６と、ＣＰＵ制御部７とを
備えている。被演算データレジスタ３は、ＲＡＭ（ラン
ダム・アクセス・メモリ）から成り、被演算データを一
時的に格納する。論理演算器４は、アンド論理演算を行
なう。この論理演算器４は、制御信号１２を入力するこ
とにより演算データ送出回路として機能する。
に説明する。図１は、本発明の命令処理方式の実施例の
ブロック図である。図示の装置は、ＣＰＵ装置１と、メ
モリ装置２とから成る。ＣＰＵ装置１は、被演算データ
レジスタ３と、論理演算器４と、演算データレジスタ５
と、メモリアドレスレジスタ６と、ＣＰＵ制御部７とを
備えている。被演算データレジスタ３は、ＲＡＭ（ラン
ダム・アクセス・メモリ）から成り、被演算データを一
時的に格納する。論理演算器４は、アンド論理演算を行
なう。この論理演算器４は、制御信号１２を入力するこ
とにより演算データ送出回路として機能する。
【００１４】演算データレジスタ５は、ＲＡＭから成
り、演算データを一時的に格納する。メモリアドレスレ
ジスタ６は、被演算データのメモリアドレスを格納す
る。ＣＰＵ制御部７は、ＣＰＵ装置１内の各部の制御を
行なう。メモリ装置２は、メモリアクセス制御部８と、
メモリデータ部９とを備えている。メモリアクセス制御
部８は、メモリデータ部９のアクセスを制御する。この
メモリアクセス制御部８は、論理演算結果データ４５を
入力することにより演算結果制御回路４９として機能す
る。メモリデータ部９は、データを格納する部分であ
る。
り、演算データを一時的に格納する。メモリアドレスレ
ジスタ６は、被演算データのメモリアドレスを格納す
る。ＣＰＵ制御部７は、ＣＰＵ装置１内の各部の制御を
行なう。メモリ装置２は、メモリアクセス制御部８と、
メモリデータ部９とを備えている。メモリアクセス制御
部８は、メモリデータ部９のアクセスを制御する。この
メモリアクセス制御部８は、論理演算結果データ４５を
入力することにより演算結果制御回路４９として機能す
る。メモリデータ部９は、データを格納する部分であ
る。
【００１５】各部の接続は、以下のようになっている。
論理演算器４よりメモリデータバス１３が、被演算デー
タレジスタ３、メモリアクセス制御部８及び論理演算制
御回路４２に接続されている。被演算データレジスタ３
より論理演算器入力データ１０が論理演算器４に接続さ
れている。演算データレジスタ５より論理演算器入力デ
ータ１１が論理演算器４に接続されている。ＣＰＵ制御
部７より論理演算器制御信号４３が信号生成回路４１に
接続されている。信号生成回路４１より論理演算器制御
信号１２が論理演算器４に接続されている。また、ＣＰ
Ｕ制御部７よりメモリリード信号１５及びメモリライト
信号１６がメモリアクセス制御部８に接続されている。
論理演算器４よりメモリデータバス１３が、被演算デー
タレジスタ３、メモリアクセス制御部８及び論理演算制
御回路４２に接続されている。被演算データレジスタ３
より論理演算器入力データ１０が論理演算器４に接続さ
れている。演算データレジスタ５より論理演算器入力デ
ータ１１が論理演算器４に接続されている。ＣＰＵ制御
部７より論理演算器制御信号４３が信号生成回路４１に
接続されている。信号生成回路４１より論理演算器制御
信号１２が論理演算器４に接続されている。また、ＣＰ
Ｕ制御部７よりメモリリード信号１５及びメモリライト
信号１６がメモリアクセス制御部８に接続されている。
【００１６】一方、メモリアドレスレジスタ６よりメモ
リアドレスバス１４がメモリアクセス制御部８に接続さ
れている。また、メモリアクセス制御部８よりデータバ
ス１７、アドレスバス１８、リード信号１９及びライト
信号２０がメモリデータ部９に接続されている。そし
て、論理演算制御回路４１より命令実行信号４４が論理
演算制御回路４２に接続されている。この論理演算制御
回路４２より論理演算結果データ４５がメモリアクセス
制御部８に接続されている。また、この論理演算制御回
路４２より演算結果ライト信号４６及び被演算データ４
７がメモリデータ部９に接続されている。
リアドレスバス１４がメモリアクセス制御部８に接続さ
れている。また、メモリアクセス制御部８よりデータバ
ス１７、アドレスバス１８、リード信号１９及びライト
信号２０がメモリデータ部９に接続されている。そし
て、論理演算制御回路４１より命令実行信号４４が論理
演算制御回路４２に接続されている。この論理演算制御
回路４２より論理演算結果データ４５がメモリアクセス
制御部８に接続されている。また、この論理演算制御回
路４２より演算結果ライト信号４６及び被演算データ４
７がメモリデータ部９に接続されている。
【００１７】図４は、信号生成回路の詳細を示す回路図
である。図示の回路は、命令デコード回路５１から成
る。論理演算器制御信号４３が入力されると、命令デコ
ード回路５１が制御信号１２と命令実行信号４４とを送
出する。
である。図示の回路は、命令デコード回路５１から成
る。論理演算器制御信号４３が入力されると、命令デコ
ード回路５１が制御信号１２と命令実行信号４４とを送
出する。
【００１８】図５は、論理演算制御回路の詳細を示す回
路図である。図示の回路は、命令エンコード回路５２
と、ｎビット分のアンド回路５３、５４、…とから成
る。メモリデータバス１３と被演算データ４７とが入力
されると、ｎビット分のアンド回路５３、５４、…で各
ビットの論理積を生成し、アンド論理演算結果データ４
５として送出する。また、命令実行信号４４が入力され
ると、命令エンコード回路５２が演算結果ライト信号４
６を生成する。
路図である。図示の回路は、命令エンコード回路５２
と、ｎビット分のアンド回路５３、５４、…とから成
る。メモリデータバス１３と被演算データ４７とが入力
されると、ｎビット分のアンド回路５３、５４、…で各
ビットの論理積を生成し、アンド論理演算結果データ４
５として送出する。また、命令実行信号４４が入力され
ると、命令エンコード回路５２が演算結果ライト信号４
６を生成する。
【００１９】次に、図１及び図６を用いて本発明の論理
演算命令の例として、ＣＰＵ装置１の演算データレジス
タ５の内容と、メモリ装置２のデータの内容とのアンド
をとる論理演算について説明する。図６は、本発明に係
る論理演算の手順を説明するデータ関連図である。アン
ド論理演算は、次の（１）の手順のみにより行なわれ
る。 （１）演算データの送出と演算結果のリード アンド論理演算のメモリリード要求が、ＣＰＵ制御部７
から、メモリリード信号１５、メモリアクセス制御部８
及びリード信号１９を介して、メモリデータ部９に伝達
される。これと同時に、ＣＰＵ制御部７から、論理演算
器制御信号２３、アンド命令制御回路４１、命令実行信
号４４、論理演算制御回路４２及び演算結果ライト信号
４６を介して、メモリデータ部２９にもメモリリード要
求が伝達される（図６Ｐ１）。
演算命令の例として、ＣＰＵ装置１の演算データレジス
タ５の内容と、メモリ装置２のデータの内容とのアンド
をとる論理演算について説明する。図６は、本発明に係
る論理演算の手順を説明するデータ関連図である。アン
ド論理演算は、次の（１）の手順のみにより行なわれ
る。 （１）演算データの送出と演算結果のリード アンド論理演算のメモリリード要求が、ＣＰＵ制御部７
から、メモリリード信号１５、メモリアクセス制御部８
及びリード信号１９を介して、メモリデータ部９に伝達
される。これと同時に、ＣＰＵ制御部７から、論理演算
器制御信号２３、アンド命令制御回路４１、命令実行信
号４４、論理演算制御回路４２及び演算結果ライト信号
４６を介して、メモリデータ部２９にもメモリリード要
求が伝達される（図６Ｐ１）。
【００２０】被演算データのメモリアドレスは、メモリ
アドレスレジスタ６から、メモリアドレスバス１４、メ
モリアクセス制御部８及びアドレスバス１８を介して、
メモリデータ部９に伝達される。これにより、被演算デ
ータ４７が、データ部９から論理演算制御回路４２に送
出される（図６Ｐ２）。このとき、信号生成回路４１か
ら制御信号１２が送出される。これにより、演算データ
が、演算データレジスタ５から、データ線１１、論理演
算器４及びメモリデータバス１３を介して、論理演算制
御回路４２に送出される。すると、論理演算制御回路４
２でメモリデータバス１３上の演算データと、被演算デ
ータ４７とのアンド論理演算が行なわれる（図６Ｐ
３）。
アドレスレジスタ６から、メモリアドレスバス１４、メ
モリアクセス制御部８及びアドレスバス１８を介して、
メモリデータ部９に伝達される。これにより、被演算デ
ータ４７が、データ部９から論理演算制御回路４２に送
出される（図６Ｐ２）。このとき、信号生成回路４１か
ら制御信号１２が送出される。これにより、演算データ
が、演算データレジスタ５から、データ線１１、論理演
算器４及びメモリデータバス１３を介して、論理演算制
御回路４２に送出される。すると、論理演算制御回路４
２でメモリデータバス１３上の演算データと、被演算デ
ータ４７とのアンド論理演算が行なわれる（図６Ｐ
３）。
【００２１】そして、この演算結果が、アンド論理演算
結果４５、メモリアクセス制御部８及びメモリデータバ
ス１３を介して、被演算レジスタ３に送出される（図６
Ｐ４）。これとともに、論理演算制御回路４２から、論
理演算結果データ４５、メモリアクセス制御部８及びデ
ータバス１７を介して、メモリデータ部９に送出され
る。このようにして、被演算データレジスタ３とメモリ
データ部９とに演算結果が格納される。
結果４５、メモリアクセス制御部８及びメモリデータバ
ス１３を介して、被演算レジスタ３に送出される（図６
Ｐ４）。これとともに、論理演算制御回路４２から、論
理演算結果データ４５、メモリアクセス制御部８及びデ
ータバス１７を介して、メモリデータ部９に送出され
る。このようにして、被演算データレジスタ３とメモリ
データ部９とに演算結果が格納される。
【００２２】以上述べた動作で、メモリリード動作の時
に演算データをリードアドレスと同時に送出することに
より、演算データと被演算データとのアンド論理演算結
果を被演算データレジスタ３とメモリデータ部９とに格
納することができる。
に演算データをリードアドレスと同時に送出することに
より、演算データと被演算データとのアンド論理演算結
果を被演算データレジスタ３とメモリデータ部９とに格
納することができる。
【００２３】
【発明の効果】以上説明したように、本発明の命令処理
方式によれば、例えば、ＣＰＵ装置にアンド論理演算の
命令デコード回路を付加し、メモリ装置にアンド論理演
算の命令エンコード回路を付加し、メモリ装置にアンド
論理演算の実行のための制御回路を付加するとともに、
メモリリード時に演算データをＣＰＵ装置よりメモリ装
置に送出するようにしたので、メモリリード動作のみで
アンド論理演算命令が実行でき、メモリライト動作を行
なわなくてもよいようにできる。従って、アンド論理演
算命令の実行サイクルが削減できる。更に、アンド論理
演算に限らず、他の論理演算についても同様の効果を奏
することができる。
方式によれば、例えば、ＣＰＵ装置にアンド論理演算の
命令デコード回路を付加し、メモリ装置にアンド論理演
算の命令エンコード回路を付加し、メモリ装置にアンド
論理演算の実行のための制御回路を付加するとともに、
メモリリード時に演算データをＣＰＵ装置よりメモリ装
置に送出するようにしたので、メモリリード動作のみで
アンド論理演算命令が実行でき、メモリライト動作を行
なわなくてもよいようにできる。従って、アンド論理演
算命令の実行サイクルが削減できる。更に、アンド論理
演算に限らず、他の論理演算についても同様の効果を奏
することができる。
【図１】本発明の命令処理方式の実施例のブロック図で
ある。
ある。
【図２】従来の論理演算命令の実行のためのブロック構
成例を示す図である。
成例を示す図である。
【図３】従来の論理演算手順を説明するデータ関連図で
ある。
ある。
【図４】信号生成回路の詳細を示す回路図である。
【図５】論理演算制御回路の詳細を示す回路図である。
【図６】本発明に係る論理演算手順を説明するデータ関
連図である。
連図である。
１ ＣＰＵ装置 ２ メモリ装置 ４１ 信号生成回路 ４２ 論理演算制御回路 ４８ 演算データ送出回路 ４９ 演算結果制御回路
Claims (1)
- 【請求項１】 情報処理装置におけるデータ処理を行な
うＣＰＵ装置内に設けられ、当該ＣＰＵ装置が実行する
論理演算命令のメモリアクセス制御信号を生成する信号
生成回路と、 前記論理演算命令が処理対象とする被演算データのメモ
リアドレスの送出時に、演算データを送出する演算デー
タ送出回路と、 前記ＣＰＵ装置によりアクセスされるメモリ装置内に設
けられ、前記論理演算命令のメモリアクセス制御信号の
受信時に、前記演算データと前記被演算データとを論理
演算する論理演算制御回路と、 当該論理演算制御回路による演算結果を前記ＣＰＵ装置
に応答しつつ、前記メモリ装置内のメモリデータ部に格
納する演算結果制御回路とを備えたことを特徴とする命
令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226591A JPH0546460A (ja) | 1991-08-20 | 1991-08-20 | 命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23226591A JPH0546460A (ja) | 1991-08-20 | 1991-08-20 | 命令処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546460A true JPH0546460A (ja) | 1993-02-26 |
Family
ID=16936543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23226591A Pending JPH0546460A (ja) | 1991-08-20 | 1991-08-20 | 命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9788872B2 (en) | 2007-11-13 | 2017-10-17 | DePuy Synthes Products, Inc. | Periprosthetic fracture repair |
-
1991
- 1991-08-20 JP JP23226591A patent/JPH0546460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9788872B2 (en) | 2007-11-13 | 2017-10-17 | DePuy Synthes Products, Inc. | Periprosthetic fracture repair |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5109333A (en) | Data transfer control method and apparatus for co-processor system | |
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| US3898624A (en) | Data processing system with variable prefetch and replacement algorithms | |
| KR100533296B1 (ko) | 리드/모디파이/라이트 유닛을 갖는 시스템 | |
| JPS5960658A (ja) | 論理機能を備えた半導体記憶装置 | |
| US5129065A (en) | Apparatus and methods for interface register handshake for controlling devices | |
| US4967339A (en) | Operation control apparatus for a processor having a plurality of arithmetic devices | |
| JPH0743648B2 (ja) | 情報処理装置 | |
| US5742842A (en) | Data processing apparatus for executing a vector operation under control of a master processor | |
| JPH0546460A (ja) | 命令処理方式 | |
| US6195747B1 (en) | System and method for reducing data traffic between a processor and a system controller in a data processing system | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JP3173807B2 (ja) | 記憶装置の切替制御装置 | |
| JP3217815B2 (ja) | アドレス変換方式 | |
| JPH0644193A (ja) | Ｉ／ｏレジスタアクセス方式 | |
| JPH0535472A (ja) | マイクロコンピユータ | |
| JPH05143718A (ja) | 画像処理装置 | |
| JP2710483B2 (ja) | 半導体集積回路 | |
| JP3197045B2 (ja) | 拡張中央演算処理装置 | |
| JP3242474B2 (ja) | データ処理装置 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPS6213690B2 (ja) | ||
| JPS59177631A (ja) | Ｄｍａ制御方式 | |
| JP2001014214A (ja) | メモリ共有方法、およびこの方法を使用したマルチプロセッサ設備 | |
| JPH06301641A (ja) | 電子計算機 |