JPH0535472A - マイクロコンピユータ - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】 演算回路２２に対して演算の実行を指令する
とともに、ワークレジスタセット２３及びマルチレジス
タセット３０に対して読み出し及び書き込みの制御を行
う制御部１０を設け、その制御手段にはワークレジスタ
セット２３の各ワークレジスタＷＲ０〜ＷＲ３がマルチ
レジスタセット３０内バンクＢＡＫ０〜７のどの汎用レ
ジスタに対応するのかを示すレジスタ対応手段を設け
て、命令によって演算の対象として汎用レジスタが指定
された場合、指定された汎用レジスタがワークレジスタ
セット３０内のレジスタと対応していれば、対応してい
るワークレジスタの内容を演算に使用するようにした。 【効果】 被演算データや演算結果が出力されるバスの
長さはレジスタセットの数が多くなっても短くて済むた
めバスを駆動する回路の負荷が低減され、高速な演算が
可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理技術さらに
は汎用レジスタを備えたマイクロコンピュータに適用し
て特に有効な技術に関し、例えば複数の汎用レジスタセ
ットを備えたマルチレジスタセット方式のマイクロコン
ピュータの構成とその制御方式に利用して有効な技術に
関する。

【０００２】

【従来の技術】半導体技術の進歩、特にＭＯＳ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロ
セスの微細化技術の進歩により、マイクロコンピュータ
は、高集積化、高性能化が図られている。その１つにマ
イクロコンピュータのアーキテクチャに見られる汎用レ
ジスタ方式が挙げられる。これは、１つの半導体チップ
に形成されるマイクロコンピュータ内に、データを格納
できる汎用レジスタを数多く設け、この汎用レジスタ間
でデータの演算を行うようにして、マイクロコンピュー
タ外へのアクセス回数を減らす方式である。この方式に
よれば、マイクロコンピュータ外に設けられるアクセス
時間の遅い外部記憶装置に対するマイクロコンピュータ
による参照回数を減らすことが可能となり、高性能化を
図ることができる。

【０００３】この方式においては、マルチタスク制御で
行われているタスク切換えの処理や、副プログラムの呼
出し等の処理において、マイクロコンピュータ内の汎用
レジスタの内容が破壊されるのを防止するために、その
内容を一時外部記憶装置へ退避することが行なわれる。
このため汎用レジスタの内容を外部記憶装置へ退避した
り、あるいは退避したデータを再び汎用レジスタへ復帰
したりする処理時間（以下、オーバヘッド時間と呼ぶ）
が、汎用レジスタの数が多くなるほど長くなってしま
い、スループットの低下を招いていた。そこで、このオ
ーバヘッド時間をなくす方法として、１つの半導体チッ
プに形成されるマイクロコンピュータ内に、複数個の汎
用レジスタを一組とするレジスタセットを複数組設ける
マルチレジスタセット方式のマイクロコンピュータが提
案されている。

【０００４】例えば、複数組のレジスタセット間でラン
ダムにレジスタセットを切換えることができるマルチレ
ジスタセット方式のマイクロコンピュータの例が、ＣＱ
出版発行、「インタフェース」１９８７年９月号、第３
０５頁〜第３２２頁に記載されている。この方式では、
各タスク毎に一組のレジスタセットを割り当てること
で、タスクの切換えが発生した場合でもタスクに対応し
てレジスタセットを切換えれば済むため、汎用レジスタ
の内容を外部記憶装置に退避する必要がない。また、副
プログラム呼出しの比較的多いプログラムの処理のオー
バヘッド時間を削減できるようにしたマルチレジスタセ
ット方式のマイクロコンピュータの例が、アイ・イー・
イー・イー発行、「コンピュータ」第１５巻、第９号、
第８頁〜第２１頁（“Ａ ＶＬＳＩ Ｒｉｓｃ”ＩＥＥ
Ｅ Ｃｏｍｐｕｔｅｒ Ｖｏｌ１５，Ｎｏ９，ｐｐ８−
２１，Ｓｅｐ．１９８２）に記載されている。

【０００５】

【発明が解決しようとする課題】上述した技術は、レジ
スタセットを数多くもつことで、タスク切換えの際ある
いは副プログラム呼出しの際に生じるレジスタ内のデー
タの退避およびその復帰に伴う処理のオーバヘッド時間
の削減には有効である。しかしながら、複数のレジスタ
セットが設けられるため、個々のレジスタを結合するバ
スの長さが長くなる。すなわち、半導体チップ内におけ
るバスの長さが長くなるため、バスを駆動する回路の負
荷が増大する。その結果、レジスタセットを１組しかも
たない構成のものに比べてレジスタのアクセスに時間が
かかり、レジスタ間での演算処理の速度の低下を招くと
いった問題点がある。

【０００６】本発明の目的はレジスタ間での演算処理の
速度を低下させることなく、１レジスタセット内の汎用
レジスタの数やレジスタセットのセット数を容易に増加
することのできるマルチレジスタセット方式のマイクロ
コンピュータを提供することにある。本発明の他の目的
はレジスタセットの切換え時のオーバヘッドの少ないマ
ルチレジスタセット方式のマイクロコンピュータを提供
することにある。更に、本発明の他の目的は、汎用レジ
スタ間での演算処理を高速に実行できるマルチレジスタ
セット方式のマイクロコンピュータを提供することにあ
る。本発明の他の目的は、レジスタ間での演算処理速度
を低下させることなく、小型化を図れるマルチレジスタ
セット方式のマイクロコンピュータを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数個の汎用レジスタを一組と
するレジスタセット（以下、バンクと称する）を複数個
有するマルチレジスタセットと、該マルチレジスタセッ
トよりも小容量の記憶回路を有し少なくとも２つの読出
しバスと１つの書込みバスを備えたワークレジスタセッ
トと、前記２つの読出しバスの内容を取り込んで演算を
行い演算結果を前記書込みバスに出力できる算術論理演
算回路と、該演算回路に対して演算の実行を指令すると
ともに、前記ワークレジスタセット及び前記マルチレジ
スタセットに対して読み出し及び書き込みの制御を行う
制御手段を設けるようにしたものである。また、好まし
くは、前記各ワークレジスタが前記マルチレジスタセッ
ト内のどの汎用レジスタに対応するのかを示すレジスタ
対応手段を設けて、命令によって演算の対象として汎用
レジスタが指定された場合、レジスタ対応手段を参照し
て指定された汎用レジスタが前記ワークレジスタセット
内のレジスタと対応していれば、対応しているワークレ
ジスタの内容を演算に使用するようにする。更に好まし
くは、演算の結果、ワークレジスタへの書き込みを行っ
た場合に書き込みを行ったことを記憶する書込み記憶手
段を設け、バンクの切換え時に該書込み記憶手段の内容
に基づいてワークレジスタの内容を対応する汎用レジス
タへ書き込むようにする。

【０００８】

【作用】上記した手段によれば汎用レジスタとワークレ
ジスタとが階層的な構成とされているため、被演算デー
タや演算結果が出力されるバスの長さはレジスタセット
の数が多くなっても短くて済むようになり、バスを駆動
する回路の負荷が低減され、高速な演算が可能となる。
言い換えるならば、演算は演算回路とワークレジスタと
の間で行なわれるため、レジスタセットの数を増やして
もワークレジスタと演算回路間のバスの長さがそれに合
わせ大幅に長くなるのを防ぐことができ、バスの寄生容
量を減らし、演算速度の低下を防ぐことができる。レジ
スタ対応手段を設けることにより、ワークレジスタに所
望の汎用レジスタの内容が既に転送されているか否かを
知ることができるため、既に転送されている場合、演算
の高速化を図ることができる。

【０００９】また、書込みのあったワークレジスタを記
憶しておいて、書込みのあったワークレジスタについて
のみ、それに対応する汎用レジスタへの退避を行うよう
にすることができる。そのため、全ワークレジスタの内
容を汎用レジスタに転送しなくて済むためバンク切換え
時のオーバヘッドが少なくなる。さらに、ワークレジス
タと演算回路とを２本の読出しバスと１本の書込みバス
によって結合しているため、続けて２回以上ワークレジ
スタ間の演算を行う場合、演算結果の書込みと次の被演
算データの読出しをオーバラップして実行することがで
き、これによって演算の高速化が可能となる。

【００１０】

【実施例】図１には、本発明に係るマルチレジスタセッ
ト方式のマイクロコンピュータの一実施例が示されてい
る。同図において、マイクロコンピュータ１は、周知の
半導体集積回路技術によって、特に制限されないが、１
個の半導体基板に形成されている。この実施例のマイク
ロコンピュータ１は、プログラムカウンタ１１や命令レ
ジスタ１２、命令デコーダもしくはマイクロプログラム
ＲＯＭ１３等からなり内部の制御信号（レジスタとバス
との間の電気的な結合を制御する制御信号等）を形成す
る制御部１０と、入出力レジスタ２１や算術論理演算回
路２２等からなり、取り込まれた命令に対応した処理を
実行する実行部２０と、８つのバンクＢＮＫ０〜ＢＮＫ
７からなるマルチレジスタセット３０とを有している。

【００１１】この実施例では、上記実行部２０内に、上
記マルチレジスタセット３０とは別にワークレジスタセ
ット２３が設けられ、このワークレジスタセット２３と
上記算術論理演算回路２２および入出力レジスタ２１
は、特に制限されないが２本の読出しバス２４ｘ，２４
ｙと１本の書込みバス２４ｚを介して互いに接続可能に
されている。また、上記入出力レジスタ２１は、外部バ
ス２に接続されるマスタバス４１に接続されている。こ
の外部バス２およびマスタバス４１は、それぞれアドレ
スバス、データバスおよびコントロールバスを含んでい
る。しかしながら、同図では図面を簡単にするため、１
本の信号線で示している。特に制限されないが、この実
施例のマルチレジスタセット３０は、各々が４本の汎用
レジスタセットからなる８つのバンクＢＮＫ０〜ＢＮＫ
７で構成されており、１つのバンク内の汎用レジスタの
数に対応して実行部２０内のワークレジスタセット２３
も４本のレジスタＷＲ０〜ＷＲ３で構成されている。こ
こで、１バンクとは基本命令（演算命令）で指定できる
レジスタの組を意味する。すなわち、１つのバンクを構
成するレジスタの本数は、演算命令で指定できる数とな
る。

【００１２】図９に、上記演算命令のフォーマットの一
例が示されている。図９において、ＯＰはその命令によ
って実行されるべき機能を定めるオペレーションフィー
ルドである。Ｓｚはオペレーション（演算）のサイズを
定めるサイズ指定フィールドであり、本実施例では２ビ
ットのフィールドである。サイズ指定フィールドＳｚに
よって指示できるオペレーションサイズについては、表
１に示されている。

【表１】 図９において、符号ＭＯＤｘ，ＭＯＤｙ，ＭＯＤｚで示
されているのは、それぞれオペランドを指定するための
アドレッシングモードを定めるフィールドであり、本実
施例においては、このフィールドＭＯＤｘ，ＭＯＤｙ，
ＭＯＤｚにより表２に示すようなアドレッシングモード
が指定される。

【表２】

【００１３】図９において、符号Ｒｘ，Ｒｙ，Ｒｚで示
されているのは、それぞれレジスタを指定するためのフ
ィールドであり、上記アドレッシングモード指定フィー
ルドＭＯＤｘ，ＭＯＤｙ，ＭＯＤｚでレジスタを使用す
るモードが指定されている場合に使用される。本実施例
では、特に制限されないがこのレジスタ指定フィールド
Ｒｘ，Ｒｙ，Ｒｚが２ビットで構成されている。従っ
て、各バンクには４個の汎用レジスタが設けられてお
り、表３のようにして指示される。

【表３】 また、図１の実施例では、マルチレジスタセット３０内
の各バンクＢＮＫ０〜ＢＮＫ７における各汎用レジスタ
及びワークレジスタＷＲ０〜ＷＲ３は、各々、例えば８
ビットで構成されており、ワークレジスタセット２３と
マルチレジスタセット３０とは、８本の信号線からなる
転送バス４２によって接続されている。

【００１４】また、上記算術論理演算回路２２及び入出
力レジスタ２１も特に制限されないが、８ビットで入出
力を行なう。そのため、上記内部バス２４ｘ，２４ｙ及
び２４ｚのそれぞれは８本の信号線によって構成されて
いる。特に制限されないが、本実施例のマイクロコンピ
ュータ１の主要部は、実際のレイアウトに合わせて図１
に描かれている。上記バンクＢＮＫ０〜ＢＮＫ７は、特
に制限されないが、同図のように縦長に配置されてお
り、各バンク内の各汎用レジスタに結合されたバス（図
示せず）が、同図において縦方向に延びている。この図
示されていないバスには、多くの汎用レジスタ（３２
個）が結合されるため、半導体チップ上における長さが
比較的長くなるとともに、それに付加されてしまう寄生
容量も大きくなってしまう。これにより、このバス（実
際には８本のデータ線）における信号の電位変化の速度
が制限されてしまう。

【００１５】また、同図において横方向に延びるバス２
４ｘ，２４ｙ及び２４ｚは、それに結合されるべきワー
クレジスタが比較的少ない。そのためそのバスの長さを
比較的短くすることができるとともに、その寄生容量を
小さくすることができる。これにより、バス２４ｘ，２
４ｙ及び２４ｚのそれぞれにおける信号の電位変化の速
度を上記図示されていないバスにおけるそれよりも速く
することができる。さらに、レジスタセットあるいは／
及び汎用レジスタの数の増加に対しても、バス２４ｘ，
２４ｙ及び２４ｚにおける信号の電位変化の速度の低下
を防ぐことが可能となる。

【００１６】上記制御部１０内には、上記マルチレジス
タセット３０内のバンクＢＮＫ０〜ＢＮＫ７のうちいず
れを使用するか指定するためのバンク指定手段１４と、
指定されたバンク内の汎用レジスタのうちいずれを使用
するか指定するためのレジスタ指定手段１５とが設けら
れ、これらの指定手段１４，１５の内容がマルチレジス
タセット３０に供給される。上記マルチレジスタセット
３０には、デコーダ（図示せず）が設けられており、こ
のデコーダに上記指定手段１４、１５の内容が供給され
る。この指定手段１４、１５の内容は、図示されていな
い上記デコーダによってデコードされる。これにより、
指定手段１４によって指定されたバンク内で、指定手段
１５によって指定された汎用レジスタが選択される。す
なわち、選択された汎用レジスタが上記図示されていな
いバスに電気的に結合される。この実施例では、特に制
限されないが、上記バンク指定手段１４は、専用のバン
ク切換命令によって書込みがなされるレジスタを有する
回路である。

【００１７】図１０には、上記バンク切換命令のフォー
マットの一例が示されている。図１０において、ＯＰは
上記バンク切換命令によって実行すべきオペレーション
を定めるオペレーションフィールドであり、ＢＮＫｎは
バンク番号を定めるバンク番号フィールドである。本実
施例ではこのバンク番号フィールドは３ビットによって
構成されており、８個のバンクＢＮＫ０〜ＢＮＫ７から
１つのバンクを指定できるようにされている。マイクロ
プロセッサ１は、このバンク切換命令をフェッチして実
行することにより、上記バンク指定回路１４内のレジス
タに、バンク番号フィールドＢＮＫｎで指示されている
バンク番号を書き込む。

【００１８】また、上記レジスタ指定手段１５は、特に
制限されないが通常の演算命令、例えば上述した演算命
令（図９）のレジスタ指定フィールドＲｘ，Ｒｙ，Ｒｚ
の内容がセットされるレジスタを有する回路である。レ
ジスタ指定手段１５は、ここでは同時に３本のレジスタ
を指定できるように構成されている。すなわち、上記レ
ジスタ指定フィールドＲｘ，Ｒｙ，Ｒｚのそれぞれに対
応したレジスタを指定できるように、それぞれの内容が
セットされるレジスタ（図示せず）を上記レジスタ指定
手段１５は有している。なお、同図においては、図面が
複雑になるのを防ぐために、上記バンク指定手段１４及
びレジスタ指定手段１５へのデータのセット経路は図示
されていない。

【００１９】さらに、この実施例では制御部１０内にレ
ジスタ対応手段１６と、書込み記憶手段１７とレジスタ
番号発生手段１８とが設けられている。上記レジスタ対
応手段１６および書込み記憶手段１７は、ワークレジス
タＷＲ０〜ＷＲ３の数に対応した４個のフラグ（記憶回
路）から構成されており、各フラグは、各々のワークレ
ジスタＷＲ０〜ＷＲ３に一対一で対応づけられている。
このうちレジスタ対応手段１６は、上記バンク指定手段
１４およびレジスタ指定手段１５によって指定された汎
用レジスタの内容がワークレジスタＷＲ０〜ＷＲ３のう
ちレジスタ指定手段１５によって指示された汎用レジス
タに対応するワークレジスタに転送されたときに、その
ワークレジスタに対応するフラグに“１”がセットさ
れ、バンクが切り換わったときに一旦“０”にクリアさ
れる。このレジスタ対応手段１６については、図面の複
雑化を避けるために、データの入力経路等は、省略され
ているが、その内容を調べることによりワークレジスタ
にデータがセットされているか否かを知ることができ
る。

【００２０】一方、書込み記憶手段１７は、実行部２０
の処理によってワークレジスタＷＲ０〜ＷＲ３のいずれ
かにデータの書込みがあったとき、すなわちワークレジ
スタの内容がそれと対応関係にあるバンク内の汎用レジ
スタの内容と一致しなくなったときに、そのワークレジ
スタに対応するフラグに“１”がセットされる。そし
て、書込み記憶手段１７に“１”がセットされている
と、バンクが切り換わるときに“１”の立っているワー
クレジスタの内容が対応するバンク内の汎用レジスタに
転送される。この書き込み手段１７についても、それを
制御する回路等は、図面の複雑化を避けるために省略さ
れている。

【００２１】レジスタ番号発生手段１８は、ワークレジ
スタの内容を対応するバンク内の汎用レジスタに転送す
る際に転送先のレジスタ番号を発生するようになってい
る。特に制限されないが、レジスタ番号発生手段１８に
は、バンク指定手段１４及びレジスタ指定手段１５のデ
ータが供給されている。そのため、これらのデータか
ら、容易に転送先のレジスタを知ることができる。な
お、図１において、３は外部バス２を介してマイクロコ
ンピュータ１に接続された半導体メモリのような外部記
憶装置で、この外部記憶装置３内に、マイクロコンピュ
ータ１が実行すべきプログラムが格納されている。

【００２２】次に、上記マイクロコンピュータの動作に
ついて説明する。マイクロコンピュータ１は、先ずプロ
グラムカウンタ１１の内容（アドレス）を外部バス２上
に出力して、外部記憶装置３から命令語をフェッチす
る。フェッチされた命令語は命令レジスタ１２にセット
され、命令デコーダ１３によって解読される。この命令
が図９に示されているような汎用レジスタを使用する演
算命令であった場合には、その演算命令が実行されるよ
うに上記命令デコーダ１３の出力によって一連の内部動
作が制御される。ここで、一例として「レジスタＲ０の
内容とレジスタＲ１の内容とを加算してその結果をレジ
スタＲ２へ格納する」という演算命令を例にとってマイ
クロプロセッサ１の動作を説明する。ただし、レジスタ
Ｒ０は命令語中の指定フィールドＲｘにより指示され、
レジスタＲ１は命令語中の指定フィールドＲｙにより指
示され、レジスタＲ２は命令語中の指定フィールドＲｚ
により指示されるものとする。

【００２３】上述した例の演算命令がマイクロプロセッ
サの制御部１０の命令レジスタ１２にフェッチされ、命
令デコーダ１３に供給されると、命令デコーダ１３の出
力信号によって図１１に示されているような一連の内部
動作制御が開始される。すなわち、まずステップＳ０に
おいて命令語内のレジスタ指定フィールドＲｘ，Ｒｙ，
Ｒｚの内容（レジスタ番号）がレジスタ指定手段１５に
格納される。次に、制御部１０は、ステップＳ１にてレ
ジスタ対応手段１６内のフラグ（Ｒｘ＝００で表される
ワークレジスタＷＲ０に対応するフラグ）をチェック
し、対応するフラグが“０”（無効：Ｎｏ）であること
を示していた場合には、例えばマイクロコンピュータ１
が外部記憶装置３をアクセスしている時間（本実施例の
マイクロプロセッサ１はパイプライン処理を行なうた
め、例えば次の命令のフェッチやデータのリードアクセ
ス、ライトアクセス）中にバンク指定手段１４およびレ
ジスタ指定手段１５が示すバンクの汎用レジスタ（Ｒ
０）の内容を、転送バス４２を介してワークレジスタセ
ット２３内の対応するワークレジスタ（ＷＲ０）へコピ
ーする（ステップＳ２）。この後、レジスタ対応手段１
６内のコピーが完了したワークレジスタ（ＷＲ０）に対
応するフラグを“１”（有効）にセットする（ステップ
Ｓ３）。

【００２４】一方、レジスタ番号が示すレジスタ対応手
段１６内の有効フラグがセットされている時には、次の
ステップＳ４で上述したステップＳ１と同様にして、ワ
ークレジスタＷＲ１（Ｒｙ＝０１）に所望のバンク内の
汎用レジスタＲ１のデータがセットされているか否か
が、上記レジスタ対応手段１６内のワークレジスタＷＲ
１に対応するフラグをチェックすることにより判定され
る。このフラグがクリアされていた場合には、所望のバ
ンク内の汎用レジスタＲ１とワークレジスタＷＲ１との
間で、上記ステップＳ２と同様の動作が行なわれる（ス
テップＳ５）。そして、ステップＳ６にてワークレジス
タＷＲ１に対応する上記レジスタ対応手段１６内のフラ
グがセットされる。

【００２５】この後、算術論理演算回路２２によりワー
クレジスタＷＲ０とＷＲ１との間の加算演算が行なわ
れ、その演算結果がバス２４ｚを介してワークレジスタ
ＷＲ２に書き込まれる（ステップＳ７）。次に、レジス
タ指定フィールドＲｚ（＝１０）に対応したレジスタ対
応手段１６内のフラグがセットされる。演算は上述のよ
うに算術論理演算回路２２で行なわれる。被演算データ
は、ワークレジスタＷＲ０〜ＷＲ３から読出しバス２４
ｘ，２４ｙを介して算術論理演算回路２２へ供給され、
演算結果は書込みバス２４ｚを通してワークレジスタセ
ット２３の一つへ書き込まれる。次に、ステップＳ９に
おいて、レジスタ指定フィールドＲｚ（＝１０）に対応
した書込み記憶手段１７内のフラグが“１”にセットさ
れる。これにより、書込み操作を行なったワークレジス
タが識別される。

【００２６】一方、フェッチされた命令が図１０に示さ
れているようなバンク切換命令であった場合には、バン
クの切換えが行われる。この場合、命令デコーダ１３
は、図１２に示されているフローを実行するように内部
動作を指示する。先ずステップＳ１０にて前記書込み記
憶手段１７内の各フラグをチェックする。そして、フラ
グがセットされている場合（ステップＳ１０にてＹｅｓ
の場合）には、そのセットされているフラグと対応する
ワークレジスタの番号を、レジスタ番号発生手段１８に
よって発生させる（ステップＳ１１）。すなわち、バン
ク指定手段１４、レジスタ指定手段１５および書込み記
憶手段１７からのデータによって、内容が書き替えられ
るべきバンクの番号と、そのバンクにおけるレジスタの
番号を知ることができる。

【００２７】次に、ステップＳ１２において、レジスタ
番号発生手段１８により発生された番号のレジスタへワ
ークレジスタの内容を転送する。転送が完了したらワー
クレジスタに対応する有効フラグ及び書込みフラグをク
リアする（ステップＳ１３）。書込みフラグが全てクリ
アされていたら、次にステップＳ１４にてレジスタ対応
手段１６内の有効フラグをクリアする。次に、バンク切
換命令で与えられたバンク番号ＢＮＫｎをバンク指定手
段１４に書き込んでバンクの切換えを終了する（ステッ
プＳ１５）。なお、特に制限されないが、汎用レジスタ
からワークレジスタへのデータの転送は、次のように行
なわれる。すなわち、上記レジスタ対応手段１６の各フ
ラグがチェックされ、“０”にセットされているフラグ
のうちの１つに対応するワークレジスタが選択される。
これによって選択されたワークレジスタは、その内部に
設けられたスイッチ手段（図示せず）を介して上記転送
バス４２に電気的に結合される。その結果、バンク指定
手段１４及びレジスタ指定手段１５によって指示された
汎用レジスタのデータが選択されたワークレジスタに転
送される。

【００２８】また、ワークレジスタから汎用レジスタへ
のデータの転送は、書込み記憶手段１７の各フラグのう
ち“１”にセットされているフラグのうちの１つに対応
するワークレジスタが選ばれ、選ばれたワークレジスタ
がその内部のスイッチ手段（図示せず）を介して上記転
送バス４２に電気的に結合され、バンク切換え前の選択
汎用レジスタに結合されることによって行なわれる。こ
の場合、各バンク内の汎用レジスタの数とワークレジス
タの数とが少なくとも一致するときには、各バンク内の
汎用レジスタと各ワークレジスタとを一対一に対応させ
ておくことが望ましい。このようにすることにより、デ
ータの転送の際、バンク内で選択される汎用レジスタと
ワークレジスタ内で選択されるレジスタとの間で一対一
の関係を保つことができる。

【００２９】このように、上記実施例では、マルチレジ
スタセット３０内の１本のレジスタの内容を転送バス４
２を介して転送できるように構成されているが、１つの
バンク内の４本の汎用レジスタの内容を一度にワークレ
ジスタセット２３へ転送できるように転送バス４２を構
成してもよい。この場合、転送バス４２は図１のそれに
比べて４倍のバス幅を有する。ただし、転送バス４２は
直接ワークレジスタと接続されていなくてもよく、例え
ば２４ｘ，２４ｙ，２４ｚいずれかのバスラインもしく
は入出力レジスタ２１に接続されていてもよい。

【００３０】また、上記実施例では、汎用レジスタから
ワークレジスタへの内容の転送が終了したか否か示すフ
ラグからなるレジスタ対応手段１６と、ワークレジスタ
への書き込みがあったことを記憶するフラグからなる書
込み記憶手段１７とを設けているが、バンク切換え時に
ワークレジスタＷＲ０〜ＷＲ３の内容をすべて対応する
バンクの汎用レジスタに転送するように構成すれば書込
み記憶手段１７は省略することができる。さらに、上記
実施例では、制御部１０内にレジスタ対応手段１６を設
けて、使用する汎用レジスタの内容のみワークレジスタ
に転送するようにしているが、レジスタ対応手段１６を
省略してバンク切換時にバンク内のすべての汎用レジス
タの内容をワークレジスタに転送するように構成しても
よい。

【００３１】図２および図３には、マルチレジスタセッ
ト３０及びワークレジスタセット２３の１ビットのセル
構成が示されている。このうちマルチレジスタセット３
０を構成する汎用レジスタにおけるセルは、図２のよう
に６個のＭＯＳトランジスタからなり、ワークレジスタ
セット２３を構成するワークレジスタにおけるセルは、
１２個のＭＯＳトランジスタから構成されている。ワー
クレジスタのセルは２つの読出しバス２４ｘ，２４ｙと
１つの書込みバス２４ｚに接続され、リードクロックＲ
ＣＫ１，ＲＣＫ２と、ライトクロックＷＣＫ，ＷＣＫ’
（ＷＣＫ’はＷＣＫの反転信号）によって制御される。
１個のワークレジスタを構成する８個のセルには、共通
のリードクロックとライトクロックが上記制御部１０か
ら供給されるが、互いに異なるワークレジスタを構成す
るセルには、互いに異なるリードクロックとライトクロ
ックが供給される。これによって、４個のワークレジス
タの中から１個のワークレジスタを選択する。

【００３２】なお、図３に示されたセルには、上記転送
バス４２とセルとの間に設けられたスイッチ手段は示さ
れていない。このスイッチ手段は、例えば、ノードＮ１
と転送バス４２との間に設けられたトランスファＭＯＳ
ＦＥＴとノードＮ２と転送バス４２との間に設けられた
クロックドインバータとによって構成される。図３に示
されているクロックドインバータＩＶは、図示されてい
ない上記クロックドインバータが活性化されたとき、非
活性化されるように制御される。上記クロックドインバ
ータの活性・非活性化を制御する制御信号、上記トラン
スファＭＯＳＦＥＴを制御する制御信号は、上記クロッ
クＲＣＫ１，ＲＣＫ２，ＷＣＫ，ＷＣＫ’とともに上記
制御部１０によって形成される。

【００３３】この制御信号についても上記リードクロッ
クとライトクロックと同様に、同じワークレジスタを構
成するセルには共通の制御信号が供給され、互いに異な
るワークレジスタを構成するセルには、互いに異なる制
御信号が供給される。これにより、選択動作が行なわれ
る。上記図２に示されているセルは、８個で１本の汎用
レジスタを構成し、この８個のセルには共通の選択信号
Ｗ．Ｓ．Ｌが供給される。一方、別の汎用レジスタを構
成する８個のセルには、別の選択信号が共通に供給され
る。これらの選択信号は、マルチレジスタセット３０内
に設けられた図示されていないデコーダにより形成され
る。

【００３４】図４は本発明の他の実施例を示すもので、
制御部１０には、レジスタ対応手段１６’及び置換レジ
スタ検出手段１９が設けられている。レジスタ対応手段
１６’はワークレジスタセット２３を構成している個々
のレジスタ（本実施例では合計８本）毎にバンク番号及
びレジスタ番号を記憶できる記憶回路を有している。該
記憶回路は使用した汎用レジスタ、言い換えるならばコ
ピー元の汎用レジスタのバンク番号およびレジスタ番号
を８つまで記憶できるように構成されている。この記憶
回路に格納されているバンク番号とレジスタ番号が示す
汎用レジスタ内のデータを演算する場合は、ワークレジ
スタセット２３を使用する。即ち、バンク指定手段１４
及びレジスタ指定手段１５の内容と前記記憶回路の内容
とが、レジスタ対応手段１６’内の比較検出回路（図示
せず）で比較され、一致した場合には一致した記憶回路
に対応するワークレジスタを演算に使用する。

【００３５】一方、比較の結果一致しなかった場合に
は、８つのワークレジスタの内、最も長い間使用されて
いなかったワークレジスタを検出し、指定されたバンク
番号及びレジスタ番号が示すマルチレジスタセット３０
内の汎用レジスタの値を検出したワークレジスタにコピ
ーする。この操作を行うために、最も長い間使用されて
いなかったワークレジスタを検出する置換レジスタ検出
手段１９が設けられている。該置換レジスタ検出手段１
９によって検出されたワークレジスタが書込み記憶手段
１７によって書き込みが行われていることがわかると、
前記コピー操作の前にレジスタ対応手段１６’に保持さ
れているバンク番号及びレジスタ番号が示すマルチレジ
スタセット３０内の汎用レジスタへその内容をコピーす
るように構成されている。

【００３６】図５及び図６に上記置換レジスタ検出手段
１９の構成と動作例を示す。置換レジスタ検出手段１９
は、互いに直列形態に接続された８つのレジスタ列ＲＥ
Ｇ０〜ＲＥＧ７からなり、各レジスタには演算に使用さ
れたワークレジスタの番号（ＷＲ０〜ＷＲ７）が順次格
納される。今バンク指定手段１４及びレジスタ指定手段
１５の内容とレジスタ対応手段１６’の内容が、レジス
タ対応手段１６’内の比較検出手段（図示せず）で比較
された結果、ＷＲ５が一致していたとすると、図５の矢
印Ａのように、一致しているワークレジスタの番号ＷＲ
５をレジスタ列ＲＥＧ０〜ＲＥＧ７内から消去し、新た
にレジスタ列の初段レジスタＲＥＧ０にレジスタ番号Ｗ
Ｒ５を格納する。この場合、具体的には、レジスタＲＥ
Ｇ０〜ＲＥＧ４については１つシフトする動作を行な
い、レジスタＲＥＧ５〜ＲＥＧ７についてはシフト動作
を行なわない。一方、一致していなければ図６の矢印Ｂ
のようにレジスタ列の最終段ＲＥＧ７に入っている最も
長い間用いられなかったワークレジスタの番号ＷＲ３を
初段ＲＥＧ０に格納し、全体をシフトする。この初段Ｒ
ＥＧ０に移された番号ＷＲ３に対応するワークレジスタ
ＷＲ３にマルチレジスタ３０内の汎用レジスタの内容が
コピーされ演算に利用される。

【００３７】以上説明したように、レジスタ対応手段１
６’内の比較手段が与える比較結果に基づいて、（１）
比較結果が一致したとき、演算に使用したいレジスタ
が、ワークレジスタ２３内にあると判断し、置換レジス
タ検出手段１９内のレジスタ列を図５で示すように操作
し、一方、（２）比較結果が一致していない時、演算に
使用したいレジスタがワークレジスタ２３のそと即ちマ
ルチレジスタセット３０にあると判断し、置換レジスタ
検出手段１９内のレジスタ列を図６に示すように操作す
る。このような操作を行なうことで、レジスタ列の最終
段の出力結果が最も長い間使用されなかったワークレジ
スタの番号を与えることが可能となり、その結果、置換
すべきワークレジスタ番号を直ちに得ることができる。
従って、ワークレジスタセット２３には、常にマルチレ
ジスタセット３０を構成する個々の汎用レジスタに対し
て、演算に使用した最も新しいワークレジスタを対応さ
せることができる。

【００３８】図７は実行部２０での演算タイミングを、
また図８はマルチレジスタセット３０のアクセスタイミ
ングをそれぞれ示したものである。小容量のワークレジ
スタでは読出しに１／２サイクルの時間を必要とするの
に対して、大容量のマルチレジスタセット３０では読出
しに約２サイクルの時間を必要とする。図７，図８のタ
イミングチャートからわかるように、ワークレジスタセ
ットを使用した演算は１サイクルに１回ずつ可能である
ため直接マルチレジスタセットを使用して演算する方式
に比べて演算速度が高速化される。なお、上記実施例で
はバンクの切換えを命令で行うようにした場合について
説明したが、この発明はそれに限定されるものでなく、
例えば割込みの種類（レベル）とバンクとを対応させて
おき、割込み信号によってバンクの切換えを行うように
してもよい。また、上記２つの実施例では１バンクの汎
用レジスタの数とワークレジスタの数とを一致させてい
るが、必ずしも同一である必要はない。

【００３９】以上説明したように上記実施例は複数個の
汎用レジスタを一組とするレジスタセット（バンク）を
複数個有するマルチレジスタセットと、該マルチレジス
タセットよりも小容量の記憶回路からなり少なくとも２
つの読出しバスと１つの書込みバスを備えたワークレジ
スタセットと、前記２つの読出しバスの内容を取り込ん
で演算し演算結果を前記書込みバスに出力する算術論理
演算回路と、該演算回路に対して演算の実行を指令する
とともに、前記ワークレジスタセット及び前記マルチレ
ジスタセットに対して読み出し及び書き込みの制御を行
う制御手段を設け、該制御手段には前記各ワークレジス
タが前記マルチレジスタセット内のどの汎用レジスタに
対応するのかを示すレジスタ対応手段を設けて、命令に
よって演算の対象として汎用レジスタが指定された場
合、指定された汎用レジスタが前記ワークレジスタセッ
ト内のレジスタと対応していれば、対応しているワーク
レジスタの内容を演算に使用するようにしたので、被演
算データや演算結果が出力されるバスの長さはレジスタ
セットの数が多くなっても短くて済むためバスを駆動す
る回路の負荷が低減され、高速な演算が可能となるとい
う効果がある。

【００４０】また複数個の汎用レジスタを一組とするレ
ジスタセット（バンク）を複数個有するマルチレジスタ
セットと、該マルチレジスタセットよりも小容量の記憶
回路からなり少なくとも２つの読み出しバスと１つの書
込みバスを備えたワークレジスタセットと、前記２つの
読出しバスの内容を取り込んで演算し演算結果を前記書
込みバスに出力する算術論理演算回路と、該演算回路に
対して演算の実行を指令するとともに、演算の結果、ワ
ークレジスタへの書き込みを行った場合に書き込みを行
ったことを記憶する書込み記憶手段を設け、バンクの切
換え時に該書込み記憶手段の内容に基づいてワークレジ
スタの内容を対応する汎用レジスタへ書き込むようにし
たので、全ワークレジスタの内容を汎用レジスタに転送
しなくて済むためレジスタセット切換え時のオーバヘッ
ドが少なくなるという効果がある。

【００４１】さらに、上記実施例ではワークレジスタと
演算回路とを３本のバスによって結合しているため、続
けて２回以上ワークレジスタ間の演算を行う場合、演算
結果の書込みと次の被演算データの読出しをオーバラッ
プして実行することができるため、演算の高速化が可能
となる。また、算術論理演算回路に接続されるワークレ
ジスタセットを構成する記憶セルは３本のバスを介して
接続されるため１２個のＭＯＳトランジスタで構成され
ているのに対し、マルチレジスタセットを構成する記憶
セルは６個のＭＯＳトランジスタで構成されているの
で、マルチレジスタセットを構成する汎用レジスタを直
接３本のバスを介して算術論理演算回路に接続させる方
式に比べてマルチレジスタセットの占有面積を低減でき
るため、演算速度を低下させることなく小型化を図るこ
とができる。

【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、バンク指定手段１４とレジスタ指定手段１
５を別々に構成しているが、これらを１つのレジスタで
構成し、その上位側にバンク番号をセットし、下位側に
レジスタ番号をセットするようにしてもよい。また、上
記実施例では実行部２０がワークレジスタセット２３と
算術論理演算回路２２と入出力レジスタ２１とで構成さ
れているが、それ以外にも例えば乗算器やインクリメン
タ等を付加してもよい。以上の説明では主として本発明
者によってなされた発明をその背景となった利用分野で
あるレジスタセットを有するマイクロコンピュータに適
用したものについて説明したが、この発明はそれに限定
されるものでなく汎用レジスタセットを有するデータ処
理装置一般に利用することができる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、マルチレジスタセット方式
のマイクロコンピュータにおいて、レジスタ間の演算速
度を低下させることなく、１レジスタセット内の汎用レ
ジスタの数やレジスタセットのセット数を容易に増加す
ることができるとともに、レジスタセットの切換え時の
オーバヘッドを低減し、汎用レジスタ間の演算を高速に
実行できるようにし、さらにレジスタ間の演算速度を低
下させることなく、小型化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係るマイクロコンピュータの一実施例
を示すブロック図、

【図２】マルチレジスタセットを構成する記憶セルの具
体例を示す回路図、

【図３】ワークレジスタを構成する記憶セルの具体例を
示す回路図、

【図４】本発明に係るマイクロコンピュータの第２の実
施例を示すブロック図、

【図５】置換レジスタ検出手段の構成および動作例（一
致時）を示す説明図、

【図６】置換レジスタ検出手段の構成および動作例（不
一致時）を示す説明図、

【図７】実行部での演算タイミングを示すタイムチャー
ト、

【図８】マルチレジスタセットのアクセスタイミングを
示すタイムチャート、

【図９】演算命令の一構成例を示す説明図、

【図１０】バンク切換え命令の一構成例を示す説明図、

【図１１】演算命令に応答して実行される演算の一例を
示すフローチャート、

【図１２】バンク切換えの動作を示すフローチャートで
ある。

【符号の説明】

１ マイクロコンピュータ ２ バス １６ レジスタ対応手段 １７ 書込み記憶手段 １８ レジスタ番号発生手段 ２３ ワークレジスタセット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 靖 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 国井 浩一 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 梶原 久志 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数個の汎用レジスタを有するマルチレ
   ジスタセットと、 前記レジスタセットよりも小容量の記憶回路からなり少
   なくとも２つの読出しバスと１つの書込みバスを備えた
   ワークレジスタセットと、 前記２つの読出しバスの内容を取り込んで演算し、その
   演算結果を前記書込みバスに出力する演算手段と、前記
   演算手段に対する指令や前記ワークレジスタセット及び
   前記マルチレジスタセットに対する読み出しおよび書き
   込みの制御並びに上記マルチレジスタセットとワークレ
   ジスタセットとの間のデータ転送制御を行う制御手段と
   を備えてなることを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記ワークレジスタセット内の個々のレ
   ジスタが前記マルチレジスタセット内のどの汎用レジス
   タに対応するのかを示すレジスタ対応手段を具備し、前
   記制御手段は該レジスタ対応手段を参照して命令で指定
   された汎用レジスタが前記ワークレジスタセット内のレ
   ジスタと対応していれば、対応しているワークレジスタ
   を演算に使用する制御を行うように構成されてなること
   を特徴とする請求項１記載のマイクロコンピュータ。
3. 【請求項３】 前記ワークレジスタセット内のレジスタ
   へ演算結果を書き込んだことを記憶する書込み記憶手段
   を備え、前記制御手段は、該書込み記憶手段の内容に基
   づいて前記ワークレジスタセットの内容を対応する汎用
   レジスタへ転送するように構成されていることを特徴と
   する請求項１記載のマイクロコンピュータ。
4. 【請求項４】 前記レジスタ対応手段は、演算に使用し
   た汎用レジスタのバンク番号及びレジスタ番号を記憶す
   る記憶回路を具備し、また前記制御手段は、最も長い間
   使用しなかったワークレジスタの番号を検出する置換レ
   ジスタ検出手段を具備し、命令で指示された汎用レジス
   タのバンク番号及びレジスタ番号が前記レジスタ対応手
   段に記憶されていない場合には、前記置換レジスタ検出
   手段が示すワークレジスタの内容を対応する汎用レジス
   タに格納することを特徴とする請求項１記載のマイクロ
   コンピュータ。