JP2517154B2 - デ―タ処理装置 - Google Patents
デ―タ処理装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、整置回路を有するデータ処理装置に関
し、特にその整置の制御方式を改良したデータ処理装置
に関するものである。
し、特にその整置の制御方式を改良したデータ処理装置
に関するものである。
データ処理装置は、データ又は命令のリードあるいは
データのライトを行うためにメモリにアクセスを行う。
任意のアドレスは任意のバイトの格納先を示している。
データ処理装置内部で取り扱うデータのサイズの種類は
バイト，ハーフワード（２バイト），ワード（４バイ
ト）などがある。データの転送効率を上げるために従来
のデータ処理装置では通常１バイト単位ではアクセスを
行わず、ハーフワード単位あるいはワード単位でアクセ
スを行う。
データのライトを行うためにメモリにアクセスを行う。
任意のアドレスは任意のバイトの格納先を示している。
データ処理装置内部で取り扱うデータのサイズの種類は
バイト，ハーフワード（２バイト），ワード（４バイ
ト）などがある。データの転送効率を上げるために従来
のデータ処理装置では通常１バイト単位ではアクセスを
行わず、ハーフワード単位あるいはワード単位でアクセ
スを行う。
例えば、ワード単位でデータ処理を行う従来のデータ
処理装置ではメモリへのアクセスをワード単位で行う。
メモリはワードを１つの単位とした境界（ワード境界）
によって論理的に区切られている。データ処理装置はワ
ード境界で区切られた１つのワードを単位としてアクセ
スする。
処理装置ではメモリへのアクセスをワード単位で行う。
メモリはワードを１つの単位とした境界（ワード境界）
によって論理的に区切られている。データ処理装置はワ
ード境界で区切られた１つのワードを単位としてアクセ
スする。
このデータ処理装置が32ビットのアドレスによってメ
モリ上のデータの指定を行う場合は、この中の上位30ビ
ットによってワード境界で区切られた１つの単位ワード
を指定する。残りの２ビットはアクセスするデータのサ
イズ情報とともにデコードされてバイトイネーブルコー
ド（以下BEコードと称する）となる。このBEコードはア
クセスする単位ワード中でデータとして有効なバイトが
どこであるかを指定するものである。
モリ上のデータの指定を行う場合は、この中の上位30ビ
ットによってワード境界で区切られた１つの単位ワード
を指定する。残りの２ビットはアクセスするデータのサ
イズ情報とともにデコードされてバイトイネーブルコー
ド（以下BEコードと称する）となる。このBEコードはア
クセスする単位ワード中でデータとして有効なバイトが
どこであるかを指定するものである。
アクセスがデータリードである時、データ処理装置は
アクセスした単位ワード中からBEコードによって指定さ
れたバイトのみを有効なデータとして取り込む。一方、
アクセスがデータライトである時、メモリ上ではデータ
処理装置が出力する単位ワード中からBEコードによって
指定されるバイトのみを有効なデータとして書き換え
る。
アクセスした単位ワード中からBEコードによって指定さ
れたバイトのみを有効なデータとして取り込む。一方、
アクセスがデータライトである時、メモリ上ではデータ
処理装置が出力する単位ワード中からBEコードによって
指定されるバイトのみを有効なデータとして書き換え
る。
例えばデータ処理装置のアクセスの単位がワードであ
り、ワードだけでなくバイトまたはハーフワードのサイ
ズのデータも取り扱うとする。バイト又はハーフワード
のデータをアクセスする場合については、アクセスした
単位ワード中でどの一部分が有効なデータであるかがBE
コードで指定される。これにより、単位ワード中で必要
なバイトのみが入出力される。またワード又はハーフワ
ードがワード境界を跨いでいる場合、つまりデータがミ
スアライメントを生じている場合はデータが別々の単位
ワード中にあるので２回のサイクルに分けてデータのア
クセスを行う必要がある。
り、ワードだけでなくバイトまたはハーフワードのサイ
ズのデータも取り扱うとする。バイト又はハーフワード
のデータをアクセスする場合については、アクセスした
単位ワード中でどの一部分が有効なデータであるかがBE
コードで指定される。これにより、単位ワード中で必要
なバイトのみが入出力される。またワード又はハーフワ
ードがワード境界を跨いでいる場合、つまりデータがミ
スアライメントを生じている場合はデータが別々の単位
ワード中にあるので２回のサイクルに分けてデータのア
クセスを行う必要がある。
１回目のアクセスにおいて、データの一部分だけがア
クセスされる。この際、上記のようにBEコードの指示に
よって有効なデータのみをアクセスする。２回目のアク
セスにおいて、残りの部分がアクセスされる。この際
も、上記のようにBEコードの指示によって有効なデータ
のみをアクセスする。この２回のアクセスの結果を組み
合わせることにより、ワード境界を跨ぐワードあるいは
ハーフワードのアクセスが可能となる。
クセスされる。この際、上記のようにBEコードの指示に
よって有効なデータのみをアクセスする。２回目のアク
セスにおいて、残りの部分がアクセスされる。この際
も、上記のようにBEコードの指示によって有効なデータ
のみをアクセスする。この２回のアクセスの結果を組み
合わせることにより、ワード境界を跨ぐワードあるいは
ハーフワードのアクセスが可能となる。
上記のデータ処理装置において、リード時にアクセス
単位中で有効な部分だけをデータ処理装置内部のフォー
マットに適合すべくデータを取り出すために、あるいは
データ処理装置内部のデータを任意のアドレスにライト
するためにデータのアライメントをとる必要がある。デ
ータのアライメントをとるための手段が整置回路であ
る。
単位中で有効な部分だけをデータ処理装置内部のフォー
マットに適合すべくデータを取り出すために、あるいは
データ処理装置内部のデータを任意のアドレスにライト
するためにデータのアライメントをとる必要がある。デ
ータのアライメントをとるための手段が整置回路であ
る。
従来のデータ処理装置における整置回路は、例えば特
願昭63−229204号に開示されているように構成されてい
る。
願昭63−229204号に開示されているように構成されてい
る。
第１図は32ビットのデータとアドレスを取り扱うデー
タ処理装置のブロック図である。データ処理装置は整置
回路101,データ入出力回路102,整置制御回路103,BEコー
ド生成回路104,BEコード出力回路105,アドレス出力回路
106,内部論理回路107から構成されている。このデータ
処理装置は半導体集積回路上に集積されている。
タ処理装置のブロック図である。データ処理装置は整置
回路101,データ入出力回路102,整置制御回路103,BEコー
ド生成回路104,BEコード出力回路105,アドレス出力回路
106,内部論理回路107から構成されている。このデータ
処理装置は半導体集積回路上に集積されている。
第７図は従来の整置回路の回路図である。第７図では
図面の簡単化のためデータを構成する各バイトのMSBだ
けを記載している。この整置回路101はシフタ701,32ビ
ットのレジスタ700,56ビットのレジスタ702から構成さ
れている。レジスタ702は上位32ビットと下位24ビット
から構成されている。下位24ビットはDDバス108の上位2
4ビットに接続されている。図中の7000〜7042はＮチャ
ネルトランジスタ（以下NchTr）、7100〜7110はＰチャ
ネルトランジスタ（以下PchTr）、7200〜7240はNchTrと
PchTrを組み合わせたトランジスタ（以下CTr）、7300〜
7357はインバータ（以下INV）、7500〜7502は２入力NOR
（以下2NOR）、7600〜7603はトライステートバッファ
（以下TBUF）を示す。
図面の簡単化のためデータを構成する各バイトのMSBだ
けを記載している。この整置回路101はシフタ701,32ビ
ットのレジスタ700,56ビットのレジスタ702から構成さ
れている。レジスタ702は上位32ビットと下位24ビット
から構成されている。下位24ビットはDDバス108の上位2
4ビットに接続されている。図中の7000〜7042はＮチャ
ネルトランジスタ（以下NchTr）、7100〜7110はＰチャ
ネルトランジスタ（以下PchTr）、7200〜7240はNchTrと
PchTrを組み合わせたトランジスタ（以下CTr）、7300〜
7357はインバータ（以下INV）、7500〜7502は２入力NOR
（以下2NOR）、7600〜7603はトライステートバッファ
（以下TBUF）を示す。
従来の整置制御回路103は第８図の如く構成されてい
る。図中の8100〜8109はPchTr、8200〜8211はCTr、8300
〜8317はINV、8400〜8403は２入力NAND（以下2NAND）を
示す。またSIZB,SIZHW,SIZWの各信号はデータサイズが
バイト，ハーフワード，ワードであることを示す。
る。図中の8100〜8109はPchTr、8200〜8211はCTr、8300
〜8317はINV、8400〜8403は２入力NAND（以下2NAND）を
示す。またSIZB,SIZHW,SIZWの各信号はデータサイズが
バイト，ハーフワード，ワードであることを示す。
第９図はアドレスの最下位２ビットとデータのサイズ
に対して有効になる整置回路の制御信号を示している。
に対して有効になる整置回路の制御信号を示している。
第10図はリードアクセス時のタイミングチャートを示
す図、また第11図はライトアクセス時のタイミングチャ
ートを示す図である。▲▼信号はアドレスバス上に
有効なデータを出力していることを示す。▲▼信号
はリード時は有効なデータを要求していることを示し、
ライト時はデータバスに有効なデータを出力しているこ
とを示している。その他の制御信号は第７図の制御信号
に対応している。
す図、また第11図はライトアクセス時のタイミングチャ
ートを示す図である。▲▼信号はアドレスバス上に
有効なデータを出力していることを示す。▲▼信号
はリード時は有効なデータを要求していることを示し、
ライト時はデータバスに有効なデータを出力しているこ
とを示している。その他の制御信号は第７図の制御信号
に対応している。
第12図はアドレスの最下位２ビットとデータのサイズ
に対して有効になるBEコードを示している。このデータ
処理装置ではデータの０ビット側をMBSとし、MSB側のバ
イトを低位側のアドレスにあるとして取り扱う。アクセ
スはアドレスの上位30ビットによって指定されるワード
を単位として行われる。BEコードはアドレスの下位２ビ
ットとデータのサイズ情報から生成される。整置回路は
DDバス108からのデータの整置を行い、BUS1バス109へ出
力し、またBUS2バス110からのデータの整置を行い、DD
バス108へ出力する。
に対して有効になるBEコードを示している。このデータ
処理装置ではデータの０ビット側をMBSとし、MSB側のバ
イトを低位側のアドレスにあるとして取り扱う。アクセ
スはアドレスの上位30ビットによって指定されるワード
を単位として行われる。BEコードはアドレスの下位２ビ
ットとデータのサイズ情報から生成される。整置回路は
DDバス108からのデータの整置を行い、BUS1バス109へ出
力し、またBUS2バス110からのデータの整置を行い、DD
バス108へ出力する。
データはデータ入出力回路102を介して外部データバ
スに対して入出力を行う。アドレスは内部論理回路107
からAAバス111へ出力され、アドレス出力回路106からデ
ータ処理装置外部のアドレスバスに対して出力される。
AAバス111のアドレス下位２ビットは整置制御回路103と
BEコード生成回路104に送られる。アクセスするデータ
のサイズ情報が内部論理回路107から整置制御回路103及
びBEコード生成回路104へ出力される。整置制御回路103
は整置を制御する信号を整置回路101へ出力する。
スに対して入出力を行う。アドレスは内部論理回路107
からAAバス111へ出力され、アドレス出力回路106からデ
ータ処理装置外部のアドレスバスに対して出力される。
AAバス111のアドレス下位２ビットは整置制御回路103と
BEコード生成回路104に送られる。アクセスするデータ
のサイズ情報が内部論理回路107から整置制御回路103及
びBEコード生成回路104へ出力される。整置制御回路103
は整置を制御する信号を整置回路101へ出力する。
以下、整置回路の動作について説明する。
まず、リードアクセスについて述べる。なお、例とし
てデータがワード境界を跨ぎ、アクセスが２サイクルに
なる場合を示す。アクセスが始まるとアドレスとBEコー
ドが出力され、続いて▲▼信号がアサートされる。
▲▼信号のアサートに応答してメモリからデータバ
スに有効なデータが出力される。データはデータ入出力
回路102を介して整置回路101に入力される。整置回路内
部では第１サイクル目ではクロックIVの期間にR21H信号
が有効となり、データはレジスタ702の上位32ビットに
保持される。第２サイクル目ではクロックIVの期間にR2
1L信号が有効となり、データはレジスタ702の下位24ビ
ットに保持される。このデータは直ちに整置されて、次
のクロックＩでR11信号が有効となり、レジスタ700に保
持され、BUS1バス109に出力される。
てデータがワード境界を跨ぎ、アクセスが２サイクルに
なる場合を示す。アクセスが始まるとアドレスとBEコー
ドが出力され、続いて▲▼信号がアサートされる。
▲▼信号のアサートに応答してメモリからデータバ
スに有効なデータが出力される。データはデータ入出力
回路102を介して整置回路101に入力される。整置回路内
部では第１サイクル目ではクロックIVの期間にR21H信号
が有効となり、データはレジスタ702の上位32ビットに
保持される。第２サイクル目ではクロックIVの期間にR2
1L信号が有効となり、データはレジスタ702の下位24ビ
ットに保持される。このデータは直ちに整置されて、次
のクロックＩでR11信号が有効となり、レジスタ700に保
持され、BUS1バス109に出力される。
次にライトアクセスについて述べる。この場合もリー
ドアクセスと同様にアクセスが２サイクルになる場合を
示す。アクセスが始まる前のクロックIVでR10信号が有
効となり、BUS2バス110からライトすべきデータがレジ
スタ700に保持される。データは直ちに整置される。ア
クセスが始まった最初のクロックＩでR20信号が有効と
なり、レジスタ702に保持される。第１サイクル目ではO
SEL信号は“H"となり、レジスタ702の上位がDDバス108
に出力され、第２サイクル目ではOSEL信号は“L"とな
り、レジスタ702の下位がDDバス108に出力される。
ドアクセスと同様にアクセスが２サイクルになる場合を
示す。アクセスが始まる前のクロックIVでR10信号が有
効となり、BUS2バス110からライトすべきデータがレジ
スタ700に保持される。データは直ちに整置される。ア
クセスが始まった最初のクロックＩでR20信号が有効と
なり、レジスタ702に保持される。第１サイクル目ではO
SEL信号は“H"となり、レジスタ702の上位がDDバス108
に出力され、第２サイクル目ではOSEL信号は“L"とな
り、レジスタ702の下位がDDバス108に出力される。
従来のデータ処理装置は以上のように構成されてお
り、特にその整置回路は上述のように動作制御されてい
るので、整置回路を構成する素子数が多く、データ処理
装置が大型化するなどの問題点があった。
り、特にその整置回路は上述のように動作制御されてい
るので、整置回路を構成する素子数が多く、データ処理
装置が大型化するなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、可及的に素子数が少なく、より小型のデー
タ処理装置を提供することを目的とする。
れたもので、可及的に素子数が少なく、より小型のデー
タ処理装置を提供することを目的とする。
この発明に係るデータ処理装置は、データ処理装置外
部にリードアクセスを行う際に、一連のアクセスの第１
サイクルでは、外部データバスから整置回路にデータを
送る内部データバスからのデータは整置回路への入力時
にレジスタの上位と下位に同時に保持されるように整置
回路の動作制御する手段を備えたものである。また本発
明に係るデータ処理装置は、さらに一連のアクセスの第
２サイクルでは上記内部データバスからのデータはレジ
スタの上位または下位のどちらか一方だけに保持される
ように整置回路の動作制御する手段を備えたものであ
る。
部にリードアクセスを行う際に、一連のアクセスの第１
サイクルでは、外部データバスから整置回路にデータを
送る内部データバスからのデータは整置回路への入力時
にレジスタの上位と下位に同時に保持されるように整置
回路の動作制御する手段を備えたものである。また本発
明に係るデータ処理装置は、さらに一連のアクセスの第
２サイクルでは上記内部データバスからのデータはレジ
スタの上位または下位のどちらか一方だけに保持される
ように整置回路の動作制御する手段を備えたものであ
る。
この発明においては、データ処理装置外部にリードア
クセスを行う際に、一連のアクセスの第１サイクルで
は、外部データバスから整置回路にデータを送る内部デ
ータバスからのデータは整置回路への入力時にレジスタ
の上位と下位に同時に保持されるように整置回路の動作
制御する手段、さらに第２サイクルでは上記内部データ
バスからのデータはレジスタの上位または下位のどちら
か一方だけに保持されるように整置回路の動作制御する
手段を備えた構成としたから、バイト，ハーフワードそ
してワードなどの各種サイズにおける整置シフトのシフ
トの種類を最小限にすることができる。
クセスを行う際に、一連のアクセスの第１サイクルで
は、外部データバスから整置回路にデータを送る内部デ
ータバスからのデータは整置回路への入力時にレジスタ
の上位と下位に同時に保持されるように整置回路の動作
制御する手段、さらに第２サイクルでは上記内部データ
バスからのデータはレジスタの上位または下位のどちら
か一方だけに保持されるように整置回路の動作制御する
手段を備えた構成としたから、バイト，ハーフワードそ
してワードなどの各種サイズにおける整置シフトのシフ
トの種類を最小限にすることができる。
第１図は32ビットのデータとアドレスを取り扱うデー
タ処理装置のブロック図である。データ処理装置は整置
回路101,データ入出力回路102,整置制御回路103,BEコー
ド生成回路104,BEコード出力回路105,アドレス出力回路
106,内部論理回路107から構成されている。データ処理
装置の基本的な構成は従来とほぼ同じである。しかしな
がら、整置回路101と整置制御回路103はより簡単化され
ている。このデータ処理装置は半導体集積回路上に集積
されている。
タ処理装置のブロック図である。データ処理装置は整置
回路101,データ入出力回路102,整置制御回路103,BEコー
ド生成回路104,BEコード出力回路105,アドレス出力回路
106,内部論理回路107から構成されている。データ処理
装置の基本的な構成は従来とほぼ同じである。しかしな
がら、整置回路101と整置制御回路103はより簡単化され
ている。このデータ処理装置は半導体集積回路上に集積
されている。
第２図は本発明の一実施例によるデータ処理装置の整
置回路の回路図である。第２図では図面の簡単化のため
データを構成する各バイトのMSBだけを記載している。
この整置回路101はシフタ201,32ビットのレジスタ200,5
6ビットのレジスタ202から構成されている。レジスタ20
2は上位32ビットと下位24ビットから構成されている。
下位24ビットはDDバス108の上位24ビットに接続されて
いる。図中の2000〜2015はNchTr、2200〜2249はCTr、23
00〜2358はINV、2500〜2502は2NOR、2600〜2603はTBUF
を示す。
置回路の回路図である。第２図では図面の簡単化のため
データを構成する各バイトのMSBだけを記載している。
この整置回路101はシフタ201,32ビットのレジスタ200,5
6ビットのレジスタ202から構成されている。レジスタ20
2は上位32ビットと下位24ビットから構成されている。
下位24ビットはDDバス108の上位24ビットに接続されて
いる。図中の2000〜2015はNchTr、2200〜2249はCTr、23
00〜2358はINV、2500〜2502は2NOR、2600〜2603はTBUF
を示す。
本発明実施例の整置制御回路は第３図の如く構成され
ている。図中の3100〜3103はPchTr、3200〜3211はCTr33
00〜3311はINV、3400〜3403は2NANDを示す。またSIZB,S
IZHW,SIZWの各信号はデータサイズがバイト，ハーフワ
ード，ワードであることを示す。
ている。図中の3100〜3103はPchTr、3200〜3211はCTr33
00〜3311はINV、3400〜3403は2NANDを示す。またSIZB,S
IZHW,SIZWの各信号はデータサイズがバイト，ハーフワ
ード，ワードであることを示す。
第４図はアドレスの最下位２ビットとデータのサイズ
に対して有効になる整置回路の制御信号を示している。
に対して有効になる整置回路の制御信号を示している。
第５図はリードアクセス時のタイミングチャートを示
す図、また第６図はライトアクセス時のタイミングチャ
ートを示す図である。▲▼信号はアドレスバス上に
有効なデータを出力していることを示す。▲▼信号
はリード時は有効なデータを要求していることを示し、
ライン時はデータバスに有効なデータを出力しているこ
とを示している。その他の制御信号は第２図の制御信号
に対応している。
す図、また第６図はライトアクセス時のタイミングチャ
ートを示す図である。▲▼信号はアドレスバス上に
有効なデータを出力していることを示す。▲▼信号
はリード時は有効なデータを要求していることを示し、
ライン時はデータバスに有効なデータを出力しているこ
とを示している。その他の制御信号は第２図の制御信号
に対応している。
第12図はアドレスの最下位２ビットとデータのサイズ
に対して有効になるBEコードを示している。
に対して有効になるBEコードを示している。
このデータ処理装置ではデータの０ビット側をMSBと
し、MSB側のバイトを低位側のアドレスにあるとして取
り扱う。アクセスはアドレスの上位30ビットによって指
定されるワードを単位として行われる。BEコードはアド
レスの下位２ビットとデータのサイズ情報から生成され
る。整置回路はDDバス108からのデータの整置を行い、B
US1バス109へ出力し、またBUS2バス110からのデータの
整置を行い、DDバス108へ出力する。
し、MSB側のバイトを低位側のアドレスにあるとして取
り扱う。アクセスはアドレスの上位30ビットによって指
定されるワードを単位として行われる。BEコードはアド
レスの下位２ビットとデータのサイズ情報から生成され
る。整置回路はDDバス108からのデータの整置を行い、B
US1バス109へ出力し、またBUS2バス110からのデータの
整置を行い、DDバス108へ出力する。
データはデータ入出力回路102を介して外部データバ
スと入出力を行う。
スと入出力を行う。
アドレスは内部論理回路107からAAバス111へ出力さ
れ、アドレス出力回路106からデータ処理装置外部のア
ドレスバスに対して出力される。AAバス111のアドレス
下位２ビットは整置制御回路103とBEコード生成回路104
に送られる。アクセスするデータのサイズ情報が内部論
理回路107から整置制御回路103およびBEコード生成回路
104へ出力される。整置制御回路103は整置を制御する信
号を整置回路101へ出力する。
れ、アドレス出力回路106からデータ処理装置外部のア
ドレスバスに対して出力される。AAバス111のアドレス
下位２ビットは整置制御回路103とBEコード生成回路104
に送られる。アクセスするデータのサイズ情報が内部論
理回路107から整置制御回路103およびBEコード生成回路
104へ出力される。整置制御回路103は整置を制御する信
号を整置回路101へ出力する。
以下、整置回路の動作について説明する。
まず、リードアクセスについて述べる。なお、例とし
てデータがワード境界を跨ぎ、アクセスが２サイクルに
なる場合を示す。アクセスが始まるとアドレスとBEコー
ドが出力さ、続いて▲▼信号がアサートされる。▲
▼信号のアサートに応答してメモリからデータバス
に有効なデータが出力される。データはデータ入出力回
路102を介して整置回路101に入力される。整置回路内部
では第１サイクル目ではクロックIVの期間にR21H信号と
R21L信号が同時に有効となり、データはレジスタ202の
上位32ビットと下位24ビットに保持される。第２サイク
ル目ではクロックIVの期間にR21L信号のみが有効とな
り、データはレジスタ202の下位24ビットだけに保持さ
れる。このデータは直ちに整置されて次のクロックＩで
R11信号が有効となり、レジスタ200に保持されBUS1バス
109に出力される。
てデータがワード境界を跨ぎ、アクセスが２サイクルに
なる場合を示す。アクセスが始まるとアドレスとBEコー
ドが出力さ、続いて▲▼信号がアサートされる。▲
▼信号のアサートに応答してメモリからデータバス
に有効なデータが出力される。データはデータ入出力回
路102を介して整置回路101に入力される。整置回路内部
では第１サイクル目ではクロックIVの期間にR21H信号と
R21L信号が同時に有効となり、データはレジスタ202の
上位32ビットと下位24ビットに保持される。第２サイク
ル目ではクロックIVの期間にR21L信号のみが有効とな
り、データはレジスタ202の下位24ビットだけに保持さ
れる。このデータは直ちに整置されて次のクロックＩで
R11信号が有効となり、レジスタ200に保持されBUS1バス
109に出力される。
次にライトアクセスについて述べる。この場合もリー
ドアクセスと同様にアクセスが２サイクルになる場合を
示す。アクセスが始まる前のクロックIVでＲ 10信号が
有効となり、BUS2バス110からライトすべきデータがレ
ジスタ200に保持される。データは直ちに整置される。
アクセスが始まった最初のクロックＩでR20信号が有効
となり、レジスタ202に保持される。第４図中で＊印の
ついていない場合は第１サイクル目ではOSEL信号は“H"
となり、レジスタ202の上位がDDバス108に出力され、第
２サイクル目ではOSEL信号は“L"となり、レジスタ202
の下位がDDバス108に出力される。第４図中で＊印のつ
いている場合は、第１サイクル目ではOSEL信号は“L"と
なり、レジスタ202の下位がDDバス108に出力され、第２
サイクル目ではOSEL信号は“H"となり、レジスタ202の
上位がDDバス108に出力される。
ドアクセスと同様にアクセスが２サイクルになる場合を
示す。アクセスが始まる前のクロックIVでＲ 10信号が
有効となり、BUS2バス110からライトすべきデータがレ
ジスタ200に保持される。データは直ちに整置される。
アクセスが始まった最初のクロックＩでR20信号が有効
となり、レジスタ202に保持される。第４図中で＊印の
ついていない場合は第１サイクル目ではOSEL信号は“H"
となり、レジスタ202の上位がDDバス108に出力され、第
２サイクル目ではOSEL信号は“L"となり、レジスタ202
の下位がDDバス108に出力される。第４図中で＊印のつ
いている場合は、第１サイクル目ではOSEL信号は“L"と
なり、レジスタ202の下位がDDバス108に出力され、第２
サイクル目ではOSEL信号は“H"となり、レジスタ202の
上位がDDバス108に出力される。
以上のように、本発明のデータ処理装置における整置
回路は上記のように動作制御されているので、整置回路
は従来より素子数が減少し、また規則的になる。OSEL信
号の制御回路の素子数は多少増加するが、それ以上に回
路全体の素子数は改善される。
回路は上記のように動作制御されているので、整置回路
は従来より素子数が減少し、また規則的になる。OSEL信
号の制御回路の素子数は多少増加するが、それ以上に回
路全体の素子数は改善される。
以上のように、この発明によれば、整置回路を有する
データ処理装置において、データ処理装置外部にリード
アクセスを行う際に、一連のアクセスの第１サイクルで
は、外部データバスから整置回路にデータを送る内部デ
ータバスからのデータは整置回路への入力時にレジスタ
の上位と下位に同時に保持されるように整置回路の動作
制御する手段、あるいはさらに一連のアクセスの第２サ
イクルでは上記内部データバスからのデータはレジスタ
の上位または下位のどちらか一方だけに保持されるよう
に整置回路の動作制御する手段を備えた構成としたか
ら、回路が簡易化され、回路が規則的になるために整置
回路のレイアウト作成が極めて容易になる効果がある。
さらに、整置回路を構成する素子数が減少するためにデ
ータ処理装置全体のコストが低下する効果もある。
データ処理装置において、データ処理装置外部にリード
アクセスを行う際に、一連のアクセスの第１サイクルで
は、外部データバスから整置回路にデータを送る内部デ
ータバスからのデータは整置回路への入力時にレジスタ
の上位と下位に同時に保持されるように整置回路の動作
制御する手段、あるいはさらに一連のアクセスの第２サ
イクルでは上記内部データバスからのデータはレジスタ
の上位または下位のどちらか一方だけに保持されるよう
に整置回路の動作制御する手段を備えた構成としたか
ら、回路が簡易化され、回路が規則的になるために整置
回路のレイアウト作成が極めて容易になる効果がある。
さらに、整置回路を構成する素子数が減少するためにデ
ータ処理装置全体のコストが低下する効果もある。
第１図は32ビットのデータとアドレスを取り扱うデータ
処理装置のブロック図、第２図は本発明の一実施例によ
るデータ処理装置の整置回路を示す回路図、第３図は本
発明の一実施例によるデータ処理装置の整置制御回路を
示す図、第４図は本発明の一実施例によるデータ処理装
置においてアドレスの最下位２ビットとデータのサイズ
に対して有効になる整置回路の制御信号を示す図、第５
図は本発明の一実施例によるデータ処理装置の整置回路
のリードアクセス時のタイミングチャートを示す図、第
６図は本発明の一実施例によるデータ処理装置の整置回
路のライトアクセス時のタイミングチャートを示す図、
第７図は従来のデータ処理装置の整置回路を示す回路
図、第８図は従来のデータ処理装置の整置回路を示す
図、第９図は従来のデータ処理装置においてアドレスの
最下位２ビットとデータのサイズに対して有効になる整
置回路の制御信号を示す図、第10図は従来の整置回路の
リードアクセス時のタイミングチャートを示す図、第11
図は従来の整置回路のライトアクセス時のタイミングチ
ャートを示す図、第12図はアドレスの最下位２ビットと
データのサイズに対して有効になるBEコードを示す図で
ある。 101は整置回路、102はデータ入出力回路、103は整置制
御回路、104はBEコード生成回路、105はBEコード出力回
路、106はアドレス出力回路、107は内部論理回路、108
はDDバス、109はBUS1バス、110はBUS2バス、111はAAバ
ス、200は32ビットのレジスタ、201はシフタ、202は56
ビットのレジスタ。 なお図中同一符号は同一又は相当部分を示す。
処理装置のブロック図、第２図は本発明の一実施例によ
るデータ処理装置の整置回路を示す回路図、第３図は本
発明の一実施例によるデータ処理装置の整置制御回路を
示す図、第４図は本発明の一実施例によるデータ処理装
置においてアドレスの最下位２ビットとデータのサイズ
に対して有効になる整置回路の制御信号を示す図、第５
図は本発明の一実施例によるデータ処理装置の整置回路
のリードアクセス時のタイミングチャートを示す図、第
６図は本発明の一実施例によるデータ処理装置の整置回
路のライトアクセス時のタイミングチャートを示す図、
第７図は従来のデータ処理装置の整置回路を示す回路
図、第８図は従来のデータ処理装置の整置回路を示す
図、第９図は従来のデータ処理装置においてアドレスの
最下位２ビットとデータのサイズに対して有効になる整
置回路の制御信号を示す図、第10図は従来の整置回路の
リードアクセス時のタイミングチャートを示す図、第11
図は従来の整置回路のライトアクセス時のタイミングチ
ャートを示す図、第12図はアドレスの最下位２ビットと
データのサイズに対して有効になるBEコードを示す図で
ある。 101は整置回路、102はデータ入出力回路、103は整置制
御回路、104はBEコード生成回路、105はBEコード出力回
路、106はアドレス出力回路、107は内部論理回路、108
はDDバス、109はBUS1バス、110はBUS2バス、111はAAバ
ス、200は32ビットのレジスタ、201はシフタ、202は56
ビットのレジスタ。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】外部データバスに入出力回路を介して接続
された第１のデータバスと内部論理回路に接続された第
２のデータバスの２組のデータバスに接続されていて、 上記第１のデータバスに接続された該第１のデータバス
よりも広いビット幅の第１のレジスタと、 上記第２のデータバスに接続された該第２のデータバス
と同じビット幅をもつ第２のレジスタと、 該第１のレジスタと該第２のレジスタに接続されたシフ
タとから構成された整置回路を有するデータ処理装置に
おいて、 該データ処理装置外部に１サイクルのみからなるリード
アクセスを行う際に、データバスからのデータが上記第
１のレジスタの上位と下位に同時に保持されるように上
記整置回路の動作制御を行う手段を備えたことを特徴と
するデータ処理装置。 - 【請求項２】外部データバスに入出力回路を介して接続
された第１のデータバスと内部論理回路に接続された第
２のデータバスの２組のデータバスに接続されていて、 上記第１のデータバスに接続された該第１のデータバス
よりも広いビット幅の第１のレジスタと、 上記第２のデータバスに接続された該第２のデータバス
と同じビット幅をもつ第２のレジスタと、 該第１のレジスタと該第２のレジスタに接続されたシフ
タとから構成された整置回路を有するデータ処理装置に
おいて、 該データ処理装置外部に第１サイクルとこれに続く第２
サイクルからなるリードアクセスを行う際に、上記第１
サイクルでは上記第１のデータバスからのデータが上記
第１のレジスタの上位と下位に同時に保持されるように
上記整置回路の動作制御を行い、上記第２サイクルでは
上記第１のデータバスからのデータが上記第１のレジス
タの上位または下位のどちらか一方だけに保持されるよ
うに上記整置回路の動作制御を行う手段を備えたことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122184A JP2517154B2 (ja) | 1990-05-11 | 1990-05-11 | デ―タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122184A JP2517154B2 (ja) | 1990-05-11 | 1990-05-11 | デ―タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418634A JPH0418634A (ja) | 1992-01-22 |
| JP2517154B2 true JP2517154B2 (ja) | 1996-07-24 |
Family
ID=14829659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122184A Expired - Fee Related JP2517154B2 (ja) | 1990-05-11 | 1990-05-11 | デ―タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517154B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06332792A (ja) * | 1993-05-21 | 1994-12-02 | Mitsubishi Electric Corp | データ処理装置及びそのデータ読み出し制御回路，データ書き込み制御回路 |
| JP2001229021A (ja) | 2000-02-18 | 2001-08-24 | Mitsubishi Electric Corp | データ処理装置 |
-
1990
- 1990-05-11 JP JP2122184A patent/JP2517154B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418634A (ja) | 1992-01-22 |
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