JP2001229021A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 非整置データをオペランドデータとして含む
読み出し処理を、１サイクルで実行する。 【解決手段】 データメモリ４（または５）とデータパ
ス部３の間に、データメモリ４（または５）の１アドレ
ス分のデータを保持するレジスタを有する整置用バッフ
ァ６（または７）が介在する。整置用バッファ６（また
は７）は、レジスタに保持されるデータと、新たにデー
タメモリ４（または５）から読み出されるデータとの中
から選択することによって、非整置データを出力する。
レジスタに保持されるデータは、整置データの読み出し
が行われるときに更新される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関し、特に、データメモリに対する非整置データのアク
セスを短時間で行うことを可能にするための改良に関す
る。

【０００２】

【従来の技術】ディジタル信号処理を高速に行う専用の
データ処理装置として、データ処理に適したアーキテク
チャを持つディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）が、広く知られている。ＤＳＰは、積和演算などの
データ処理を高速に実行する。ＤＳＰの一例として、モ
トローラ社のDSP56000（"DSP56000 Digital Signal Pro
cessor User's Manual, 1990"）を挙げることができ
る。

【０００３】DSP56000では、２個のアドレスポインタ、
２個のデータメモリ、および、積和演算器を備え、２個
のアドレスポインタで指定される２個のメモリからの２
ワードのデータのロード（例えば、データと係数のロー
ド）、２個のアドレスポインタの更新、および、積和演
算を、互いに同時並列に実行することにより、高いスル
ープットで積和演算を実行することができる。

【０００４】また、アプリケーションからの要求性能が
高くなる一方である近年においては、ＶＬＩＷやＳＩＭ
Ｄといったアーキテクチャを持ち、演算の並列度を高め
て処理性能の向上を図ったＤＳＰが多く開発されてい
る。このようなＤＳＰでは、複数の積和演算を高いスル
ープットで実行するために、データメモリとデータパス
との間のバンド幅を広げることにより、演算に必要な複
数のオペランドデータのロードが１サイクルで可能なよ
うに構成されている。

【０００５】図６５は、そのように構成されたＤＳＰの
一つであって、本願発明の背景技術として想定された装
置の構成を示すブロック図である。この装置は、各々が
６４ビット幅である２個のデータメモリ８０，８１を備
え、データパス部８６は、双方のデータメモリ８０，８
１から読み込んだ６４ビットサイズの２個のデータＤＢ
に対して、１６×１６ビットの積和演算を、４個並列に
実行可能なように構成されている。

【０００６】積和演算の並列実行方式はＳＩＭＤ（単一
命令ストリーム・複数データストリーム）方式であり、
２個の６４ビットオペランドデータをもつ１個の積和演
算命令にしたがって、４つの１６×１６ビットの積和演
算が実行される。制御部８３は、命令アドレスＩＡを指
定することにより命令メモリ８２から命令ＩＤを読み出
し、命令ＩＤにしたがって処理を行うように、装置の各
部へ制御信号ＣＳを伝える。

【０００７】データメモリ８０，８１は４ワード（１６
ビットを１ワードとする）を１ラインとして構成されて
おり、オペランドアドレス生成部８４，８５から送られ
るオペランドアドレスＯＡが指定する同一ライン上の４
ワードのデータＤＢを、１サイクルで読み出すことが可
能である。データメモリ８０，８１の各々のメモリ空間
において、ラインに並ぶ４ワード毎の境界は、ワード境
界と称される。

【０００８】

【発明が解決しようとする課題】一般に、ワード境界に
整置されていないデータ（「非整置データ」と称され、
逆に、ワード境界に整置されているデータは「整置デー
タ」と称される）へのアクセスは、従来のデータ処理装
置では、ハードウェアでサポートされていないことが多
く、仮にサポートされていても、非整置データへのアク
セスには２命令以上を実行することが必要で、１サイク
ルのスループットで非整置データアクセスを実行するこ
とはできなかった。図６５に想定された装置は、後者の
例に相当する。

【０００９】しかしながら、４並列の積和演算が可能と
いう特性を生かして、ＤＳＰをＦＩＲフィルタ（デジタ
ルフィルタの一種である有限インパルス応答フィルタ；
finite inpulse response filter）として利用する場合
を考えると、ワード境界に整置されない非整置データを
必要とするため、積和演算が１サイクルのスループット
で実現できず、ＦＩＲ処理の高速化が果たせないといっ
た問題点があった。

【００１０】ＦＩＲフィルタを実現するためには、例え
ば、図６６に示すようにデータＸの列と、係数Ｃの列と
が、それぞれ、データメモリ８０，８１に格納される。
そして、これらのデータＸおよび係数Ｃを読み出すこと
によって、図６７に示す積和演算が実行される。データ
Ｘは、ＦＩＲフィルタへの入力データであり、データＹ
は、出力データである。図６７が示す４つの１６×１６
ビットの積和演算を並列に実行することにより、演算処
理が高速に行われる。

【００１１】図６７の演算を実行するためには、データ
Ｘに関して、例えば、Ｘ１，・・，Ｘ４の４ワードデー
タのように、データメモリ８０のワード境界に整置され
ない非整置データを読み出す必要がある。このような非
整置データをオペランドデータとする場合には、図６５
に例示する装置では、データメモリ８０からのリードデ
ータを２つの６４ビットレジスタへ交互にロードし、２
つのレジスタに含まれる８つの１６ビットデータから４
つの１６ビットデータを、別のレジスタに取り出して並
び替える必要がある。そのため、積和演算を実行するの
に２サイクル以上が必要となる。

【００１２】非整置データアクセスをサポートするＭＩ
ＰＳアーキテクチャを持つデータ処理装置でも、非整置
データのロードには、やはり、２サイクル以上が必要で
ある。そのため、２サイクルに１回しか積和演算を実行
することができず、処理に時間を要するという問題点が
あった。

【００１３】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、非整置データ
をオペランドデータとして含む読み出し処理を、１サイ
クルで実行することを可能にし、それによって、データ
処理の速度を高めることのできるデータ処理装置を提供
することを目的とする。

【００１４】なお、本発明に関連した技術を開示する文
献として、特開平10-161927号公報が知られている。

【００１５】

【課題を解決するための手段】第１の発明の装置は、デ
ータ処理装置であって、各アドレスごとにＮ（≧２）ワ
ードのデータを格納可能なデータメモリと、各々が前記
アドレスの一つとＮワードのデータとを保持可能なＭ
（≧１）個のレジスタと、ワード単位で指定される連続
するＮワードのデータを、前記Ｍ個のレジスタに保持さ
れるデータと、前記データメモリから読み出されたデー
タとの中から、選択して出力する選択部と、前記連続す
るＮワードのデータの中で、前記Ｍ個のレジスタのいず
れにも保持されないデータ部分があれば、当該データ部
分を含むアドレスのＮワードのデータを、前記データメ
モリから読み出すとともに、前記Ｍ個のレジスタの中
に、前記連続するＮワードのどの部分をも保持しないレ
ジスタである非保持レジスタがあれば、前記データメモ
リから読み出したＮワードのデータとそのアドレスと
で、前記非保持レジスタの値を更新する制御部と、を備
える。

【００１６】第２の発明の装置は、第１の発明のデータ
処理装置において、前記Ｍが２以上である。

【００１７】第３の発明の装置は、第１または第２の発
明のデータ処理装置において、前記制御部は、書き込み
指示に応答して、前記データメモリの中の指定されたア
ドレスに、Ｎワードのデータを書き込むとともに、前記
Ｍ個のレジスタのいずれをも、前記データメモリのいず
れのアドレスおよびデータをも保持しないレジスタと同
等となるよう無効化する。

【００１８】第４の発明の装置は、第１または第２の発
明のデータ処理装置において、前記制御部は、書き込み
指示に応答して、前記データメモリの中の指定されたア
ドレスに、Ｎワードのデータを書き込むとともに、前記
Ｍ個のレジスタの中に前記指定されたアドレスを保持す
るレジスタがあれば、当該レジスタが保持するＮワード
のデータを、前記データメモリに書き込まれる前記Ｎワ
ードのデータで更新する。

【００１９】第５の発明の装置は、第１ないし第４のい
ずれかの発明のデータ処理装置において、前記制御部
は、整置データ読み出し指示に応答して、前記データメ
モリの中の指定されたアドレスに記憶されるＮワードの
データを読み出し、前記選択部は、前記整置データ読み
出し指示に応答して、前記データメモリから読み出され
た前記Ｎワードのデータを出力する。

【００２０】第６の発明の装置は、第１ないし第５のい
ずれかの発明のデータ処理装置において、前記制御部
は、単一ワード並列読み出し指示に応答して、指定され
たワードが格納されるアドレスのＮワードのデータを前
記データメモリから読み出し、前記選択部は、前記単一
ワード並列読み出し指示に応答して、前記データメモリ
から読み出された前記Ｎワードのデータの中から前記指
定されたワードを、Ｎ個並列に出力する。

【００２１】第７の発明の装置は、第１ないし第６のい
ずれかの発明のデータ処理装置において、前記制御部
は、別のレジスタを備え、前記Ｍ個のレジスタのいずれ
かのレジスタの値を更新するときに、更新によって新た
に保持されるアドレスに隣接するアドレスを算出し、前
記別のレジスタへ保持する。

【００２２】第８の発明の装置は、第１ないし第７のい
ずれかの発明のデータ処理装置において、前記データメ
モリ、前記Ｍ個のレジスタ、前記選択部、および、前記
制御部の組を第１の組として、同一に構成される第２の
組をさらに備え、前記第１の組に属する前記選択部が出
力する前記Ｎワードのデータおよび前記第２の組に属す
る前記選択部が出力する前記Ｎワードのデータの双方の
データを用いて演算を実行する演算部を、さらに備え
る。

【００２３】第９の発明の装置は、データ処理装置であ
って、各アドレスごとにＮ（≧２）ワードのデータを格
納可能なデータメモリと、指定されたワードが格納され
るアドレスのＮワードのデータを前記データメモリから
読み出す制御部と、読み出された前記Ｎワードのデータ
の中から前記指定されたワードを、Ｎ個並列に出力する
選択部と、を備える。

【００２４】

【発明の実施の形態】（1. 実施の形態１）実施の形態
１のデータ処理装置では、データメモリとデータパス部
の間に、データメモリの１アドレス分のデータを保持す
るレジスタを有する整置用バッファが介在する。整置用
バッファは、レジスタに保持されるデータと、新たにデ
ータメモリから読み出されるデータとの中から、オペラ
ンドデータを選択することによって、整置データおよび
非整置データを出力する。

【００２５】整置データを読出す場合には、レジスタが
既に読出しデータを保持している場合を除いて、読出し
処理が実行されるごとに、レジスタに保持されるデータ
は更新される。また、非整置データを読み出す場合に
は、レジスタに読出しデータが全く保持されていない場
合のみ、非整置データを含む２つの整置データの一方を
読み出すときに、レジスタに保持される値が更新され
る。

【００２６】連続した読出し処理におけるオペランドア
ドレスの差が、データメモリアドレスでプラス・マイナ
ス１ワード分以内である間では、整置データおよび非整
置データのいずれもが、データメモリへの１回のアクセ
スを通じて得られるので、非整置データをオペランドデ
ータとして含む連続した読出し処理が、１サイクルのス
ループットで実行可能となる。

【００２７】（1.1. 装置の全体構成）図１は、実施の
形態１のデータ処理装置の構成を示すブロック図であ
る。この装置は、制御部１、命令メモリ２、データパス
部３、２個のデータメモリ４，５、２個の整置用バッフ
ァ６，７、および、２個のオペランドアドレス生成部
８，９を備えている。

【００２８】命令メモリ２には、命令ＩＤが格納されて
おり、制御部１からアドレスバス５３を通じて送られる
命令アドレスＩＡに対応した命令ＩＤを、データバス５
４を通じて制御部１へ出力する。制御部１は、読み出し
た命令ＩＤにしたがって処理を行うように、装置の各部
の制御を行う。読み出された命令ＩＤは、命令レジスタ
１０１へ保持された後、デコーダ１０２によって解読
（デコード）され、デコードされた結果が制御信号生成
部１０３へ入力される。

【００２９】制御信号生成部１０３は、デコードされた
結果にもとづいて、データパス部３、データメモリ４，
５、整置用バッファ６，７、および、オペランドアドレ
ス生成部８，９を制御するための制御信号ＣＳを生成
し、これらの装置部へ、制御バス５０，５１，５２を通
じて伝える。プログラムカウンタ１０４は、実行中の命
令ＩＤの命令アドレスＩＡをプログラムカウンタ値とし
て保持するとともに、命令ＩＤの実行にあわせたパイプ
ラインの制御、プログラムカウンタ値の更新、つぎに出
力すべき命令アドレスＩＡの計算、および、計算された
命令アドレスＩＡの命令メモリ２への出力を行う。

【００３０】データメモリ４，５の各々は、６４ビット
のデータ幅をもつデータメモリであり、整置用バッファ
６，７から送られるデータメモリアドレスＭＡにより指
定される最大４ワード（１ワードは１６ビット）のデー
タの読み出し（リード）と、最大８バイトのデータの書
き込み（ライト）とが可能である。データメモリアドレ
スＭＡは、４ワードアドレスである。データメモリ４，
５のリード・ライト動作の制御は、制御部１より出力さ
れる制御信号ＣＳに含まれるリードライト信号ＲＷ（図
示しない）に従って行われ、同じく制御信号ＣＳに含ま
れる８ビットのバイトコントロール信号（図示しない）
に従って、任意のバイトへのライトも可能である。

【００３１】データパス部３は、データメモリ４，５か
ら整置用バッファ６，７を介して転送される６４ビット
の２個のデータに対し、例えば図６７に示したような、
１６×１６ビットの積和演算を４個並列に実行可能なよ
うに、演算器３０１として、乗算器３０２および加算器
３０３を備えている。データパス部３が積和演算を並列
に実行する方式は、ＳＩＭＤ方式であり、２個の６４ビ
ット幅のオペランドデータをもつ１個の積和演算命令に
よって、４個の１６×１６ビットの積和演算が実行され
る。データメモリ４，５の読み出しデータ、および、書
き込みデータなどは、入出力データＩＯＤとして、入出
力インタフェース３０４およびデータバス５５を通じ
て、外部ともやり取りされる。

【００３２】オペランドアドレス生成部８，９は、デー
タメモリ８，９に対応する２個のアドレスポインタ８０
１を備え、整置用バッファ６，７に対してオペランドア
ドレスＯＡを、ワードアドレスで（すなわち、１ワード
単位で指定するアドレスとして）出力する。またアドレ
スポインタの更新は、アドレッシングモードレジスタ８
０２の内容に従って行われる。アドレッシングモードレ
ジスタ８０２には、アドレスポインタを更新する形式と
して、ポストインクリメント（および、ポストデクリメ
ント）を実行するか否か、および、インクリメント（お
よび、デクリメント）サイズを、設定することが可能で
ある。ポストインクリメント（および、ポストデクリメ
ント）とは、オペランドアドレスＯＡを、一定の間隔で
インクリメント（および、デクリメント）する形式であ
り、その間隔が、インクリメント（および、デクリメン
ト）サイズである。

【００３３】整置用バッファ６，７は、３０ビット幅の
アドレスバス６４，６９を通じて入力されるオペランド
アドレスＯＡ、および、制御部１から送られる制御信号
ＣＳにもとづいて、データメモリアドレスＭＡを生成
し、２８ビット幅のアドレスバス６３，６８を通じてデ
ータメモリ４，５へ伝える。データメモリ４，５と、整
置用バッファ６，７との間で、読み出しデータ（リード
データ）および書き込みデータ（ライトデータ）が、デ
ータＤＢとして、６４ビット幅のデータバス６１，６６
を通じて、やり取りされる。また、整置用バッファ６，
７と、データパス部３との間で、データＢＤが、６４ビ
ット幅のデータバス６２および６７を通じて、やり取り
される。

【００３４】（1.2. 整置用バッファの構成）図２は、
互いに同一に構成される整置用バッファ６および７を代
表して、整置用バッファ６の構成を示すブロック図であ
る。整置用バッファ６は、第１トライステートバッファ
２０、第２トライステートバッファ２１，アドレスレジ
スタ２５、データレジスタ２４、第１スイッチ群２３、
第２スイッチ群２２、および、バッファ制御部２６を備
えている。第１スイッチ群２３および第２スイッチ群２
２は、データ選択部を構成する。

【００３５】整置用バッファ６は、６４ビット幅で双方
向型のデータバス６１を通じてデータメモリ４に接続さ
れ、同じく６４ビット幅で双方向型のデータバス６２を
通じてデータパス部３に接続されている。これらのデー
タバス６１および６２は、第１および第２トライステー
トバッファ２０，２１と通じて、互いに接続されてい
る。

【００３６】データメモリ４から読み出されたリードデ
ータとしての６４ビット幅のデータＤＢは、データバス
６１を通じて第１トライステートバッファへ入力された
後、４組の１６ビットバスへ分割され、１６個のスイッ
チを備える第２スイッチ群２２を通じて、データＢＤと
してデータバス６１へ送られる。第１トライステートバ
ッファへ入力された６４ビット幅のデータＤＢは、６４
ビットのデータレジスタ２４にも取り込まれる。データ
レジスタ２４に保持される値は、１６個のスイッチを備
える第１スイッチ群２３を通じて、データバス６１へ送
られる。データメモリへ書き込むためのライトデータと
しての６４ビット幅のデータＢＤは、データパス部３か
らデータバス６２へと出力され、第２トライステートバ
ッファ２１を通じてデータバス６１へ送られる。

【００３７】アドレスレジスタ２５は、２９ビット（デ
ータメモリアドレス幅＋１ビット）のサイズを持ち、デ
ータレジスタ２４に取り込んだデータのアドレス（デー
タメモリアドレス）をレジスタの下位２８ビットに保持
するとともに、最上位の１ビットに、データレジスタに
保持されるデータが有効であるか無効であるかを示す有
効無効ビットを持っている。

【００３８】データレジスタ２４とアドレスレジスタ２
５の値の更新、第１および第２スイッチ群２３，２２の
制御、第１および第２トライステートバッファ２０，２
１の制御、および、データメモリ４へ出力される２８ビ
ット幅の４ワードアドレスであるデータメモリアドレス
の生成は、バッファ制御部２６によって行われる。バッ
ファ制御部２６は、これらの制御を、オペランドアドレ
スＯＡ、および、制御部１から送られる制御信号ＣＳの
一部であるリードライト信号ＲＷにもとづいて、実行す
る。アドレスレジスタ２５は、バッファ制御部２６が出
力するデータメモリアドレスＭＡを取り込む。

【００３９】バッファ制御部２６は、第１比較器２６
１、第２比較器２６２、および、インクリメンタ２６３
を備えている。図３が示すように、第１比較器２６１
は、オペランドアドレスＯＡの上位２８ビットＭＡ１と
アドレスレジスタ２５の下位２８ビットＭＡ３との比較
を行い、第２比較器２６２は、オペランドアドレスＯＡ
の上位２８ビットに１インクリメントした値ＭＡ２とア
ドレスレジスタ２５の下位２８ビットＭＡ３との比較を
行う。

【００４０】第１比較器２６１および第２比較器２６２
は、アドレスレジスタ２５の最上位ビットである有効無
効ビットＶが無効を表示しているときには、比較結果に
よらず、不一致を出力する。すなわち、有効無効ビット
Ｖが無効であるときには、アドレスレジスタ２５および
データレジスタ２４は、データメモリ４のいずれのアド
レスおよびデータをも保持していないときと同等に扱わ
れる。有効無効ビットＶは、レジスタが無効化された
後、つぎにレジスタの値が更新されるまで、無効の表示
を維持する。インクリメンタ２６３によって生成された
値ＭＡ２と、上位２８ビットＭＡ１とは、図示しないセ
レクタによって選択されて、データメモリアドレスＭＡ
として出力される。

【００４１】（1.3. 整置用バッファの動作）図２に戻
って、バッファ制御部２６により制御される整置用バッ
ファ６の各構成要素の動作は、実行されるオペランドア
クセスの種類、第１および第２比較器２６１，２６２の
出力、および、オペランドアドレスＯＡの下位２ビット
Ｕによって決まる。オペランドアクセスの種類には、ロ
ード命令の実行によるオペランドアクセスと、ストア命
令の実行によるオペランドアクセスとの２種類が含まれ
る。バッファ制御部２６は、制御部１より入力されるリ
ードライト信号ＲＷを通じて、オペランドアクセスの種
類に関する指示を受ける。

【００４２】オペランドアドレスＯＡで指定される４ワ
ードのデータの中で、最低１ワードがデータレジスタ２
４に保持されておれば、第１および第２比較器２６１，
２６２のいずれかが一致を示す。オペランドアドレスＯ
Ａで指定される４ワードのいずれもデータレジスタ２４
に保持されていなければ、第１および第２比較器２６
１，２６２がいずれも不一致を示す。

【００４３】非整置データアクセスの場合に、データレ
ジスタ２４に保持されないワードのデータが、オペラン
ドアドレスＯＡの上位２８ビットＭＡ１で示される４ワ
ードの次のワードにあれば、第１比較器２６１が一致を
示す。非整置データアクセスの場合に、オペランドアド
レスＯＡの上位２８ビットＭＡ１で示される４ワードの
前の４ワードの中に、データレジスタ２４に保持されな
いワードのデータが存在すれば、第２比較器２６２が一
致を示す。

【００４４】オペランドアドレスＯＡの下位２ビットＵ
は、オペランドデータがデータメモリ４のメモリ空間の
中で、ワード境界に整置されたデータであるか、非整置
のデータであるかを示している。

【００４５】整置用バッファ６は、ロード命令にしたが
ってオペランドデータアクセスが実行される場合に、図
４〜図１３が例示する要領で、データメモリ４に格納さ
れるデータの中からオペランドアドレスＯＡが指定する
４ワードのデータを選択して出力する。図４〜図１３の
例では、データメモリ４には、図６６に示したデータメ
モリ８０と同様の形式で、データＸが格納されている。
ハッチングが付された連続した４ワードのデータが、オ
ペランドアドレスＯＡが指定する４ワードのデータに相
当し、同時に、整置用バッファ６から出力される４ワー
ドのデータに相当する。

【００４６】図４〜図８は、インクリメントサイズが１
ワードのポストインクリメントの形式でオペランドアド
レスＯＡが更新される場合を例示しており、図９〜図１
３は、デクリメントサイズが１ワードのポストデクリメ
ントの形式でオペランドアドレスＯＡが更新される場合
を例示している。いずれの形式においても、オペランド
アドレスＯＡは、連続する４ワードの起点に該当するワ
ードを指定することで、連続する４ワードを指定してい
る。すなわち、オペランドアドレスＯＡの上位２８ビッ
トＭＡ１は、起点に該当するワードが属するデータメモ
リアドレスＭＡ（起点アドレスと仮称する）を指定して
おり、下位２ビットＵは、各データメモリアドレスＭＡ
の中での起点に該当するワードの位置を指定している。

【００４７】ポストインクリメントに該当する図４の例
では、連続する４ワードの起点に該当するワードは、デ
ータＸ０の位置であり、終点に該当するワードは、デー
タＸ３の位置である。ポストデクリメントに該当する図
１０の例では、起点に該当するワードは、データＸ３の
位置であり、終点に該当するワードは、データＸ６の位
置である。

【００４８】連続する４ワードが整置データであると
は、上記した起点アドレスと、終点に該当するワードが
属するデータメモリアドレスＭＡ（終点アドレスと仮称
する）とが、一致することと等価である。また、連続す
る４ワードが非整置データであるとは、起点アドレスと
終点アドレスとが一致しないことと等価である。図４、
図８、図９、および図１３は、指定された連続する４ワ
ードが整置データである例を示しており、残る図５〜図
７、図１０〜図１２は、非整置データである例を示して
いる。

【００４９】整置データの読み出しにおいて整置用バッ
ファ６は、データレジスタ２４に起点アドレスに格納さ
れる４ワードのデータが保持されていない限り、オペラ
ンドアドレスＯＡが更新されるごとに、起点アドレスお
よび終点アドレスが格納されるデータ（整置データを読
み出す場合は、起点アドレスと終点アドレスとは同一ア
ドレスである。）を読み出し、読み出した４ワードのデ
ータで、データレジスタ２４の値を更新する。また、デ
ータメモリ４から読み出したデータは、第２スイッチ群
２２によって、データパス部３の演算部３０１へ送られ
る。

【００５０】データレジスタ２４に、起点アドレスに格
納される４ワードのデータが保持されていた場合は、デ
ータメモリ４からの読み出しは行われず、データレジス
タ２４の値が第１スイッチ群２３によってデータパス部
３へ送られる。

【００５１】非整置データの読み出しにおいて、整置用
バッファ６は、起点アドレス、或は終点アドレスに格納
されるデータの何れか一方がデータレジスタ２４に保持
されておれば、他方のアドレス（データレジスタ２４に
起点アドレスのデータが保持されていたとすると、終点
アドレスを指す。）に格納されるデータを、データメモ
リ４から読み出す。このとき、データレジスタ２４の値
は更新されない。そして、読み出された４ワードのデー
タと、データレジスタ２４に保持される４ワードのデー
タの中から、第１および第２スイッチ群２３，２２によ
って、オペランドアドレスＯＡが指定する連続する４ワ
ードのデータが選択され、データパス部３の演算部３０
１へ送られる。

【００５２】また、起点アドレス、あるいは終点アドレ
スに格納されるデータのいずれもが、データレジスタ２
４に保持されていなければ、第１サイクルで、起点アド
レスに格納されるデータを、データメモリ４から読み出
し、読み出された４ワードのデータで、レジスタ２４の
値を更新させておき、さらに次のサイクルにおいて、他
方のアドレスが格納されるデータをデータメモリ４から
読み出す。この第２サイクルにおいては、データレジス
タ２４の更新は行われない。そして、この第２サイクル
において読み出されたデータと、第１サイクルで保持し
ておいたデータあの中から、第１および第２スイッチ群
２３，２２によって、オペランドアドレスＯＡが指定す
る連続する４ワードのデータが選択され、データパス部
３の演算部３０１へ送られる。

【００５３】連続する２回の読み出し処理において、オ
ペランドアドレスＯＡの差がプラスマイナス１ワード以
内（すなわち、−１ワード，０ワード，＋１ワードのい
ずれか）であれば、２回目の読み出し処理の際には、常
にデータレジスタ２４に起点、あるいは終点アドレスの
どちらかが、保持されていることになり、２回目の読み
出し処理が、非整置データの読み出しであっても、デー
タメモリ４へのアクセスは１回のみで足りる。このた
め、非整置データをオペランドデータとして含む演算
を、１サイクルのスループットで実行することができ、
それによって、データ処理の速度を高めることができ
る。

【００５４】（1.4. バッファ制御部の動作）図１４〜
図１９は、バッファ制御部２６による制御の手順を示す
フローチャートである。図１４が示すように、オペラン
ドデータアクセスが開始されると、ステップＳ１におい
て、ロード命令にしたがうロードアクセスであるか否か
が判定される。バッファ制御部２６は、この判定をリー
ドライト信号ＲＷにもとづいて行う。ロードアクセスで
あると判定されれば、ロード処理が実行され（ステップ
Ｓ２）、ストアアクセスであると判定されれば、ストア
処理が実行される（ステップＳ３）。いずれかの処理が
終了すると、オペランドアクセス処理は終了する。ロー
ド処理Ｓ２が反復的に実行されるたびに、オペランドア
ドレスＯＡが１ワードずつインクリメント（またはデク
リメント）されることにより、インクリメントサイズ
（またはデクリメントサイズ）が１ワードのポストイン
クリメント（またはポストデクリメント）の形式でのロ
ード処理が実現する。

【００５５】ロード処理（ステップＳ２）は、図１５〜
図１８のフローチャートにしたがって実行され、ストア
処理（ステップＳ３）は、図１９のフローチャートにし
たがって実行される。

【００５６】ロード処理が開始されると、バッファ制御
部２６は、まず、第１トライステートバッファ２０をイ
ネーブルにし、第２トライステートバッファ２１をディ
スエーブルにする（ステップＳ１１）。つぎに、オペラ
ンドアドレスＯＡで示される４ワードがデータメモリ４
のワード境界に整置されたものであるかについての判定
が、オペランドアドレスＯＡの下位２ビットＵが２’ｂ
０であるか否かにもとづいて行われる（ステップＳ１
２）。

【００５７】ステップＳ１２において、オペランドアド
レスＯＡで示される４ワードがデータメモリ４のワード
境界に整置された整置データであると判定され、しか
も、第１比較器２６１が一致を示している場合では（ス
テップＳ１３）、データレジスタ２４に保持された値
が、第１スイッチ群２３を介してデータバス６２へ送ら
れる（ステップＳ１４）。このときの第１および第２ス
イッチ群２３，２２の動作は、図２０で示される。図２
０では、長円で囲まれたスイッチのみがオンしており、
その他はオフしている。長円の意味は、後述する図２１
〜図２７においても同様である。

【００５８】また、第１比較器２６１が不一致を示して
いる場合では（ステップＳ１３）、オペランドアドレス
ＯＡの上位２８ビットＭＡ１がメモリアドレスＭＡとし
て出力され（ステップＳ１５）、リードデータが第２ス
イッチ群２２を介してデータバス６２へ送られる（ステ
ップＳ１６）。このときの第１および第２スイッチ群２
３，２２の動作は、図２１で示される。さらに、データ
レジスタ２４の値は、データメモリ４からのリードデー
タで更新される（ステップＳ１７）。以上の処理は、１
クロックサイクルで実行可能である。

【００５９】ステップＳ１２において、オペランドアド
レスＯＡで示される４ワードがデータメモリ４のワード
境界に整置されない非整置データであると判定される
と、第１比較器２６１または第２比較器２６２が一致を
示しておれば（ステップＳ１８，Ｓ１９）、データレジ
スタ２４に保持されたデータが第１スイッチ群２３を介
して出力されるとともに、データレジスタ２４に保持さ
れていないデータが含まれているデータメモリアドレス
ＭＡが計算され、データメモリ４へ出力される（ステッ
プＳ１９またはＳ２１）。データメモリ４からのリード
データは、第２スイッチ群２２へ入力される。

【００６０】ここで、データレジスタ２４に保持されて
いないデータが含まれているデータメモリアドレスＭＡ
は、(1) 第１比較器２６１が一致を示していれば、オペ
ランドアドレスＯＡの上位２８ビットＭＡ１のつぎに大
きいアドレスであり、オペランドアドレスＯＡの上位２
８ビットＭＡ１に、１だけインクリメントすることで得
られ（ステップＳ１９）、(2) 第２比較器２６２が一致
を示しておれば、オペランドアドレスＯＡの上位２８ビ
ットＭＡ１そのものである（ステップＳ２１）。

【００６１】つづくステップＳ２２では、オペランドア
ドレスＯＡの下位２ビットＵに応じて、第１および第２
スイッチ群２３，２２が、選択的にオンすることによ
り、オペランドアドレスＯＡが指定する連続した４ワー
ドのデータが選ばれて、データバス６２を通じてデータ
パス部３へ送られる。以上の処理は、１クロックサイク
ルで実行可能である。ステップＳ２２における第１およ
び第２スイッチ群２３，２２の動作は、図２２〜図２７
が示すように、オペランドアドレスＯＡの下位２ビット
Ｕの値と、第１および第２比較器２６１，２６２の出力
とによって定まる。

【００６２】第１および第２比較器２６１，２６２がい
ずれも一致を示していないときには（ステップＳ１８，
Ｓ２０）、データパス部３へのデータの出力までに２サ
イクルを要し、その１サイクル目では、オペランドアド
レスＯＡの上位２８ビットＭＡ１が出力され（ステップ
Ｓ２３）、これに対応するリードデータがデータレジス
タ２４に取り込まれる（ステップＳ２５）。このとき、
第１および第２スイッチ群２３，２２に属するスイッチ
は、すべてオフされ（ステップＳ２４）、データパス部
３へのデータの出力は行われない。これと同時に、制御
部１に対してウエイト信号（図示せず）が生成され、パ
イプラインに１サイクルのウエイトサイクルが挿入され
る。

【００６３】２サイクル目では、必ず第１比較器２６１
が一致を示すので、オペランドアドレスＯＡの上位２８
ビットＭＡ１に１インクリメントした値が、データメモ
リアドレスＭＡとして出力され（ステップＳ２６）、第
１スイッチ群２３によってデータレジスタ２４に含まれ
る４ワードの中の必要なデータが選択され、第２スイッ
チ群２２によって４ワードのリードデータに含まれる必
要なデータが選択されることにより、オペランドアドレ
スＯＡが指定する連続した４ワードのデータがデータパ
ス部３へ送られる（ステップＳ２７）。ステップＳ２７
における第１および第２スイッチ群２３，２２の動作
は、図２２〜図２７で示される。

【００６４】また、ストア命令の実行によるオペランド
データアクセスが開始された場合には（ステップＳ
３）、バッファ制御部２６は、まず、第１トライステー
トバッファ２０をディスエーブル、第２トライステート
バッファ２１をイネーブルにする（ステップＳ３１）。
本実施の形態のデータ処理装置では、データメモリ４，
５の非整置ワードを示すオペランドアドレスＯＡへのデ
ータのストアには対応していないため、ワードアドレス
で示されるオペランドアドレスＯＡの下位２ビットＵは
無視され、上位２８ビットＭＡ１がデータメモリアドレ
スＭＡとしてデータメモリ４へと出力される（ステップ
Ｓ３２）。また、データメモリ４とデータレジスタ２４
の間のコヒーレンシを保つために、ストア処理（ステッ
プＳ３）を実行する際には、アドレスレジスタ２５の有
効無効ビットＶを無効化することにより、データレジス
タ２４に保持された値が無効化される（ステップＳ３
３）。

【００６５】ここで、データメモリ４とデータレジスタ
２４の間のコヒーレンシとは、アドレスレジスタ２５に
保持されるデータメモリアドレスＭＡに対応するデータ
メモリ４の４ワードのデータと、データレジスタ２４に
保持される４ワードのデータとが、互いに一致すること
をいう。言い換えると、コヒーレンシが保たれるとは、
データレジスタ２４とアドレスレジスタ２５に保持され
るアドレスとデータとの組が、データメモリ４のアドレ
スとそれに格納されるデータとの組の一つを、常に反映
していることに相当する。

【００６６】ストア処理（ステップＳ３）において、デ
ータメモリ４のデータが書き換えられても、データレジ
スタ２４が無効化されるので、再びロード処理（ステッ
プＳ２）を開始する際には、アドレスレジスタ２５およ
びデータレジスタ２４の値が必ず更新される（ステップ
Ｓ１７またはＳ２５）。このため、データメモリ４の書
き換え後のデータを反映しないデータレジスタ２４の値
を、誤ってそのまま参照する恐れを回避することができ
る。

【００６７】以上のように、非整置データがオペランド
データとして指定され、それによって、第１および第２
比較器２６１，２６２がいずれも一致を示さない場合
（図１８）を例外として、ロード命令のオペランドデー
タがワード境界に整置されているか否かによらず、１サ
イクルでデータメモリ４からデータパス部３への４ワー
ドデータのロードが可能である。ポストインクリメント
（またはポストデクリメント）のロード命令を連続して
実行する場合、インクリメントサイズ（またはデクリメ
ントサイズ）が１ワードであれば、最初のサイクルをの
ぞいて、この例外のケースは起こり得ない。そのため非
整置データをオペランドデータとして含むロード命令を
最初のサイクルを除いて、毎サイクル実行することがで
きる。

【００６８】（1.5. 実施の形態１の利点）本実施の形
態におけるデータ処理装置では、データパス部３での積
和演算と、オペランドアドレス生成部８，９でのアドレ
スポインタの更新、および整置用バッファ６，７を介し
た２つのデータメモリ４，５へのオペランドデータアク
セスは並列に実行可能であり、また、データメモリ４，
５からのオペランドデータのロードが１サイクルで実行
できるので、積和演算を１サイクルのスループットで実
行することが可能である。

【００６９】本実施の形態におけるデータ処理装置で、
ＦＩＲ処理を実現する場合を想定する。２つのデータメ
モリ４と５には、それぞれデータＸと係数Ｃが、図２８
のように配置されていたとする。図６７で示した４つの
１６×１６ビットの積和演算を並列に実行することによ
り、演算処理を高速化するためには、図６７の四角（点
線）で囲まれた８個のデータをオペランドとする積和演
算を、１サイクルごとに実行する必要がある。このた
め、１サイクルごとに、データメモリ４と５から、それ
ぞれ４ワードずつロードする必要がある。データメモリ
４からロードされるオペランドデータは、４回のうち３
回はワード境界に非整置なデータとなるが、インクリメ
ントサイズ（またはデクリメントサイズ）が１ワードで
あるため、１サイクルごとにデータをロードすることが
可能であり、積和演算を１サイクルのスループットで達
成することが可能となる。

【００７０】以上のように、本実施の形態のデータ処理
装置では、オペランドに非整置データを含んだロード命
令の連続実行を、１サイクルのスループットで実現でき
るためデータ処理装置の処理の速度を向上させることが
できる。またプログラム開発を行う上で、データの整
置、非整置を考慮する必要がなくなるので、プログラム
開発効率を高めることができる。

【００７１】（2. 実施の形態２）実施の形態２のデー
タ処理装置は、ストア処理の中で、データメモリアドレ
スＭＡがアドレスレジスタ２５に保持される値に一致す
るときには、データレジスタ２４の値がライトデータで
更新される点において、実施の形態１とは特徴的に異な
る。それにより、データレジスタ２４を無効化すること
なくコヒーレンシが保たれるので、ロード処理へ復帰し
たときに、はじめから、オペランドデータのロードを１
サイクルで行うことが可能となる。

【００７２】図２９は、実施の形態２によるデータ処理
装置において、バッファ制御部２６が実行するストア処
理（ステップＳ３）の手順を示すフローチャートであ
る。ストア処理が開始されると、アドレスレジスタ２５
に保持されるアドレスと、ライトデータのためのデータ
メモリアドレスＭＡとの間で、比較が行われる（ステッ
プＳ４１）。比較の結果、値が一致した場合は、バッフ
ァ制御部２６は、第１トライステートバッファ２１だけ
でなく、第２トライステートバッファ２０もイネーブル
とし（ステップＳ４２）、データメモリ４に書き込むラ
イトデータをデータレジスタ２４にも書き込む（ステッ
プＳ４３）。値が一致しない場合は、データレジスタ２
４の値は更新されず、データメモリ４への書き込みのみ
が行われる（ステップＳ４４，Ｓ４３）。以上のストア
処理は、１サイクルで実行可能である。

【００７３】実施の形態１のデータ処理装置において
は、オペランドデータに非整置データを含んだロード命
令の連続実行を中断して、ストア命令が実行されると、
データレジスタ２４が無効化されてしまう。そのため、
ストア命令の実行が終了した後に、ストア命令を開始す
る直前まで実行していたロード命令のつづきを再開する
最初の処理において、２サイクルが必要となる。

【００７４】これに対して、実施の形態２のデータ処理
装置では、データメモリ４に格納されるデータの中で、
アドレスレジスタ２５に保持する値と同一のアドレスの
データが更新されるときには、データレジスタ２４の値
も、同時に更新される。これにより、データレジスタ２
４の無効化を行うことなく、データメモリ４とデータレ
ジスタ２４との間で、コヒーレンシが維持される。無効
化が行われないので、ロード処理が再開されたときに、
その当初から、オペランドデータのロードを１サイクル
で行うことが可能となる。このように、ストア処理によ
ってロード処理の効率が妨げられない。また、無効化の
必要がないので、アドレスレジスタ２５は、有効無効ビ
ットＶを持つ必要がなく、アドレスレジスタ２５のサイ
ズは、２８ビットで足りる。

【００７５】（3. 実施の形態３）実施の形態３のデー
タ処理装置では、データメモリとデータパス部の間に、
データメモリの２アドレス分のデータを保持するレジス
タを有する整置用バッファが介在する。整置用バッファ
は、２個のレジスタに保持されるデータの中からオペラ
ンドデータを選択するか、一方のレジスタに保持される
データとデータメモリから読み出されるリードデータと
の中からオペランドデータを選択するか、あるいは、デ
ータメモリから読み出されるリードデータの中からオペ
ランドデータを選択することによって、整置データおよ
び非整置データをデータパス部へ出力する。これによ
り、連続した読み出し処理におけるオペランドアドレス
の差（更新幅）が、データメモリアドレスでプラスマイ
ナス４ワード以内である間は、整置データおよび非整置
データのいずれもが、データメモリに対する最大１回の
アクセスを通じて得られるので、非整置データをオペラ
ンドデータとして含む連続した読み出し処理（ロード処
理）が、１サイクルのスループットで実行可能となる。

【００７６】（3.1. 装置の構成）実施の形態３による
データ処理装置は、図１と同一に表される。図３０は、
実施の形態３による整置用バッファ６の構成を示すブロ
ック図である。この整置用バッファ６は、２個の第１お
よび第２アドレスレジスタ２０２，２０３、２個の第１
および第２データレジスタ２００，２０１、セレクタ２
０５、第３比較器２６５、先頭ポインタレジスタ２６
６、第１セレクタ２６７、および、第２セレクタ２６８
を備える点において、実施の形態１の整置用バッファ６
（図１）とは特徴的に異なっている。

【００７７】トライステートバッファ２０の出力は、第
１および第２データレジスタ２００，２０１、および、
第２スイッチ群２２のいずれにも接続される。また、デ
ータレジスタ２００，２０１の出力は、セレクタ２０５
を通じて、第１スイッチ群２３へ接続される。これらの
レジスタ２０２，２０３，２００，２０１、および、セ
レクタ２０５も、バッファ制御部２６によって制御され
る。

【００７８】バッファ制御部２６は、第１比較器２６
１、第２比較器２６２、第３比較器２６５、インクリメ
ンタ２６３、先頭ポインタレジスタ２６６、第１セレク
タ２６７、および、第２セレクタ２６８を備えている。
先頭ポインタレジスタ２６６に保持される値は、２つの
データレジスタ２００および２０１に保持される連続し
た最大８ワードのデータの中で、最小アドレスを持つデ
ータが、データレジスタ２００および２０１のどちらに
保持されているかを表示する。

【００７９】図３１に示される第１セレクタ２６７で
は、第１アドレスレジスタ２０２の下位２８ビットＭＡ
３と、第２アドレスレジスタ２０３の下位２８ビットＭ
Ａ４とから、大きいアドレスを持つ側の値が選択され
る。また、第２セレクタ２６８では、第１アドレスレジ
スタ２０２の下位２８ビットＭＡ３と、第２アドレスレ
ジスタ２０３の下位２８ビットＭＡ４とから、小さいア
ドレスを持つ側の値が選択される。第１アドレスレジス
タ２０２と、第２アドレスレジスタ２０３に保持される
アドレスの大小は、先頭ポインタレジスタ２６６の値に
よって判定される。

【００８０】第１比較器２６１は、第１セレクタ２６７
の出力と、オペランドアドレスＯＡの上位２８ビットＭ
Ａ１との比較を行い、第２比較器２６２は、第２セレク
タ２６８の出力と、オペランドアドレスＯＡの上位２８
ビットＭＡ１との比較を行う。また、第３比較器２６５
は、第２セレクタ２６８の出力と、オペランドアドレス
ＯＡの上位２８ビットＭＡ１に１インクリメントした値
ＭＡ２との比較を行う。各比較器２６１，２６２，２６
５は、値ＭＡ３，ＭＡ４と同時にセレクタ２６７，２６
８で選択されて入力される有効無効ビットＶが無効を示
している場合には、アドレスの値によらず、不一致を出
力する。

【００８１】本実施の形態３において、２つのデータレ
ジスタ２００，２０１に保持される値は、常に連続した
データメモリアドレスを持つように制御される。ただ
し、アドレスレジスタの最上位ビットである有効無効ビ
ットＶが無効を示している場合は、このかぎりではな
い。

【００８２】第１比較器２６１が一致を示す場合には、
保持される連続したデータの中で最大のアドレスを持つ
側のレジスタに、起点アドレスに格納されたデータが保
持されている。このとき、オペランドデータが非整置デ
ータであれば、終点アドレスに格納されるデータは、保
持されていない。したがって、オペランドアドレスＯＡ
の上位２８ビットＭＡ１に１インクリメントした値ＭＡ
２が、データメモリアドレスＭＡとしてデータメモリ４
へ出力され、読み出しデータと保持されている起点アド
レスのデータとの中から、オペランドデータが選択され
てデータパス部３へと出力される。

【００８３】第２比較器２６２が一致を示す場合には、
最小のアドレスを持つ側のレジスタに、起点アドレスに
格納されているデータが保持されている。すなわち、２
つのデータレジスタしたがって、２００，２０１ともに
有効なデータを保持している場合には、オペランドデー
タはすべて２つのデータレジスタ２００，２０１の中に
保持されている。したがって、二つのレジスタ２００，
２０１に保持されている起点アドレスのデータと終点ア
ドレスのデータとの中からオペランドデータが選択さ
れ、データパス部３へ出力される。

【００８４】また、一方のレジスタが無効なデータを保
持している場合には、オペランドデータが整置データで
ないかぎり、終点アドレスに格納されているデータが保
持されていないことになるので、オペランドアドレスＯ
Ａの上位２８ビットＭＡ１に１インクリメントした値Ｍ
Ａ２が、データメモリアドレスＭＡとしてデータメモリ
４へ出力され、読み出しデータと保持されている起点ア
ドレスのデータとの中からオペランドデータが選択さ
れ、データパス部３へ出力される。

【００８５】第３比較器２６５が一致を示す場合で、オ
ペランドデータが非整置データであれば、最小のアドレ
スを持つ側のレジスタに、終点アドレスに格納されるデ
ータが保持されている。また、オペランドデータが整置
データであれば、終点アドレス＋１のデータが保持され
ており、オペランドデータはレジスタに保持されるデー
タと連続したデータとなっている。どちらの場合におい
ても、起点アドレスに格納されるデータは保持されてお
らず、オペランドアドレスＯＡの上位２８ビットＭＡ１
がデータメモリアドレスＭＡとしてデータメモリ４へ出
力され、オペランドデータが整置データであれば、読み
出しデータがデータパス部３へ出力され、非整置データ
であれば、読み出しデータと保持されている終点アドレ
スのデータとの中からオペランドデータが選択され、デ
ータパス部３へ出力される。

【００８６】また、第１、第２、および、第３比較器２
６５，２６１，２６２，２６５のいずれもが不一致を示
す場合には、起点および終点アドレスのどちらもが、レ
ジスタに保持されてはいない。したがって、オペランド
データが整置データであれば、オペランドアドレスＯＡ
の上位２８ビットＭＡ１が、データメモリアドレスＭＡ
としてデータメモリ４へ出力され、読み出しデータがデ
ータパス部３へ出力される。

【００８７】オペランドデータが非整置データであれ
ば、オペランドアドレスＯＡの上位２８ビットＭＡ１
が、データメモリアドレスＭＡとしてデータメモリ４へ
出力され、読み出しデータがデータレジスタに保持され
た後、次のサイクルで、オペランドアドレスＯＡの上位
２８ビットＭＡ１に１インクリメントした値ＭＡ２が、
データメモリ４へ出力され、読み出しデータと保持され
ている起点アドレスのデータとの中から、オペランドデ
ータが選択されてデータパス部３へ出力される。

【００８８】（3.2. バッファ制御部の動作）バッファ
制御部２６による制御の手順は、図１４で表される。実
施の形態３では、ロード処理（ステップＳ２）の内部フ
ローは、図３２〜図４０で表される。ロード処理が開始
されると、バッファ制御部２６は、まず、第１トライス
テートバッファ２０をイネーブルにし、第２トライステ
ートバッファ２１をディスエーブルにする（ステップＳ
１０１）。

【００８９】アドレスレジスタ２０２，２０３の二つの
有効無効ビットＶが、二つとも無効を表しているかどう
かを判定するステップＳ１０２で、肯定的な判定結果
（Yes）が得られることは、データ処理装置の初期化
後、あるいは、ストア処理の実行にともなう無効化の後
で、２つのデータレジスタ２００，２０１が、ともに有
効なデータを保持していないことを意味する。すなわ
ち、起点アドレスのデータと終点アドレスのデータのい
ずれもが保持されていないことを意味する。そこで、ま
ず起点アドレスに格納されるデータが読み出された後
（ステップＳ１０３）、読み出されたデータでデータレ
ジスタの値が更新される（ステップＳ１０４）。各レジ
スタの更新が行われた場合、レジスタに更新データが反
映されるのは、次のサイクル以降である。整置データの
読み出しであれば（ステップＳ１０５）、第１スイッチ
群２３はオフし、第２スイッチ群２２は、オペランドア
ドレスＯＡにしたがって選択的にオンすることによっ
て、データメモリ４からのリードデータがデータパス部
３へ送られる（ステップＳ１０６）。その後、ステップ
Ｓ１０４で更新されたレジスタとは別のレジスタが無効
化される（ステップＳ１０７）。ステップＳ１０６にお
ける第２スイッチ群２２の動作は、図４１で表される。
ステップＳ１０１からＳ１０７に至る処理は、１サイク
ルで実行可能である。

【００９０】非整置データの読み出しであれば（ステッ
プＳ１０５）、第１および第２スイッチ群２３，２２は
すべてオフし（ステップＳ１０８）、制御部１に対する
ウェイト信号（図示せず）が生成され、パイプラインに
１サイクルのウェイトサイクルが挿入される。その後、
次のサイクルで、終点アドレスに格納されるデータが、
データメモリ４から読み出され（ステップＳ１０９）、
起点アドレスのデータを保持するレジスタとは別のレジ
スタが、読み出しデータで更新される（ステップＳ１１
０）。そして、起点アドレスが保持されているデータレ
ジスタの値が、第１スイッチ群２３へと供給され（ステ
ップＳ１１１）、第１および第２スイッチ群２３，２２
が、オペランドアドレスＯＡ、および、第３比較器２６
５の比較結果にしたがい、選択的にオンすることによ
り、非整置データがデータパス部３へ送られる（ステッ
プＳ１１２）。ステップＳ１０１からステップＳ１１２
までの処理は、２サイクルで行われる。ステップＳ１１
２における第１および第２スイッチ群２３，２２の動作
は、図４２から図４４で表される。

【００９１】ステップＳ１０２で否定的結果（No）が得
られたときは、アドレスレジスタ２０２，２０３の２つ
の有効無効ビットＶのうち、どちらか一方だけが有効で
あるか否かが、判定される（ステップＳ１１３）。この
判定結果が肯定的であった場合には、有効データを保持
している側のアドレスレジスタの値が、起点アドレス、
あるいは、終点アドレスと等しいか否かが判定される。
この判定には、それぞれ、第２比較器２６２（ステップ
Ｓ１１４）、および、第３比較器２６５（ステップＳ１
１８）が用いられる。

【００９２】ステップＳ１１４で肯定的な結果が得られ
た場合には、起点アドレスに格納されるデータがデータ
レジスタに保持されている。オペランドデータが整置デ
ータである場合には（ステップＳ１１５）、起点アドレ
スと終点アドレスとが等しいため、オペランドアドレス
ＯＡが指定する４ワードのデータのすべてがデータレジ
スタに保持されており、先頭ポインタレジスタ２６６が
示す側のデータレジスタの値が選択されて、第１スイッ
チ群２３へと送られる（ステップＳ１１６）。第２スイ
ッチ群２２はすべてオフし、第１スイッチ群２３は、オ
ペランドアドレスＯＡにしたがって選択的にオンするこ
とにより、整置データが、データパス部３へと送られる
（ステップＳ１１７）。ステップＳ１１７における第１
スイッチ群２３の動作は、図４１で表される。ステップ
Ｓ１０１からステップＳ１１７までの処理は、１サイク
ルで実行される。

【００９３】ステップＳ１１５で、オペランドデータが
非整置データであった場合には、起点アドレスに格納さ
れるデータがデータレジスタに保持されており、終点ア
ドレスに格納されるデータは保持されていない。そこ
で、終点アドレスに格納されるデータがデータメモリか
ら読み出され（ステップＳ１０９）、起点アドレスのデ
ータを保持するレジスタとは別のレジスタが、読み出し
データで更新される（ステップＳ１１０）。そして、起
点アドレスを保持するデータレジスタの値が、第１スイ
ッチ群２３へと供給され（ステップＳ１１１）、第１お
よび第２スイッチ群２３，２２が、オペランドアドレス
ＯＡ、および、第３比較器２６５の比較結果にしたがい
選択的にオンすることにより、非整置データがデータパ
ス部３へ送られる（ステップＳ１１２）。ステップＳ１
０１からステップＳ１１２までの処理は、１サイクルで
実行される。ステップＳ１１２における第１および第２
スイッチ群２３，２２の動作は、図４２〜図４４で表さ
れる。

【００９４】第２比較器２６２が不一致を示す場合は
（ステップＳ１１４）、ステップＳ１１８で、第３比較
器２６５が一致を示すかどうかが判定される。第３比較
器２６５が一致を示している場合には（ステップＳ１１
８）、オペランドアドレスＯＡが非整置データを指定し
ているならば、終点アドレスに格納されるデータがデー
タレジスタに保持されていることになり、整置データを
指定しているならば、終点アドレスに１インクリメント
したデータメモリアドレスに格納されるデータがデータ
レジスタに保持されていることとなる。いずれの場合
も、起点アドレスに格納されるデータはデータレジスタ
に保持されていないため、起点アドレスに格納されるデ
ータがデータメモリ４から読み出され（ステップＳ１１
９）、終点アドレス、あるいは、終点アドレス＋１に格
納されるデータを保持するレジスタとは別のデータレジ
スタが、読み出しデータで更新される（ステップＳ１２
０）。このとき、これまで最小のアドレスのデータが保
持されていたレジスタとは別のレジスタが、よりアドレ
スが小さいデータで更新されたこととなるので、先頭ポ
インタレジスタ２６６の値が、これまで表示していたレ
ジスタとは別のレジスタを示す値へと更新される（ステ
ップＳ１２１）。

【００９５】オペランドアドレスＯＡが整置データを指
定している場合には（ステップＳ１２２）、起点アドレ
スと終点アドレスとが等しいので、オペランドアドレス
ＯＡが指定する４ワードのデータのすべてがデータレジ
スタに保持されていないこととなる。そこで、ステップ
Ｓ１１９でデータメモリ４から読み出された起点アドレ
スのデータが、第１スイッチ群２３はオフし、第２スイ
ッチ群２２はオペランドアドレスＯＡにしたがい選択的
にオンすることによって、データパス部３へ送られる
（ステップＳ１２３）。ステップＳ１２３における第２
スイッチ群２２の動作は、図４１で表される。ステップ
Ｓ１０１からステップＳ１２３までの処理は、１サイク
ルで実行可能である。

【００９６】ステップＳ１２２でオペランドアドレスＯ
Ａが非整置データであると判定された場合には、オペラ
ンドアドレスＯＡが指定する４ワードのデータの一部が
データレジスタに保持されてないことになる。そこで、
終点アドレスに保持されているデータレジスタの値が、
第１スイッチ群２３へ供給され（ステップＳ１２４）、
ステップＳ１１９でデータメモリ４から読み出された起
点アドレスのデータが第２スイッチ群２２へ送られ、第
１および第２スイッチ群２３，２２が、オペランドアド
レスＯＡ、および、第３比較器２６５の比較結果にした
がって、選択的にオンすることにより、非整置データが
データパス部３へ送られる（ステップＳ１２５）。ステ
ップＳ１０１からステップＳ１２５までの処理は、１サ
イクルで実行される。ステップＳ１２５における第１お
よび第２スイッチ群２３，２２の動作は、図４５〜図４
７で表される。

【００９７】また、ステップＳ１１８で第３比較器２６
５が一致を示していなかった場合には、２つのデータレ
ジスタ２００，２０１に、起点アドレスのデータおよび
終点アドレスのデータのいずれもが、保持されてはいな
いことになる。したがって、ステップＳ１０２で肯定的
な判定結果が得られたときと同様に、ステップＳ１０３
以降の処理が実行される。

【００９８】つぎに、ステップＳ１１３での判定結果が
否定的であった場合には、２つのデータレジスタ２０
０，２０１のどちらもが有効であり、ステップＳ１２６
において、起点アドレスがどちらのデータレジスタに含
まれるのかが判定される。ステップＳ１２６において、
第１比較器２６１が一致を示す場合には、起点アドレス
が、最大のアドレス値をもつデータを保持している側の
レジスタに保持されていることとなる。また、オペラン
ドデータが整置データであれば（ステップＳ１２７）、
オペランドアドレスＯＡが示す４ワードのデータが、す
べて起点アドレスを保持しているレジスタの中にあるこ
ととなる。そこで、起点アドレスを保持している側のデ
ータレジスタの値が、第１スイッチ群２３へと供給され
（ステップＳ１２８）、第２スイッチ群２２はオフし、
第１スイッチ群２３はオペランドアドレスＯＡにしたが
い選択的にオンすることにより、整置データがデータパ
ス部３へ送られる（ステップＳ１２９）。ステップＳ１
２９における第１スイッチ群２３の動作は、図４１で表
される。ステップＳ１０１からステップＳ１２９までの
処理は、１サイクルで実行される。

【００９９】また、ステップＳ１２７の判定結果が、非
整置データを表しておれば、２つのデータレジスタ２０
０，２０１が、起点アドレスのデータの一部を保持し、
終点アドレスのデータを保持していないことになる。そ
こで、終点アドレスに格納されるデータがデータメモリ
４から読み出され（ステップＳ１３０）、起点アドレス
を保持するレジスタとは別のデータレジスタが、読み出
しデータで更新される（ステップＳ１３１）。そして、
起点アドレスを保持している側のデータレジスタの値
が、第１スイッチ群２３へ供給され（ステップＳ１３
２）、第１および第２スイッチ群２３，２２が、オペラ
ンドアドレスＯＡ、および、第３比較器２６５の比較結
果にしたがい選択的にオンすることにより、非整置デー
タがデータパス部３へ送られる（ステップＳ１３３）。
ステップＳ１３３における第１および第２スイッチ群２
３，２２の動作の動作は、図４２〜図４４で表される。
ここでは、最小のアドレスのデータが保持されていたレ
ジスタとは別のレジスタが、他方に保持されている最大
のアドレスよりも、１大きいアドレスに格納されるデー
タで更新されたこととなるので、先頭ポインタレジスタ
２６６の値が、これまで表示していたレジスタとは別の
レジスタを表示する値へと更新される（ステップＳ１３
４）。ステップＳ１０１からステップＳ１３４までの処
理は、１サイクルで実行される。

【０１００】ステップＳ１２６で、第１比較器２６１の
比較結果が不一致であった場合には、ステップＳ１３５
で、起点アドレスのデータが、最小のアドレス値を保持
する側のレジスタに保持されているかどうかが判定され
る。ステップＳ１３５の判定結果が、肯定的である場合
には、起点アドレスおよび終点アドレスのいずれもが、
データレジスタに保持されていることになり、オペラン
ドアドレスＯＡが整置アドレスであれば（ステップＳ１
３６）、起点アドレスが保持されるデータレジスタの値
が、第１スイッチ群２３へと供給され（ステップＳ１３
７）、第２スイッチ群２２はすべてオフし、第１スイッ
チ群２３はオペランドアドレスＯＡにしたがい選択的に
オンすることによって、整置データがデータパス部３へ
と送られる（ステップＳ１３８）。ステップＳ１３８に
おける第１スイッチ群２３の動作は、図４１で表され
る。また、ステップＳ１０１からステップＳ１３８まで
の処理は、１サイクルで実行される。

【０１０１】また、オペランドアドレスＯＡが非整置ア
ドレスであれば（ステップＳ１３６）、図４８で表され
るように、起点アドレスが保持されるデータレジスタの
値と、終点アドレスが保持されるデータレジスタの値
が、オペランドアドレスＯＡにしたがって選択されて、
第１スイッチ群２３へと送られる（ステップＳ１３
９）。そして、第２スイッチ群２２はすべてオフし、第
１スイッチ群２３はオペランドアドレスＯＡにしたがい
選択的にオンすることにより、非整置データがデータパ
ス部３へと送られる（ステップＳ１４０）。ステップＳ
１４０における第１スイッチ群２３の動作は、図４９〜
図５１で表される。また、ステップＳ１０１からステッ
プＳ１４０までの処理は、１サイクルで実行される。

【０１０２】以上のように、実施の形態３におけるデー
タ処理装置では、整置用バッファ６が、２アドレス分の
データを保持する第１および第２データレジスタ２０
０，２０１を備え、これらのレジスタに保持される最大
８ワードの連続したワードデータと、データメモリ４か
ら読み出された４ワードのリードデータとの中から、オ
ペランドアドレスＯＡが指定する４ワードの整置データ
および非整置データが選択され、データパス部３へ出力
される。このため、インクリメントサイズあるいはデク
リメントサイズが、４ワード以内であるロード命令が連
続して実行される場合には、最初の非整置データのロー
ド処理を除いて、データメモリアクセスは、４サイクル
に１回で足りる。

【０１０３】したがって、実施の形態１によるデータ処
理装置と同様に、オペランドデータに非整置データを含
んだロード命令の連続実行を、１サイクルのスループッ
トで実現できるだけでなく、１サイクルごとにデータメ
モリアクセスを行う実施の形態１によるデータ処理装置
と比べて、４分の１のアクセス回数で、連続したロード
命令の実行が可能であり、データメモリ４の消費電力を
節減することができる。

【０１０４】ストア処理（ステップＳ３）は、実施の形
態１のストア処理（図１９）、あるいは、実施の形態２
のストア処理（図２９）に準じた手順で実行するとよ
い。図１９に準じた手順では、ステップＳ３３におい
て、第１および第２アドレスレジスタ２０２，２０３の
双方の有効無効ビットＶを無効化することにより、第１
および第２データレジスタ２００，２０１の双方を無効
化すると良い。

【０１０５】図２９に準じた手順では、ステップＳ４１
において、オペランドアドレスＯＡの上位２８ビットＭ
Ａ１が、第１および第２アドレスレジスタ２０２，２０
３のいずれかの値に一致するか否かが判定される。さら
に、ステップＳ４３では、データメモリ４に書き込むラ
イトデータが、ステップＳ４１で一致が確認されたアド
レスレジスタに対応するデータレジスタ（第１および第
２データレジスタ２００，２０１の一方）にも書き込ま
れる。

【０１０６】なお、本実施の形態３では、２個のデータ
レジスタが備わる例について説明したが、データレジス
タが３個へと増えても、比較器を１個増やすことによっ
て、本発明は適用可能であり、一般に、データレジスタ
の個数は、１以上の範囲で任意である。また、本実施の
形態３では、アドレスレジスタに保持される値が、起点
アドレスであるか、終点アドレスであるかについての判
定が行われている。これにより、オペランドアドレスＯ
Ａが、アドレスレジスタに保持される値のプラス方向あ
るいはマイナス方向に進んでも、アドレスの増減値が４
以内であれば、１サイクルのスループットで読み出し処
理が可能となっている。

【０１０７】これに対して、アドレッシングモードレジ
スタ８０２（図１）が表示する方向に、オペランドアド
レスＯＡが変化したときに限り、１サイクルのスループ
ットで読み出し処理が可能とする制限を設けることも可
能である。それによって、バッファ制御部２６での制御
手順を、簡素化することができる。

【０１０８】（4. 実施の形態４）実施の形態４による
処理装置は、整置用バッファ６（または７）に備わるア
ドレスレジスタ２５およびデータレジスタ２４を用い
て、連続した非整置データを１サイクルのスループット
で読み込むことを可能にするロード命令（実施の形態１
のロード命令と同一）と、データレジスタを用いないロ
ード命令（整置データロード命令と仮称する）の２種類
を持つ。整置データロード命令は、つねにワード境界に
整置された４ワードのデータのロードを行うための命令
である。

【０１０９】実施の形態４によるデータ処理装置は、図
１と同一に表される。また、実施の形態４による整置用
バッファ６は、図２と同一に表される。オペランドデー
タアクセスが開始されると、制御部１は命令の種類を指
示する制御信号を整置用バッファ６，７に出力し、整置
用バッファ６，７は、この制御信号に従って動作する。

【０１１０】図５２は、実施の形態４によるバッファ制
御部２６の制御の手順を示すフローチャートである。オ
ペランドデータアクセスが開始されると、ステップＳ１
において、ロードアクセスであるか否かが判定される。
ストアアクセスであると判定されれば、ストア処理が実
行される（ステップＳ３）。ステップＳ３のストア処理
は、図１９または図２９の手順で実行される。ロードア
クセスであると判定されれば、データレジスタを用いな
いロードであるか否かが判定される（ステップＳ８
０）。データレジスタを用いるロードであると判定され
ると、実施の形態１と同様のロード処理が実行される
（ステップＳ２）。データレジスタを用いないロードで
あると判定されると、整置データロード処理が実行され
る（ステップＳ８１）。いずれかの処理が終了すると、
オペランドアクセス処理は終了する。

【０１１１】図５３は、整置データロード処理（ステッ
プＳ８１）の内部手順を示すフローチャートである。整
置データロード処理が開始されると、バッファ制御部２
６は、まず、第１トライステートバッファ２０をイネー
ブルにし、第２トライステートバッファ２１をディスエ
ーブルにする（ステップＳ８２）。

【０１１２】つぎに、オペランドアドレスＯＡの上位２
８ビットＭＡ１がメモリアドレスＭＡとして出力され
（ステップＳ８３）、第１スイッチ群２３はオフし、第
２スイッチ群２２が整置データの読み出しに対応して選
択的にオンすることにより、整置データであるリードデ
ータが、第２スイッチ群２２を介してデータバス６２へ
送られる（ステップＳ８４）。ステップＳ８４における
第１および第２スイッチ群２３，２２の動作は、ロード
処理において、オペランドアドレスＯＡの下位ビットＵ
が２ｂ００であるときの動作（図２０および図２１）と
同一である。以上のステップＳ８１の処理は、１サイク
ルで実行可能である。また、データレジスタ２４および
アドレスレジスタ２５の値の更新は行われない。

【０１１３】実施の形態１におけるデータ処理装置で
は、連続したオペランドアドレスＯＡに対するロード処
理を行っている途中で、オペランドアドレスＯＡが飛躍
することによって、別のメモリ領域に対する読み出しを
データメモリ４に対して行うと、データレジスタ２４の
値が更新されてしまう。したがって、その後、中断した
ロード処理を再開する際には、データレジスタ２４の値
は別のアドレスのデータに更新されてしまっているた
め、再開直後の最初の処理に２サイクルを必要とする。

【０１１４】これに対して、実施の形態４のデータ処理
装置では、連続したオペランドアドレスＯＡに対するロ
ード命令を行っている途中で、別のメモリ領域へのロー
ドが必要となれば、データレジスタ２４を用いない整置
データロード命令を用いることにより、データレジスタ
２４の更新を防ぐことができる。そのため、ロード処理
を再開する際に、最初の処理を１サイクルで実行するこ
とが可能となる。それにより、処理速度の向上を図るこ
とができる。

【０１１５】（5. 実施の形態５）実施の形態５による
処理装置は、データメモリ４（または５）に格納される
データの中のオペランドアドレスＯＡが指定する１ワー
ドのデータを並列化し、４ワードのデータとしてデータ
パス部３へロードするロード命令（単一ワード並列ロー
ド命令と仮称する）を持つ点において、実施の形態１の
データ処理装置と特徴的に異なる。

【０１１６】実施の形態５によるデータ処理装置は、図
１と同一に表される。また、実施の形態５による整置用
バッファ６は、図２と同一に表される。オペランドデー
タアクセスが開始されると、制御部１は命令の種類を指
示する制御信号を整置用バッファ６，７に出力し、整置
用バッファ６，７は、この制御信号に従って動作する。

【０１１７】図５４は、実施の形態５によるバッファ制
御部２６の制御の手順を示すフローチャートである。オ
ペランドデータアクセスが開始されると、ステップＳ１
において、ロードアクセスであるか否かが判定される。
ストアアクセスであると判定されれば、ストア処理が実
行される（ステップＳ３）。ステップＳ３のストア処理
は、図１９または図２９の手順で実行される。ロードア
クセスであると判定されれば、単一ワード並列ロード命
令に従うロードアクセスか否かが判定される（ステップ
Ｓ９０）。単一ワード並列ロード命令に従うロードアク
セスでないと判定されると、実施の形態１と同様のロー
ド処理が実行される（ステップＳ２）。単一ワード並列
ロード命令に従うロードアクセスであると判定される
と、単一ワード並列ロード処理が実行される（ステップ
Ｓ９１）。いずれかの処理が終了すると、オペランドア
クセス処理は終了する。

【０１１８】図５５は、単一ワード並列ロード処理（ス
テップＳ９１）の内部手順を示すフローチャートであ
る。単一ワード並列ロード処理が開始されると、バッフ
ァ制御部２６は、まず、第１トライステートバッファ２
０をイネーブルにし、第２トライステートバッファ２１
をディスエーブルにする（ステップＳ９２）。

【０１１９】つぎに、オペランドアドレスＯＡの上位２
８ビットＭＡ１がメモリアドレスＭＡとして出力される
（ステップＳ９３）。つづいて、第１スイッチ群２３が
オフし、第２スイッチ群２２は、オペランドアドレスＯ
Ａの下位２ビットＵに応じて選択的にオンする（ステッ
プＳ９４）。これにより、４ワードのリードデータの中
のオペランドアドレスＯＡの下位２ビットＵ１が指定す
る１ワードのみが選択され、しかも、選択された１ワー
ドが４ワードに並列化されて、第２スイッチ群２２を介
してデータバス６２へ送られる。

【０１２０】ステップＳ９４における第１および第２ス
イッチ群２３，２２の動作は、図５６〜図５９に示され
る。図５６〜図５９では、長円で囲まれたスイッチのみ
がオンしており、その他はオフしている。以上のステッ
プＳ９１の処理は、１サイクルで実行可能である。

【０１２１】発明の実施の形態５のデータ処理装置で
は、ＦＩＲフィルタに相当する処理を実現する場合に、
係数Ｘと係数Ｃを、図６０が示すように、データメモリ
４，５のメモリ空間に配置することができる。実施の形
態１では、図２８が示すように、係数ＣはデータＸとは
異なり、４つの同一の値を格納する必要があった。これ
に対して、実施の形態５のデータ処理装置では、単一ワ
ード並列ロード命令を用いることにより、任意の１ワー
ドを４つ並べて読み出すことができるため、図６０が示
すように、データメモリ５に格納される係数Ｃは、各々
一つで足りる。すなわち、実施の形態１のデータ処理装
置でＦＩＲを実現する場合に比べて、データメモリ５の
メモリ容量が４分の１で足り、データメモリを節約する
ことが可能となる。

【０１２２】（6. 実施の形態６）実施の形態１のデー
タ処理装置では、バッファ制御部２６は、オペランドア
ドレスＯＡに対して加算を行って、その加算の結果を、
同一サイクルの中でアドレスレジスタとの比較、およ
び、データメモリアドレスＭＡの生成に利用していた。
実施の形態１のデータ処理装置を、より高速で動作させ
る場合を想定すると、オペランドアドレス生成部８，９
からのオペランドアドレスＯＡの出力から、データメモ
リアドレスＭＡを生成し、データメモリ４，５からデー
タを読み出すまでの一連の処理が、１サイクルに収まら
なくなる可能性がある。

【０１２３】実施の形態６のデータ処理装置では、図６
１に整置用バッファ６の一部を示すように、バッファ制
御部２１０が、データメモリアドレスレジスタ２１１を
備えている。このデータメモリアドレスレジスタ２１１
は、アドレスレジスタ２５が更新されるときに、同時
に、アドレスレジスタ２５に書き込まれる値に１を加算
した値で更新される。それにより、データメモリアドレ
スレジスタ２１１は、常に、アドレスレジスタ２５が保
持する値に１を加算した値を保持することになる。

【０１２４】実施の形態６では、データメモリアドレス
ＭＡとして、データメモリアドレスレジスタ２１１に保
持される値と、オペランドアドレスＯＡの下位２８ビッ
トＭＡ１との、どちらかが選択されて出力される。この
ため、実施の形態１で必要とされた加算のための処理時
間が短縮される。

【０１２５】また、実施の形態６では、アドレスレジス
タ２５が更新されると同時に、バッファ制御部２１０に
設けられる先行アドレスレジスタ２１２に、アドレスレ
ジスタ２５に書き込まれるアドレス値から１を減算した
値が保持される。この減算を行うために、デクリメンタ
２１３が設けられている。先行アドレスレジスタ２１２
に保持される値は、実施の形態１で用いられたアドレス
レジスタ２５が保持する値の下位２８ビットＭＡ３に代
えて、第２比較器２６２の一方入力へ入力される。第２
比較器２６２の他方入力には、実施の形態１で用いられ
たオペランドアドレスＯＡに１を加算した値に代えて、
オペランドアドレスＯＡそのものが入力される。これに
より、第２比較器２６２は、実施の形態１と同様の比較
結果を出力することができる。また、実施の形態１と比
べて、第２比較器２６２の比較結果を得るまでの時間
が、加算に要していた時間分だけ短縮される。実施の形
態６の整置用バッファ６は、図６１の部分を除いて、実
施の形態１の整置用バッファ６を示す図２と同一に表さ
れる。

【０１２６】実施の形態６のバッファ制御部２１０は、
図１５を図６２で、図１６を図６３で、図１８を図６４
で置き換える以外は、実施の形態１のバッファ制御部２
６と同一の手順で動作する。図６２の手順は、ステップ
Ｓ１７で、データレジスタ２４とアドレスレジスタ２５
の値だけでなく、先行アドレスレジスタ２１２の値と、
データメモリアドレスレジスタ２１１の値も、更新され
る点（ステップＳ２０１）を除いて、図１５の手順と同
一である。また、図６３の手順は、ステップＳ１９でデ
ータメモリアドレスレジスタ２１１の値がデータメモリ
アドレスＭＡとして出力される点（ステップＳ２０２）
を除いて、図１６の手順と同一である。さらに、図６４
の手順は、ステップＳ２５で、データレジスタ２４の値
とアドレスレジスタ２５の値だけでなく、先行アドレス
レジスタ２１２の値、および、データメモリアドレスレ
ジスタ２１１の値も、更新される点（ステップＳ２０
３）と、ステップＳ２６で、データメモリアドレスレジ
スタ２１１の値がデータメモリアドレスＭＡとして出力
される点（ステップＳ２０４）を除いて、図１８の手順
と同一である。

【０１２７】このように、データメモリアドレスＭＡの
算出および出力の制御に必要なアドレスの加算処理が、
１サイクル以前に行われるので、データメモリ４，５の
読み出しに要する時間を短縮することができる。

【０１２８】また、本実施の形態６に特徴的な構成は、
実施の形態３のデータ処理装置にも適用することが可能
である。この場合には、データメモリアドレスレジスタ
２１１に保持されるデータが、有効なデータレジスタ２
００，２０１の中で、より大きなアドレスを保持する側
のアドレス値に、１を加算した値となるように制御され
る。また、先行アドレスレジスタ２１２に保持されるデ
ータが、有効なデータレジスタ２００，２０１の中で、
より小さなアドレスを保持する側のアドレス値から、１
を減算した値となるように制御される。それにより、実
施の形態１に適用された場合と同様に、データメモリ
４，５の読み出しに要する時間を短縮することができ
る。

【０１２９】（7. 変形例）実施の形態５では、単一ワ
ード並列ロード処理を実行する整置用バッファ６を示す
ブロック図として、実施の形態２の図２を例示したが、
図５４のフローチャートにおいて、ステップＳ２のロー
ド処理を行う必要がなければ、整置用バッファ６の構成
を簡素化することができる。すなわち、図２において、
第１スイッチ群２３、データレジスタ２４、および、ア
ドレスレジスタ２５は、削除可能となる。さらに、バッ
ファ制御部２６は、オペランドアドレスＯＡにもとづい
て、データメモリアドレスＭＡを出力するだけでよく、
第１比較器２６１、第２比較器２６２、および、インク
リメンタ２６３は、削除可能となる。

【０１３０】

【発明の効果】第１の発明の装置では、指定された連続
するＮワードのデータの中で、Ｍ個のレジスタのいずれ
にも保持されないデータ部分があれば、このデータ部分
を含むアドレスのＮワードのデータが、データメモリか
ら読み出され、また、その際に、Ｍ個のレジスタの中に
非保持レジスタがあれば、データメモリから読み出され
たＮワードのデータとそのアドレスとで、非保持レジス
タの値が更新される。

【０１３１】このため、指定された連続するＮワードの
データが、データメモリに整置される整置データ、およ
び、整置されない非整置データのいずれであっても、ま
た、指定の順序が、ワードアドレスが増加する方向（ポ
ストインクリメント）および減少する方向（ポストデク
リメント）のいずれであっても、指定されるワードの更
新幅（インクリメントサイズまたはデクリメントサイ
ズ）が、レジスタの個数Ｍに応じた一定間隔の範囲内で
あれば、最初の指定を除いて、連続したＮワードが格納
される１つ（整置データの場合）または２つ（非整置デ
ータの場合）のアドレスの少なくとも一つについては、
そのデータがＭ個のレジスタのいずれかに保持されてい
る。したがって、各指定ごとのデータメモリからのデー
タの読み出しは、最初の指定を除いて、高々１回で足り
る。

【０１３２】読み出されたデータは、Ｍ個のレジスタの
いずれかへと保持される場合があるが、選択部は、読み
出されたデータを直接に選択することができ、Ｍ個のレ
ジスタのいずれかに保持された後に、そのレジスタから
データを選択する必要がない。したがって、各指定ごと
に選択部から連続するＮワードが出力されるまでに要す
る期間は、最初の指定を除いて、１クロックサイクルで
足りる。すでに掲げた特開平10-161927号公報は、単に
整置データのみをデータアクセスの対象とする技術を開
示するに過ぎず、整置データのアクセスの効率化を図る
ことは可能であっても、非整置データを含むデータのア
クセスの効率化という、上記した本願発明の効果は得ら
れない。

【０１３３】第２の発明の装置は、複数個のレジスタを
備えるので、プラスマイナス４ワード以内のワードの更
新幅に、幅広く対応することができる。また、更新幅が
プラス１ワードまたはマイナス１ワードであるときに
は、データメモリからの読み出しが、Ｎ回の指定ごとに
１回で足りるので、データメモリの消費電力を節減する
ことができる。

【０１３４】第３の発明の装置では、データメモリへの
データの書き込みが行われると、レジスタが無効化され
るので、データメモリの値とレジスタの値との間のコヒ
ーレンシが維持される。

【０１３５】第４の発明の装置では、データメモリへの
データの書き込みの際に、レジスタに保持されるデータ
が書き込みデータで更新されるので、データメモリの値
とレジスタの値との間のコヒーレンシが維持される。し
かも、レジスタが無効化されないので、ロード処理を再
開するときに、データメモリに対する最初のアクセスが
１回で足りる。

【０１３６】第５の発明の装置では、ロード処理と整置
データロード処理とを選択的に実行可能である。しか
も、整置データロード処理の中で、レジスタの値が更新
されないので、ロード処理を中断し、整置データロード
処理を実行した後に、ロード処理を再開したときに、デ
ータメモリに対する最初のアクセスが１回で足りる。

【０１３７】第６の発明の装置では、単一ワード並列ロ
ード処理が実行可能であるので、ＦＩＲフィルタを実現
する際に、乗算係数を格納するデータメモリの容量を１
／Ｎに低減することが可能である。

【０１３８】第７の発明の装置では、Ｍ個のレジスタの
いずれかのレジスタの値が更新されるときに、更新によ
って新たに保持されるアドレスに隣接するアドレスがあ
らかじめ算出され、別のレジスタへ保持されるので、デ
ータメモリからの次の読み出しの際に、別のレジスタに
保持されるアドレスを用いることができ、新たに、アド
レスを算出する必要がない。このため、読み出しに要す
る処理時間が短縮される。

【０１３９】第８の発明の装置は、複数種類の数値の間
での演算を実行可能であり、ＦＩＲフィルタへの利用に
適するという利点がある。

【０１４０】第９の発明の装置は、単一ワード並列ロー
ド処理が実行可能であるので、ＦＩＲフィルタを実現す
る際に、乗算係数を格納するデータメモリの容量を１／
Ｎに低減することが可能である。

【図面の簡単な説明】

【図１】 実施の形態１のデータ処理装置のブロック図
である。

【図２】 実施の形態１の整置用バッファのブロック図
である。

【図３】 実施の形態１のバッファ制御部の動作説明図
である。

【図４】 実施の形態１の整置用バッファの動作説明図
である。

【図５】 実施の形態１の整置用バッファの動作説明図
である。

【図６】 実施の形態１の整置用バッファの動作説明図
である。

【図７】 実施の形態１の整置用バッファの動作説明図
である。

【図８】 実施の形態１の整置用バッファの動作説明図
である。

【図９】 実施の形態１の整置用バッファの動作説明図
である。

【図１０】 実施の形態１の整置用バッファの動作説明
図である。

【図１１】 実施の形態１の整置用バッファの動作説明
図である。

【図１２】 実施の形態１の整置用バッファの動作説明
図である。

【図１３】 実施の形態１の整置用バッファの動作説明
図である。

【図１４】 実施の形態１のバッファ制御部の手順を示
す流れ図である。

【図１５】 実施の形態１のバッファ制御部の手順を示
す流れ図である。

【図１６】 実施の形態１のバッファ制御部の手順を示
す流れ図である。

【図１７】 実施の形態１のバッファ制御部の手順を示
す流れ図である。

【図１８】 実施の形態１のバッファ制御部の手順を示
す流れ図である。

【図１９】 実施の形態１のバッファ制御部の手順を示
す流れ図である。

【図２０】 実施の形態１のデータ選択部の動作説明図
である。

【図２１】 実施の形態１のデータ選択部の動作説明図
である。

【図２２】 実施の形態１のデータ選択部の動作説明図
である。

【図２３】 実施の形態１のデータ選択部の動作説明図
である。

【図２４】 実施の形態１のデータ選択部の動作説明図
である。

【図２５】 実施の形態１のデータ選択部の動作説明図
である。

【図２６】 実施の形態１のデータ選択部の動作説明図
である。

【図２７】 実施の形態１のデータ選択部の動作説明図
である。

【図２８】 実施の形態１のデータメモリのデータに関
する説明図である。

【図２９】 実施の形態２のバッファ制御部の手順を示
す流れ図である。

【図３０】 実施の形態３の整置用バッファのブロック
図である。

【図３１】 実施の形態３のバッファ制御部の動作説明
図である。

【図３２】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３３】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３４】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３５】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３６】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３７】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３８】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図３９】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図４０】 実施の形態３のバッファ制御部の手順を示
す流れ図である。

【図４１】 実施の形態３のデータ選択部の動作説明図
である。

【図４２】 実施の形態３のデータ選択部の動作説明図
である。

【図４３】 実施の形態３のデータ選択部の動作説明図
である。

【図４４】 実施の形態３のデータ選択部の動作説明図
である。

【図４５】 実施の形態３のデータ選択部の動作説明図
である。

【図４６】 実施の形態３のデータ選択部の動作説明図
である。

【図４７】 実施の形態３のデータ選択部の動作説明図
である。

【図４８】 実施の形態３のバッファ制御部の動作説明
図である。

【図４９】 実施の形態３のデータ選択部の動作説明図
である。

【図５０】 実施の形態３のデータ選択部の動作説明図
である。

【図５１】 実施の形態３のデータ選択部の動作説明図
である。

【図５２】 実施の形態４のバッファ制御部の手順を示
す流れ図である。

【図５３】 実施の形態４のバッファ制御部の手順を示
す流れ図である。

【図５４】 実施の形態５のバッファ制御部の手順を示
す流れ図である。

【図５５】 実施の形態５のバッファ制御部の手順を示
す流れ図である。

【図５６】 実施の形態５のデータ選択部の動作説明図
である。

【図５７】 実施の形態５のデータ選択部の動作説明図
である。

【図５８】 実施の形態５のデータ選択部の動作説明図
である。

【図５９】 実施の形態５のデータ選択部の動作説明図
である。

【図６０】 実施の形態５のデータメモリのデータに関
する説明図である。

【図６１】 実施の形態６の整置用バッファの部分ブロ
ック図である。

【図６２】 実施の形態６のバッファ制御部の手順を示
す流れ図である。

【図６３】 実施の形態６のバッファ制御部の手順を示
す流れ図である。

【図６４】 実施の形態６のバッファ制御部の手順を示
す流れ図である。

【図６５】 背景技術としてのデータ処理装置のブロッ
ク図である。

【図６６】 背景技術のデータメモリのデータに関する
説明図である。

【図６７】 背景技術による演算例を示す説明図であ
る。

【符号の説明】

１ 制御部、３ 命令メモリ、４，５ データメモリ、
６，７ 整置用バッファ（バッファ）、８，９ オペラ
ンドアドレス生成部、２２ 第２スイッチ群（データ選
択部）、２３ 第１スイッチ群（データ選択部）、２４
アドレスレジスタ（レジスタ）、２５ データレジス
タ（レジスタ）、２６，２１０ バッファ制御部、２０
０ 第１データレジスタ（第１レジスタ）、２０１ 第
２データレジスタ（第２レジスタ）、２０２ 第１アド
レスレジスタ（第１レジスタ）、２０３ 第２アドレス
レジスタ（第２レジスタ）、２１１ データメモリアド
レスレジスタ、３０１ 演算部、ＩＤ 命令、ＭＡ デ
ータメモリアドレス（アドレス）、ＯＡ オペランドア
ドレス。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 各アドレスごとにＮ（≧２）ワードのデ
   ータを格納可能なデータメモリと、 各々が前記アドレスの一つとＮワードのデータとを保持
   可能なＭ（≧１）個のレジスタと、 ワード単位で指定される連続するＮワードのデータを、
   前記Ｍ個のレジスタに保持されるデータと、前記データ
   メモリから読み出されたデータとの中から、選択して出
   力する選択部と、 前記連続するＮワードのデータの中で、前記Ｍ個のレジ
   スタのいずれにも保持されないデータ部分があれば、当
   該データ部分を含むアドレスのＮワードのデータを、前
   記データメモリから読み出すとともに、前記Ｍ個のレジ
   スタの中に、前記連続するＮワードのどの部分をも保持
   しないレジスタである非保持レジスタがあれば、前記デ
   ータメモリから読み出したＮワードのデータとそのアド
   レスとで、前記非保持レジスタの値を更新する制御部
   と、を備えるデータ処理装置。
2. 【請求項２】 前記Ｍが２以上である、請求項１に記載
   のデータ処理装置。
3. 【請求項３】 前記制御部は、書き込み指示に応答し
   て、前記データメモリの中の指定されたアドレスに、Ｎ
   ワードのデータを書き込むとともに、前記Ｍ個のレジス
   タのいずれをも、前記データメモリのいずれのアドレス
   およびデータをも保持しないレジスタと同等となるよう
   無効化する、請求項１または請求項２に記載のデータ処
   理装置。
4. 【請求項４】 前記制御部は、書き込み指示に応答し
   て、前記データメモリの中の指定されたアドレスに、Ｎ
   ワードのデータを書き込むとともに、前記Ｍ個のレジス
   タの中に前記指定されたアドレスを保持するレジスタが
   あれば、当該レジスタが保持するＮワードのデータを、
   前記データメモリに書き込まれる前記Ｎワードのデータ
   で更新する、請求項１または請求項２に記載のデータ処
   理装置。
5. 【請求項５】 前記制御部は、整置データ読み出し指示
   に応答して、前記データメモリの中の指定されたアドレ
   スに記憶されるＮワードのデータを読み出し、 前記選択部は、前記整置データ読み出し指示に応答し
   て、前記データメモリから読み出された前記Ｎワードの
   データを出力する、請求項１ないし請求項４のいずれか
   に記載のデータ処理装置。
6. 【請求項６】 前記制御部は、単一ワード並列読み出し
   指示に応答して、指定されたワードが格納されるアドレ
   スのＮワードのデータを前記データメモリから読み出
   し、 前記選択部は、前記単一ワード並列読み出し指示に応答
   して、前記データメモリから読み出された前記Ｎワード
   のデータの中から前記指定されたワードを、Ｎ個並列に
   出力する、請求項１ないし請求項５のいずれかに記載の
   データ処理装置。
7. 【請求項７】 前記制御部は、別のレジスタを備え、前
   記Ｍ個のレジスタのいずれかのレジスタの値を更新する
   ときに、更新によって新たに保持されるアドレスに隣接
   するアドレスを算出し、前記別のレジスタへ保持する、
   請求項１ないし請求項６のいずれかに記載のデータ処理
   装置。
8. 【請求項８】 前記データメモリ、前記Ｍ個のレジス
   タ、前記選択部、および、前記制御部の組を第１の組と
   して、同一に構成される第２の組をさらに備え、 前記第１の組に属する前記選択部が出力する前記Ｎワー
   ドのデータおよび前記第２の組に属する前記選択部が出
   力する前記Ｎワードのデータの双方のデータを用いて演
   算を実行する演算部を、さらに備える、請求項１ないし
   請求項７のいずれかに記載のデータ処理装置。
9. 【請求項９】 各アドレスごとにＮ（≧２）ワードのデ
   ータを格納可能なデータメモリと、 指定されたワードが格納されるアドレスのＮワードのデ
   ータを前記データメモリから読み出す制御部と、 読み出された前記Ｎワードのデータの中から前記指定さ
   れたワードを、Ｎ個並列に出力する選択部と、を備える
   データ処理装置。