JPH0922379A - マイクロコンピュータ - Google Patents
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- JPH0922379A JPH0922379A JP7347441A JP34744195A JPH0922379A JP H0922379 A JPH0922379 A JP H0922379A JP 7347441 A JP7347441 A JP 7347441A JP 34744195 A JP34744195 A JP 34744195A JP H0922379 A JPH0922379 A JP H0922379A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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Abstract
(57)【要約】
【課題】 ＣＰＵコアと共にＤＳＰエンジンを一つのＬ
ＳＩに搭載したマイクロコンピュータにおけるディジタ
ル信号処理を高速化する。 【解決手段】 内蔵メモリは第１のメモリ５，７と第２
のメモリ４，６に２面化され、第３のバスＸＡＢ，ＸＤ
Ｂと第２のバスＹＡＢ，ＹＤＢによって夫々並列的にア
クセス可能にされている。これにより、ＣＰＵコア２は
内蔵メモリから２個のデータを同時にＤＳＰエンジン３
に転送可能にされる。また、第３のバスＸＡＢ，ＸＤＢ
と第２のバスＹＡＢ，ＹＤＢは、外部インタフェースさ
れる第１のバスＩＡＢ，ＩＤＢとも個別化され、ＣＰＵ
コア２は第２のメモリ４，６と第１のメモリ５，７のア
クセスに並行して外部メモリアクセスも可能にされる。
ＳＩに搭載したマイクロコンピュータにおけるディジタ
ル信号処理を高速化する。 【解決手段】 内蔵メモリは第１のメモリ５，７と第２
のメモリ４，６に２面化され、第３のバスＸＡＢ，ＸＤ
Ｂと第２のバスＹＡＢ，ＹＤＢによって夫々並列的にア
クセス可能にされている。これにより、ＣＰＵコア２は
内蔵メモリから２個のデータを同時にＤＳＰエンジン３
に転送可能にされる。また、第３のバスＸＡＢ，ＸＤＢ
と第２のバスＹＡＢ，ＹＤＢは、外部インタフェースさ
れる第１のバスＩＡＢ，ＩＤＢとも個別化され、ＣＰＵ
コア２は第２のメモリ４，６と第１のメモリ５，７のア
クセスに並行して外部メモリアクセスも可能にされる。
Description
【０００１】
【発明の属する技術分野】本発明はセントラルプロセッ
シングユニットとディジタル信号処理ユニットとを有す
る半導体集積回路化された論理ＬＳＩに係り、高速演算
処理を要するマイクロコンピュータに適用して有効な技
術に関する。
シングユニットとディジタル信号処理ユニットとを有す
る半導体集積回路化された論理ＬＳＩに係り、高速演算
処理を要するマイクロコンピュータに適用して有効な技
術に関する。
【０００２】
【従来の技術】算術論理演算器と共に乗算器を同一チッ
プに搭載したマイクロコンピュータについて記載された
ものの例としては特願平４−２９６７７８号又は米国特
許出願第１４５１５７号がある。これによればマイクロ
コンピュータのようなロジックＬＳＩチップは、セント
ラルプロセッシングユニット、バス、メモリ、乗算器を
供え、特にメモリからデータを読み出す間に、該読出し
データに関する乗算命令のコマンドをセントラルプロセ
ッシングユニットから乗算器へ転送するコマンド信号線
を有する。その結果、セントラルプロセッシングユニッ
トがメモリからデータを読み出す間に、読み出しデータ
に関する乗算命令のコマンドをセントラルプロセッシン
グユニットから乗算器へ転送するので、メモリと乗算器
との間で直接データを転送することが可能になる。
プに搭載したマイクロコンピュータについて記載された
ものの例としては特願平４−２９６７７８号又は米国特
許出願第１４５１５７号がある。これによればマイクロ
コンピュータのようなロジックＬＳＩチップは、セント
ラルプロセッシングユニット、バス、メモリ、乗算器を
供え、特にメモリからデータを読み出す間に、該読出し
データに関する乗算命令のコマンドをセントラルプロセ
ッシングユニットから乗算器へ転送するコマンド信号線
を有する。その結果、セントラルプロセッシングユニッ
トがメモリからデータを読み出す間に、読み出しデータ
に関する乗算命令のコマンドをセントラルプロセッシン
グユニットから乗算器へ転送するので、メモリと乗算器
との間で直接データを転送することが可能になる。
【０００３】
【発明が解決しようとする課題】本発明者らはセントラ
ルプロセッシングユニットと共にディジタル信号処理ユ
ニットを一つのＬＳＩに搭載してディジタル信号処理を
高速化することについて検討した。このとき、前記従来
技術はメモリから乗算器へ直接データを転送可能にして
いる点において乗算処理の高速化を実現しているが、セ
ントラルプロセッシングユニットによる命令実行のパイ
プライン処理を想定したとき、セントラルプロセッシン
グユニットが実行すべき命令のフェッチサイクルと乗算
処理のためのメモリアクセスサイクルとが競合するよう
な事態に対しては考慮されていなかった。また、加算や
乗算のための複数のオペランドを並列的にメモリから読
み出して演算処理の高速化を図る点についても考慮され
ていない。更にその場合には、セントラルプロセッシン
グユニットによる外部アクセスとの関係も考慮しなけれ
ば、マイクロコンピュータの使い勝手が悪くなることが
見出された。また、セントラルプロセッシングユニット
と共にディジタル信号処理ユニットを一つのＬＳＩに搭
載する場合、ＣＰＵ命令とＤＳＰ命令とのコード割り当
てやＤＳＰ命令のフォーマットを工夫することも、命令
デコード回路などの論理規模の増大を極力抑える上にお
いては必要であることが見出された。
ルプロセッシングユニットと共にディジタル信号処理ユ
ニットを一つのＬＳＩに搭載してディジタル信号処理を
高速化することについて検討した。このとき、前記従来
技術はメモリから乗算器へ直接データを転送可能にして
いる点において乗算処理の高速化を実現しているが、セ
ントラルプロセッシングユニットによる命令実行のパイ
プライン処理を想定したとき、セントラルプロセッシン
グユニットが実行すべき命令のフェッチサイクルと乗算
処理のためのメモリアクセスサイクルとが競合するよう
な事態に対しては考慮されていなかった。また、加算や
乗算のための複数のオペランドを並列的にメモリから読
み出して演算処理の高速化を図る点についても考慮され
ていない。更にその場合には、セントラルプロセッシン
グユニットによる外部アクセスとの関係も考慮しなけれ
ば、マイクロコンピュータの使い勝手が悪くなることが
見出された。また、セントラルプロセッシングユニット
と共にディジタル信号処理ユニットを一つのＬＳＩに搭
載する場合、ＣＰＵ命令とＤＳＰ命令とのコード割り当
てやＤＳＰ命令のフォーマットを工夫することも、命令
デコード回路などの論理規模の増大を極力抑える上にお
いては必要であることが見出された。
【０００４】本発明の目的は、セントラルプロセッシン
グユニットと共にディジタル信号処理ユニットを一つの
ＬＳＩに搭載してディジタル信号処理を高速化すること
にある。本発明の別の目的は、セントラルプロセッシン
グユニットと共にディジタル信号処理ユニットを一つの
ＬＳＩに搭載したとき、その物理的な規模の増大を極力
抑えることである。
グユニットと共にディジタル信号処理ユニットを一つの
ＬＳＩに搭載してディジタル信号処理を高速化すること
にある。本発明の別の目的は、セントラルプロセッシン
グユニットと共にディジタル信号処理ユニットを一つの
ＬＳＩに搭載したとき、その物理的な規模の増大を極力
抑えることである。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、マイクロコンピュータは、セン
トラルプロセッシングユニット（２）と、該セントラル
プロセッシングユニットから選択的にアドレスが伝達さ
れる第１乃至第３のアドレスバス（ＩＡＢ，ＹＡＢ，Ｘ
ＡＢ）と、前記第１のアドレスバス（ＩＡＢ）及び第２
のアドレスバス（ＹＡＢ）に接続され、セントラルプロ
セッシングユニットからのアドレスによってアクセスさ
れる第１のメモリ（５，７）と、前記第１のアドレスバ
ス（ＩＡＢ）及び第３のアドレスバス（ＸＡＢ）に接続
され、セントラルプロセッシングユニットからのアドレ
スによってアクセスされる第２のメモリ（４，６）と、
前記第１及び第２のメモリと前記セントラルプロセッシ
ングユニットとに接続されてデータが伝達される第１の
データバス（ＩＤＢ）と、前記第１のメモリに接続され
てデータが伝達される第２のデータバス（ＹＤＢ）と、
前記第２のメモリに接続されてデータが伝達される第３
のデータバス（ＸＤＢ）と、前記第１のアドレスバスと
第１のデータバスに接続された外部インタフェース回路
（１２）と、第１乃至第３のデータバスに接続されセン
トラルプロセッシングユニットに同期動作されるディジ
タル信号処理ユニット（３）と、前記ディジタル信号処
理ユニットの動作を制御するＤＳＰ制御信号（２０）を
セントラルプロセッシングユニットからディジタル信号
処理ユニットに伝達する制御信号線とを１チップに含ん
で半導体集積回路化されて成る。
トラルプロセッシングユニット（２）と、該セントラル
プロセッシングユニットから選択的にアドレスが伝達さ
れる第１乃至第３のアドレスバス（ＩＡＢ，ＹＡＢ，Ｘ
ＡＢ）と、前記第１のアドレスバス（ＩＡＢ）及び第２
のアドレスバス（ＹＡＢ）に接続され、セントラルプロ
セッシングユニットからのアドレスによってアクセスさ
れる第１のメモリ（５，７）と、前記第１のアドレスバ
ス（ＩＡＢ）及び第３のアドレスバス（ＸＡＢ）に接続
され、セントラルプロセッシングユニットからのアドレ
スによってアクセスされる第２のメモリ（４，６）と、
前記第１及び第２のメモリと前記セントラルプロセッシ
ングユニットとに接続されてデータが伝達される第１の
データバス（ＩＤＢ）と、前記第１のメモリに接続され
てデータが伝達される第２のデータバス（ＹＤＢ）と、
前記第２のメモリに接続されてデータが伝達される第３
のデータバス（ＸＤＢ）と、前記第１のアドレスバスと
第１のデータバスに接続された外部インタフェース回路
（１２）と、第１乃至第３のデータバスに接続されセン
トラルプロセッシングユニットに同期動作されるディジ
タル信号処理ユニット（３）と、前記ディジタル信号処
理ユニットの動作を制御するＤＳＰ制御信号（２０）を
セントラルプロセッシングユニットからディジタル信号
処理ユニットに伝達する制御信号線とを１チップに含ん
で半導体集積回路化されて成る。
【０００８】上記した手段によれば、内蔵メモリは、デ
ィジタル信号処理プロセッサ（３）による積和演算を考
慮して第１のメモリ（５，７）と第２のメモリ（４，
６）に２面化され、セントラルプロセッシングユニット
（２）が第１のメモリと第２のメモリを第３のバス（Ｘ
ＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤＢ）によっ
てそれぞれ並列的にアクセス可能にされている。これに
より、内蔵メモリから２個のデータを同時にディジタル
信号処理ユニットに転送可能にされる。さらに、第３の
バス（ＸＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤ
Ｂ）は、外部にインタフェースされる第１のバス（ＩＡ
Ｂ，ＩＤＢ）とも個別化されているので、セントラルプ
ロセッシングユニットは第２のメモリ（４，６）と第１
のメモリ（５，７）のアクセスに並行して外部メモリア
クセスも可能にされる。このように、それぞれセントラ
ルプロセッシングユニット（２）に接続された第１乃至
第３の３種類のアドレスバス（ＩＡＢ，ＸＡＢ，ＹＡ
Ｂ）及びデータバス（ＩＤＢ，ＸＤＢ，ＹＤＢ）がある
ために、当該３種類の内部バスを使用して同一クロック
サイクルで異なるメモリアクセス動作を実行することが
可能である。したがって、プログラムやデータが外部メ
モリに存在する場合にも容易に対応して演算処理の高速
化を実現できる。
ィジタル信号処理プロセッサ（３）による積和演算を考
慮して第１のメモリ（５，７）と第２のメモリ（４，
６）に２面化され、セントラルプロセッシングユニット
（２）が第１のメモリと第２のメモリを第３のバス（Ｘ
ＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤＢ）によっ
てそれぞれ並列的にアクセス可能にされている。これに
より、内蔵メモリから２個のデータを同時にディジタル
信号処理ユニットに転送可能にされる。さらに、第３の
バス（ＸＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤ
Ｂ）は、外部にインタフェースされる第１のバス（ＩＡ
Ｂ，ＩＤＢ）とも個別化されているので、セントラルプ
ロセッシングユニットは第２のメモリ（４，６）と第１
のメモリ（５，７）のアクセスに並行して外部メモリア
クセスも可能にされる。このように、それぞれセントラ
ルプロセッシングユニット（２）に接続された第１乃至
第３の３種類のアドレスバス（ＩＡＢ，ＸＡＢ，ＹＡ
Ｂ）及びデータバス（ＩＤＢ，ＸＤＢ，ＹＤＢ）がある
ために、当該３種類の内部バスを使用して同一クロック
サイクルで異なるメモリアクセス動作を実行することが
可能である。したがって、プログラムやデータが外部メ
モリに存在する場合にも容易に対応して演算処理の高速
化を実現できる。
【０００９】マイクロコンピュータの使い勝手を向上さ
せるには、前記第１のメモリと第２のメモリの夫々をＲ
ＡＭとＲＯＭから構成するとよい。
せるには、前記第１のメモリと第２のメモリの夫々をＲ
ＡＭとＲＯＭから構成するとよい。
【００１０】前記セントラルプロセッシングユニットに
おける積和演算などの繰返し演算のためのアドレス生成
の高速化のためには、セントラルプロセッシングユニッ
トはモジュロアドレス出力部（２００）を備えるとよ
い。このとき、モジュロアドレス出力部で生成されたア
ドレスは前記第２又は第３のアドレスバスに選択的に出
力可能にすることが望ましい。
おける積和演算などの繰返し演算のためのアドレス生成
の高速化のためには、セントラルプロセッシングユニッ
トはモジュロアドレス出力部（２００）を備えるとよ
い。このとき、モジュロアドレス出力部で生成されたア
ドレスは前記第２又は第３のアドレスバスに選択的に出
力可能にすることが望ましい。
【００１１】前記ディジタル信号処理プロセッサは、第
１乃至第３のデータバス（ＩＤＢ，ＹＤＢ，ＸＤＢ）と
個別的にインタフェースされる第１乃至第３のデータバ
ッファ手段（ＭＤＢＩ，ＭＤＢＹ，ＭＤＢＸ）と、夫々
のデータバッファ手段に内部バスを介して接続可能にさ
れた複数のレジスタ手段（３０５〜３０８）と、前記内
部バスに接続された乗算器（３０４）及び算術論理演算
器（３０２）と、前記ＤＳＰ制御信号をデコードして前
記データバッファ手段、乗算器、算術論理演算器、及び
レジスタ手段の動作を制御するデコーダ（３４）とを含
んで構成することができる。
１乃至第３のデータバス（ＩＤＢ，ＹＤＢ，ＸＤＢ）と
個別的にインタフェースされる第１乃至第３のデータバ
ッファ手段（ＭＤＢＩ，ＭＤＢＹ，ＭＤＢＸ）と、夫々
のデータバッファ手段に内部バスを介して接続可能にさ
れた複数のレジスタ手段（３０５〜３０８）と、前記内
部バスに接続された乗算器（３０４）及び算術論理演算
器（３０２）と、前記ＤＳＰ制御信号をデコードして前
記データバッファ手段、乗算器、算術論理演算器、及び
レジスタ手段の動作を制御するデコーダ（３４）とを含
んで構成することができる。
【００１２】命令デコードという点に着目したとき、マ
イクロコンピュータは、セントラルプロセッシングユニ
ット（２）と、前記セントラルプロセッシングユニット
によってアクセス制御されるメモリ（４〜７）と、前記
メモリ及び前記セントラルプロセッシングユニットとの
間でデータが伝達されセントラルプロセッシングユニッ
トに同期動作されるディジタル信号処理ユニット（３）
とを１チップに含んで半導体集積回路化される。このマ
イクロコンピュータによって実行可能な命令セットは、
セントラルプロセッシングユニット（２）が実行すべき
ＣＰＵ命令と、データフェッチのためのアドレス演算等
の一部の処理をセントラルプロセッシングユニットに負
担させてディジタル信号処理ユニット（３）が実行すべ
きＤＳＰ命令とを含む。前記セントラルプロセッシング
ユニットは、前記データバスを介して１６ビット固定長
のＣＰＵ命令と、１６ビット又は３２ビット長のＤＳＰ
命令とをフェッチする命令レジスタ（２５）と、前記命
令レジスタにフェッチされた命令の一部の複数ビットに
基づいて、ＣＰＵ命令とＤＳＰ命令とを識別し、識別結
果に応じて、前記ディジタル信号処理ユニットの動作制
御のためのＤＳＰ制御信号（２０）とセントラルプロセ
ッシングユニットの動作制御のためのＣＰＵ制御信号と
を生成するデコーダ（２４）とを含んで構成することが
できる。
イクロコンピュータは、セントラルプロセッシングユニ
ット（２）と、前記セントラルプロセッシングユニット
によってアクセス制御されるメモリ（４〜７）と、前記
メモリ及び前記セントラルプロセッシングユニットとの
間でデータが伝達されセントラルプロセッシングユニッ
トに同期動作されるディジタル信号処理ユニット（３）
とを１チップに含んで半導体集積回路化される。このマ
イクロコンピュータによって実行可能な命令セットは、
セントラルプロセッシングユニット（２）が実行すべき
ＣＰＵ命令と、データフェッチのためのアドレス演算等
の一部の処理をセントラルプロセッシングユニットに負
担させてディジタル信号処理ユニット（３）が実行すべ
きＤＳＰ命令とを含む。前記セントラルプロセッシング
ユニットは、前記データバスを介して１６ビット固定長
のＣＰＵ命令と、１６ビット又は３２ビット長のＤＳＰ
命令とをフェッチする命令レジスタ（２５）と、前記命
令レジスタにフェッチされた命令の一部の複数ビットに
基づいて、ＣＰＵ命令とＤＳＰ命令とを識別し、識別結
果に応じて、前記ディジタル信号処理ユニットの動作制
御のためのＤＳＰ制御信号（２０）とセントラルプロセ
ッシングユニットの動作制御のためのＣＰＵ制御信号と
を生成するデコーダ（２４）とを含んで構成することが
できる。
【００１３】例えば、ＣＰＵ命令は命令コードの最上位
４ビットが”００００”〜”１１１０”とされる範囲に
割り当てられている。ＤＳＰ命令は、命令コードの最上
位４ビットが”１１１１”とされる範囲に割り当てられ
ている。さらに命令コードの最上位６ビットが”１１１
１００”及び”１１１１０１”の範囲にに割り当てられ
た命令は、ＤＳＰ命令でも１６ビット長の命令コードと
される。命令コードの最上位６ビットが”１１１１１
０”の命令は、３２ビット長の命令コードとされる。命
令コードの最上位６ビットが”１１１１１１”の範囲に
は命令を割り当てておらず、その範囲を未使用領域とす
る。このように、最大３２ビットの命令に対するコード
割り当てに上記のような規則を設けることにより、各命
令コードの一部例えば最上位側６ビットをデコードすれ
ば、当該命令がＣＰＵ命令であるか、１６ビット長のＤ
ＳＰ命令であるか、３２ビット長のＤＳＰ命令であるか
を、小さな論理規模のデコーダで判定することができ、
常に３２ビット全部を一度にデコードすることを要しな
い。
４ビットが”００００”〜”１１１０”とされる範囲に
割り当てられている。ＤＳＰ命令は、命令コードの最上
位４ビットが”１１１１”とされる範囲に割り当てられ
ている。さらに命令コードの最上位６ビットが”１１１
１００”及び”１１１１０１”の範囲にに割り当てられ
た命令は、ＤＳＰ命令でも１６ビット長の命令コードと
される。命令コードの最上位６ビットが”１１１１１
０”の命令は、３２ビット長の命令コードとされる。命
令コードの最上位６ビットが”１１１１１１”の範囲に
は命令を割り当てておらず、その範囲を未使用領域とす
る。このように、最大３２ビットの命令に対するコード
割り当てに上記のような規則を設けることにより、各命
令コードの一部例えば最上位側６ビットをデコードすれ
ば、当該命令がＣＰＵ命令であるか、１６ビット長のＤ
ＳＰ命令であるか、３２ビット長のＤＳＰ命令であるか
を、小さな論理規模のデコーダで判定することができ、
常に３２ビット全部を一度にデコードすることを要しな
い。
【００１４】前記デコーダは、命令レジスタの上位１６
ビットをデコードして前記ＣＰＵデコード信号（２４
３）及びＤＳＰデコード信号（２４４）を生成する第１
のデコード回路（２４０）と、第１のデコード回路にて
３２ビット長のＤＳＰ命令を識別したときには命令レジ
スタの下位１６ビットをコード化した信号を、それ以外
の命令を識別したときには出力が無効であることを意味
するコードを出力するコード変換回路（２４２）とを含
み、前記ＤＳＰデコード信号及びコード変換回路の出力
をＤＳＰ制御信号（２０）とする。
ビットをデコードして前記ＣＰＵデコード信号（２４
３）及びＤＳＰデコード信号（２４４）を生成する第１
のデコード回路（２４０）と、第１のデコード回路にて
３２ビット長のＤＳＰ命令を識別したときには命令レジ
スタの下位１６ビットをコード化した信号を、それ以外
の命令を識別したときには出力が無効であることを意味
するコードを出力するコード変換回路（２４２）とを含
み、前記ＤＳＰデコード信号及びコード変換回路の出力
をＤＳＰ制御信号（２０）とする。
【００１５】ＤＳＰ命令の命令フォーマットの点に着目
したとき、マイクロコンピュータは、セントラルプロセ
ッシングユニット（２）と、前記セントラルプロセッシ
ングユニットに同期動作されるディジタル信号処理ユニ
ット（３）と、前記セントラルプロセッシングユニット
及び前記ディジタル信号処理ユニットが共通接続された
内部バス（ＩＤＢ）とを含んで半導体集積回路化され、
前記セントラルプロセッシングユニットは、ディジタル
信号処理ユニットとの間でのデータ転送を当該セントラ
ルプロセッシングユニットに対して規定する第１のコー
ド領域（図１８に例示される１６ビットＤＳＰ命令のビ
ット９〜ビット０）を有する第１フォーマットの命令
と、前記第１のコード領域と同一フォーマットの第２の
コード領域（図２０、図２１に例示される３２ビットの
ＤＳＰ命令のＡフィールド）を有すると共に、当該第２
のコード領域で規定された転送データを用いた演算処理
をディジタル信号処理ユニットに対して規定する第３の
コード領域（図２０、図２１に例示される３２ビットの
ＤＳＰ命令のＢフィールド）を有する第２フォーマット
の命令とを実行するための実行制御手段を備えて成る。
したとき、マイクロコンピュータは、セントラルプロセ
ッシングユニット（２）と、前記セントラルプロセッシ
ングユニットに同期動作されるディジタル信号処理ユニ
ット（３）と、前記セントラルプロセッシングユニット
及び前記ディジタル信号処理ユニットが共通接続された
内部バス（ＩＤＢ）とを含んで半導体集積回路化され、
前記セントラルプロセッシングユニットは、ディジタル
信号処理ユニットとの間でのデータ転送を当該セントラ
ルプロセッシングユニットに対して規定する第１のコー
ド領域（図１８に例示される１６ビットＤＳＰ命令のビ
ット９〜ビット０）を有する第１フォーマットの命令
と、前記第１のコード領域と同一フォーマットの第２の
コード領域（図２０、図２１に例示される３２ビットの
ＤＳＰ命令のＡフィールド）を有すると共に、当該第２
のコード領域で規定された転送データを用いた演算処理
をディジタル信号処理ユニットに対して規定する第３の
コード領域（図２０、図２１に例示される３２ビットの
ＤＳＰ命令のＢフィールド）を有する第２フォーマット
の命令とを実行するための実行制御手段を備えて成る。
【００１６】これにより、実行制御手段は、第１及び第
２フォーマットの夫々の命令を実行するとき、第１のコ
ード領域と第２のコード領域に対して共通のデコード論
理を持つデコード手段を採用でき、マイクロコンピュー
タの論理規模の縮小に寄与する。
２フォーマットの夫々の命令を実行するとき、第１のコ
ード領域と第２のコード領域に対して共通のデコード論
理を持つデコード手段を採用でき、マイクロコンピュー
タの論理規模の縮小に寄与する。
【００１７】前記第１フォーマットの命令及び第２フォ
ーマットの命令は、それが第１フォーマットか第２フォ
ーマットかを示すための第４コード領域（例えば１６ビ
ットＤＳＰ命令におけるビット１５〜ビット１０、３２
ビットＤＳＰ命令におけるビット３２〜ビット２６）を
有する。
ーマットの命令は、それが第１フォーマットか第２フォ
ーマットかを示すための第４コード領域（例えば１６ビ
ットＤＳＰ命令におけるビット１５〜ビット１０、３２
ビットＤＳＰ命令におけるビット３２〜ビット２６）を
有する。
【００１８】前記実行制御手段は、前記第１フォーマッ
トの命令と第２フォーマットの命令に共通に用いられる
命令レジスタ（２５）と、前記命令レジスタにフェッチ
された命令に含まれる前記第１のコード領域と第４のコ
ード領域又は第２のコード領域と第４のコード領域をデ
コードするデコード手段（２４０）と、そのデコード結
果に従ってアドレス演算を行い、前記データ転送制御を
行う実行手段とを含んで構成することができる。
トの命令と第２フォーマットの命令に共通に用いられる
命令レジスタ（２５）と、前記命令レジスタにフェッチ
された命令に含まれる前記第１のコード領域と第４のコ
ード領域又は第２のコード領域と第４のコード領域をデ
コードするデコード手段（２４０）と、そのデコード結
果に従ってアドレス演算を行い、前記データ転送制御を
行う実行手段とを含んで構成することができる。
【００１９】前記命令レジスタは、前記第１のコード領
域と第４のコード領域又は第２のコード領域と第４のコ
ード領域の保持に共用される上位領域（ＵＩＲ）と、前
記第３のコード領域の保持に利用される下位領域（ＬＩ
Ｒ）とを有し、前記デコード手段は、前記第４のコード
領域のデコード結果に基づいて、前記命令レジスタが第
２フォーマットの命令を保持したことを示す制御信号
（２４８）を出力し、その制御信号に基づいて、前記下
位領域から第３のコード領域のコードデータを前記ディ
ジタル信号処理ユニットに向けて供給する手段（２４
２，２４２Ａ，２４２Ｂ）を含むことができる。
域と第４のコード領域又は第２のコード領域と第４のコ
ード領域の保持に共用される上位領域（ＵＩＲ）と、前
記第３のコード領域の保持に利用される下位領域（ＬＩ
Ｒ）とを有し、前記デコード手段は、前記第４のコード
領域のデコード結果に基づいて、前記命令レジスタが第
２フォーマットの命令を保持したことを示す制御信号
（２４８）を出力し、その制御信号に基づいて、前記下
位領域から第３のコード領域のコードデータを前記ディ
ジタル信号処理ユニットに向けて供給する手段（２４
２，２４２Ａ，２４２Ｂ）を含むことができる。
【００２０】
【発明の実施の形態】図１には本発明の一実施例に係る
マイクロコンピュータ１の全体的なブロック図が示され
る。同図に示されるマイクロコンピュータは半導体集積
回路製造技術によって単結晶シリコンのような１個の半
導体基板に形成されている。マイクロコンピュータ１
は、セントラルプロセッシングユニットとしてのＣＰＵ
コア（CPU Core）２、ディジタル信号処理ユニットとし
てのＤＳＰエンジン（DSP Engine）３、Ｘ-ＲＯＭ４、
Ｙ-ＲＯＭ５、Ｘ-ＲＡＭ６、Ｙ-ＲＡＭ７、割り込みコ
ントローラ（Interrupt Controller）８、バスステート
コントローラ（Bus State Conttroller）９、内蔵周辺
回路（Peripheral Circuit）１０、１１、外部メモリイ
ンターフェース（External Memory Interface）１２、
クロックパルスジェネレータ（ＣＰＧ）１３より構成さ
れている。前記Ｘ-ＲＯＭ４，Ｙ-ＲＯＭ５は命令若しく
は定数データ等を格納するための読み出し専用又は電気
的に書き換え可能なリード・オンリ・メモリであり、Ｘ
-ＲＡＭ６，Ｙ-ＲＡＭ７はデータの一時格納若しくはＣ
ＰＵコア２とＤＳＰエンジン３の作業領域などとして利
用されるランダム・アクセス・メモリである。前記Ｘ-
ＲＯＭ４とＸ-ＲＡＭ６を内部命令／データ用のＸメモ
リ（Internal Instrucution/Data X Mem.）と総称し、
Ｙ-ＲＯＭ５とＹ-ＲＡＭ７を内部命令／データ用のＹメ
モリ（Internal Instrucution/Data Y Mem.）と総称す
る。
マイクロコンピュータ１の全体的なブロック図が示され
る。同図に示されるマイクロコンピュータは半導体集積
回路製造技術によって単結晶シリコンのような１個の半
導体基板に形成されている。マイクロコンピュータ１
は、セントラルプロセッシングユニットとしてのＣＰＵ
コア（CPU Core）２、ディジタル信号処理ユニットとし
てのＤＳＰエンジン（DSP Engine）３、Ｘ-ＲＯＭ４、
Ｙ-ＲＯＭ５、Ｘ-ＲＡＭ６、Ｙ-ＲＡＭ７、割り込みコ
ントローラ（Interrupt Controller）８、バスステート
コントローラ（Bus State Conttroller）９、内蔵周辺
回路（Peripheral Circuit）１０、１１、外部メモリイ
ンターフェース（External Memory Interface）１２、
クロックパルスジェネレータ（ＣＰＧ）１３より構成さ
れている。前記Ｘ-ＲＯＭ４，Ｙ-ＲＯＭ５は命令若しく
は定数データ等を格納するための読み出し専用又は電気
的に書き換え可能なリード・オンリ・メモリであり、Ｘ
-ＲＡＭ６，Ｙ-ＲＡＭ７はデータの一時格納若しくはＣ
ＰＵコア２とＤＳＰエンジン３の作業領域などとして利
用されるランダム・アクセス・メモリである。前記Ｘ-
ＲＯＭ４とＸ-ＲＡＭ６を内部命令／データ用のＸメモ
リ（Internal Instrucution/Data X Mem.）と総称し、
Ｙ-ＲＯＭ５とＹ-ＲＡＭ７を内部命令／データ用のＹメ
モリ（Internal Instrucution/Data Y Mem.）と総称す
る。
【００２１】本実施例のマイクロコンピュータ１はその
バス構成として、外部メモリインタフェース１２に結合
される内部アドレスバスＩＡＢ及び内部データバスＩＤ
Ｂ、外部メモリインタフェース１２に結合されない内部
アドレスバスＸＡＢ及び内部データバスＸＤＢ、外部メ
モリインタフェース１２に結合されない内部アドレスバ
スＹＡＢ及び内部データバスＹＤＢ、そして内蔵周辺回
路１０，１１のための周辺アドレスバスＰＡＢ及び周辺
データバスＰＤＢを備える。尚、コントロールバスにつ
いては図示を省略してあるが、アドレスバス及びデータ
バスの対に対応してそれぞれ設けられている。
バス構成として、外部メモリインタフェース１２に結合
される内部アドレスバスＩＡＢ及び内部データバスＩＤ
Ｂ、外部メモリインタフェース１２に結合されない内部
アドレスバスＸＡＢ及び内部データバスＸＤＢ、外部メ
モリインタフェース１２に結合されない内部アドレスバ
スＹＡＢ及び内部データバスＹＤＢ、そして内蔵周辺回
路１０，１１のための周辺アドレスバスＰＡＢ及び周辺
データバスＰＤＢを備える。尚、コントロールバスにつ
いては図示を省略してあるが、アドレスバス及びデータ
バスの対に対応してそれぞれ設けられている。
【００２２】ＣＰＵコア２には、外部メモリインターフ
ェース１２を通してチップ外部に接続可能なデータバス
ＩＤＢが接続され、割り込みコントローラ８からの割り
込み信号８０が与えられる。ＣＰＵコア２はＤＳＰエン
ジン３を制御するための制御信号２０をＤＳＰエンジン
３に供給する。さらにＣＰＵコア２は、外部メモリイン
ターフェース１２を通してチップ外部に接続可能なアド
レスバスＩＡＢと外部メモリインターフェース１２には
接続されていないアドレスバスＸＡＢ，ＹＡＢにアドレ
ス信号を出力する。ＣＰＵコア２は、クロックパルスジ
ェネレータ（ＣＰＧ）１３から出力されるノンオーバー
ラップ２相のクロック信号Ｃｌｏｃｋ１，Ｃｌｏｃｋ２
を動作基準クロック信号として動作される。ＣＰＵコア
２についてはその詳細を後述するが、図１のＣＰＵコア
２には、レジスタファイル２１、算術論理演算器（ＡＬ
Ｕ）２２、アドレス加算器（Add-ALU）２３、デコーダ
２４、命令レジスタ（ＩＲ）２５が代表的に図示されて
いる。レジスタファイル２１はアドレスレジスタやデー
タレジスタとして任意に利用され、また、プログラムカ
ウンタ、そしてコントロールレジスタなどを含む。デコ
ーダ２４は命令レジスタ２５にフェッチされた命令をデ
コードして内部制御信号（図１には図示を省略）及び制
御信号２０を生成する。命令レジスタ（ＩＲ）２５は、
それぞれ１６ビットの上位側領域（ＵＩＲ）と下位側領
域（ＬＩＲ）から成る。詳細については後述するが、下
位側領域（ＬＩＲ）の値は選択的に上位側領域（ＵＩ
Ｒ）にシフト可能にされている。尚、割込み等の例外発
生時の命令実行手順を制御したり、例外発生に対する内
部状態の退避復帰をハードウェア的に制御したりするた
めのシーケンス制御回路は図示を省略してある。
ェース１２を通してチップ外部に接続可能なデータバス
ＩＤＢが接続され、割り込みコントローラ８からの割り
込み信号８０が与えられる。ＣＰＵコア２はＤＳＰエン
ジン３を制御するための制御信号２０をＤＳＰエンジン
３に供給する。さらにＣＰＵコア２は、外部メモリイン
ターフェース１２を通してチップ外部に接続可能なアド
レスバスＩＡＢと外部メモリインターフェース１２には
接続されていないアドレスバスＸＡＢ，ＹＡＢにアドレ
ス信号を出力する。ＣＰＵコア２は、クロックパルスジ
ェネレータ（ＣＰＧ）１３から出力されるノンオーバー
ラップ２相のクロック信号Ｃｌｏｃｋ１，Ｃｌｏｃｋ２
を動作基準クロック信号として動作される。ＣＰＵコア
２についてはその詳細を後述するが、図１のＣＰＵコア
２には、レジスタファイル２１、算術論理演算器（ＡＬ
Ｕ）２２、アドレス加算器（Add-ALU）２３、デコーダ
２４、命令レジスタ（ＩＲ）２５が代表的に図示されて
いる。レジスタファイル２１はアドレスレジスタやデー
タレジスタとして任意に利用され、また、プログラムカ
ウンタ、そしてコントロールレジスタなどを含む。デコ
ーダ２４は命令レジスタ２５にフェッチされた命令をデ
コードして内部制御信号（図１には図示を省略）及び制
御信号２０を生成する。命令レジスタ（ＩＲ）２５は、
それぞれ１６ビットの上位側領域（ＵＩＲ）と下位側領
域（ＬＩＲ）から成る。詳細については後述するが、下
位側領域（ＬＩＲ）の値は選択的に上位側領域（ＵＩ
Ｒ）にシフト可能にされている。尚、割込み等の例外発
生時の命令実行手順を制御したり、例外発生に対する内
部状態の退避復帰をハードウェア的に制御したりするた
めのシーケンス制御回路は図示を省略してある。
【００２３】ＤＳＰエンジン３は前記データバスＩＤ
Ｂ，ＸＤＢ，ＹＤＢに接続され、クロック信号Ｃｌｏｃ
ｋ１，Ｃｌｏｃｋ２を動作基準クロック信号として動作
される。ＤＳＰエンジン３についてはその詳細を後述す
るが、図１のＤＳＰエンジン３には、データレジスタフ
ァイル３１、算術論理演算器及びシフタ（ALU/Shifte
r）３２、乗算器（ＭＡＣ）３３、及びデコーダ３４が
代表的に図示されている。データレジスタファイル３１
は積和演算等に利用される。デコーダ３４はＣＰＵコア
２から与えられる制御信号２０をデコードして、ＤＳＰ
エンジン３の内部制御信号（図１には図示を省略）を生
成する。
Ｂ，ＸＤＢ，ＹＤＢに接続され、クロック信号Ｃｌｏｃ
ｋ１，Ｃｌｏｃｋ２を動作基準クロック信号として動作
される。ＤＳＰエンジン３についてはその詳細を後述す
るが、図１のＤＳＰエンジン３には、データレジスタフ
ァイル３１、算術論理演算器及びシフタ（ALU/Shifte
r）３２、乗算器（ＭＡＣ）３３、及びデコーダ３４が
代表的に図示されている。データレジスタファイル３１
は積和演算等に利用される。デコーダ３４はＣＰＵコア
２から与えられる制御信号２０をデコードして、ＤＳＰ
エンジン３の内部制御信号（図１には図示を省略）を生
成する。
【００２４】Ｘ-ＲＯＭ４及びＸ-ＲＡＭ６はアドレスバ
スＩＡＢ，ＸＡＢとデータバスＩＤＢ，ＸＤＢに接続さ
れている。Ｙ-ＲＯＭ５及びＹ-ＲＡＭ７はアドレスバス
ＩＡＢ，ＹＡＢとデータバスＩＤＢ，ＹＤＢに接続され
ている。内蔵メモリは、ＤＳＰエンジン３による積和演
算を考慮してＸメモリ４，６とＹメモリ５，７に２面化
され、内部バスＸＡＢ，ＸＤＢとＹＡＢ，ＹＤＢによっ
てそれぞれ並列的にアクセス可能にされている。さら
に、内部バスＸＡＢ，ＸＤＢとＹＡＢ，ＹＤＢは外部に
インタフェースされるバスＩＡＢ，ＩＤＢとも個別化さ
れているので、Ｘメモリ４，６とＹメモリ５，７のアク
セスに並行して外部メモリアクセスも可能にされる。Ｘ
メモリ４，６及びＹメモリ５，７はＤＳＰエンジン３に
よる積和演算のためのデータ一時記憶領域、定数データ
の記憶領域などとして利用される。尚、Ｘ−ＲＡＭ，Ｙ
−ＲＡＭはＣＰＵコア２のデータ一時記憶領域若しくは
ワーク領域としても利用可能であることは言うまでもな
い。
スＩＡＢ，ＸＡＢとデータバスＩＤＢ，ＸＤＢに接続さ
れている。Ｙ-ＲＯＭ５及びＹ-ＲＡＭ７はアドレスバス
ＩＡＢ，ＹＡＢとデータバスＩＤＢ，ＹＤＢに接続され
ている。内蔵メモリは、ＤＳＰエンジン３による積和演
算を考慮してＸメモリ４，６とＹメモリ５，７に２面化
され、内部バスＸＡＢ，ＸＤＢとＹＡＢ，ＹＤＢによっ
てそれぞれ並列的にアクセス可能にされている。さら
に、内部バスＸＡＢ，ＸＤＢとＹＡＢ，ＹＤＢは外部に
インタフェースされるバスＩＡＢ，ＩＤＢとも個別化さ
れているので、Ｘメモリ４，６とＹメモリ５，７のアク
セスに並行して外部メモリアクセスも可能にされる。Ｘ
メモリ４，６及びＹメモリ５，７はＤＳＰエンジン３に
よる積和演算のためのデータ一時記憶領域、定数データ
の記憶領域などとして利用される。尚、Ｘ−ＲＡＭ，Ｙ
−ＲＡＭはＣＰＵコア２のデータ一時記憶領域若しくは
ワーク領域としても利用可能であることは言うまでもな
い。
【００２５】前記割り込みコントローラ８は、内蔵周辺
回路１０，１１などからの割り込み要求信号（Interrup
ts）８１を入力し、各種割込み要求に対する優先順位付
けや割込み要求に対するマスキングのための情報に従っ
て割込み要求を調停して受け付け、受け付けた割込み要
求に応ずる割り込みベクタ（Interrupt Vector）８２を
アドレスバスＩＡＢに出力し、さらに割り込み信号８０
をＣＰＵコア２に出力する。
回路１０，１１などからの割り込み要求信号（Interrup
ts）８１を入力し、各種割込み要求に対する優先順位付
けや割込み要求に対するマスキングのための情報に従っ
て割込み要求を調停して受け付け、受け付けた割込み要
求に応ずる割り込みベクタ（Interrupt Vector）８２を
アドレスバスＩＡＢに出力し、さらに割り込み信号８０
をＣＰＵコア２に出力する。
【００２６】バスステートコントローラ９はアドレスバ
スＩＡＢ，ＰＡＢとデータバスＩＤＢ，ＰＤＢに接続さ
れ、アドレスバスＰＡＢ及びデータバスＰＤＢに接続さ
れている内蔵周辺回路１０，１１とＣＰＵコア２とのイ
ンタフェース制御を行う。
スＩＡＢ，ＰＡＢとデータバスＩＤＢ，ＰＤＢに接続さ
れ、アドレスバスＰＡＢ及びデータバスＰＤＢに接続さ
れている内蔵周辺回路１０，１１とＣＰＵコア２とのイ
ンタフェース制御を行う。
【００２７】外部メモリインターフェース１２は、アド
レスバスＩＡＢとデータバスＩＤＢに接続され、マイク
ロコンピュータ１のチップ外部の図示を省略したアドレ
スバスとデータバスに接続され、外部とのインタフェー
ス制御を行う。
レスバスＩＡＢとデータバスＩＤＢに接続され、マイク
ロコンピュータ１のチップ外部の図示を省略したアドレ
スバスとデータバスに接続され、外部とのインタフェー
ス制御を行う。
【００２８】図２にマイクロコンピュータ１のアドレス
マップの一例が示される。本実施例のマイクロコンピュ
ータ１は３２ビットで規定されるアドレス空間を管理す
る。前記アドレスバスＩＡＢはビット幅が３２ビットと
される。そのアドレス空間の中には、例外処理ベクタ領
域、Ｘ-ＲＯＭ空間（Ｘ−ＲＯＭ４に割り当てられたア
ドレス空間）、Ｘ-ＲＡＭ空間（Ｘ−ＲＡＭ７に割り当
てられたアドレス空間）、Ｙ-ＲＯＭ空間（Ｙ−ＲＯＭ
５に割り当てられたアドレス空間）、Ｙ-ＲＡＭ空間
（Ｙ−ＲＡＭ７に割り当てられたアドレス空間）、内蔵
周辺回路割付け空間（内蔵周辺回路１０，１１が割り当
てられたアドレス空間）などが存在する。図２の例はＸ
-ＲＯＭ４は２４ＫＢ、Ｘ-ＲＡＭ６は４ＫＢ、Ｙ-ＲＯ
Ｍ５は２４ＫＢ、Ｙ-ＲＡＭ７は４ＫＢが割り当てられ
ている。
マップの一例が示される。本実施例のマイクロコンピュ
ータ１は３２ビットで規定されるアドレス空間を管理す
る。前記アドレスバスＩＡＢはビット幅が３２ビットと
される。そのアドレス空間の中には、例外処理ベクタ領
域、Ｘ-ＲＯＭ空間（Ｘ−ＲＯＭ４に割り当てられたア
ドレス空間）、Ｘ-ＲＡＭ空間（Ｘ−ＲＡＭ７に割り当
てられたアドレス空間）、Ｙ-ＲＯＭ空間（Ｙ−ＲＯＭ
５に割り当てられたアドレス空間）、Ｙ-ＲＡＭ空間
（Ｙ−ＲＡＭ７に割り当てられたアドレス空間）、内蔵
周辺回路割付け空間（内蔵周辺回路１０，１１が割り当
てられたアドレス空間）などが存在する。図２の例はＸ
-ＲＯＭ４は２４ＫＢ、Ｘ-ＲＡＭ６は４ＫＢ、Ｙ-ＲＯ
Ｍ５は２４ＫＢ、Ｙ-ＲＡＭ７は４ＫＢが割り当てられ
ている。
【００２９】図２に従えば、１６進数表記でＨ'０００
０００００〜Ｈ'０００００３ＦＦの空間の２５６Ｂ領
域には例外処理ベクタ領域が割り付けられている。Ｈ'
０００００４００〜Ｈ'０１ＦＦＦＦＦＦにはユーザに
よって使用可能な通常空間が割り付けられている。通常
空間はマイクロコンピュータ１の外部に接続可能なメモ
リ領域とされる。Ｈ'０２００００００〜Ｈ'０２００５
ＦＦＦには、Ｘ-ＲＯＭ空間が割り付けられている。Ｈ'
０２００６０００〜Ｈ'０２００６ＦＦＦには、Ｘ-ＲＡ
Ｍ空間が割り付けられている。Ｈ'０２００７０００〜
Ｈ'０２００７ＦＦＦはＸ-ＲＡＭ_Ｍirror空間となって
おり、ここをアクセスすると実際にはＨ'０２００６０
００〜Ｈ'０２００６ＦＦＦのＸ-ＲＡＭ空間をアクセス
することになる。Ｈ'０２００８０００〜Ｈ'０２００Ｆ
ＦＦＦは、Ｘ-ＲＡＭ，ＲＡＭ_Ｍirror空間となってお
り、ここをアクセスすると実際にはＨ'０２０００００
０〜Ｈ'０２００７ＦＦＦのＸ-ＲＯＭ空間およびＸ-Ｒ
ＡＭ空間をアクセスすることになる。Ｈ'０２０１００
００〜Ｈ'０２０１５ＦＦＦには、Ｙ-ＲＯＭ空間が割り
付けられている。Ｈ'０２０１６０００〜Ｈ'０２０１６
ＦＦＦには、Ｙ-ＲＡＭ空間が割り付けられている。Ｈ'
０２０１７０００〜Ｈ'０２０１７ＦＦＦはＹ-ＲＡＭ_
Ｍirror空間となっており、ここをアクセスすると実際
にはＨ'０２０１６０００〜Ｈ'０２０１６ＦＦＦのＹ-
ＲＡＭ空間をアクセスすることになる。Ｈ'０２０１８
０００〜Ｈ'０２０１ＦＦＦＦは、Ｙ-ＲＯＭ，ＲＡＭ_
Ｍirror空間となっており、ここをアクセスすると実際
にはＨ'０２０１００００〜Ｈ'０２０１７ＦＦＦのＹ-
ＲＯＭ空間およびＹ-ＲＡＭ空間をアクセスすることに
なる。Ｈ'０２０２００００〜Ｈ'０７ＦＦＦＦＦＦＦに
は、通常空間が割り付けられている。Ｈ'０８００００
００〜Ｈ'１ＦＦＦＦＦＦＦＦには、予約領域が割り付
けられている。この予約領域は、ユーザチップ（実チッ
プ）の場合にはアクセス不可能になっており、エバチッ
プ（エミュレーションなどに利用される評価用チップ）
の場合にはＡＳＥ空間（エミュレーション用の制御空
間）領域として割り当てられる。Ｈ'２０００００００
〜Ｈ'２７ＦＦＦＦＦＦＦには、通常空間が割り付けら
れている。Ｈ'２８００００００〜Ｈ'ＦＦＦＦＦＤＦＦ
には、予約領域が割り付けられている。Ｈ'ＦＦＦＦＦ
Ｅ００〜Ｈ'ＦＦＦＦＦＦＦＦには 内蔵周辺回路のレ
ジスタアドレス値を割り付ける内蔵周辺回路割り付け領
域が割り付けられている。
０００００〜Ｈ'０００００３ＦＦの空間の２５６Ｂ領
域には例外処理ベクタ領域が割り付けられている。Ｈ'
０００００４００〜Ｈ'０１ＦＦＦＦＦＦにはユーザに
よって使用可能な通常空間が割り付けられている。通常
空間はマイクロコンピュータ１の外部に接続可能なメモ
リ領域とされる。Ｈ'０２００００００〜Ｈ'０２００５
ＦＦＦには、Ｘ-ＲＯＭ空間が割り付けられている。Ｈ'
０２００６０００〜Ｈ'０２００６ＦＦＦには、Ｘ-ＲＡ
Ｍ空間が割り付けられている。Ｈ'０２００７０００〜
Ｈ'０２００７ＦＦＦはＸ-ＲＡＭ_Ｍirror空間となって
おり、ここをアクセスすると実際にはＨ'０２００６０
００〜Ｈ'０２００６ＦＦＦのＸ-ＲＡＭ空間をアクセス
することになる。Ｈ'０２００８０００〜Ｈ'０２００Ｆ
ＦＦＦは、Ｘ-ＲＡＭ，ＲＡＭ_Ｍirror空間となってお
り、ここをアクセスすると実際にはＨ'０２０００００
０〜Ｈ'０２００７ＦＦＦのＸ-ＲＯＭ空間およびＸ-Ｒ
ＡＭ空間をアクセスすることになる。Ｈ'０２０１００
００〜Ｈ'０２０１５ＦＦＦには、Ｙ-ＲＯＭ空間が割り
付けられている。Ｈ'０２０１６０００〜Ｈ'０２０１６
ＦＦＦには、Ｙ-ＲＡＭ空間が割り付けられている。Ｈ'
０２０１７０００〜Ｈ'０２０１７ＦＦＦはＹ-ＲＡＭ_
Ｍirror空間となっており、ここをアクセスすると実際
にはＨ'０２０１６０００〜Ｈ'０２０１６ＦＦＦのＹ-
ＲＡＭ空間をアクセスすることになる。Ｈ'０２０１８
０００〜Ｈ'０２０１ＦＦＦＦは、Ｙ-ＲＯＭ，ＲＡＭ_
Ｍirror空間となっており、ここをアクセスすると実際
にはＨ'０２０１００００〜Ｈ'０２０１７ＦＦＦのＹ-
ＲＯＭ空間およびＹ-ＲＡＭ空間をアクセスすることに
なる。Ｈ'０２０２００００〜Ｈ'０７ＦＦＦＦＦＦＦに
は、通常空間が割り付けられている。Ｈ'０８００００
００〜Ｈ'１ＦＦＦＦＦＦＦＦには、予約領域が割り付
けられている。この予約領域は、ユーザチップ（実チッ
プ）の場合にはアクセス不可能になっており、エバチッ
プ（エミュレーションなどに利用される評価用チップ）
の場合にはＡＳＥ空間（エミュレーション用の制御空
間）領域として割り当てられる。Ｈ'２０００００００
〜Ｈ'２７ＦＦＦＦＦＦＦには、通常空間が割り付けら
れている。Ｈ'２８００００００〜Ｈ'ＦＦＦＦＦＤＦＦ
には、予約領域が割り付けられている。Ｈ'ＦＦＦＦＦ
Ｅ００〜Ｈ'ＦＦＦＦＦＦＦＦには 内蔵周辺回路のレ
ジスタアドレス値を割り付ける内蔵周辺回路割り付け領
域が割り付けられている。
【００３０】図３にはモジュロアドレス出力部を詳細に
示したＣＰＵコア２のブロック図が示される。図３にお
いて破線で囲った部分がモジュロアドレス出力部２００
である。モジュロアドレス出力部２００は、モジュロア
ドレスレジスタ（例えばＡ０Ｘ）より出力した値をバッ
ファ（例えばＭＡＢＸ）を通してアドレスバス（例えば
ＸＡＢ）に出力すると同時に、モジュロアドレスレジス
タ（Ａ０Ｘ）より出力した値を加算手段（例えばＡＬ
Ｕ）で加算して再びモジュロアドレスレジスタ（Ａ０
Ｘ）に格納するアドレス更新出力動作などを行う回路ブ
ロックであり、積和演算のような繰返し演算のためのデ
ータアクセスアドレスを順次更新して生成する。ランダ
ムロジック回路（Random Logic Circuit）２０１と記載
された回路ブロックは、図１のデコーダ２４や前記シー
ケンス制御回路、そしてコントロールレジスタやステー
タスレジスタなどを含む回路ブロックである。
示したＣＰＵコア２のブロック図が示される。図３にお
いて破線で囲った部分がモジュロアドレス出力部２００
である。モジュロアドレス出力部２００は、モジュロア
ドレスレジスタ（例えばＡ０Ｘ）より出力した値をバッ
ファ（例えばＭＡＢＸ）を通してアドレスバス（例えば
ＸＡＢ）に出力すると同時に、モジュロアドレスレジス
タ（Ａ０Ｘ）より出力した値を加算手段（例えばＡＬ
Ｕ）で加算して再びモジュロアドレスレジスタ（Ａ０
Ｘ）に格納するアドレス更新出力動作などを行う回路ブ
ロックであり、積和演算のような繰返し演算のためのデ
ータアクセスアドレスを順次更新して生成する。ランダ
ムロジック回路（Random Logic Circuit）２０１と記載
された回路ブロックは、図１のデコーダ２４や前記シー
ケンス制御回路、そしてコントロールレジスタやステー
タスレジスタなどを含む回路ブロックである。
【００３１】図３においてＣ１，Ｃ２，ＤＲ，Ａ１，Ｂ
１，Ａ２，Ｂ２，ＤＷはそれぞれＣＰＵコア２内部の代
表的に示されたバスである。ＣＰＵコア２とデータバス
ＩＤＢとのインタフェースは前記命令レジスタ（ＩＲ）
２５及びデータバッファ（Data Buffer）２０３にて行
われる。命令レジスタ（ＩＲ）２５にフェッチされた命
令はランダムロジック回路（Random Logic Circuit）２
０１に含まれる前記デコーダ２４等に供給される。ＣＰ
Ｕコア２とアドレスバスＩＡＢとのインタフェースはプ
ログラムカウンタ（ＰＣ）２０４及びアドレスバッファ
（Address Buffer）２０５で行われる。ＣＰＵコア２と
アドレスバスＸＡＢとのインタフェースはメモリアドレ
スバッファ（ＭＡＢＸ）２０６で行われ、ＣＰＵコア２
とアドレスバスＹＡＢとのインタフェースはメモリアド
レスバッファ（ＭＡＢＹ）２０７で行われる。アドレス
バッファ２０５へのアドレス情報の入力経路は、バスＣ
１，Ａ１，Ａ２の中から選択可能にされ、メモリアドレ
スバッファ２０６，２０７へのアドレス情報の入力経路
は、バスＣ１，Ｃ２，Ａ１，Ａ２の中から選択可能にさ
れる。算術演算器（ＡＵ）２０８はプログラムカウンタ
２０４の値のインクリメントに利用される。２０９は汎
用レジスタ（Reg.）、２１０はアドレスのインデックス
修飾に利用されるインデックスレジスタ（Ｉｘ）、２１
１は同じくインデックス修飾に利用されるインデックス
レジスタ（Ｉｙ）、２１２はアドレス演算専用の加算器
（ＰＡＵ）、２１３は算術論理演算器（ＡＬＵ）であ
る。
１，Ａ２，Ｂ２，ＤＷはそれぞれＣＰＵコア２内部の代
表的に示されたバスである。ＣＰＵコア２とデータバス
ＩＤＢとのインタフェースは前記命令レジスタ（ＩＲ）
２５及びデータバッファ（Data Buffer）２０３にて行
われる。命令レジスタ（ＩＲ）２５にフェッチされた命
令はランダムロジック回路（Random Logic Circuit）２
０１に含まれる前記デコーダ２４等に供給される。ＣＰ
Ｕコア２とアドレスバスＩＡＢとのインタフェースはプ
ログラムカウンタ（ＰＣ）２０４及びアドレスバッファ
（Address Buffer）２０５で行われる。ＣＰＵコア２と
アドレスバスＸＡＢとのインタフェースはメモリアドレ
スバッファ（ＭＡＢＸ）２０６で行われ、ＣＰＵコア２
とアドレスバスＹＡＢとのインタフェースはメモリアド
レスバッファ（ＭＡＢＹ）２０７で行われる。アドレス
バッファ２０５へのアドレス情報の入力経路は、バスＣ
１，Ａ１，Ａ２の中から選択可能にされ、メモリアドレ
スバッファ２０６，２０７へのアドレス情報の入力経路
は、バスＣ１，Ｃ２，Ａ１，Ａ２の中から選択可能にさ
れる。算術演算器（ＡＵ）２０８はプログラムカウンタ
２０４の値のインクリメントに利用される。２０９は汎
用レジスタ（Reg.）、２１０はアドレスのインデックス
修飾に利用されるインデックスレジスタ（Ｉｘ）、２１
１は同じくインデックス修飾に利用されるインデックス
レジスタ（Ｉｙ）、２１２はアドレス演算専用の加算器
（ＰＡＵ）、２１３は算術論理演算器（ＡＬＵ）であ
る。
【００３２】制御ビットＭＸＹはアドレスバスＸＡＢ又
はアドレスバスＹＡＢのどちらのアドレスに対しモジュ
ロ演算を行うかを指定し、論理値”１”によってアドレ
スバスＸＡＢを、論理値”０”によってアドレスバスＹ
ＡＢを指定する。制御ビットＤＭはモジュロ演算を行う
か否かを指示し、論理値”１”によってモジュロ演算を
行うことを指示し、論理値”０”によってモジュロ演算
を行わないことを指示する。モジュロスタートアドレス
レジスタ（ＭＳ）２１４はモジュロ演算開始アドレスを
格納し、モジュロエンドアドレスレジスタ（ＭＥ）２１
５はモジュロ演算終了アドレスを格納する。
はアドレスバスＹＡＢのどちらのアドレスに対しモジュ
ロ演算を行うかを指定し、論理値”１”によってアドレ
スバスＸＡＢを、論理値”０”によってアドレスバスＹ
ＡＢを指定する。制御ビットＤＭはモジュロ演算を行う
か否かを指示し、論理値”１”によってモジュロ演算を
行うことを指示し、論理値”０”によってモジュロ演算
を行わないことを指示する。モジュロスタートアドレス
レジスタ（ＭＳ）２１４はモジュロ演算開始アドレスを
格納し、モジュロエンドアドレスレジスタ（ＭＥ）２１
５はモジュロ演算終了アドレスを格納する。
【００３３】モジュロアドレスレジスタ（Ａ０ｘ,Ａ１
ｘ）２１６は現在のモジュロアドレスを格納するカレン
トアドレスレジスタ、２１７はモジュロエンドアドレス
レジスタ（ＭＥ）２１５の値とモジュロアドレスレジス
タ（Ａ０ｘ,Ａ１ｘ）２１６の値とを比較するコンパレ
ータ（ＣＭＰ）、２１８はコンパレータ２１７の出力と
制御ビットＭＸＹ，ＤＭの３入力に対して論理積を採る
アンドゲート、２１９はバスＣ１の値とモジュロスター
トアドレスレジスタ（ＭＳ）２１４の値とを選択するセ
レクタであり、それらはアドレスバスＸＡＢに関するモ
ジュロ演算に利用される。セレクタ２１９はアンドゲー
ト２１８の論理値”１”出力によってレジスタ（ＭＳ）
２１４の値を選択し、選択した値をモジュロアドレスレ
ジスタ（Ａ０ｘ,Ａ１ｘ）２１６に与える。モジュロア
ドレスレジスタ２１６はＡ０ｘ又はＡ１ｘの何れかが選
択されて利用される。
ｘ）２１６は現在のモジュロアドレスを格納するカレン
トアドレスレジスタ、２１７はモジュロエンドアドレス
レジスタ（ＭＥ）２１５の値とモジュロアドレスレジス
タ（Ａ０ｘ,Ａ１ｘ）２１６の値とを比較するコンパレ
ータ（ＣＭＰ）、２１８はコンパレータ２１７の出力と
制御ビットＭＸＹ，ＤＭの３入力に対して論理積を採る
アンドゲート、２１９はバスＣ１の値とモジュロスター
トアドレスレジスタ（ＭＳ）２１４の値とを選択するセ
レクタであり、それらはアドレスバスＸＡＢに関するモ
ジュロ演算に利用される。セレクタ２１９はアンドゲー
ト２１８の論理値”１”出力によってレジスタ（ＭＳ）
２１４の値を選択し、選択した値をモジュロアドレスレ
ジスタ（Ａ０ｘ,Ａ１ｘ）２１６に与える。モジュロア
ドレスレジスタ２１６はＡ０ｘ又はＡ１ｘの何れかが選
択されて利用される。
【００３４】モジュロアドレスレジスタ（Ａ０ｙ,Ａ１
ｙ）２２６は現在のモジュロアドレスを格納するカレン
トアドレスレジスタ、２２７はモジュロエンドアドレス
レジスタ（ＭＥ）２１５の値とモジュロアドレスレジス
タ（Ａ０ｙ,Ａ１ｙ）２１６の値とを比較するコンパレ
ータ（ＣＭＰ）、２２８はコンパレータ２２７の出力と
制御ビットＭＸＹの反転ビットと制御ビットＤＭとの３
入力に対して論理積を採るアンドゲート、２２９はバス
Ｃ２の値とモジュロスタートアドレスレジスタ（ＭＳ）
２１４の値とを選択するセレクタであり、それらはアド
レスバスＹＡＢに関するモジュロ演算に利用される。セ
レクタ２２９はアンドゲート２２８の論理値”１”出力
によってレジスタ（ＭＳ）２１４の値を選択し、選択し
た値をモジュロアドレスレジスタ（Ａ０ｙ,Ａ１ｙ）２
２６に与える。モジュロアドレスレジスタ２２６はＡ０
ｙ又はＡ１ｙの何れかが選択されて利用される。
ｙ）２２６は現在のモジュロアドレスを格納するカレン
トアドレスレジスタ、２２７はモジュロエンドアドレス
レジスタ（ＭＥ）２１５の値とモジュロアドレスレジス
タ（Ａ０ｙ,Ａ１ｙ）２１６の値とを比較するコンパレ
ータ（ＣＭＰ）、２２８はコンパレータ２２７の出力と
制御ビットＭＸＹの反転ビットと制御ビットＤＭとの３
入力に対して論理積を採るアンドゲート、２２９はバス
Ｃ２の値とモジュロスタートアドレスレジスタ（ＭＳ）
２１４の値とを選択するセレクタであり、それらはアド
レスバスＹＡＢに関するモジュロ演算に利用される。セ
レクタ２２９はアンドゲート２２８の論理値”１”出力
によってレジスタ（ＭＳ）２１４の値を選択し、選択し
た値をモジュロアドレスレジスタ（Ａ０ｙ,Ａ１ｙ）２
２６に与える。モジュロアドレスレジスタ２２６はＡ０
ｙ又はＡ１ｙの何れかが選択されて利用される。
【００３５】尚、ランダムロジック回路２０１に記載さ
れたOP Codeは命令レジスタ２５から供給される命令コ
ードを意味し、CONSTは定数値を意味する。
れたOP Codeは命令レジスタ２５から供給される命令コ
ードを意味し、CONSTは定数値を意味する。
【００３６】ここで、ＣＰＵコア２におけるモジュロ演
算動作として、例えば、モジュロアドレスレジスタ（Ａ
０ｘ）２１６を用いて、アドレスバスＸＡＢへ供給すべ
きアドレス情報をモジュロ演算にて生成する動作を説明
する。
算動作として、例えば、モジュロアドレスレジスタ（Ａ
０ｘ）２１６を用いて、アドレスバスＸＡＢへ供給すべ
きアドレス情報をモジュロ演算にて生成する動作を説明
する。
【００３７】先ず、モジュロ演算開始アドレスがモジュ
ロスタートアドレスレジスタ（ＭＳ）２１４に、モジュ
ロ演算終了アドレスがモジュロエンドアドレスレジスタ
（ＭＥ）２１５にそれぞれ書き込まれる。モジュロアド
レスレジスタ（Ａ０ｘ）にはモジュロ演算を開始するア
ドレス値が書き込まれる。次にアドレスバスＸＡＢのア
ドレスに対しモジュロ演算を行うので、ＸＡＢ、ＹＡＢ
のどちらのアドレスに対しモジュロ演算を行うかを決定
する制御ビットＭＸＹに対し論理値”１”が書き込まれ
る（アドレスバスＹＡＢに対しモジュロ演算を行う場合
は、制御ビットＭＸＹに論理値”０”が書き込まれ
る）。最後にモジュロ演算を行うか否かを判定する制御
ビットＤＭに論理値”１”が書き込まれる。
ロスタートアドレスレジスタ（ＭＳ）２１４に、モジュ
ロ演算終了アドレスがモジュロエンドアドレスレジスタ
（ＭＥ）２１５にそれぞれ書き込まれる。モジュロアド
レスレジスタ（Ａ０ｘ）にはモジュロ演算を開始するア
ドレス値が書き込まれる。次にアドレスバスＸＡＢのア
ドレスに対しモジュロ演算を行うので、ＸＡＢ、ＹＡＢ
のどちらのアドレスに対しモジュロ演算を行うかを決定
する制御ビットＭＸＹに対し論理値”１”が書き込まれ
る（アドレスバスＹＡＢに対しモジュロ演算を行う場合
は、制御ビットＭＸＹに論理値”０”が書き込まれ
る）。最後にモジュロ演算を行うか否かを判定する制御
ビットＤＭに論理値”１”が書き込まれる。
【００３８】モジュロ演算命令は例えば、ＭＯＶＳ.Ｗ
＠Ａｘ, Ｄｘとされる。この命令記述において、Ａｘは
モジュロアドレスレジスタ（Ａ０ｘ）２１６又はモジュ
ロアドレスレジスタ（Ａ１ｘ）２１６とされ、ＤｘはＤ
ＳＰエンジン３内のレジスタに対応する。図３にはＤｘ
は図示されていない。上記モジュロ演算命令が実行され
ると、モジュロアドレスレジスタ（Ａ０ｘ）２１６より
値が読み出され、メモリアドレスバッファ（ＭＡＢＸ）
２０６及び算術論理演算器（ＡＬＵ）２１３に入力され
る。メモリアドレスバッファ（ＭＡＢＸ）２０６に入力
された値はそのままアドレスバスＸＡＢに出力されて、
ＸＲＯＭ４またはＸＲＡＭ６のアドレスを指定する。一
方、算術論理演算器（ＡＬＵ）２１３に入力されたモジ
ュロアドレスレジスタ（Ａ０ｘ）２１６の値は、インデ
ックスレジスタ（Ｉｘ）２１０の値又は定数（Const）
が加算される。インデックスレジスタ（Ｉｘ）２１０と
の加算を行なう場合は、命令ＭＯＶＳ.Ｗ ＠(Ａｘ, Ｉ
ｘ), Ｄｘ等を実行したときであり、定数加算される場
合は命令ＭＯＶＳ.Ｗ ＠Ａｘ, Ｄｘ等を実行したときで
ある。その加算結果は算術論理演算器（ＡＬＵ）２１３
より出力される。算術論理演算器（ＡＬＵ）２１３より
出力された値は、セレクタ２１９に入る。このセレクタ
２１９のもう一方の入力は、モジュロスタートアドレス
レジスタ（ＭＳ）２１４に格納されているモジュロ演算
開始アドレスである。
＠Ａｘ, Ｄｘとされる。この命令記述において、Ａｘは
モジュロアドレスレジスタ（Ａ０ｘ）２１６又はモジュ
ロアドレスレジスタ（Ａ１ｘ）２１６とされ、ＤｘはＤ
ＳＰエンジン３内のレジスタに対応する。図３にはＤｘ
は図示されていない。上記モジュロ演算命令が実行され
ると、モジュロアドレスレジスタ（Ａ０ｘ）２１６より
値が読み出され、メモリアドレスバッファ（ＭＡＢＸ）
２０６及び算術論理演算器（ＡＬＵ）２１３に入力され
る。メモリアドレスバッファ（ＭＡＢＸ）２０６に入力
された値はそのままアドレスバスＸＡＢに出力されて、
ＸＲＯＭ４またはＸＲＡＭ６のアドレスを指定する。一
方、算術論理演算器（ＡＬＵ）２１３に入力されたモジ
ュロアドレスレジスタ（Ａ０ｘ）２１６の値は、インデ
ックスレジスタ（Ｉｘ）２１０の値又は定数（Const）
が加算される。インデックスレジスタ（Ｉｘ）２１０と
の加算を行なう場合は、命令ＭＯＶＳ.Ｗ ＠(Ａｘ, Ｉ
ｘ), Ｄｘ等を実行したときであり、定数加算される場
合は命令ＭＯＶＳ.Ｗ ＠Ａｘ, Ｄｘ等を実行したときで
ある。その加算結果は算術論理演算器（ＡＬＵ）２１３
より出力される。算術論理演算器（ＡＬＵ）２１３より
出力された値は、セレクタ２１９に入る。このセレクタ
２１９のもう一方の入力は、モジュロスタートアドレス
レジスタ（ＭＳ）２１４に格納されているモジュロ演算
開始アドレスである。
【００３９】セレクタ２１９の出力が算術論理演算器
（ＡＬＵ）２１３の出力になるか、モジュロスタートア
ドレスレジスタ（ＭＳ）２１４の値になるかは、次のよ
うにして決定される。モジュロアドレスレジスタ（Ａ０
ｘ）２１６の値とモジュロエンドアドレスレジスタ（Ｍ
Ｅ）２１５の値は、コンパレータ（ＣＭＰ）２１７で常
に比較されており、一致すればコンパレータ（ＣＭＰ）
２１７より論理値”１”が出力され、不一致ならば論理
値”０”が出力される。コンパレータ（ＣＭＰ）２１７
より出力された値は、制御ビットＤＭ，ＭＸＹと共にア
ンドゲート２１８で論理積が採られ（この例の場合、Ｄ
Ｍ、ＭＸＹ共に論理値”１”なので、コンパレータ２１
７の値がそのままアンドゲート２１８から出力され
る。）、セレクタ２１９に入力される。セレクタ２１９
は、アンドゲート２１８より入力される値が論理値”
１”の場合にモジュロスタートアドレスレジスタ（Ｍ
Ｓ）２１４の値を選択し、論理値”０”の場合には算術
論理演算器（ＡＬＵ）２１３からの出力値を選択する。
（ＡＬＵ）２１３の出力になるか、モジュロスタートア
ドレスレジスタ（ＭＳ）２１４の値になるかは、次のよ
うにして決定される。モジュロアドレスレジスタ（Ａ０
ｘ）２１６の値とモジュロエンドアドレスレジスタ（Ｍ
Ｅ）２１５の値は、コンパレータ（ＣＭＰ）２１７で常
に比較されており、一致すればコンパレータ（ＣＭＰ）
２１７より論理値”１”が出力され、不一致ならば論理
値”０”が出力される。コンパレータ（ＣＭＰ）２１７
より出力された値は、制御ビットＤＭ，ＭＸＹと共にア
ンドゲート２１８で論理積が採られ（この例の場合、Ｄ
Ｍ、ＭＸＹ共に論理値”１”なので、コンパレータ２１
７の値がそのままアンドゲート２１８から出力され
る。）、セレクタ２１９に入力される。セレクタ２１９
は、アンドゲート２１８より入力される値が論理値”
１”の場合にモジュロスタートアドレスレジスタ（Ｍ
Ｓ）２１４の値を選択し、論理値”０”の場合には算術
論理演算器（ＡＬＵ）２１３からの出力値を選択する。
【００４０】アンドゲート２１８より入力される値が論
理値”０”の間は、算術論理演算器（ＡＬＵ）２１３か
らの出力値を選択し続けるため、アドレスバスＸＡＢに
出力される値は、順次更新されていく。モジュロエンド
アドレスレジスタ（ＭＥ）２１５の値とモジュロアドレ
スレジスタ（Ａ０ｘ）２１６の値とが一致すると、アン
ドゲート２１８からセレクタ２１９に入力される値が論
理値”１”になり、モジュロスタートアドレスレジスタ
（ＭＳ）２１４の値を選択する。それによって、モジュ
ロアドレスレジスタ（Ａ０ｘ）２１６はモジュロスター
トアドレスレジスタ（ＭＳ）２１４の値によって初期化
される。
理値”０”の間は、算術論理演算器（ＡＬＵ）２１３か
らの出力値を選択し続けるため、アドレスバスＸＡＢに
出力される値は、順次更新されていく。モジュロエンド
アドレスレジスタ（ＭＥ）２１５の値とモジュロアドレ
スレジスタ（Ａ０ｘ）２１６の値とが一致すると、アン
ドゲート２１８からセレクタ２１９に入力される値が論
理値”１”になり、モジュロスタートアドレスレジスタ
（ＭＳ）２１４の値を選択する。それによって、モジュ
ロアドレスレジスタ（Ａ０ｘ）２１６はモジュロスター
トアドレスレジスタ（ＭＳ）２１４の値によって初期化
される。
【００４１】上記モジュロ演算の説明では、モジュロア
ドレスレジスタ（Ａ０ｘ）２１６を利用したときの動作
を説明をしたが、モジュロ演算命令ＭＯＶＳ.Ｗ ＠Ａ
ｘ, ＤｘにおけるＡｘをモジュロアドレスレジスタ（Ａ
１ｘ）２１６に指定することも可能である。また制御ビ
ットＭＸＹに論理値”０”を指定すれば、アドレスバス
ＹＡＢに対してモジュロ演算が可能になる。この場合、
モジュロ演算命令ＭＯＶＳ.Ｗ ＠Ａｘ, ＤｘにおけるＡ
ｘを、モジュロアドレスレジスタ（Ａ０ｙ）２２６又は
（Ａ１ｙ）２２６を指定するための値Ａｙに変更しなけ
ればならない。また制御ビットＤＭに０を指定すれば、
モジュロ演算の実行を禁止することもできる。
ドレスレジスタ（Ａ０ｘ）２１６を利用したときの動作
を説明をしたが、モジュロ演算命令ＭＯＶＳ.Ｗ ＠Ａ
ｘ, ＤｘにおけるＡｘをモジュロアドレスレジスタ（Ａ
１ｘ）２１６に指定することも可能である。また制御ビ
ットＭＸＹに論理値”０”を指定すれば、アドレスバス
ＹＡＢに対してモジュロ演算が可能になる。この場合、
モジュロ演算命令ＭＯＶＳ.Ｗ ＠Ａｘ, ＤｘにおけるＡ
ｘを、モジュロアドレスレジスタ（Ａ０ｙ）２２６又は
（Ａ１ｙ）２２６を指定するための値Ａｙに変更しなけ
ればならない。また制御ビットＤＭに０を指定すれば、
モジュロ演算の実行を禁止することもできる。
【００４２】図４にはＤＳＰエンジン３の一例ブロック
図が示される。ランダムロジック回路（Random Logic C
ircuit）３０１と記載された回路ブロックは、図１のデ
コーダ３４や制御回路、そしてコントロールレジスタや
ステータスレジスタなどを含む回路ブロックである。そ
の他にＤＳＰエンジン３は、算術論理演算器（ＡＬＵ）
３０２、シフタ（ＳＦＴ）３０３、乗算器（ＭＡＣ）３
０４、レジスタ（Reg.）３０５、レジスタ（Ａ０,Ａ
１）３０６、レジスタ（Ｙ０,Ｙ１）３０７、レジスタ
（Ｘ０,Ｘ１）３０８、メモリデータバッファ（ＭＤＢ
Ｉ）３０９、メモリデータバッファ（ＭＤＢＸ）３１
０、メモリデータバッファ（ＭＤＢＹ）３１１を備え
る。メモリデータバッファ（ＭＤＢＹ）３１１はデータ
バスＹＤＢとバスＤ２を接続する。メモリデータバッフ
ァ（ＭＤＢＸ）３１０はデータバスＸＤＢとバスＤ１を
接続する。メモリデータバッファ（ＭＤＢＩ）３０９は
データバスＩＤＢとバスＣ１，Ｄ１，Ａ１，Ｂ１に接続
している。乗算器（ＭＡＣ）３０４はバスＡ１及びＢ１
よりデータを入力し、それに対する乗算結果をバスＣ１
及びＤ１に出力する。シフタ（ＳＦＴ）３０３はバスＡ
２よりデータを入力し、シフト演算結果をバスＣ２に出
力する。算術論理演算器（ＡＬＵ）３０２はバスＡ２及
びＢ２よりデータを入力し、演算結果をバスＣ２に出力
する。
図が示される。ランダムロジック回路（Random Logic C
ircuit）３０１と記載された回路ブロックは、図１のデ
コーダ３４や制御回路、そしてコントロールレジスタや
ステータスレジスタなどを含む回路ブロックである。そ
の他にＤＳＰエンジン３は、算術論理演算器（ＡＬＵ）
３０２、シフタ（ＳＦＴ）３０３、乗算器（ＭＡＣ）３
０４、レジスタ（Reg.）３０５、レジスタ（Ａ０,Ａ
１）３０６、レジスタ（Ｙ０,Ｙ１）３０７、レジスタ
（Ｘ０,Ｘ１）３０８、メモリデータバッファ（ＭＤＢ
Ｉ）３０９、メモリデータバッファ（ＭＤＢＸ）３１
０、メモリデータバッファ（ＭＤＢＹ）３１１を備え
る。メモリデータバッファ（ＭＤＢＹ）３１１はデータ
バスＹＤＢとバスＤ２を接続する。メモリデータバッフ
ァ（ＭＤＢＸ）３１０はデータバスＸＤＢとバスＤ１を
接続する。メモリデータバッファ（ＭＤＢＩ）３０９は
データバスＩＤＢとバスＣ１，Ｄ１，Ａ１，Ｂ１に接続
している。乗算器（ＭＡＣ）３０４はバスＡ１及びＢ１
よりデータを入力し、それに対する乗算結果をバスＣ１
及びＤ１に出力する。シフタ（ＳＦＴ）３０３はバスＡ
２よりデータを入力し、シフト演算結果をバスＣ２に出
力する。算術論理演算器（ＡＬＵ）３０２はバスＡ２及
びＢ２よりデータを入力し、演算結果をバスＣ２に出力
する。
【００４３】図５にはマイクロコンピュータ１の命令セ
ットに含まれる命令のフォーマット及び命令コードの一
例が示される。マイクロコンピュータ１は、ＣＰＵ命令
とＤＳＰ命令の２種類の命令をサポートしている。ＣＰ
Ｕ命令の全てとＤＳＰ命令の一部は、１６ビット長の命
令コードであり、残りのＤＳＰ命令は３２ビット長の命
令コードになっている。ＣＰＵ命令とは、ＤＳＰエンジ
ン３を動作させることなく専らＣＰＵコア２によって実
行される命令である。ＤＳＰ命令とは、アドレス演算若
しくはオペランドアクセスなどの一部の処理をＣＰＵコ
ア２に負担させてＤＳＰエンジン３が実行する命令であ
る。
ットに含まれる命令のフォーマット及び命令コードの一
例が示される。マイクロコンピュータ１は、ＣＰＵ命令
とＤＳＰ命令の２種類の命令をサポートしている。ＣＰ
Ｕ命令の全てとＤＳＰ命令の一部は、１６ビット長の命
令コードであり、残りのＤＳＰ命令は３２ビット長の命
令コードになっている。ＣＰＵ命令とは、ＤＳＰエンジ
ン３を動作させることなく専らＣＰＵコア２によって実
行される命令である。ＤＳＰ命令とは、アドレス演算若
しくはオペランドアクセスなどの一部の処理をＣＰＵコ
ア２に負担させてＤＳＰエンジン３が実行する命令であ
る。
【００４４】ＣＰＵ命令は命令コードの最上位側の４ビ
ットが”００００”〜”１１１０”までの空間に命令が
割り当てられている。ＤＳＰ命令は、命令コードの最上
位側の４ビットが”１１１１”に全て割り当てられてい
る。さらに命令コードの最上位側の６ビットが”１１１
１００”及び”１１１１０１”に割り当てられた命令
は、ＤＳＰ命令でも１６ビット長の命令コードになって
いる。命令コードの最上位側の６ビットが”１１１１１
０”の命令は、３２ビット長の命令コードになってい
る。命令コードの最上位側の６ビットが”１１１１１
１”の空間には命令を割り当てておらず、未使用領域
（未定義命令領域）となっている。将来この領域を利用
して命令コードを更に拡張することができる。この命令
フォーマットより明らかなように、各命令コードの最上
位側の６ビットをデコードすれば、当該命令がＣＰＵ命
令であるか、１６ビット長のＤＳＰ命令であるか、３２
ビット長のＤＳＰ命令であるか、未定義命令であるかの
判定を、小さな論理規模のデコーダで行うことができ
る。図５のＣＰＵ命令フォーマットにおいて、ｎｎｎｎ
はディスティネーションオペランドの指定領域、ｓｓｓ
ｓはソースオペランドの指定領域、ｄｄｄｄはディスプ
レースメントの指定領域、ｉｉｉｉｉｉｉｉはイミディ
エイト値の指定領域である。尚、ＡＤＤ命令などの場合
は、ｎｎｎｎもソースオペランドの指定領域とされ、演
算結果はｎｎｎｎに格納される。また、図３に基づいて
説明した前記モジュロ演算命令は、図５の命令ＭＯＶ
Ｓ.Ｗ ＠Ｒ２，Ａ０に対応されるが、図５における命令
記述はオペランド指定の記述形態が図３で説明した内容
と相違されている。これは単なる形式の相違であり、実
質は同じである。
ットが”００００”〜”１１１０”までの空間に命令が
割り当てられている。ＤＳＰ命令は、命令コードの最上
位側の４ビットが”１１１１”に全て割り当てられてい
る。さらに命令コードの最上位側の６ビットが”１１１
１００”及び”１１１１０１”に割り当てられた命令
は、ＤＳＰ命令でも１６ビット長の命令コードになって
いる。命令コードの最上位側の６ビットが”１１１１１
０”の命令は、３２ビット長の命令コードになってい
る。命令コードの最上位側の６ビットが”１１１１１
１”の空間には命令を割り当てておらず、未使用領域
（未定義命令領域）となっている。将来この領域を利用
して命令コードを更に拡張することができる。この命令
フォーマットより明らかなように、各命令コードの最上
位側の６ビットをデコードすれば、当該命令がＣＰＵ命
令であるか、１６ビット長のＤＳＰ命令であるか、３２
ビット長のＤＳＰ命令であるか、未定義命令であるかの
判定を、小さな論理規模のデコーダで行うことができ
る。図５のＣＰＵ命令フォーマットにおいて、ｎｎｎｎ
はディスティネーションオペランドの指定領域、ｓｓｓ
ｓはソースオペランドの指定領域、ｄｄｄｄはディスプ
レースメントの指定領域、ｉｉｉｉｉｉｉｉはイミディ
エイト値の指定領域である。尚、ＡＤＤ命令などの場合
は、ｎｎｎｎもソースオペランドの指定領域とされ、演
算結果はｎｎｎｎに格納される。また、図３に基づいて
説明した前記モジュロ演算命令は、図５の命令ＭＯＶ
Ｓ.Ｗ ＠Ｒ２，Ａ０に対応されるが、図５における命令
記述はオペランド指定の記述形態が図３で説明した内容
と相違されている。これは単なる形式の相違であり、実
質は同じである。
【００４５】図６にはＣＰＵコア２のデコーダ２４とＤ
ＳＰエンジン３のデコーダ３４との接続構成例が示され
る。マイクロコンピュータ１による命令フェッチは３２
ビット単位で命令レジスタ（ＩＲ）２５に行われる。デ
コーダ２４は第１のデコード回路２４０、第２のデコー
ド回路２４１、及びコード変換回路２４２を備える。第
１のデコード回路２４０は命令レジスタ（ＩＲ）２５の
上位側１６ビットの領域（ＵＩＲ）の値をデコードし
て、当該命令がＣＰＵ命令か、１６ビットのＤＳＰ命令
か、３２ビットのＤＳＰ命令かに応じて、ＣＰＵデコー
ド信号２４３、ＤＳＰデコード信号２４４、コード変換
制御信号２４５、及びシフト制御信号２４６を生成す
る。第２のデコード回路２４１はＣＰＵデコード信号２
４３をデコードして、ＣＰＵコア２内部の演算器やレジ
スタ選択などを行う各種内部制御信号（ＣＰＵ制御信
号）２４７を生成する。コード変換回路２４２は、コー
ド変換制御信号２４５にて活性化されると、命令レジス
タ（ＩＲ）２５の下位側１６ビットの領域（ＬＩＲ）が
保持する情報のビット数を圧縮し若しくはそのまま出力
し、コード変換制御信号２４５にて非活性化されると、
その出力の無効を意味する情報（ノンオペレーションコ
ード）を出力する。コード変換回路２４２は、信号２４
５が非活性状態のとき下位側１６ビットの領域（ＬＩ
Ｒ）の値に代えてノンオペレーションコードを出力する
という意味では、セレクタによって実現することも可能
である。ＤＳＰデコード信号２４４とコード変換回路２
４２の出力は、前記ＤＳＰ制御信号２０としてＤＳＰエ
ンジン３のデコーダ３４に供給される。前記第１のデコ
ード回路２４０は、命令レジスタ（ＩＲ）２５の上位側
１６ビットの領域（ＵＩＲ）に格納された最上位側の６
ビットをデコードすることにより、当該命令コードがＣ
ＰＵ命令か、１６ビットのＤＳＰ命令か、３２ビットの
ＤＳＰ命令かを判定することができる。
ＳＰエンジン３のデコーダ３４との接続構成例が示され
る。マイクロコンピュータ１による命令フェッチは３２
ビット単位で命令レジスタ（ＩＲ）２５に行われる。デ
コーダ２４は第１のデコード回路２４０、第２のデコー
ド回路２４１、及びコード変換回路２４２を備える。第
１のデコード回路２４０は命令レジスタ（ＩＲ）２５の
上位側１６ビットの領域（ＵＩＲ）の値をデコードし
て、当該命令がＣＰＵ命令か、１６ビットのＤＳＰ命令
か、３２ビットのＤＳＰ命令かに応じて、ＣＰＵデコー
ド信号２４３、ＤＳＰデコード信号２４４、コード変換
制御信号２４５、及びシフト制御信号２４６を生成す
る。第２のデコード回路２４１はＣＰＵデコード信号２
４３をデコードして、ＣＰＵコア２内部の演算器やレジ
スタ選択などを行う各種内部制御信号（ＣＰＵ制御信
号）２４７を生成する。コード変換回路２４２は、コー
ド変換制御信号２４５にて活性化されると、命令レジス
タ（ＩＲ）２５の下位側１６ビットの領域（ＬＩＲ）が
保持する情報のビット数を圧縮し若しくはそのまま出力
し、コード変換制御信号２４５にて非活性化されると、
その出力の無効を意味する情報（ノンオペレーションコ
ード）を出力する。コード変換回路２４２は、信号２４
５が非活性状態のとき下位側１６ビットの領域（ＬＩ
Ｒ）の値に代えてノンオペレーションコードを出力する
という意味では、セレクタによって実現することも可能
である。ＤＳＰデコード信号２４４とコード変換回路２
４２の出力は、前記ＤＳＰ制御信号２０としてＤＳＰエ
ンジン３のデコーダ３４に供給される。前記第１のデコ
ード回路２４０は、命令レジスタ（ＩＲ）２５の上位側
１６ビットの領域（ＵＩＲ）に格納された最上位側の６
ビットをデコードすることにより、当該命令コードがＣ
ＰＵ命令か、１６ビットのＤＳＰ命令か、３２ビットの
ＤＳＰ命令かを判定することができる。
【００４６】デコードされた命令が１６ビット命令であ
る場合、コード変換制御信号２４５は非活性状態とさ
れ、それによってコード変換回路２４２は出力の無効を
意味するノンオペレーションコードを出力する。また、
デコードされた命令が１６ビット命令である場合にはシ
フト制御信号２４６が活性化され、それを受ける命令レ
ジスタ（ＩＲ）２５はその下位側１６ビットの領域（Ｌ
ＩＲ）の値を上位側１６ビットの領域（ＬＩＲ）にシフ
トさせ、シフトされた命令を次に実行すべき命令の全部
若しくは一部として利用する。例えば命令レジスタＩＲ
の上位側１６ビット領域ＵＩＲに１６ビットＣＰＵ命令
が格納され、下位側ビット領域ＬＩＲに３２ビットＤＳ
Ｐ命令の上位１６ビットの命令コードが格納された場合
について説明する。まず、上位側１６ビット領域ＵＩＲ
に格納された１６ビットＣＰＵ命令が第１デコード回路
２４０にてデコードされ、その結果に従ってＣＰＵコア
２はその命令を実行し、下位側１６ビット領域ＬＩＲに
格納された３２ビットＤＳＰ命令の上位１６ビットの命
令コードデータは、上位側１６ビット領域ＵＩＲに転送
される。このときランダムロジック回路２０１は、算術
演算器ＡＵ２０８に対し、プログラムカウンタＰＣに格
納されるべきアドレスのアドレス演算を実行させる。プ
ログラムカウンタＰＣは、算術演算器ＡＵ２０８によっ
て演算されたアドレス演算結果に従うアドレスを格納す
る。プログラムカウンタＰＣに格納されたアドレスに従
って、上記３２ビットＤＳＰ命令の下位１６ビットの命
令コードデータが、それを格納する命令メモリから命令
レジスタＩＲの下位側１６ビット領域ＬＩＲに転送され
る。これにより、３２ビットＤＳＰ命令が命令レジスタ
ＩＲに格納される。そして、この命令レジスタＩＲに格
納された３２ビットＤＳＰ命令は、デコーダ２４を介し
てＤＳＰエンジン３のデコーダ３４に供給される。ま
た、他の方法として、図示していないが、複数の命令プ
リフェッチバッファがＣＰＵコア２内に設けられてい
る。複数の命令プリフェッチバッファは、現在実行され
ている命令から数サイクル先に実行されるべき命令をプ
リフェッチする。このようなプリフェッチバッファが設
けられている場合において、上述のように３２ビットＤ
ＳＰ命令の上位１６ビットの命令コードデータが下位側
領域ＬＩＲから上位側１６ビット領域ＵＩＲに転送され
るとき、ランダムロジック回路２０１は、上記３２ビッ
トＤＳＰ命令の下位１６ビットの命令コードデータがプ
リフェッチされている命令プリフェッチバッファを選択
する。その選択された命令プリフェッチバッファから３
２ビットＤＳＰ命令の下位１６ビットの命令コードデー
タが読み出され、命令レジスタＩＲの下位側１６ビット
領域ＬＩＲに格納される。
る場合、コード変換制御信号２４５は非活性状態とさ
れ、それによってコード変換回路２４２は出力の無効を
意味するノンオペレーションコードを出力する。また、
デコードされた命令が１６ビット命令である場合にはシ
フト制御信号２４６が活性化され、それを受ける命令レ
ジスタ（ＩＲ）２５はその下位側１６ビットの領域（Ｌ
ＩＲ）の値を上位側１６ビットの領域（ＬＩＲ）にシフ
トさせ、シフトされた命令を次に実行すべき命令の全部
若しくは一部として利用する。例えば命令レジスタＩＲ
の上位側１６ビット領域ＵＩＲに１６ビットＣＰＵ命令
が格納され、下位側ビット領域ＬＩＲに３２ビットＤＳ
Ｐ命令の上位１６ビットの命令コードが格納された場合
について説明する。まず、上位側１６ビット領域ＵＩＲ
に格納された１６ビットＣＰＵ命令が第１デコード回路
２４０にてデコードされ、その結果に従ってＣＰＵコア
２はその命令を実行し、下位側１６ビット領域ＬＩＲに
格納された３２ビットＤＳＰ命令の上位１６ビットの命
令コードデータは、上位側１６ビット領域ＵＩＲに転送
される。このときランダムロジック回路２０１は、算術
演算器ＡＵ２０８に対し、プログラムカウンタＰＣに格
納されるべきアドレスのアドレス演算を実行させる。プ
ログラムカウンタＰＣは、算術演算器ＡＵ２０８によっ
て演算されたアドレス演算結果に従うアドレスを格納す
る。プログラムカウンタＰＣに格納されたアドレスに従
って、上記３２ビットＤＳＰ命令の下位１６ビットの命
令コードデータが、それを格納する命令メモリから命令
レジスタＩＲの下位側１６ビット領域ＬＩＲに転送され
る。これにより、３２ビットＤＳＰ命令が命令レジスタ
ＩＲに格納される。そして、この命令レジスタＩＲに格
納された３２ビットＤＳＰ命令は、デコーダ２４を介し
てＤＳＰエンジン３のデコーダ３４に供給される。ま
た、他の方法として、図示していないが、複数の命令プ
リフェッチバッファがＣＰＵコア２内に設けられてい
る。複数の命令プリフェッチバッファは、現在実行され
ている命令から数サイクル先に実行されるべき命令をプ
リフェッチする。このようなプリフェッチバッファが設
けられている場合において、上述のように３２ビットＤ
ＳＰ命令の上位１６ビットの命令コードデータが下位側
領域ＬＩＲから上位側１６ビット領域ＵＩＲに転送され
るとき、ランダムロジック回路２０１は、上記３２ビッ
トＤＳＰ命令の下位１６ビットの命令コードデータがプ
リフェッチされている命令プリフェッチバッファを選択
する。その選択された命令プリフェッチバッファから３
２ビットＤＳＰ命令の下位１６ビットの命令コードデー
タが読み出され、命令レジスタＩＲの下位側１６ビット
領域ＬＩＲに格納される。
【００４７】デコードされた命令が１６ビットのＣＰＵ
命令である場合、ＤＳＰデコード信号２４４はノンオペ
レーションを意味するコードとされる。デコードされた
命令が１６ビットのＤＳＰ命令である場合には、ＣＰＵ
制御信号２４７はＣＰＵデコード信号２４３に基づいて
第２のデコード回路２４１が生成し、ＤＳＰエンジン３
内部の制御信号は実質的にＤＳＰデコード信号２４４を
デコーダ３４が解読して生成する。デコードされた命令
が３２ビットのＤＳＰ命令である場合、ＣＰＵ制御信号
２４７はＣＰＵデコード信号２４３に基づいて第２のデ
コード回路２４１が生成し、ＤＳＰエンジン３内部の制
御信号はＤＳＰデコード信号２４４とコード変換回路２
４２の出力をデコーダ３４が解読して生成する。
命令である場合、ＤＳＰデコード信号２４４はノンオペ
レーションを意味するコードとされる。デコードされた
命令が１６ビットのＤＳＰ命令である場合には、ＣＰＵ
制御信号２４７はＣＰＵデコード信号２４３に基づいて
第２のデコード回路２４１が生成し、ＤＳＰエンジン３
内部の制御信号は実質的にＤＳＰデコード信号２４４を
デコーダ３４が解読して生成する。デコードされた命令
が３２ビットのＤＳＰ命令である場合、ＣＰＵ制御信号
２４７はＣＰＵデコード信号２４３に基づいて第２のデ
コード回路２４１が生成し、ＤＳＰエンジン３内部の制
御信号はＤＳＰデコード信号２４４とコード変換回路２
４２の出力をデコーダ３４が解読して生成する。
【００４８】マイクロコンピュータ１の命令セットには
命令コード長が、１６ビットのものと３２ビットのもの
があり、上述のように１６ビット長命令と３２ビット長
命令では処理が異なるので、それぞれの場合を分けてそ
の動作を詳述する。
命令コード長が、１６ビットのものと３２ビットのもの
があり、上述のように１６ビット長命令と３２ビット長
命令では処理が異なるので、それぞれの場合を分けてそ
の動作を詳述する。
【００４９】始めに１６ビット長命令の場合について説
明する。第１のデコード回路２４０は命令レジスタ（Ｉ
Ｒ）２５にフェッチされた３２ビットの命令コードの
内、上位１６ビットをデコードする。第１のデコード回
路２４０では、命令コードの最上位６ビットのコード
が”１１１１１０”、”１１１１１”以外のときは１６
ビット長命令であることがわかるので、このときはＣＰ
Ｕデコード信号２４３とＤＳＰデコード信号２４４の出
力と共に、命令レジスタ（ＩＲ）２５の下位１６ビット
領域ＬＩＲの命令コードデータを上位１６ビット領域Ｕ
ＩＲにシフトさせるシフト制御信号２４６を活性化す
る。活性化されたシフト制御信号２４６を受けた命令レ
ジスタ（ＩＲ）２５は、下位１６ビット領域ＬＩＲに格
納されている命令コードを上位１６ビット領域ＵＩＲに
シフトする。シフトされた命令コードは、その次に第１
のデコード回路２４０でデコードされることになる。デ
コーダ２４より出力されるＣＰＵデコード信号２４３
は、第２デコード回路２４１に出力され、ＤＳＰデコー
ド信号２４４は、ＤＳＰエンジン３に供給される。ま
た、第１のデコード回路２４０は１６ビット長命令であ
ることがわかると、コード変換制御信号２４５を非活性
とし、これによってコード変換回路２４２は、下位１６
ビットの命令コードが無効であることを示すコードをＤ
ＳＰ制御信号２０の一部として生成する。ＤＳＰエンジ
ン３側では第１のデコード回路２４０より出力されたＤ
ＳＰデコード信号２４４とコード変換回路２４２より出
力されたコード信号とをＤＳＰ制御信号２０として入力
すると、デコーダ３４が当該ＤＳＰ制御信号２０のデコ
ードを行なう。１６ビットのＤＳＰ命令の場合、コード
変換回路２４２より出力されたＤＳＰ制御信号は無効を
表わす信号になっているので、デコーダ３４はＤＳＰデ
コード信号２４４に着目して、ＤＳＰエンジン３内にあ
る乗算器（ＭＡＣ）３０４、算術論理演算器（ＡＬＵ）
３０２、及びシフタ（ＳＦＴ）３０３等の制御信号を出
力する。ＤＳＰエンジン３はそれら制御信号に従って演
算処理を行なう。
明する。第１のデコード回路２４０は命令レジスタ（Ｉ
Ｒ）２５にフェッチされた３２ビットの命令コードの
内、上位１６ビットをデコードする。第１のデコード回
路２４０では、命令コードの最上位６ビットのコード
が”１１１１１０”、”１１１１１”以外のときは１６
ビット長命令であることがわかるので、このときはＣＰ
Ｕデコード信号２４３とＤＳＰデコード信号２４４の出
力と共に、命令レジスタ（ＩＲ）２５の下位１６ビット
領域ＬＩＲの命令コードデータを上位１６ビット領域Ｕ
ＩＲにシフトさせるシフト制御信号２４６を活性化す
る。活性化されたシフト制御信号２４６を受けた命令レ
ジスタ（ＩＲ）２５は、下位１６ビット領域ＬＩＲに格
納されている命令コードを上位１６ビット領域ＵＩＲに
シフトする。シフトされた命令コードは、その次に第１
のデコード回路２４０でデコードされることになる。デ
コーダ２４より出力されるＣＰＵデコード信号２４３
は、第２デコード回路２４１に出力され、ＤＳＰデコー
ド信号２４４は、ＤＳＰエンジン３に供給される。ま
た、第１のデコード回路２４０は１６ビット長命令であ
ることがわかると、コード変換制御信号２４５を非活性
とし、これによってコード変換回路２４２は、下位１６
ビットの命令コードが無効であることを示すコードをＤ
ＳＰ制御信号２０の一部として生成する。ＤＳＰエンジ
ン３側では第１のデコード回路２４０より出力されたＤ
ＳＰデコード信号２４４とコード変換回路２４２より出
力されたコード信号とをＤＳＰ制御信号２０として入力
すると、デコーダ３４が当該ＤＳＰ制御信号２０のデコ
ードを行なう。１６ビットのＤＳＰ命令の場合、コード
変換回路２４２より出力されたＤＳＰ制御信号は無効を
表わす信号になっているので、デコーダ３４はＤＳＰデ
コード信号２４４に着目して、ＤＳＰエンジン３内にあ
る乗算器（ＭＡＣ）３０４、算術論理演算器（ＡＬＵ）
３０２、及びシフタ（ＳＦＴ）３０３等の制御信号を出
力する。ＤＳＰエンジン３はそれら制御信号に従って演
算処理を行なう。
【００５０】次に３２ビット長命令の場合について説明
する。ＣＰＵコア２内部にある第１のデコード回路２４
０では、命令レジスタ（ＩＲ）２５に３２ビットの命令
コードを格納する。そして上位１６ビットを第１のデコ
ード回路２４０でデコードし、デコード信号２４３，２
４４を出力する。第１のデコード回路２４０では、命令
コードの最上位６ビットのコードが”１１１１１０”の
ときは３２ビット長命令であることがわかるので、コー
ド変換制御信号２４５を活性化し、これによってコード
変換回路２４２は、命令レジスタ（ＩＲ）２５の下位１
６ビットの命令コードをコード変換する。コード変換さ
れた情報はＤＳＰデコード信号２４４と共にＤＳＰエン
ジン３にＤＳＰ制御信号２０として供給される。デコー
ダ３４はＤＳＰ制御信号２０をデコードしてＤＳＰエン
ジン３内部の制御信号を生成する。尚、デコーダ２４，
３４は例えばランダムロジック回路で実現することがで
きる。
する。ＣＰＵコア２内部にある第１のデコード回路２４
０では、命令レジスタ（ＩＲ）２５に３２ビットの命令
コードを格納する。そして上位１６ビットを第１のデコ
ード回路２４０でデコードし、デコード信号２４３，２
４４を出力する。第１のデコード回路２４０では、命令
コードの最上位６ビットのコードが”１１１１１０”の
ときは３２ビット長命令であることがわかるので、コー
ド変換制御信号２４５を活性化し、これによってコード
変換回路２４２は、命令レジスタ（ＩＲ）２５の下位１
６ビットの命令コードをコード変換する。コード変換さ
れた情報はＤＳＰデコード信号２４４と共にＤＳＰエン
ジン３にＤＳＰ制御信号２０として供給される。デコー
ダ３４はＤＳＰ制御信号２０をデコードしてＤＳＰエン
ジン３内部の制御信号を生成する。尚、デコーダ２４，
３４は例えばランダムロジック回路で実現することがで
きる。
【００５１】図１７には図６に対応される別の実施例が
示される。図６の実施例では、命令レジスタ２５の下位
領域ＬＩＲの命令データが上位領域ＵＩＲにシフトされ
るものとして説明した。図１７の実施例は、前記命令レ
ジスタ２５と内部データバスＩＤＢとの間に、命令プリ
フェッチキューを構成する直列２段の命令プリフェッチ
バッファ２５０，２５１を供え、命令プリフェッチバッ
ファ２５０，２５１の保持データをセレクタ２５２で選
択して命令レジスタ２５に与えるよいうになっている。
命令プリフェッチバッファ２５０，２５１及び命令レジ
スタ２５の夫々は、３２ビット単位でデータを保持し、
その保持動作は、制御信号φ１〜φ３（ＣＬＫ１に同
期）によって制御される。特に図示されないが、命令プ
リフェッチバッファ２５０，２５１及び命令レジスタ２
５の夫々は、マスタ・スレーブの構成を有し、マスタ段
は対応される制御信号の立ち上がりに同期して入力のラ
ッチ動作を行い、スレーブ段は対応される制御信号の立
ち下がりに同期して入力のラッチ動作を行う。これによ
って、直列２段の命令プリフェッチバッファ２５０，２
５１には、プリフェッチされた前後の命令データが格納
される。
示される。図６の実施例では、命令レジスタ２５の下位
領域ＬＩＲの命令データが上位領域ＵＩＲにシフトされ
るものとして説明した。図１７の実施例は、前記命令レ
ジスタ２５と内部データバスＩＤＢとの間に、命令プリ
フェッチキューを構成する直列２段の命令プリフェッチ
バッファ２５０，２５１を供え、命令プリフェッチバッ
ファ２５０，２５１の保持データをセレクタ２５２で選
択して命令レジスタ２５に与えるよいうになっている。
命令プリフェッチバッファ２５０，２５１及び命令レジ
スタ２５の夫々は、３２ビット単位でデータを保持し、
その保持動作は、制御信号φ１〜φ３（ＣＬＫ１に同
期）によって制御される。特に図示されないが、命令プ
リフェッチバッファ２５０，２５１及び命令レジスタ２
５の夫々は、マスタ・スレーブの構成を有し、マスタ段
は対応される制御信号の立ち上がりに同期して入力のラ
ッチ動作を行い、スレーブ段は対応される制御信号の立
ち下がりに同期して入力のラッチ動作を行う。これによ
って、直列２段の命令プリフェッチバッファ２５０，２
５１には、プリフェッチされた前後の命令データが格納
される。
【００５２】前記セレクタ２５２は、選択制御信号φ４
に従って、ポートＰａに供給される３２ビットの命令デ
ータ又はポートＰｂ供給される３２ビットの命令データ
を選択して命令レジスタ２５に与える。前記ポートＰａ
には、命令プリフェッチバッファ２５０の上位１６ビッ
ト領域ＵＰＢ１を下位側とし、命令プリフェッチバッフ
ァ２５１の下位１６ビット領域ＬＰＢ２を上位側とする
３２ビットの命令データが供給される。ポートＰｂには
命令プリフェッチバッファ２５１に格納されている３２
ビットの命令データがそのまま供給される。
に従って、ポートＰａに供給される３２ビットの命令デ
ータ又はポートＰｂ供給される３２ビットの命令データ
を選択して命令レジスタ２５に与える。前記ポートＰａ
には、命令プリフェッチバッファ２５０の上位１６ビッ
ト領域ＵＰＢ１を下位側とし、命令プリフェッチバッフ
ァ２５１の下位１６ビット領域ＬＰＢ２を上位側とする
３２ビットの命令データが供給される。ポートＰｂには
命令プリフェッチバッファ２５１に格納されている３２
ビットの命令データがそのまま供給される。
【００５３】これにより、命令プリフェッチバッファ２
５１が３２ビットのＤＳＰ命令を保持しているとき、セ
レクタ２５２は、ポートＰｂの出力を選択することによ
って当該３２ビットのＤＳＰ命令を命令レジスタ２５に
セットすることができる。命令プリフェッチバッファ２
５１が１６ビットのＤＳＰ命令又は１６ビットのＣＰＵ
命令を上位領域ＵＰＢ２に保持しているとき、セレクタ
２５２は、ポートＰｂの出力を選択することによって当
該１６ビットの命令を命令レジスタ２５の上位領域ＵＩ
Ｒにセットすることができる。命令プリフェッチバッフ
ァ２５１が１６ビットのＤＳＰ命令又は１６ビットのＣ
ＰＵ命令を下位領域ＬＰＢ２に保持しているときは、セ
レクタ２５２が、ポートＰａの出力を選択することによ
って当該１６ビットの命令を命令レジスタ２５の上位領
域ＵＩＲにセットすることができる。命令プリフェッチ
バッファ２５１が３２ビットＤＳＰ命令の上位側１６ビ
ット命令コードを下位領域ＬＰＢ２に保持し、命令プリ
フェッチバッファ２５０がその上位領域ＵＰＢ１に当該
３２ビットＤＳＰ命令の下位側１６ビット命令コードを
保持しているときは、セレクタ２５２が、ポートＰａの
出力を選択することによって当該３２ビットＤＳＰ命令
を命令レジスタ２５にセットすることができる。
５１が３２ビットのＤＳＰ命令を保持しているとき、セ
レクタ２５２は、ポートＰｂの出力を選択することによ
って当該３２ビットのＤＳＰ命令を命令レジスタ２５に
セットすることができる。命令プリフェッチバッファ２
５１が１６ビットのＤＳＰ命令又は１６ビットのＣＰＵ
命令を上位領域ＵＰＢ２に保持しているとき、セレクタ
２５２は、ポートＰｂの出力を選択することによって当
該１６ビットの命令を命令レジスタ２５の上位領域ＵＩ
Ｒにセットすることができる。命令プリフェッチバッフ
ァ２５１が１６ビットのＤＳＰ命令又は１６ビットのＣ
ＰＵ命令を下位領域ＬＰＢ２に保持しているときは、セ
レクタ２５２が、ポートＰａの出力を選択することによ
って当該１６ビットの命令を命令レジスタ２５の上位領
域ＵＩＲにセットすることができる。命令プリフェッチ
バッファ２５１が３２ビットＤＳＰ命令の上位側１６ビ
ット命令コードを下位領域ＬＰＢ２に保持し、命令プリ
フェッチバッファ２５０がその上位領域ＵＰＢ１に当該
３２ビットＤＳＰ命令の下位側１６ビット命令コードを
保持しているときは、セレクタ２５２が、ポートＰａの
出力を選択することによって当該３２ビットＤＳＰ命令
を命令レジスタ２５にセットすることができる。
【００５４】図１７において２５３は、前記命令プリフ
ェッチバッファのラッチ制御信号φ１，φ２、命令レジ
スタ２５のラッチ制御信号φ３、及び前記選択制御信号
φ４を生成する制御ロジックである。この制御ロジック
２５３は、１６ビット命令か３２ビット命令かを示す制
御信号２４８と命令プリフェッチバッファ２５０，２５
１の各領域に実行されないまま残っている命令コードの
状態に従って、前記制御信号φ１〜φ４を生成する。こ
の制御ロジック２５３は命令フェッチのための制御論理
の一部を構成する。尚、前記制御信号２４８は、第１の
デコード回路２４０が命令レジスタ２５の上位領域ＵＩ
Ｒから供給される命令コードデータの上位側６ビットを
デコードして生成されるものであり、その詳細について
は後述する。
ェッチバッファのラッチ制御信号φ１，φ２、命令レジ
スタ２５のラッチ制御信号φ３、及び前記選択制御信号
φ４を生成する制御ロジックである。この制御ロジック
２５３は、１６ビット命令か３２ビット命令かを示す制
御信号２４８と命令プリフェッチバッファ２５０，２５
１の各領域に実行されないまま残っている命令コードの
状態に従って、前記制御信号φ１〜φ４を生成する。こ
の制御ロジック２５３は命令フェッチのための制御論理
の一部を構成する。尚、前記制御信号２４８は、第１の
デコード回路２４０が命令レジスタ２５の上位領域ＵＩ
Ｒから供給される命令コードデータの上位側６ビットを
デコードして生成されるものであり、その詳細について
は後述する。
【００５５】前記制御論理２５３による命令レジスタ２
５への命令コードデータのセットは以下のようにされ
る。外部からの命令フェッチは、ＣＰＵコア２の命令フ
ェッチタイミング（例えば後述する複数段のパイプライ
ンステージにおける命令フェッチステージＩＦ）におい
て、命令プリフェッチバッファ２５０に３２ビットの命
令コードデータを新たに格納する余地がある場合に行わ
れる。そのタイミングで命令フェッチが行われるとき
は、命令プリフェッチバッファ２５１にはまだ実行され
ていない命令が残っている。命令プリフェッチバッファ
２５１の領域ＵＰＢ２，ＬＰＢ２に格納されている命令
コードの双方がまだ実行されていない第１の状態の場合
には、命令プリフェッチバッファ２５１の３２ビットの
出力がポートＰｂを介してセレクタ２５２で選択されて
命令レジスタ２５にセットされる。一方、命令プリフェ
ッチバッファ２５１の下位領域ＬＰＢ２に格納されてい
る命令コードだけがまだ実行されていない第２の状態の
場合には、命令プリフェッチバッファ２５０にプリフェ
ッチした上位領域ＵＰＢ１と命令プリフェッチバッファ
２５１の下位領域ＬＰＢ２の命令コードデータがポート
Ｐａを介して命令レジスタ２５にセットされる。
５への命令コードデータのセットは以下のようにされ
る。外部からの命令フェッチは、ＣＰＵコア２の命令フ
ェッチタイミング（例えば後述する複数段のパイプライ
ンステージにおける命令フェッチステージＩＦ）におい
て、命令プリフェッチバッファ２５０に３２ビットの命
令コードデータを新たに格納する余地がある場合に行わ
れる。そのタイミングで命令フェッチが行われるとき
は、命令プリフェッチバッファ２５１にはまだ実行され
ていない命令が残っている。命令プリフェッチバッファ
２５１の領域ＵＰＢ２，ＬＰＢ２に格納されている命令
コードの双方がまだ実行されていない第１の状態の場合
には、命令プリフェッチバッファ２５１の３２ビットの
出力がポートＰｂを介してセレクタ２５２で選択されて
命令レジスタ２５にセットされる。一方、命令プリフェ
ッチバッファ２５１の下位領域ＬＰＢ２に格納されてい
る命令コードだけがまだ実行されていない第２の状態の
場合には、命令プリフェッチバッファ２５０にプリフェ
ッチした上位領域ＵＰＢ１と命令プリフェッチバッファ
２５１の下位領域ＬＰＢ２の命令コードデータがポート
Ｐａを介して命令レジスタ２５にセットされる。
【００５６】前記第１の状態において、命令レジスタ２
５の上位領域ＵＩＲにセットされた命令コードデータを
デコード回路２４０がデコードした結果、それが３２ビ
ット命令を構成するものである場合には、そのとき、命
令プリフェッチバッファ２５０にプリフェッチされた３
２ビットの命令コードデータがそのまま命令プリフェッ
チバッファ２５１に転送される。一方、デコード結果に
よって１６ビット命令であることが検出されたときは、
命令プリフェッチバッファ２５０から次段のバッファ２
５１へのデータシフトは行われない。
５の上位領域ＵＩＲにセットされた命令コードデータを
デコード回路２４０がデコードした結果、それが３２ビ
ット命令を構成するものである場合には、そのとき、命
令プリフェッチバッファ２５０にプリフェッチされた３
２ビットの命令コードデータがそのまま命令プリフェッ
チバッファ２５１に転送される。一方、デコード結果に
よって１６ビット命令であることが検出されたときは、
命令プリフェッチバッファ２５０から次段のバッファ２
５１へのデータシフトは行われない。
【００５７】前記第２の状態では、ポートＰａを介する
命令レジスタ２５へのデータセットの後、命令プリフェ
ッチバッファ２５０にプリフェッチされている３２ビッ
トの命令コードデータは、そのまま命令プリフェッチバ
ッファ２５１にシフトされてセットされる。このシフト
セット後、命令プリフェッチバッファ２５０に未だ実行
されていない命令コードデータが存在しないならば、命
令プリフェッチバッファ２５０には、次の命令フェッチ
タイミングで命令コードデータがプリフェッチされる。
命令レジスタ２５へのデータセットの後、命令プリフェ
ッチバッファ２５０にプリフェッチされている３２ビッ
トの命令コードデータは、そのまま命令プリフェッチバ
ッファ２５１にシフトされてセットされる。このシフト
セット後、命令プリフェッチバッファ２５０に未だ実行
されていない命令コードデータが存在しないならば、命
令プリフェッチバッファ２５０には、次の命令フェッチ
タイミングで命令コードデータがプリフェッチされる。
【００５８】このような制御により、命令フェッチタイ
ミングの後には、まだ処理されていない命令コードデー
タが命令レジスタ２５にセットされる。このとき、実行
されるべき命令が、１６ビットＣＰＵ命令、１６ビット
ＤＳＰ命令又は３２ビットＤＳＰ命令の何れであって
も、その上位側１６ビットは必ず第１のデコード回路２
４０に供給されることになる。
ミングの後には、まだ処理されていない命令コードデー
タが命令レジスタ２５にセットされる。このとき、実行
されるべき命令が、１６ビットＣＰＵ命令、１６ビット
ＤＳＰ命令又は３２ビットＤＳＰ命令の何れであって
も、その上位側１６ビットは必ず第１のデコード回路２
４０に供給されることになる。
【００５９】図６で説明したコード変換回路２４２は、
図１７ではセレクタ２４２Ａとコード変換ロジック２４
２Ｂによって構成される。また、第１のデコード回路２
４０は、図６の説明ではそれがデコードした命令コード
が１６ビット命令であるか否かによってそのレベルが制
御される制御信号２４５，２４６を生成したが、図１７
の例では、それがデコードした命令コードが１６ビット
命令であるのか３２ビット命令（本実施例において３２
ビット命令はＤＳＰ命令である）であるのかを識別する
ための制御信号２４８を出力する。セレクタ２４２Ａ
は、制御信号２４８が１６ビット命令を意味するとき
は、ノーオペレーションコードＮＯＰを選択してコード
変換ロジック２４２Ｂに供給し、制御信号２４８が３２
ビットＤＳＰ命令であることを意味するときは、命令レ
ジスタ２５の下位領域ＬＩＲの命令コードをコード変換
ロジック２４２Ｂに供給する。コード変換ロジック２４
２Ｂは、特に制限されないが、命令レジスタ２５の下位
領域ＬＩＲの命令コードデータの一部例えばレジスタ選
択のためのコード情報をＤＳＰエンジン３のデコーダ３
４に適する形態に修正して出力する。
図１７ではセレクタ２４２Ａとコード変換ロジック２４
２Ｂによって構成される。また、第１のデコード回路２
４０は、図６の説明ではそれがデコードした命令コード
が１６ビット命令であるか否かによってそのレベルが制
御される制御信号２４５，２４６を生成したが、図１７
の例では、それがデコードした命令コードが１６ビット
命令であるのか３２ビット命令（本実施例において３２
ビット命令はＤＳＰ命令である）であるのかを識別する
ための制御信号２４８を出力する。セレクタ２４２Ａ
は、制御信号２４８が１６ビット命令を意味するとき
は、ノーオペレーションコードＮＯＰを選択してコード
変換ロジック２４２Ｂに供給し、制御信号２４８が３２
ビットＤＳＰ命令であることを意味するときは、命令レ
ジスタ２５の下位領域ＬＩＲの命令コードをコード変換
ロジック２４２Ｂに供給する。コード変換ロジック２４
２Ｂは、特に制限されないが、命令レジスタ２５の下位
領域ＬＩＲの命令コードデータの一部例えばレジスタ選
択のためのコード情報をＤＳＰエンジン３のデコーダ３
４に適する形態に修正して出力する。
【００６０】図１７の実施例において第１のデコード回
路２４０は命令レジスタ２５の上位領域ＵＩＲが保持す
る１６ビットの命令コードデータを解読し、これによっ
て得られたＣＰＵデコード信号２４３を第２のデコード
回路２４３に与え、また、ＤＳＰデコード信号２４４を
デコーダ３４に与える。ＣＰＵデコード信号２４３は、
ＣＰＵ命令及びＤＳＰ命令の何れにおいても有意とさ
れ、第２のデコード回路２４１に供給される。第２のデ
コード回路２４１は、ＣＰＵデコード信号２４３をデコ
ードして、ＣＰＵコア２が行うべきアドレス演算やデー
タ演算のための制御情報、及び内部メモリＸ−ＲＯＭ
４，Ｙ−ＲＯＭ５，Ｘ−ＲＡＭ，Ｙ−ＲＡＭそして外部
メモリをアクセスしたりするためのアドレスバスやデー
タバスの選択制御情報等を出力する。前述の通り、ＤＳ
Ｐ命令に対しても、それに必要なアドレス演算やデータ
パスの選択はＣＰＵコア２が行う。
路２４０は命令レジスタ２５の上位領域ＵＩＲが保持す
る１６ビットの命令コードデータを解読し、これによっ
て得られたＣＰＵデコード信号２４３を第２のデコード
回路２４３に与え、また、ＤＳＰデコード信号２４４を
デコーダ３４に与える。ＣＰＵデコード信号２４３は、
ＣＰＵ命令及びＤＳＰ命令の何れにおいても有意とさ
れ、第２のデコード回路２４１に供給される。第２のデ
コード回路２４１は、ＣＰＵデコード信号２４３をデコ
ードして、ＣＰＵコア２が行うべきアドレス演算やデー
タ演算のための制御情報、及び内部メモリＸ−ＲＯＭ
４，Ｙ−ＲＯＭ５，Ｘ−ＲＡＭ，Ｙ−ＲＡＭそして外部
メモリをアクセスしたりするためのアドレスバスやデー
タバスの選択制御情報等を出力する。前述の通り、ＤＳ
Ｐ命令に対しても、それに必要なアドレス演算やデータ
パスの選択はＣＰＵコア２が行う。
【００６１】前記ＤＳＰデコード信号２４４は、前述の
通り、第１のデコード回路２４０に供給される命令コー
ドがＤＳＰ命令のためのコードデータである場合に有意
とされるデコード信号である。有意ＤＳＰデコード信号
２４４は、例えば、ＣＰＵコア２で行われるアドレス演
算に従ってアクセスされるメモリとの間でデータの受け
渡しを行うＤＳＰエンジン３内のレジスタ等の指定情報
を含んでいる。第１のデコード回路２４０に供給される
命令コードがＣＰＵ命令である場合には、ＤＳＰデコー
ド信号２４４は無効を意味するコードにされる。
通り、第１のデコード回路２４０に供給される命令コー
ドがＤＳＰ命令のためのコードデータである場合に有意
とされるデコード信号である。有意ＤＳＰデコード信号
２４４は、例えば、ＣＰＵコア２で行われるアドレス演
算に従ってアクセスされるメモリとの間でデータの受け
渡しを行うＤＳＰエンジン３内のレジスタ等の指定情報
を含んでいる。第１のデコード回路２４０に供給される
命令コードがＣＰＵ命令である場合には、ＤＳＰデコー
ド信号２４４は無効を意味するコードにされる。
【００６２】ここで、マイクロコンピュータ１の命令セ
ットに含まれる前記ＤＳＰ命令のコードを更に詳述す
る。図１８及び図１９は夫々１６ビットのＤＳＰ命令の
命令コードが示され、図２０及び図２１には３２ビット
のＤＳＰ命令の命令コードが示される。前述のように、
ＤＳＰ命令は、命令コードの最上位側の４ビットが”１
１１１”に割り当てられ、命令コードの最上位側の６ビ
ットが”１１１１００”及び”１１１１０１”は１６ビ
ットのＤＳＰ命令、命令コードの最上位側の６ビット
が”１１１１１０”の命令は３２ビットのＤＳＰ命令と
される。
ットに含まれる前記ＤＳＰ命令のコードを更に詳述す
る。図１８及び図１９は夫々１６ビットのＤＳＰ命令の
命令コードが示され、図２０及び図２１には３２ビット
のＤＳＰ命令の命令コードが示される。前述のように、
ＤＳＰ命令は、命令コードの最上位側の４ビットが”１
１１１”に割り当てられ、命令コードの最上位側の６ビ
ットが”１１１１００”及び”１１１１０１”は１６ビ
ットのＤＳＰ命令、命令コードの最上位側の６ビット
が”１１１１１０”の命令は３２ビットのＤＳＰ命令と
される。
【００６３】図１８の第１欄（X Side of Data Transfe
r）に示される１６ビットＤＳＰ命令の命令フォーマッ
トはＸメモリ（Ｘ−ＲＯＭ４，Ｘ−ＲＡＭ６）とＤＳＰ
エンジン３の内蔵レジスタとの間におけるデータ転送命
令であり、第２欄（Y Side of Data Transfer）に示さ
れる命令フォーマットはＹメモリ（Ｙ−ＲＯＭ５，Ｙ−
ＲＡＭ７）とＤＳＰエンジン３の内蔵レジスタとの間に
おけるデータ転送命令である。上記命令フォーマットに
おいて、Ａｘ，ＡｙはＣＰＵコア２に含まれるレジスタ
アレイ２０９（図３参照）に含まれるレジスタを指定
し、Ａｘ＝”０”はレジスタＲ４を指定し、Ａｘ＝”
１”はレジスタＲ５を指定し、Ａｙ＝”０”はレジスタ
Ｒ６を指定し、Ａｙ＝”１”はレジスタＲ７を指定す
る。Ｄｘ，Ｄｙ，ＤａはＤＳＰエンジンに含まれるレジ
スタを指定し、Ｄｘ＝”０”はレジスタＸ０、Ｄｘ＝”
１”はレジスタＸ１、Ｄｙ＝”０”はレジスタＹ０、Ｄ
ｙ＝”１”はレジスタＹ１、Ｄａ＝”０”はレジスタＡ
０、Ｄａ＝”１”はレジスタＡ１を夫々指定する。Ｉ
ｘ，Ｉｙはイミディエイト値を意味する。
r）に示される１６ビットＤＳＰ命令の命令フォーマッ
トはＸメモリ（Ｘ−ＲＯＭ４，Ｘ−ＲＡＭ６）とＤＳＰ
エンジン３の内蔵レジスタとの間におけるデータ転送命
令であり、第２欄（Y Side of Data Transfer）に示さ
れる命令フォーマットはＹメモリ（Ｙ−ＲＯＭ５，Ｙ−
ＲＡＭ７）とＤＳＰエンジン３の内蔵レジスタとの間に
おけるデータ転送命令である。上記命令フォーマットに
おいて、Ａｘ，ＡｙはＣＰＵコア２に含まれるレジスタ
アレイ２０９（図３参照）に含まれるレジスタを指定
し、Ａｘ＝”０”はレジスタＲ４を指定し、Ａｘ＝”
１”はレジスタＲ５を指定し、Ａｙ＝”０”はレジスタ
Ｒ６を指定し、Ａｙ＝”１”はレジスタＲ７を指定す
る。Ｄｘ，Ｄｙ，ＤａはＤＳＰエンジンに含まれるレジ
スタを指定し、Ｄｘ＝”０”はレジスタＸ０、Ｄｘ＝”
１”はレジスタＸ１、Ｄｙ＝”０”はレジスタＹ０、Ｄ
ｙ＝”１”はレジスタＹ１、Ｄａ＝”０”はレジスタＡ
０、Ｄａ＝”１”はレジスタＡ１を夫々指定する。Ｉ
ｘ，Ｉｙはイミディエイト値を意味する。
【００６４】図１９に示される１６ビットＤＳＰ命令の
命令フォーマットは、マイクロコンピュータ１の外部に
接続された図示しないメモリとＤＳＰエンジン３の内蔵
レジスタとの間におけるデータ転送命令である。Ａｓは
ＣＰＵコア２に内蔵されたレジスタアレイ２０９（図３
参照）に含まれるレジスタを指定し、ＤｓはＤＳＰエン
ジンに内蔵されるレジスタＸ１，Ｘ０，Ｙ１，Ｙ０，Ａ
１，Ａ０やレジスタアレイ３０５（図４参照）に含まれ
るレジスタを指定する。
命令フォーマットは、マイクロコンピュータ１の外部に
接続された図示しないメモリとＤＳＰエンジン３の内蔵
レジスタとの間におけるデータ転送命令である。Ａｓは
ＣＰＵコア２に内蔵されたレジスタアレイ２０９（図３
参照）に含まれるレジスタを指定し、ＤｓはＤＳＰエン
ジンに内蔵されるレジスタＸ１，Ｘ０，Ｙ１，Ｙ０，Ａ
１，Ａ０やレジスタアレイ３０５（図４参照）に含まれ
るレジスタを指定する。
【００６５】３２ビットＤＳＰ命令のフォーマットは、
３２ビットＤＳＰ命令であることを示すコード”１１１
１１０”の領域（ビット３１〜ビット２６）、Ａフィー
ルド（ビット２５〜ビット１６）及びＢフィールド（ビ
ット１５〜ビット０）に大別される。図２０はＡフィー
ルドに着目した場合の当該フィールドのコードとそれに
対応されるにニーモニックを示し、図２１はＢフィール
ドに着目した場合の当該フィールドのコードとそれに対
応されるにニーモニックを示す。
３２ビットＤＳＰ命令であることを示すコード”１１１
１１０”の領域（ビット３１〜ビット２６）、Ａフィー
ルド（ビット２５〜ビット１６）及びＢフィールド（ビ
ット１５〜ビット０）に大別される。図２０はＡフィー
ルドに着目した場合の当該フィールドのコードとそれに
対応されるにニーモニックを示し、図２１はＢフィール
ドに着目した場合の当該フィールドのコードとそれに対
応されるにニーモニックを示す。
【００６６】図２０に示されるＡフィールドのコード
は、図１８に示される１６ビットＤＳＰ命令のビット９
〜ビット０のコードと同一であり、第２０図の第１欄
（X Sideof Data Transfer）に示されるＡフィールドの
コードはＸメモリ（Ｘ−ＲＯＭ４，Ｘ−ＲＡＭ６）とＤ
ＳＰエンジン３の内蔵レジスタとの間におけるデータ転
送を規定し、第２欄（Y Side of Data Transfer）に示
されるＡフィールドのコードはＹメモリ（Ｙ−ＲＯＭ
５，Ｙ−ＲＡＭ７）とＤＳＰエンジン３の内蔵レジスタ
との間におけるデータ転送を規定する。当該Ａフィール
ドに含まれるビットＡｘ，Ａｙ，Ｄｘ，Ｄｙ，Ｄａが指
定する内容は図１８と全く同じである。
は、図１８に示される１６ビットＤＳＰ命令のビット９
〜ビット０のコードと同一であり、第２０図の第１欄
（X Sideof Data Transfer）に示されるＡフィールドの
コードはＸメモリ（Ｘ−ＲＯＭ４，Ｘ−ＲＡＭ６）とＤ
ＳＰエンジン３の内蔵レジスタとの間におけるデータ転
送を規定し、第２欄（Y Side of Data Transfer）に示
されるＡフィールドのコードはＹメモリ（Ｙ−ＲＯＭ
５，Ｙ−ＲＡＭ７）とＤＳＰエンジン３の内蔵レジスタ
との間におけるデータ転送を規定する。当該Ａフィール
ドに含まれるビットＡｘ，Ａｙ，Ｄｘ，Ｄｙ，Ｄａが指
定する内容は図１８と全く同じである。
【００６７】図２１に示されるＢフィールドのコード
は、ＤＳＰエンジン３の内部で行われる算術演算、論理
演算、シフト演算、レジスタ間のロード／ストアなどの
処理を規定する。例えば、ＤＳＰエンジン３の内部で行
われる乗算（ＰＭＵＬＳ）、減算（ＰＳＵＢ）、加算
（ＰＡＤＤ）、丸め（ＰＲＮＤ）、シフト（ＰＳＨ
Ｌ）、論理積（ＰＡＮＤ）、排他的論理和（ＸＯＲ）、
論理和（ＯＲ）、インクリメント（ＰＩＮＣ）、ディク
リメント（ＰＤＥＣ）、クリア（ＣＬＲ）等の演算や、
ＤＳＰエンジン３の内部で行われるロード（ＰＬＤＳ）
及びストア（ＰＳＴＳ）等を規定する。図２１の第３欄
（3 Operand Operation with Condition）は、条件付き
のコードであり、その条件（if cc）としては、ＤＣ
（データコンプリート）ビット（データの処理完了を示
すビット）の論理値又は無視を選択することができる。
は、ＤＳＰエンジン３の内部で行われる算術演算、論理
演算、シフト演算、レジスタ間のロード／ストアなどの
処理を規定する。例えば、ＤＳＰエンジン３の内部で行
われる乗算（ＰＭＵＬＳ）、減算（ＰＳＵＢ）、加算
（ＰＡＤＤ）、丸め（ＰＲＮＤ）、シフト（ＰＳＨ
Ｌ）、論理積（ＰＡＮＤ）、排他的論理和（ＸＯＲ）、
論理和（ＯＲ）、インクリメント（ＰＩＮＣ）、ディク
リメント（ＰＤＥＣ）、クリア（ＣＬＲ）等の演算や、
ＤＳＰエンジン３の内部で行われるロード（ＰＬＤＳ）
及びストア（ＰＳＴＳ）等を規定する。図２１の第３欄
（3 Operand Operation with Condition）は、条件付き
のコードであり、その条件（if cc）としては、ＤＣ
（データコンプリート）ビット（データの処理完了を示
すビット）の論理値又は無視を選択することができる。
【００６８】実際の３２ビットＤＳＰ命令は、Ｂフィー
ルドのコードとＡフィールドのコードとが任意に組み合
わされて記述される。即ち、３２ビットのＤＳＰ命令
は、マイクロコンピュータ１の内部又は外部から演算対
象とされるオペランドをフェッチし、それをＤＳＰエン
ジン３の内部で演算する処理を規定する。上述の説明か
ら明らかなように、オペランドフェッチのためのアドレ
ス演算やデータパスの選択はＣＰＵ２によって行われ
る。３２ビットＤＳＰ命令においてオペランドフェッチ
を規定するＡフィールドのコードは１６ビットのＤＳＰ
命令と同じである。１６ビットＤＳＰ命令は、ＤＳＰエ
ンジン３内部のレジスタに対する初期設定などに利用さ
れる。
ルドのコードとＡフィールドのコードとが任意に組み合
わされて記述される。即ち、３２ビットのＤＳＰ命令
は、マイクロコンピュータ１の内部又は外部から演算対
象とされるオペランドをフェッチし、それをＤＳＰエン
ジン３の内部で演算する処理を規定する。上述の説明か
ら明らかなように、オペランドフェッチのためのアドレ
ス演算やデータパスの選択はＣＰＵ２によって行われ
る。３２ビットＤＳＰ命令においてオペランドフェッチ
を規定するＡフィールドのコードは１６ビットのＤＳＰ
命令と同じである。１６ビットＤＳＰ命令は、ＤＳＰエ
ンジン３内部のレジスタに対する初期設定などに利用さ
れる。
【００６９】図１７等に示される構成を参照しても明ら
かなように、３２ビットＤＳＰ命令のＡフィールドのコ
ードデータは命令レジスタ２５における上位領域ＵＩＲ
にセットされる。また、Ａフィールドと同一のフォーマ
ットを有する１６ビットＤＳＰ命令も上位領域ＵＩＲに
セットされる。したがって、その何れにおいても、ＣＰ
Ｕコア２は、必要なアドレス演算及びデータフェッチ
（若しくはオペランドフェッチ）に必要なデータパスの
選択を同様に行えばよい。換言すれば、３２ビットＤＳ
Ｐ命令を実行するためのデータフェッチ（若しくはオペ
ランドフェッチ）と１６ビットＤＳＰ命令を実行するた
めのデータフェッチ（若しくはオペランドフェッチ）と
に必要とされるデコード回路２４０、２４１が共通化さ
れ、この点においても、マイクロコンピュータ１の論理
規模の縮小に寄与する。３２ビットＤＳＰ命令のＡフィ
ールドが指定するＤＳＰエンジン３の内部レジスタの指
定情報や１６ビットＤＳＰ命令が指定するＤＳＰエンジ
ン３の内部レジスタの指定情報は、前記ＤＳＰデコード
信号２４４としてＤＳＰエンジン３に与えられる。ＤＳ
Ｐデコード信号２４４を有意とするか否かは、前記第１
のデコード回路２４０が上位領域ＵＩＲの最上位側の４
ビットをデコードして決定する。
かなように、３２ビットＤＳＰ命令のＡフィールドのコ
ードデータは命令レジスタ２５における上位領域ＵＩＲ
にセットされる。また、Ａフィールドと同一のフォーマ
ットを有する１６ビットＤＳＰ命令も上位領域ＵＩＲに
セットされる。したがって、その何れにおいても、ＣＰ
Ｕコア２は、必要なアドレス演算及びデータフェッチ
（若しくはオペランドフェッチ）に必要なデータパスの
選択を同様に行えばよい。換言すれば、３２ビットＤＳ
Ｐ命令を実行するためのデータフェッチ（若しくはオペ
ランドフェッチ）と１６ビットＤＳＰ命令を実行するた
めのデータフェッチ（若しくはオペランドフェッチ）と
に必要とされるデコード回路２４０、２４１が共通化さ
れ、この点においても、マイクロコンピュータ１の論理
規模の縮小に寄与する。３２ビットＤＳＰ命令のＡフィ
ールドが指定するＤＳＰエンジン３の内部レジスタの指
定情報や１６ビットＤＳＰ命令が指定するＤＳＰエンジ
ン３の内部レジスタの指定情報は、前記ＤＳＰデコード
信号２４４としてＤＳＰエンジン３に与えられる。ＤＳ
Ｐデコード信号２４４を有意とするか否かは、前記第１
のデコード回路２４０が上位領域ＵＩＲの最上位側の４
ビットをデコードして決定する。
【００７０】次に、本実施例のマイクロコンピュータに
おける演算制御の内容を図７乃至図１６の命令実行タイ
ミングチャートを参照しながら説明する。本実施例のマ
イクロコンピュータ１は、ＩＦ，ＩＤ，ＥＸ，ＭＡ，Ｗ
Ｂ/ＤＳＰステージの５段パイプライン動作を行なって
いる。ＩＦは命令フェッチステージ、ＩＤは命令デコー
ドステージ、ＥＸは演算実行ステージ、ＭＡはメモリア
クセスステージ、ＷＢ/ＤＳＰはメモリから取得したデ
ータをＣＰＵコア２のレジスタに取り込むステージまた
はＤＳＰエンジン３がＤＳＰ命令を実行するステージで
ある。各図においてInstruction/Data Accessは内部バ
スＩＡＢ，ＩＤＢを介するメモリアクセスを意味し、ア
クセス対象は内蔵メモリ４〜７の他にマイクロコンピュ
ータ１の外部メモリも可能にされる。X,Y Mem. Access
は内部バスＸＡＢ，ＸＤＢやＹＡＢ，ＹＤＢを介するメ
モリアクセスを意味し、アクセス対象は内蔵メモリ４〜
７に限られる。Isnt.Fetchは命令レジスタ（ＩＲ）２５
への命令フェッチタイミング、Fetch.Regは命令レジス
タ（ＩＲ）２５、Source Data Outはソースデータ出
力、Destination Inはディスティネーションデータの入
力タイミング、Destination Registerはディスティネー
ションレジスタ、をそれぞれ意味する。PointerReg.は
ポインターレジスタ、Address Calc.はアドレス演算、D
ata Fetchはデータフェッチ、DSP Control signal Deco
rd Timingはデコーダ３４によるＤＳＰ制御信号２０の
デコードタイミングを意味する。
おける演算制御の内容を図７乃至図１６の命令実行タイ
ミングチャートを参照しながら説明する。本実施例のマ
イクロコンピュータ１は、ＩＦ，ＩＤ，ＥＸ，ＭＡ，Ｗ
Ｂ/ＤＳＰステージの５段パイプライン動作を行なって
いる。ＩＦは命令フェッチステージ、ＩＤは命令デコー
ドステージ、ＥＸは演算実行ステージ、ＭＡはメモリア
クセスステージ、ＷＢ/ＤＳＰはメモリから取得したデ
ータをＣＰＵコア２のレジスタに取り込むステージまた
はＤＳＰエンジン３がＤＳＰ命令を実行するステージで
ある。各図においてInstruction/Data Accessは内部バ
スＩＡＢ，ＩＤＢを介するメモリアクセスを意味し、ア
クセス対象は内蔵メモリ４〜７の他にマイクロコンピュ
ータ１の外部メモリも可能にされる。X,Y Mem. Access
は内部バスＸＡＢ，ＸＤＢやＹＡＢ，ＹＤＢを介するメ
モリアクセスを意味し、アクセス対象は内蔵メモリ４〜
７に限られる。Isnt.Fetchは命令レジスタ（ＩＲ）２５
への命令フェッチタイミング、Fetch.Regは命令レジス
タ（ＩＲ）２５、Source Data Outはソースデータ出
力、Destination Inはディスティネーションデータの入
力タイミング、Destination Registerはディスティネー
ションレジスタ、をそれぞれ意味する。PointerReg.は
ポインターレジスタ、Address Calc.はアドレス演算、D
ata Fetchはデータフェッチ、DSP Control signal Deco
rd Timingはデコーダ３４によるＤＳＰ制御信号２０の
デコードタイミングを意味する。
【００７１】図７はＣＰＵコア２内部のＡＬＵ演算命令
の実行タイムチャートを示す。ここではＡＬＵ演算命令
として、ＡＤＤ Ｒｍ, Ｒｎ を一例とする。
の実行タイムチャートを示す。ここではＡＬＵ演算命令
として、ＡＤＤ Ｒｍ, Ｒｎ を一例とする。
【００７２】ＩＦステージ直前におけるクロック信号Ｃ
ｌｏｃｋ２の立ち上がりのタイミングに同期して、実行
すべき命令（ＡＤＤ Ｒｍ, Ｒｎ ）が格納されている
アドレスがアドレスバスＩＡＢに出力される。Instruct
ion/Data Ｍem. Accessでは、ＩＦステージでメモリア
クセス動作が行われる。具体的にはクロック信号Ｃｌｏ
ｃｋ１の立ち上がりからクロック信号Ｃｌｏｃｋ２の立
ち上りの期間でアドレスバスＩＡＢで指定されたアドレ
スのデコードが行われ、ＩＦステージのクロック信号Ｃ
ｌｏｃｋ２の立ち上がりから次のクロック信号Ｃｌｏｃ
ｋ１の立ち上がりの期間で命令アクセスが行われる。そ
のためＩＦステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりからデータバスＩＤＢに命令が出力される。デー
タバスＩＤＢに出力された命令は、ＩＤステージのクロ
ック信号Ｃｌｏｃｋ１の立ち上がりのタイミングに同期
して命令レジスタ（ＩＲ）２５に取り込まれる。ＩＤス
テージでは命令レジスタ（ＩＲ）２５に取り込まれたデ
ータのデコードが行なわれる。ＥＸステージのクロック
信号Ｃｌｏｃｋ１の立ち上がりのタイミングに同期し
て、ソースデータが格納されているレジスタがアクセス
され、ＣＰＵコア２の内部バスＡ１，Ｂ１にレジスタの
値が出力される。命令ＡＤＤ Ｒｍ, Ｒｎでは、Ｒｍと
Ｒｎに指定したレジスタがソースレジスタとされる。Ｒ
ｍとＲｎはＣＰＵコア２の内部の任意のレジスタ（図３
では、レジスタ２０９内の任意のレジスタ、Ａ０ｘ，Ａ
１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，Ｉｙ、ＲｍおよびＲｎと
して指定可能）を指定できる。ＣＰＵコア２の内部バス
Ａ１，Ｂ１に出力されたデータは算術論理演算器（ＡＬ
Ｕ）２１３で加算演算が行われ、その結果はＣＰＵコア
２の内部バスＣ１に出力される。ＣＰＵコア２の内部バ
スＣ１に出力された演算結果は、ＥＸステージのクロッ
ク信号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期し
てディステネーションレジスタ（ディステネーションレ
ジスタは、ＡＤＤＲｍ, Ｒｎ 命令でＲｎに指定したレ
ジスタとされる）に格納される。このように、ＣＰＵコ
ア２の内部のＡＬＵ演算命令では、ＩＦ，ＩＤ，ＥＸの
３段のパイプラインステージで命令実行動作が完了す
る。
ｌｏｃｋ２の立ち上がりのタイミングに同期して、実行
すべき命令（ＡＤＤ Ｒｍ, Ｒｎ ）が格納されている
アドレスがアドレスバスＩＡＢに出力される。Instruct
ion/Data Ｍem. Accessでは、ＩＦステージでメモリア
クセス動作が行われる。具体的にはクロック信号Ｃｌｏ
ｃｋ１の立ち上がりからクロック信号Ｃｌｏｃｋ２の立
ち上りの期間でアドレスバスＩＡＢで指定されたアドレ
スのデコードが行われ、ＩＦステージのクロック信号Ｃ
ｌｏｃｋ２の立ち上がりから次のクロック信号Ｃｌｏｃ
ｋ１の立ち上がりの期間で命令アクセスが行われる。そ
のためＩＦステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりからデータバスＩＤＢに命令が出力される。デー
タバスＩＤＢに出力された命令は、ＩＤステージのクロ
ック信号Ｃｌｏｃｋ１の立ち上がりのタイミングに同期
して命令レジスタ（ＩＲ）２５に取り込まれる。ＩＤス
テージでは命令レジスタ（ＩＲ）２５に取り込まれたデ
ータのデコードが行なわれる。ＥＸステージのクロック
信号Ｃｌｏｃｋ１の立ち上がりのタイミングに同期し
て、ソースデータが格納されているレジスタがアクセス
され、ＣＰＵコア２の内部バスＡ１，Ｂ１にレジスタの
値が出力される。命令ＡＤＤ Ｒｍ, Ｒｎでは、Ｒｍと
Ｒｎに指定したレジスタがソースレジスタとされる。Ｒ
ｍとＲｎはＣＰＵコア２の内部の任意のレジスタ（図３
では、レジスタ２０９内の任意のレジスタ、Ａ０ｘ，Ａ
１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，Ｉｙ、ＲｍおよびＲｎと
して指定可能）を指定できる。ＣＰＵコア２の内部バス
Ａ１，Ｂ１に出力されたデータは算術論理演算器（ＡＬ
Ｕ）２１３で加算演算が行われ、その結果はＣＰＵコア
２の内部バスＣ１に出力される。ＣＰＵコア２の内部バ
スＣ１に出力された演算結果は、ＥＸステージのクロッ
ク信号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期し
てディステネーションレジスタ（ディステネーションレ
ジスタは、ＡＤＤＲｍ, Ｒｎ 命令でＲｎに指定したレ
ジスタとされる）に格納される。このように、ＣＰＵコ
ア２の内部のＡＬＵ演算命令では、ＩＦ，ＩＤ，ＥＸの
３段のパイプラインステージで命令実行動作が完了す
る。
【００７３】図８はメモリからＣＰＵコア２へのデータ
読み込み動作のタイムチャートを示す。メモリからＣＰ
Ｕコア２へのデータ読み込み動作命令の一例として、Ｍ
ＯＶ.Ｌ ＠Ｒｍ, Ｒｎを例にとって動作説明をする。
命令フェッチ（ＩＦ）、命令デコード（ＩＤ）までの動
作は図７と同じなのでその部分の詳細な説明は省略す
る。
読み込み動作のタイムチャートを示す。メモリからＣＰ
Ｕコア２へのデータ読み込み動作命令の一例として、Ｍ
ＯＶ.Ｌ ＠Ｒｍ, Ｒｎを例にとって動作説明をする。
命令フェッチ（ＩＦ）、命令デコード（ＩＤ）までの動
作は図７と同じなのでその部分の詳細な説明は省略す
る。
【００７４】ＥＸステージのクロック信号Ｃｌｏｃｋ１
の立ち上がりのタイミングに同期して、アドレスポイン
タとなるレジスタのデータはＣＰＵコア２の内部バスＡ
１に出力される。この例では、アドレスポインタとなる
レジスタは、Ｒｍで指定したレジスタになる。Ｒｍに指
定できるレジスタは、ＣＰＵコア２に含まれる任意のレ
ジスタ（図３では、Ｒｅｇ.に含まれる任意のレジス
タ、Ａ０ｘ，Ａ１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲ
ｍとして指定可能）である。ＣＰＵコア２の内部バスＡ
１に出力されたデータは、アドレスバッファ２０５に格
納され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立
ち上がりのタイミングに同期してアドレスバスＩＡＢに
出力される。一方ＣＰＵコア２の内部バスＡ１に出力さ
れたデータは算術論理演算器（ＡＬＵ）２１３で演算が
行なわれる。この場合、算術論理演算器（ＡＬＵ）２１
３は０加算演算を行なう。その結果はＣＰＵコア２の内
部バスＣ１に出力される。ＣＰＵコア２の内部バスＣ１
に出力された演算結果は、ＥＸステージのクロック信号
Ｃｌｏｃｋ２の立ち上がりのタイミングに同期してポイ
ンタレジスタ（この場合、Ｒｍで指定されレジスタ）に
格納される。Instruction/Data Mem. Accessでは、ＭＡ
ステージのクロック信号Ｃｌｏｃｋ１の立ち上がりから
クロック信号Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸス
テージのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイ
ミングに同期して、アドレスバスＩＡＢに出力したアド
レスのデコードが行なわれ、ＭＡステージのクロック信
号Ｃｌｏｃｋ２の立ち上がりから次のクロック信号Ｃｌ
ｏｃｋ１の立ち上がりの期間でデータアクセスを行な
う。そのためＭＡステージのクロック信号Ｃｌｏｃｋ２
の立ち上がりからデータバスＩＤＢにデータが出力され
る。データバスＩＤＢに出力されたデータは、ＷＢ/Ｄ
ＳＰステージのクロック信号Ｃｌｏｃｋ１の立ち上がり
のタイミングに同期してＣＰＵコア２に取り込まれ、Ｃ
ＰＵコア２の内部バスＤＷにデータが出力される。ＷＢ
/ＤＳＰステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりのタイミングに同期してＣＰＵコア２の内部バスＤ
Ｗ上のデータがディステネーションレジスタに格納され
て、動作を終了する。この例では、ディステネーション
レジスタはＲｎに指定したレジスタになる。Ｒｎに指定
できるレジスタは、ＣＰＵコア２に含まれる任意のレジ
スタ（図３では、Ｒｅｇ.内の任意のレジスタ、Ａ０
ｘ，Ａ１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲｎとして
指定可能）である。以上のようにメモリからＣＰＵコア
２へのデータ読み込み動作命令では、ＩＦ，ＩＤ，Ｅ
Ｘ，ＭＡ，ＷＢ/ＤＳＰの５段のパイプラインステージ
で命令実行動作が完了する。
の立ち上がりのタイミングに同期して、アドレスポイン
タとなるレジスタのデータはＣＰＵコア２の内部バスＡ
１に出力される。この例では、アドレスポインタとなる
レジスタは、Ｒｍで指定したレジスタになる。Ｒｍに指
定できるレジスタは、ＣＰＵコア２に含まれる任意のレ
ジスタ（図３では、Ｒｅｇ.に含まれる任意のレジス
タ、Ａ０ｘ，Ａ１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲ
ｍとして指定可能）である。ＣＰＵコア２の内部バスＡ
１に出力されたデータは、アドレスバッファ２０５に格
納され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立
ち上がりのタイミングに同期してアドレスバスＩＡＢに
出力される。一方ＣＰＵコア２の内部バスＡ１に出力さ
れたデータは算術論理演算器（ＡＬＵ）２１３で演算が
行なわれる。この場合、算術論理演算器（ＡＬＵ）２１
３は０加算演算を行なう。その結果はＣＰＵコア２の内
部バスＣ１に出力される。ＣＰＵコア２の内部バスＣ１
に出力された演算結果は、ＥＸステージのクロック信号
Ｃｌｏｃｋ２の立ち上がりのタイミングに同期してポイ
ンタレジスタ（この場合、Ｒｍで指定されレジスタ）に
格納される。Instruction/Data Mem. Accessでは、ＭＡ
ステージのクロック信号Ｃｌｏｃｋ１の立ち上がりから
クロック信号Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸス
テージのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイ
ミングに同期して、アドレスバスＩＡＢに出力したアド
レスのデコードが行なわれ、ＭＡステージのクロック信
号Ｃｌｏｃｋ２の立ち上がりから次のクロック信号Ｃｌ
ｏｃｋ１の立ち上がりの期間でデータアクセスを行な
う。そのためＭＡステージのクロック信号Ｃｌｏｃｋ２
の立ち上がりからデータバスＩＤＢにデータが出力され
る。データバスＩＤＢに出力されたデータは、ＷＢ/Ｄ
ＳＰステージのクロック信号Ｃｌｏｃｋ１の立ち上がり
のタイミングに同期してＣＰＵコア２に取り込まれ、Ｃ
ＰＵコア２の内部バスＤＷにデータが出力される。ＷＢ
/ＤＳＰステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりのタイミングに同期してＣＰＵコア２の内部バスＤ
Ｗ上のデータがディステネーションレジスタに格納され
て、動作を終了する。この例では、ディステネーション
レジスタはＲｎに指定したレジスタになる。Ｒｎに指定
できるレジスタは、ＣＰＵコア２に含まれる任意のレジ
スタ（図３では、Ｒｅｇ.内の任意のレジスタ、Ａ０
ｘ，Ａ１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲｎとして
指定可能）である。以上のようにメモリからＣＰＵコア
２へのデータ読み込み動作命令では、ＩＦ，ＩＤ，Ｅ
Ｘ，ＭＡ，ＷＢ/ＤＳＰの５段のパイプラインステージ
で命令実行動作が完了する。
【００７５】図９はＣＰＵコア２からメモリへのデータ
書込み動作命令のタイムチャートを示す。ＣＰＵコア２
からメモリへのデータ書込み動作命令の一例として、Ｍ
ＯＶ.Ｌ Ｒｍ, ＠Ｒｎを例にとって動作を説明する。
命令フェッチ（ＩＦ）、命令デコード（ＩＤ）の動作は
図８と同じなので、その部分の詳細な説明は省略する。
書込み動作命令のタイムチャートを示す。ＣＰＵコア２
からメモリへのデータ書込み動作命令の一例として、Ｍ
ＯＶ.Ｌ Ｒｍ, ＠Ｒｎを例にとって動作を説明する。
命令フェッチ（ＩＦ）、命令デコード（ＩＤ）の動作は
図８と同じなので、その部分の詳細な説明は省略する。
【００７６】ＥＸステージのクロック信号Ｃｌｏｃｋ１
の立ち上がりのタイミングに同期して、アドレスポイン
タとなるレジスタのデータがＣＰＵコア２の内部バスＡ
１に出力される。この例では、アドレスポインタとなる
レジスタは、Ｒｎで指定したレジスタになる。Ｒｎに指
定できるレジスタは、ＣＰＵコア２に含まれる任意のレ
ジスタ（図３では、Ｒｅｇ.内の任意のレジスタ，Ａ０
ｘ，Ａ１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲｎとして
指定可能）である。ＣＰＵコア２の内部バスＡ１に出力
されたデータは、アドレスバッファ２０５に格納され、
ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち上がり
のタイミングに同期してアドレスバスＩＡＢに出力され
る。一方ＣＰＵコア２の内部バスＡ１に出力されたデー
タは算術論理演算器（ＡＬＵ）２１３で演算が行われ
る。この場合、算術論理演算器（ＡＬＵ）２１３は０加
算演算を行なう。その演算結果はＣＰＵコア２の内部バ
スＣ１に出力される。ＣＰＵコア２の内部バスＣ１に出
力された演算結果は、ＥＸステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりのタイミングに同期してポインタ
レジスタ（この場合、Ｒｎで指定したレジスタ）に格納
される。命令 ＭＯＶ.Ｌ Ｒｍ, ＠Ｒｎの場合、ＥＸス
テージでアドレス演算を行なうと同時に、メモリへ書き
込むべきデータをデータバスＩＤＢに出力する準備が行
われる。ＥＸステージのクロック信号Ｃｌｏｃｋ１の立
ち上がりのタイミングに同期して、メモリへ書き込むべ
きデータが格納されているレジスタよりＣＰＵコア２の
内部バスＤＲへ値が出力される。この例の場合、メモリ
へ書き込むべきデータが格納されているレジスタは、Ｒ
ｍで指定したレジスタになる。Ｒｍに指定できるレジス
タは、ＣＰＵコア２に含まれる任意のレジスタ（図３で
は、Ｒｅｇ.内の任意のレジスタ，Ａ０ｘ，Ａ１ｘ，Ｉ
ｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲｍとして指定可能）であ
る。ＣＰＵコア２の内部バスＤＲへ出力された値は、Ｍ
Ａステージのクロック信号Ｃｌｏｃｋ２の立ち上がりの
タイミングに同期してデータバスＩＤＢに出力される。
Instruction/Data Mem. Accessでは、ＭＡステージのク
ロック信号Ｃｌｏｃｋ１の立ち上がりからクロック信号
Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸステージのクロ
ック信号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期
してアドレスバスＩＡＢに出力されたアドレスのデコー
ドが行なわれ、ＭＡステージのクロック信号Ｃｌｏｃｋ
２の立ち上がりのタイミングに同期してデータバスＩＤ
Ｂに出力されたデータが書込まれて、動作を終了する。
メモリからＣＰＵコア２へのデータ書込み動作命令で
は、ＣＰＵコア２としてはデータバスＩＤＢにデータを
出力した時点で動作が終了するので、ＩＦ，ＩＤ，Ｅ
Ｘ，ＭＡの４段のパイプラインステージで動作が完了す
る。
の立ち上がりのタイミングに同期して、アドレスポイン
タとなるレジスタのデータがＣＰＵコア２の内部バスＡ
１に出力される。この例では、アドレスポインタとなる
レジスタは、Ｒｎで指定したレジスタになる。Ｒｎに指
定できるレジスタは、ＣＰＵコア２に含まれる任意のレ
ジスタ（図３では、Ｒｅｇ.内の任意のレジスタ，Ａ０
ｘ，Ａ１ｘ，Ｉｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲｎとして
指定可能）である。ＣＰＵコア２の内部バスＡ１に出力
されたデータは、アドレスバッファ２０５に格納され、
ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち上がり
のタイミングに同期してアドレスバスＩＡＢに出力され
る。一方ＣＰＵコア２の内部バスＡ１に出力されたデー
タは算術論理演算器（ＡＬＵ）２１３で演算が行われ
る。この場合、算術論理演算器（ＡＬＵ）２１３は０加
算演算を行なう。その演算結果はＣＰＵコア２の内部バ
スＣ１に出力される。ＣＰＵコア２の内部バスＣ１に出
力された演算結果は、ＥＸステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりのタイミングに同期してポインタ
レジスタ（この場合、Ｒｎで指定したレジスタ）に格納
される。命令 ＭＯＶ.Ｌ Ｒｍ, ＠Ｒｎの場合、ＥＸス
テージでアドレス演算を行なうと同時に、メモリへ書き
込むべきデータをデータバスＩＤＢに出力する準備が行
われる。ＥＸステージのクロック信号Ｃｌｏｃｋ１の立
ち上がりのタイミングに同期して、メモリへ書き込むべ
きデータが格納されているレジスタよりＣＰＵコア２の
内部バスＤＲへ値が出力される。この例の場合、メモリ
へ書き込むべきデータが格納されているレジスタは、Ｒ
ｍで指定したレジスタになる。Ｒｍに指定できるレジス
タは、ＣＰＵコア２に含まれる任意のレジスタ（図３で
は、Ｒｅｇ.内の任意のレジスタ，Ａ０ｘ，Ａ１ｘ，Ｉ
ｘ，Ａ０ｙ，Ａ１ｙ，ＩｙがＲｍとして指定可能）であ
る。ＣＰＵコア２の内部バスＤＲへ出力された値は、Ｍ
Ａステージのクロック信号Ｃｌｏｃｋ２の立ち上がりの
タイミングに同期してデータバスＩＤＢに出力される。
Instruction/Data Mem. Accessでは、ＭＡステージのク
ロック信号Ｃｌｏｃｋ１の立ち上がりからクロック信号
Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸステージのクロ
ック信号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期
してアドレスバスＩＡＢに出力されたアドレスのデコー
ドが行なわれ、ＭＡステージのクロック信号Ｃｌｏｃｋ
２の立ち上がりのタイミングに同期してデータバスＩＤ
Ｂに出力されたデータが書込まれて、動作を終了する。
メモリからＣＰＵコア２へのデータ書込み動作命令で
は、ＣＰＵコア２としてはデータバスＩＤＢにデータを
出力した時点で動作が終了するので、ＩＦ，ＩＤ，Ｅ
Ｘ，ＭＡの４段のパイプラインステージで動作が完了す
る。
【００７７】図１０はＤＳＰ命令を実行するときのタイ
ムチャートを示す。ＤＳＰ命令の一例として、ＰＡＤＤ
Ｃ Ｓｘ, Ｓｙ, Ｄｚ ＮＯＰＸ ＮＯＰＹ を例に
とって動作説明を行う。この命令は、ＤＳＰエンジン３
内のレジスタに格納されているデータの加算を行ない、
ＤＳＰエンジン３とＸ-ＲＯＭ４やＸ-ＲＡＭ６、及びＹ
-ＲＯＭ５やＹ-ＲＡＭ７との間でのデータ転送は行なわ
ないという命令である。
ムチャートを示す。ＤＳＰ命令の一例として、ＰＡＤＤ
Ｃ Ｓｘ, Ｓｙ, Ｄｚ ＮＯＰＸ ＮＯＰＹ を例に
とって動作説明を行う。この命令は、ＤＳＰエンジン３
内のレジスタに格納されているデータの加算を行ない、
ＤＳＰエンジン３とＸ-ＲＯＭ４やＸ-ＲＡＭ６、及びＹ
-ＲＯＭ５やＹ-ＲＡＭ７との間でのデータ転送は行なわ
ないという命令である。
【００７８】命令フェッチの動作は図７と同じなのでそ
の部分の詳細な説明は省略する。ＩＤステージでは、ク
ロック信号Ｃｌｏｃｋ１からクロック信号Ｃｌｏｃｋ２
の期間でＣＰＵコア２で取り込んだ命令コードのデコー
ドが行なわれ、ＩＤステージのクロック信号Ｃｌｏｃｋ
２のタイミングで命令コードをデコードした結果がＤＳ
Ｐ制御信号２０としてＤＳＰエンジン３に出力される。
ＤＳＰエンジン３では、ＣＰＵコア２よりＤＳＰ制御信
号２０を入力すると、ＭＡステージまでの期間で入力し
たＤＳＰ制御信号２０をデコードする。ＷＢ/ＤＳＰス
テージのクロック信号Ｃｌｏｃｋ１の立ち上がりのタイ
ミングに同期して、ソースデータが格納されているレジ
スタがアクセスされ、ＤＳＰエンジン３の内部バスＡ
２，Ｂ２にレジスタの値が出力される。この例では、ソ
ースデータが格納されているレジスタは、ＳｘおよびＳ
ｙで指定したレジスタになる。ＳｘおよびＳｙに指定で
きるレジスタは、ＤＳＰエンジン３内部の任意のレジス
タ（図４では、Ｒｅｇ.内の任意のレジスタがＳｘおよ
びＳｙとして指定可能）である。ＤＳＰエンジン３の内
部バスＡ２，Ｂ２に出力されたデータは算術論理演算器
（ＡＬＵ）３０２で演算が行なわれ、その結果はＤＳＰ
エンジン３の内部バスＣ２に出力される。ＤＳＰエンジ
ン３の内部バスＣ２に出力された演算結果は、ＷＢ/Ｄ
ＳＰステージのクロック信号Ｃｌｏｃｋ２の立ち上がり
のタイミングに同期してディステネーションレジスタに
格納される。この例では、ディステネーションレジスタ
は、Ｄｚで指定されたレジスタになる。Ｄｚに指定でき
るレジスタは、ＤＳＰエンジン３内部の任意のレジスタ
（図４では、Ｒｅｇ.内の任意のレジスタ）である。以
上のようなＤＳＰ命令では、ＩＦ，ＩＤ，ＥＸ，ＭＡ，
ＷＢ/ＤＳＰの５段のパイプラインステージで動作が完
了する。
の部分の詳細な説明は省略する。ＩＤステージでは、ク
ロック信号Ｃｌｏｃｋ１からクロック信号Ｃｌｏｃｋ２
の期間でＣＰＵコア２で取り込んだ命令コードのデコー
ドが行なわれ、ＩＤステージのクロック信号Ｃｌｏｃｋ
２のタイミングで命令コードをデコードした結果がＤＳ
Ｐ制御信号２０としてＤＳＰエンジン３に出力される。
ＤＳＰエンジン３では、ＣＰＵコア２よりＤＳＰ制御信
号２０を入力すると、ＭＡステージまでの期間で入力し
たＤＳＰ制御信号２０をデコードする。ＷＢ/ＤＳＰス
テージのクロック信号Ｃｌｏｃｋ１の立ち上がりのタイ
ミングに同期して、ソースデータが格納されているレジ
スタがアクセスされ、ＤＳＰエンジン３の内部バスＡ
２，Ｂ２にレジスタの値が出力される。この例では、ソ
ースデータが格納されているレジスタは、ＳｘおよびＳ
ｙで指定したレジスタになる。ＳｘおよびＳｙに指定で
きるレジスタは、ＤＳＰエンジン３内部の任意のレジス
タ（図４では、Ｒｅｇ.内の任意のレジスタがＳｘおよ
びＳｙとして指定可能）である。ＤＳＰエンジン３の内
部バスＡ２，Ｂ２に出力されたデータは算術論理演算器
（ＡＬＵ）３０２で演算が行なわれ、その結果はＤＳＰ
エンジン３の内部バスＣ２に出力される。ＤＳＰエンジ
ン３の内部バスＣ２に出力された演算結果は、ＷＢ/Ｄ
ＳＰステージのクロック信号Ｃｌｏｃｋ２の立ち上がり
のタイミングに同期してディステネーションレジスタに
格納される。この例では、ディステネーションレジスタ
は、Ｄｚで指定されたレジスタになる。Ｄｚに指定でき
るレジスタは、ＤＳＰエンジン３内部の任意のレジスタ
（図４では、Ｒｅｇ.内の任意のレジスタ）である。以
上のようなＤＳＰ命令では、ＩＦ，ＩＤ，ＥＸ，ＭＡ，
ＷＢ/ＤＳＰの５段のパイプラインステージで動作が完
了する。
【００７９】図１１はＸ，Ｙメモリ４〜７からＤＳＰエ
ンジン３へのデータ読み込み動作命令のタイムチャート
を示す。Ｘ，Ｙメモリ４〜７からＤＳＰエンジン３への
データ読み込み動作命令の一例として、ＭＯＶＸ.Ｗ
＠Ａｘ, Ｄｘ ＭＯＶＹ.Ｗ ＠Ａｙ, Ｄｙ を例に
とってその動作を説明する。この命令は、ＡｘおよびＡ
ｙで指定したアドレスに格納されているデータをＤｘお
よびＤｙで指定したレジスタに転送するという命令であ
る。命令フェッチ、命令デコードの動作は図１０と同じ
なのでその部分の詳細な説明は省略する。
ンジン３へのデータ読み込み動作命令のタイムチャート
を示す。Ｘ，Ｙメモリ４〜７からＤＳＰエンジン３への
データ読み込み動作命令の一例として、ＭＯＶＸ.Ｗ
＠Ａｘ, Ｄｘ ＭＯＶＹ.Ｗ ＠Ａｙ, Ｄｙ を例に
とってその動作を説明する。この命令は、ＡｘおよびＡ
ｙで指定したアドレスに格納されているデータをＤｘお
よびＤｙで指定したレジスタに転送するという命令であ
る。命令フェッチ、命令デコードの動作は図１０と同じ
なのでその部分の詳細な説明は省略する。
【００８０】Ｘ，Ｙメモリ４〜７からＤＳＰエンジン３
へのデータ読み込み動作命令を実行する場合、アクセス
するメモリのアドレスはＣＰＵコア２が生成する。その
ためＥＸステージにおけるクロック信号Ｃｌｏｃｋ１の
立ち上がりのタイミングに同期して、アクセスすべきア
ドレスが格納されているレジスタがアクセスされ、ＣＰ
Ｕコア２の内部バスＡ１〜Ａ２にレジスタの値が出力さ
れる。この例では、アクセスすべきアドレスが格納され
ているレジスタは、Ａｘ，Ａｙで指定したレジスタにな
る。Ａｘに指定できるレジスタはＣＰＵコア２に含まれ
るレジスタＡ０ｘ，Ａ１ｘであり、Ａｙに指定できるレ
ジスタはＣＰＵコア２に含まれるレジスタＡ０ｙ，Ａ１
ｙである。ＣＰＵコア２の内部バスＡ１〜Ａ２に出力さ
れたデータは、メモリアドレスバッファ（ＭＡＢＸ，Ｍ
ＡＢＹ）に格納され、ＥＸステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりのタイミングに同期してアドレス
バスＸＡＢ，ＹＡＢに出力される。一方ＣＰＵコア２の
内部バスＡ１〜Ａ２に出力されたデータはＡＬＵ２１
３，ＰＡＵ２１２でアドレス演算が行なわれる。この場
合、ＡＬＵ２１３およびＰＡＵ２１２は０加算演算を行
なう。その演算結果はＣＰＵコア２の内部バスＣ１及び
Ｃ２に出力される。ＣＰＵコア２の内部バスＣ１及びＣ
２に出力された演算結果は、ＥＸステージのクロック信
号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期してポ
インタレジスタ（この場合、ＡｘおよびＡｙで指定した
レジスタ）に格納される。Ｘ，Ｙメモリ４〜７では、Ｍ
Ａステージのクロック信号Ｃｌｏｃｋ１の立ち上がりか
らクロック信号Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸ
ステージクロック信号Ｃｌｏｃｋ２の立ち上がりのタイ
ミングでアドレスバスＸＡＢ，ＹＡＢに出力されたアド
レスのデコードが行なわれ、ＭＡステージのクロック信
号Ｃｌｏｃｋ２の立ち上がりから次のクロック信号Ｃｌ
ｏｃｋ１の立ち上がりの期間でデータアクセスが行なわ
れる。そのためＭＡステージのクロック信号Ｃｌｏｃｋ
２の立ち上がりからデータバスＸＤＢ，ＹＤＢにデータ
が出力される。データバスＸＤＢ，ＹＤＢに出力された
データは、ＷＢ/ＤＳＰステージのクロック信号Ｃｌｏ
ｃｋ１の立ち上がりのタイミングに同期してＤＳＰエン
ジン３に取り込まれ、ＤＳＰエンジン３の内部バスＤ
１，Ｄ２にデータが供給される。ＷＢ/ＤＳＰステージ
のクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミング
に同期してＤＳＰエンジン３の内部バスＤ１，Ｄ２上の
データがディステネーションレジスタに格納されて、動
作を終了する。この例では、ディステネーションレジス
タはＤｘおよびＤｙに指定したレジスタになる。Ｄｘに
指定できるレジスタは、ＤＳＰエンジン３に含まれるレ
ジスタＸ０，Ｘ１であり、Ｄｙに指定できるレジスタ
は、ＤＳＰエンジン３に含まれるレジスタＹ０，Ｙ１で
ある。以上のようにメモリからＤＳＰエンジン３へのデ
ータ読み込み動作命令では、ＩＦ，ＩＤ，ＥＸ，ＭＡ，
ＷＢ/ＤＳＰの５段のパイプラインステージで動作が完
了する。斯る並列的なデータ読込み動作は、相互に独立
したバスＸＡＢ，ＸＤＢとＹＡＢ，ＹＤＢとを介してＣ
ＰＵコア２がＸ，Ｙメモリ４〜７をアクセスできるよう
になっているからである。
へのデータ読み込み動作命令を実行する場合、アクセス
するメモリのアドレスはＣＰＵコア２が生成する。その
ためＥＸステージにおけるクロック信号Ｃｌｏｃｋ１の
立ち上がりのタイミングに同期して、アクセスすべきア
ドレスが格納されているレジスタがアクセスされ、ＣＰ
Ｕコア２の内部バスＡ１〜Ａ２にレジスタの値が出力さ
れる。この例では、アクセスすべきアドレスが格納され
ているレジスタは、Ａｘ，Ａｙで指定したレジスタにな
る。Ａｘに指定できるレジスタはＣＰＵコア２に含まれ
るレジスタＡ０ｘ，Ａ１ｘであり、Ａｙに指定できるレ
ジスタはＣＰＵコア２に含まれるレジスタＡ０ｙ，Ａ１
ｙである。ＣＰＵコア２の内部バスＡ１〜Ａ２に出力さ
れたデータは、メモリアドレスバッファ（ＭＡＢＸ，Ｍ
ＡＢＹ）に格納され、ＥＸステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりのタイミングに同期してアドレス
バスＸＡＢ，ＹＡＢに出力される。一方ＣＰＵコア２の
内部バスＡ１〜Ａ２に出力されたデータはＡＬＵ２１
３，ＰＡＵ２１２でアドレス演算が行なわれる。この場
合、ＡＬＵ２１３およびＰＡＵ２１２は０加算演算を行
なう。その演算結果はＣＰＵコア２の内部バスＣ１及び
Ｃ２に出力される。ＣＰＵコア２の内部バスＣ１及びＣ
２に出力された演算結果は、ＥＸステージのクロック信
号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期してポ
インタレジスタ（この場合、ＡｘおよびＡｙで指定した
レジスタ）に格納される。Ｘ，Ｙメモリ４〜７では、Ｍ
Ａステージのクロック信号Ｃｌｏｃｋ１の立ち上がりか
らクロック信号Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸ
ステージクロック信号Ｃｌｏｃｋ２の立ち上がりのタイ
ミングでアドレスバスＸＡＢ，ＹＡＢに出力されたアド
レスのデコードが行なわれ、ＭＡステージのクロック信
号Ｃｌｏｃｋ２の立ち上がりから次のクロック信号Ｃｌ
ｏｃｋ１の立ち上がりの期間でデータアクセスが行なわ
れる。そのためＭＡステージのクロック信号Ｃｌｏｃｋ
２の立ち上がりからデータバスＸＤＢ，ＹＤＢにデータ
が出力される。データバスＸＤＢ，ＹＤＢに出力された
データは、ＷＢ/ＤＳＰステージのクロック信号Ｃｌｏ
ｃｋ１の立ち上がりのタイミングに同期してＤＳＰエン
ジン３に取り込まれ、ＤＳＰエンジン３の内部バスＤ
１，Ｄ２にデータが供給される。ＷＢ/ＤＳＰステージ
のクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミング
に同期してＤＳＰエンジン３の内部バスＤ１，Ｄ２上の
データがディステネーションレジスタに格納されて、動
作を終了する。この例では、ディステネーションレジス
タはＤｘおよびＤｙに指定したレジスタになる。Ｄｘに
指定できるレジスタは、ＤＳＰエンジン３に含まれるレ
ジスタＸ０，Ｘ１であり、Ｄｙに指定できるレジスタ
は、ＤＳＰエンジン３に含まれるレジスタＹ０，Ｙ１で
ある。以上のようにメモリからＤＳＰエンジン３へのデ
ータ読み込み動作命令では、ＩＦ，ＩＤ，ＥＸ，ＭＡ，
ＷＢ/ＤＳＰの５段のパイプラインステージで動作が完
了する。斯る並列的なデータ読込み動作は、相互に独立
したバスＸＡＢ，ＸＤＢとＹＡＢ，ＹＤＢとを介してＣ
ＰＵコア２がＸ，Ｙメモリ４〜７をアクセスできるよう
になっているからである。
【００８１】図１２はＤＳＰエンジン３からＸ，Ｙメモ
リ６，７へのデータ書込み動作のタイムチャートを示
す。ＤＳＰエンジン３からＸ，Ｙメモリ６，７へのデー
タ書込み動作命令の一例として、ＭＯＶＸ.Ｗ Ｄａ,
＠Ａｘ ＭＯＶＹ.Ｗ Ｄａ, ＠Ａｙ を例にとっ
てその動作を説明をする。この命令は、Ｄａで指定した
レジスタに格納されているデータをＡｘおよびＡｙで指
定したレジスタに格納されているアドレスに転送すると
いう命令である。
リ６，７へのデータ書込み動作のタイムチャートを示
す。ＤＳＰエンジン３からＸ，Ｙメモリ６，７へのデー
タ書込み動作命令の一例として、ＭＯＶＸ.Ｗ Ｄａ,
＠Ａｘ ＭＯＶＹ.Ｗ Ｄａ, ＠Ａｙ を例にとっ
てその動作を説明をする。この命令は、Ｄａで指定した
レジスタに格納されているデータをＡｘおよびＡｙで指
定したレジスタに格納されているアドレスに転送すると
いう命令である。
【００８２】命令フェッチ、命令デコードの動作は図１
１と同じなのでその部分の詳細な説明は省略する。ＤＳ
Ｐエンジン３からＸ，Ｙメモリ６，７へのデータ書込み
動作命令を実行する場合、アクセスされるべきメモリア
ドレスはＣＰＵコア２が生成する。そのためＥＸステー
ジにおけるクロック信号Ｃｌｏｃｋ１の立ち上がりのタ
イミングに同期して、アクセスすべきアドレスが格納さ
れているレジスタがアクセスされ、ＣＰＵコア２の内部
バスＡ１〜Ａ２にレジスタの値が出力される。この例で
は、アクセスすべきアドレスが格納されているレジスタ
は、Ａｘ，Ａｙで指定したレジスタになる。Ａｘに指定
できるレジスタはＣＰＵコア２に含まれるレジスタＡ０
ｘ，Ａ１ｘであり、Ａｙに指定できるレジスタはＣＰＵ
コア２に含まれるレジスタＡ０ｙ，Ａ１ｙである。ＣＰ
Ｕコア２の内部バスＡ１，Ａ２に出力されたデータは、
メモリアドレスバッファ（ＭＡＢＸ，ＭＡＢＹ）に格納
され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりのタイミングに同期してアドレスバスＸＡＢ，Ｙ
ＡＢに出力される。
１と同じなのでその部分の詳細な説明は省略する。ＤＳ
Ｐエンジン３からＸ，Ｙメモリ６，７へのデータ書込み
動作命令を実行する場合、アクセスされるべきメモリア
ドレスはＣＰＵコア２が生成する。そのためＥＸステー
ジにおけるクロック信号Ｃｌｏｃｋ１の立ち上がりのタ
イミングに同期して、アクセスすべきアドレスが格納さ
れているレジスタがアクセスされ、ＣＰＵコア２の内部
バスＡ１〜Ａ２にレジスタの値が出力される。この例で
は、アクセスすべきアドレスが格納されているレジスタ
は、Ａｘ，Ａｙで指定したレジスタになる。Ａｘに指定
できるレジスタはＣＰＵコア２に含まれるレジスタＡ０
ｘ，Ａ１ｘであり、Ａｙに指定できるレジスタはＣＰＵ
コア２に含まれるレジスタＡ０ｙ，Ａ１ｙである。ＣＰ
Ｕコア２の内部バスＡ１，Ａ２に出力されたデータは、
メモリアドレスバッファ（ＭＡＢＸ，ＭＡＢＹ）に格納
され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりのタイミングに同期してアドレスバスＸＡＢ，Ｙ
ＡＢに出力される。
【００８３】ＭＡステージのクロック信号Ｃｌｏｃｋ１
の立ち上がりのタイミングに同期して、転送されるべき
データが格納されているＤＳＰエンジン３の内部レジス
タがアクセスされ、ＤＳＰエンジン３の内部バスＤ１，
Ｄ２に当該レジスタの値が出力され、それらがメモリデ
ータバッファ（ＭＤＢＸ，ＭＤＢＹ）に格納される。こ
の例の場合、転送されるべきデータが格納されているＤ
ＳＰエンジン３の内部レジスタはＤａで指定されたレジ
スタになる。Ｄａで指定できるレジスタは、ＤＳＰエン
ジン３に含まれるレジスタＡ０及びＡ１である。ＭＡス
テージのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイ
ミングに同期して、メモリデータバッファ（ＭＤＢＸ，
ＭＤＢＹ）に格納されたデータはデータバスＸＤＢ，Ｙ
ＤＢに出力される。Ｘ，Ｙメモリ６，７では、ＭＡステ
ージのクロック信号Ｃｌｏｃｋ１の立ち上がりからクロ
ック信号Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸステー
ジクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミング
でアドレスバスＸＡＢ，ＹＡＢに出力されたアドレスの
デコードが行なわれ、ＭＡステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりから次のクロック信号Ｃｌｏｃｋ
１の立ち上がりの期間でデータアクセスが行なわれる。
そのため、データバスＸＤＢ，ＹＤＢに出力されたデー
タはＭＡステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりから書込まれる。以上のようにＤＳＰエンジン３か
らＸ，Ｙメモリ６，７へのデータ書込み動作命令では、
ＩＦ，ＩＤ，ＥＸ，ＭＡの４段のパイプラインステージ
で動作が完了する。斯る並列的なデータ書込み動作は、
相互に独立したバスＸＡＢ，ＸＤＢとＴＡＢ，ＹＤＢと
を介してＣＰＵコア２がＸ，Ｙメモリ４，６をアクセス
できるようになっているからである。
の立ち上がりのタイミングに同期して、転送されるべき
データが格納されているＤＳＰエンジン３の内部レジス
タがアクセスされ、ＤＳＰエンジン３の内部バスＤ１，
Ｄ２に当該レジスタの値が出力され、それらがメモリデ
ータバッファ（ＭＤＢＸ，ＭＤＢＹ）に格納される。こ
の例の場合、転送されるべきデータが格納されているＤ
ＳＰエンジン３の内部レジスタはＤａで指定されたレジ
スタになる。Ｄａで指定できるレジスタは、ＤＳＰエン
ジン３に含まれるレジスタＡ０及びＡ１である。ＭＡス
テージのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイ
ミングに同期して、メモリデータバッファ（ＭＤＢＸ，
ＭＤＢＹ）に格納されたデータはデータバスＸＤＢ，Ｙ
ＤＢに出力される。Ｘ，Ｙメモリ６，７では、ＭＡステ
ージのクロック信号Ｃｌｏｃｋ１の立ち上がりからクロ
ック信号Ｃｌｏｃｋ２の立ち上りの期間で、ＥＸステー
ジクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミング
でアドレスバスＸＡＢ，ＹＡＢに出力されたアドレスの
デコードが行なわれ、ＭＡステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりから次のクロック信号Ｃｌｏｃｋ
１の立ち上がりの期間でデータアクセスが行なわれる。
そのため、データバスＸＤＢ，ＹＤＢに出力されたデー
タはＭＡステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりから書込まれる。以上のようにＤＳＰエンジン３か
らＸ，Ｙメモリ６，７へのデータ書込み動作命令では、
ＩＦ，ＩＤ，ＥＸ，ＭＡの４段のパイプラインステージ
で動作が完了する。斯る並列的なデータ書込み動作は、
相互に独立したバスＸＡＢ，ＸＤＢとＴＡＢ，ＹＤＢと
を介してＣＰＵコア２がＸ，Ｙメモリ４，６をアクセス
できるようになっているからである。
【００８４】図１３はメモリからＤＳＰエンジン３への
データ読み込み動作のタイムチャートを示す。メモリか
らＤＳＰエンジン３へのデータ読み込み動作命令の一例
として、ＭＯＶＳ.Ｌ ＠Ａｓ, Ｄｓ を例にとってそ
の動作を説明をする。この命令は、Ａｓで指定したアド
レスに格納されているデータをＤｓで指定したレジスタ
に転送するという命令である。
データ読み込み動作のタイムチャートを示す。メモリか
らＤＳＰエンジン３へのデータ読み込み動作命令の一例
として、ＭＯＶＳ.Ｌ ＠Ａｓ, Ｄｓ を例にとってそ
の動作を説明をする。この命令は、Ａｓで指定したアド
レスに格納されているデータをＤｓで指定したレジスタ
に転送するという命令である。
【００８５】基本動作は、図１１に示したＸ，Ｙメモリ
４〜７からＤＳＰエンジン３へのデータ読み込み動作と
同じである。図１１と図１３の違いは、図１１では対象
となるメモリがＸ，Ｙメモリ４〜７なのでＸバス，Ｙバ
スを使用するのに対し、図１３では対象となるメモリは
マイクロコンピュータ１がサポートする空間に接続され
ているメモリなので、バスＩＡＢ，ＩＤＢを使用すると
いうことである。ＥＸステージクロック信号Ｃｌｏｃｋ
１の立ち上がりのタイミングに同期して、アクセスすべ
きアドレスを保有しているレジスタがアクセスされ、Ｃ
ＰＵコア２の内部バスＡ１にレジスタの値が出力され
る。この例では、アクセスすべきアドレスが格納されて
いるレジスタは、Ａｓで指定したレジスタになる。Ａｓ
で指定可能なレジスタはＣＰＵコア２に含まれるＲｅ
ｇ.内の任意のレジスタである。ＣＰＵコア２の内部バ
スＡ１に出力されたデータは、アドレスバッファ２０５
に格納され、ＥＸステージのクロック信号Ｃｌｏｃｋ２
の立ち上がりのタイミングに同期してアドレスバスＩＡ
Ｂに出力される。一方ＣＰＵコア２の内部バスＡ１に出
力されたデータは算術論理演算器（ＡＬＵ）２１３でア
ドレス演算が行なわれる。この場合、算術論理演算器
（ＡＬＵ）２１３は０加算演算を行なう。その演算結果
はＣＰＵコア２の内部バスＣ１に出力される。ＣＰＵコ
ア２の内部バスＣ１に出力された演算結果は、ＥＸステ
ージのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミ
ングに同期してポインタレジスタ（この場合、Ａｓで指
定したレジスタ）に格納される。アクセス対象となるメ
モリでは、ＭＡステージのクロック信号Ｃｌｏｃｋ１の
立ち上がりからクロック信号Ｃｌｏｃｋ２の立ち上りの
期間で、ＥＸステージクロック信号Ｃｌｏｃｋ２の立ち
上がりのタイミングでアドレスバスＩＡＢに出力された
アドレスのデコードが行なわれ、ＭＡステージのクロッ
ク信号Ｃｌｏｃｋ２の立ち上がりから次のクロック信号
Ｃｌｏｃｋ１の立ち上がりの期間でデータアクセスが行
なわれる。そのためＭＡステージのクロック信号Ｃｌｏ
ｃｋ２の立ち上がりからデータバスＩＤＢにデータが出
力される。データバスＩＤＢに出力されたデータは、Ｗ
Ｂ/ＤＳＰステージのクロック信号Ｃｌｏｃｋ１の立ち
上がりのタイミングに同期してＤＳＰエンジン３に取り
込まれ、当該データがＤＳＰエンジン３の内部バスＤ１
に供給される。ＷＢ/ＤＳＰステージのクロック信号Ｃ
ｌｏｃｋ２の立ち上がりのタイミングに同期してＤＳＰ
エンジン３の内部バスＤ１上のデータがディステネーシ
ョンレジスタに格納されて、動作を終了する。この例で
は、ディステネーションレジスタはＤｓに指定したレジ
スタになる。Ｄｓに指定できるレジスタは、ＤＳＰエン
ジン３内の任意のレジスタである。以上のようにメモリ
からＤＳＰエンジン３へのデータ読み込み動作命令で
は、ＩＦ，ＩＤ，ＥＸ，ＭＡ，ＷＢ/ＤＳＰの５段のパ
イプラインステージで動作が完了する。
４〜７からＤＳＰエンジン３へのデータ読み込み動作と
同じである。図１１と図１３の違いは、図１１では対象
となるメモリがＸ，Ｙメモリ４〜７なのでＸバス，Ｙバ
スを使用するのに対し、図１３では対象となるメモリは
マイクロコンピュータ１がサポートする空間に接続され
ているメモリなので、バスＩＡＢ，ＩＤＢを使用すると
いうことである。ＥＸステージクロック信号Ｃｌｏｃｋ
１の立ち上がりのタイミングに同期して、アクセスすべ
きアドレスを保有しているレジスタがアクセスされ、Ｃ
ＰＵコア２の内部バスＡ１にレジスタの値が出力され
る。この例では、アクセスすべきアドレスが格納されて
いるレジスタは、Ａｓで指定したレジスタになる。Ａｓ
で指定可能なレジスタはＣＰＵコア２に含まれるＲｅ
ｇ.内の任意のレジスタである。ＣＰＵコア２の内部バ
スＡ１に出力されたデータは、アドレスバッファ２０５
に格納され、ＥＸステージのクロック信号Ｃｌｏｃｋ２
の立ち上がりのタイミングに同期してアドレスバスＩＡ
Ｂに出力される。一方ＣＰＵコア２の内部バスＡ１に出
力されたデータは算術論理演算器（ＡＬＵ）２１３でア
ドレス演算が行なわれる。この場合、算術論理演算器
（ＡＬＵ）２１３は０加算演算を行なう。その演算結果
はＣＰＵコア２の内部バスＣ１に出力される。ＣＰＵコ
ア２の内部バスＣ１に出力された演算結果は、ＥＸステ
ージのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミ
ングに同期してポインタレジスタ（この場合、Ａｓで指
定したレジスタ）に格納される。アクセス対象となるメ
モリでは、ＭＡステージのクロック信号Ｃｌｏｃｋ１の
立ち上がりからクロック信号Ｃｌｏｃｋ２の立ち上りの
期間で、ＥＸステージクロック信号Ｃｌｏｃｋ２の立ち
上がりのタイミングでアドレスバスＩＡＢに出力された
アドレスのデコードが行なわれ、ＭＡステージのクロッ
ク信号Ｃｌｏｃｋ２の立ち上がりから次のクロック信号
Ｃｌｏｃｋ１の立ち上がりの期間でデータアクセスが行
なわれる。そのためＭＡステージのクロック信号Ｃｌｏ
ｃｋ２の立ち上がりからデータバスＩＤＢにデータが出
力される。データバスＩＤＢに出力されたデータは、Ｗ
Ｂ/ＤＳＰステージのクロック信号Ｃｌｏｃｋ１の立ち
上がりのタイミングに同期してＤＳＰエンジン３に取り
込まれ、当該データがＤＳＰエンジン３の内部バスＤ１
に供給される。ＷＢ/ＤＳＰステージのクロック信号Ｃ
ｌｏｃｋ２の立ち上がりのタイミングに同期してＤＳＰ
エンジン３の内部バスＤ１上のデータがディステネーシ
ョンレジスタに格納されて、動作を終了する。この例で
は、ディステネーションレジスタはＤｓに指定したレジ
スタになる。Ｄｓに指定できるレジスタは、ＤＳＰエン
ジン３内の任意のレジスタである。以上のようにメモリ
からＤＳＰエンジン３へのデータ読み込み動作命令で
は、ＩＦ，ＩＤ，ＥＸ，ＭＡ，ＷＢ/ＤＳＰの５段のパ
イプラインステージで動作が完了する。
【００８６】図１４はＤＳＰエンジン３からメモリへの
データ書込み動作のタイムチャートを示す。ＤＳＰエン
ジン３からメモリへのデータ書込み動作命令の一例とし
て、ＭＯＶＳ.Ｌ Ｄｓ, ＠Ａｓを例にとってその
動作を説明する。この命令は、Ｄｓで指定したレジスタ
に格納されているデータをＡｓで指定したアドレスに転
送するという命令である。
データ書込み動作のタイムチャートを示す。ＤＳＰエン
ジン３からメモリへのデータ書込み動作命令の一例とし
て、ＭＯＶＳ.Ｌ Ｄｓ, ＠Ａｓを例にとってその
動作を説明する。この命令は、Ｄｓで指定したレジスタ
に格納されているデータをＡｓで指定したアドレスに転
送するという命令である。
【００８７】基本動作は図１２に示したＤＳＰエンジン
３からＸ，Ｙメモリへのデータ書込み動作と同じであ
る。図１２と図１４の違いは、図１２では対象となるメ
モリがＸ，ＹメモリであるのでバスＸＡＢ，ＸＤＢ、バ
スＹＡＢ，ＹＤＢを使用するのに対し、図１４では対象
となるメモリがマイクロコンピュータ１がサポートする
空間に接続されているメモリなので、バスＩＡＢ，ＩＤ
Ｂを使用するということである。
３からＸ，Ｙメモリへのデータ書込み動作と同じであ
る。図１２と図１４の違いは、図１２では対象となるメ
モリがＸ，ＹメモリであるのでバスＸＡＢ，ＸＤＢ、バ
スＹＡＢ，ＹＤＢを使用するのに対し、図１４では対象
となるメモリがマイクロコンピュータ１がサポートする
空間に接続されているメモリなので、バスＩＡＢ，ＩＤ
Ｂを使用するということである。
【００８８】ＥＸステージクロック信号Ｃｌｏｃｋ１の
立ち上がりのタイミングに同期して、転送先のアドレス
を保有しているレジスタがアクセスされ、ＣＰＵコア２
の内部バスＡ１にレジスタの値が出力される。この例で
は、アクセスすべきアドレスが格納されているレジスタ
は、Ａｓで指定したレジスタになる。Ａｓで指定可能な
レジスタはＣＰＵコア２に含まれるレジスタＲｅｇ.内
の任意のレジスタである。ＣＰＵコア２の内部バスＡ１
に出力されたデータは、アドレスバッファ２０５に格納
され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりのタイミングに同期してアドレスバスＩＡＢに出
力される。一方ＣＰＵコア２の内部バスＡ１に出力され
たデータは算術論理演算器（ＡＬＵ）２１３でアドレス
演算が行なわれる。この場合、算術論理演算器（ＡＬ
Ｕ）２１３は０加算演算を行なう。その演算結果はＣＰ
Ｕコア２の内部バスＣ１に出力される。ＣＰＵコア２の
バスＣ１に出力された演算結果は、ＥＸステージのクロ
ック信号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期
してポインタレジスタ（この場合、Ａｓで指定したレジ
スタ）に格納される。
立ち上がりのタイミングに同期して、転送先のアドレス
を保有しているレジスタがアクセスされ、ＣＰＵコア２
の内部バスＡ１にレジスタの値が出力される。この例で
は、アクセスすべきアドレスが格納されているレジスタ
は、Ａｓで指定したレジスタになる。Ａｓで指定可能な
レジスタはＣＰＵコア２に含まれるレジスタＲｅｇ.内
の任意のレジスタである。ＣＰＵコア２の内部バスＡ１
に出力されたデータは、アドレスバッファ２０５に格納
され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりのタイミングに同期してアドレスバスＩＡＢに出
力される。一方ＣＰＵコア２の内部バスＡ１に出力され
たデータは算術論理演算器（ＡＬＵ）２１３でアドレス
演算が行なわれる。この場合、算術論理演算器（ＡＬ
Ｕ）２１３は０加算演算を行なう。その演算結果はＣＰ
Ｕコア２の内部バスＣ１に出力される。ＣＰＵコア２の
バスＣ１に出力された演算結果は、ＥＸステージのクロ
ック信号Ｃｌｏｃｋ２の立ち上がりのタイミングに同期
してポインタレジスタ（この場合、Ａｓで指定したレジ
スタ）に格納される。
【００８９】ＭＡステージのクロック信号Ｃｌｏｃｋ１
の立ち上がりのタイミングに同期して、転送すべきデー
タを格納しているＤＳＰエンジン３内部のレジスタの値
がＤＳＰエンジン３の内部バスＤ１に出力され、メモリ
データバッファ（ＭＤＢＩ）に格納される。ＭＡステー
ジのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミン
グに同期して、メモリデータバッファ（ＭＤＢＩ）に格
納されたデータがデータバスＩＤＢに出力される。この
例では、転送すべきデータを格納しているＤＳＰエンジ
ン３内部のレジスタはＤｓに指定したレジスタになる。
Ｄｓに指定できるレジスタは、ＤＳＰエンジン３内の任
意のレジスタである。アクセス対象となるメモリでは、
ＭＡステージのクロック信号Ｃｌｏｃｋ１の立ち上がり
からクロック信号Ｃｌｏｃｋ２の立ち上りの期間で、Ｅ
Ｘステージクロック信号Ｃｌｏｃｋ２の立ち上がりのタ
イミングでアドレスバスＩＡＢに出力したアドレスのデ
コードが行なわれ、ＭＡステージのクロック信号Ｃｌｏ
ｃｋ２の立ち上がりから次のクロック信号Ｃｌｏｃｋ１
の立ち上がりの期間でデータアクセスが行なわれる。そ
のためＭＡステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりタイミングで、ＤＳＰエンジン３より出力された
データがメモリに書込まれる。以上のようにＤＳＰエン
ジン３から外部メモリへのデータ書込み動作命令では、
ＩＦ，ＩＤ，ＥＸ，ＭＡの４段のパイプラインステージ
で動作が完了する。
の立ち上がりのタイミングに同期して、転送すべきデー
タを格納しているＤＳＰエンジン３内部のレジスタの値
がＤＳＰエンジン３の内部バスＤ１に出力され、メモリ
データバッファ（ＭＤＢＩ）に格納される。ＭＡステー
ジのクロック信号Ｃｌｏｃｋ２の立ち上がりのタイミン
グに同期して、メモリデータバッファ（ＭＤＢＩ）に格
納されたデータがデータバスＩＤＢに出力される。この
例では、転送すべきデータを格納しているＤＳＰエンジ
ン３内部のレジスタはＤｓに指定したレジスタになる。
Ｄｓに指定できるレジスタは、ＤＳＰエンジン３内の任
意のレジスタである。アクセス対象となるメモリでは、
ＭＡステージのクロック信号Ｃｌｏｃｋ１の立ち上がり
からクロック信号Ｃｌｏｃｋ２の立ち上りの期間で、Ｅ
Ｘステージクロック信号Ｃｌｏｃｋ２の立ち上がりのタ
イミングでアドレスバスＩＡＢに出力したアドレスのデ
コードが行なわれ、ＭＡステージのクロック信号Ｃｌｏ
ｃｋ２の立ち上がりから次のクロック信号Ｃｌｏｃｋ１
の立ち上がりの期間でデータアクセスが行なわれる。そ
のためＭＡステージのクロック信号Ｃｌｏｃｋ２の立ち
上がりタイミングで、ＤＳＰエンジン３より出力された
データがメモリに書込まれる。以上のようにＤＳＰエン
ジン３から外部メモリへのデータ書込み動作命令では、
ＩＦ，ＩＤ，ＥＸ，ＭＡの４段のパイプラインステージ
で動作が完了する。
【００９０】次に、ＤＳＰ演算命令の一例として、ＰＡ
ＤＤ Ｓｘ, Ｓｙ, Ｄu ＰＭＵＬ Ｓe, Ｓf, Ｄ
g ＭＯＶＸ.Ｗ ＠Ａｘ, Ｄｘ ＭＯＶＹ.Ｗ ＠
Ａｙ, Ｄｙ を例にとり、図１５を用いてその動作説明
をする。この命令は、ＤＳＰエンジン３内のレジスタに
格納されているデータの加算、乗算を行ない、Ｘ-ＲＯ
Ｍ４やＸ-ＲＡＭ６及びＹ-ＲＯＭ５やＹ-ＲＡＭ７から
ＤＳＰエンジン３へのデータ転送を行なうという命令で
あり、図１０と図１１の動作を合わせた動作である。命
令フェッチ、命令デコードの動作は図１０と同じなので
その部分の詳細な説明は省略する。
ＤＤ Ｓｘ, Ｓｙ, Ｄu ＰＭＵＬ Ｓe, Ｓf, Ｄ
g ＭＯＶＸ.Ｗ ＠Ａｘ, Ｄｘ ＭＯＶＹ.Ｗ ＠
Ａｙ, Ｄｙ を例にとり、図１５を用いてその動作説明
をする。この命令は、ＤＳＰエンジン３内のレジスタに
格納されているデータの加算、乗算を行ない、Ｘ-ＲＯ
Ｍ４やＸ-ＲＡＭ６及びＹ-ＲＯＭ５やＹ-ＲＡＭ７から
ＤＳＰエンジン３へのデータ転送を行なうという命令で
あり、図１０と図１１の動作を合わせた動作である。命
令フェッチ、命令デコードの動作は図１０と同じなので
その部分の詳細な説明は省略する。
【００９１】Ｘ，ＹメモリからＤＳＰエンジン３へのデ
ータ読み込み動作命令を実行する場合、アクセスすべき
メモリのアドレスはＣＰＵコア２が生成する。そのため
ＥＸステージにおけるクロック信号Ｃｌｏｃｋ１の立ち
上がりのタイミングに同期して、アクセスすべきアドレ
スを保有するレジスタがアクセスされ、ＣＰＵコア２の
内部バスＡ１，Ａ２にレジスタの値が出力される。この
例では、アクセスすべきアドレスが格納されているレジ
スタは、Ａｘ，Ａｙで指定したレジスタになる。Ａｘに
指定できるレジスタはＣＰＵコア２に含まれるレジスタ
Ａ０ｘ，Ａ１ｘであり，Ａｙに指定できるレジスタはＣ
ＰＵコア２に含まれるレジスタＡ０ｙ，Ａ１ｙである。
ＣＰＵコア２の内部バスＡ１，Ａ２に出力されたデータ
は、メモリアドレスバッファ（ＭＡＢＸ，ＭＡＢＹ）に
格納され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の
立ち上がりのタイミングに同期してアドレスバスＸＡ
Ｂ，ＹＡＢに出力される。一方ＣＰＵ内部バスＡ１，Ａ
２に出力されたデータはＡＬＵ２１３，ＰＡＵ２１２で
アドレス演算が行なわれ（この場合、ＡＬＵ２１３およ
びＰＡＵ２１２は０加算演算を行なう）、その結果はＣ
ＰＵコア２の内部バスＣ１及びＣ２に出力される。ＣＰ
Ｕコア２の内部バスＣ１及びＣ２に出力された演算結果
は、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりのタイミングに同期してポインタレジスタ（この場
合、ＡｘおよびＡｙで指定したレジスタ）に格納され
る。Ｘ，Ｙメモリでは、ＭＡステージのクロック信号Ｃ
ｌｏｃｋ１の立ち上がりからクロック信号Ｃｌｏｃｋ２
の立ち上りの期間で、ＥＸステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりのタイミングでアドレスバスＸＡ
Ｂ，ＹＡＢに出力されたアドレスのデコードが行なわ
れ、ＭＡステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりから次のクロック信号Ｃｌｏｃｋ１の立ち上がりの
期間でデータアクセスが行なわれる。そのためＭＡステ
ージのクロック信号Ｃｌｏｃｋ２の立ち上がりからデー
タバスＸＤＢ，ＹＤＢにデータが出力される。データバ
スＸＤＢ，ＹＤＢに出力されたデータは、ＷＢ/ＤＳＰ
ステージのクロック信号Ｃｌｏｃｋ１の立ち上がりのタ
イミングに同期してＤＳＰエンジン３に取り込まれ、Ｄ
ＳＰエンジン３の内部バスＤ１，Ｄ２にデータが出力さ
れる。ＷＢ/ＤＳＰステージのクロック信号Ｃｌｏｃｋ
２の立ち上がりのタイミングに同期してＤＳＰエンジン
３の内部バスＤ１，Ｄ２上のデータがディステネーショ
ンレジスタ（Distination Reg.）に格納されて、動作を
終了する。この例では、ディステネーションレジスタは
ＤｘおよびＤｙに指定したレジスタになる。Ｄｘに指定
できるレジスタは、ＤＳＰエンジン３内のＸ０，Ｘ１、
Ｄｙに指定できるレジスタは、ＤＳＰエンジン３内のＹ
０，Ｙ１である。
ータ読み込み動作命令を実行する場合、アクセスすべき
メモリのアドレスはＣＰＵコア２が生成する。そのため
ＥＸステージにおけるクロック信号Ｃｌｏｃｋ１の立ち
上がりのタイミングに同期して、アクセスすべきアドレ
スを保有するレジスタがアクセスされ、ＣＰＵコア２の
内部バスＡ１，Ａ２にレジスタの値が出力される。この
例では、アクセスすべきアドレスが格納されているレジ
スタは、Ａｘ，Ａｙで指定したレジスタになる。Ａｘに
指定できるレジスタはＣＰＵコア２に含まれるレジスタ
Ａ０ｘ，Ａ１ｘであり，Ａｙに指定できるレジスタはＣ
ＰＵコア２に含まれるレジスタＡ０ｙ，Ａ１ｙである。
ＣＰＵコア２の内部バスＡ１，Ａ２に出力されたデータ
は、メモリアドレスバッファ（ＭＡＢＸ，ＭＡＢＹ）に
格納され、ＥＸステージのクロック信号Ｃｌｏｃｋ２の
立ち上がりのタイミングに同期してアドレスバスＸＡ
Ｂ，ＹＡＢに出力される。一方ＣＰＵ内部バスＡ１，Ａ
２に出力されたデータはＡＬＵ２１３，ＰＡＵ２１２で
アドレス演算が行なわれ（この場合、ＡＬＵ２１３およ
びＰＡＵ２１２は０加算演算を行なう）、その結果はＣ
ＰＵコア２の内部バスＣ１及びＣ２に出力される。ＣＰ
Ｕコア２の内部バスＣ１及びＣ２に出力された演算結果
は、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりのタイミングに同期してポインタレジスタ（この場
合、ＡｘおよびＡｙで指定したレジスタ）に格納され
る。Ｘ，Ｙメモリでは、ＭＡステージのクロック信号Ｃ
ｌｏｃｋ１の立ち上がりからクロック信号Ｃｌｏｃｋ２
の立ち上りの期間で、ＥＸステージのクロック信号Ｃｌ
ｏｃｋ２の立ち上がりのタイミングでアドレスバスＸＡ
Ｂ，ＹＡＢに出力されたアドレスのデコードが行なわ
れ、ＭＡステージのクロック信号Ｃｌｏｃｋ２の立ち上
がりから次のクロック信号Ｃｌｏｃｋ１の立ち上がりの
期間でデータアクセスが行なわれる。そのためＭＡステ
ージのクロック信号Ｃｌｏｃｋ２の立ち上がりからデー
タバスＸＤＢ，ＹＤＢにデータが出力される。データバ
スＸＤＢ，ＹＤＢに出力されたデータは、ＷＢ/ＤＳＰ
ステージのクロック信号Ｃｌｏｃｋ１の立ち上がりのタ
イミングに同期してＤＳＰエンジン３に取り込まれ、Ｄ
ＳＰエンジン３の内部バスＤ１，Ｄ２にデータが出力さ
れる。ＷＢ/ＤＳＰステージのクロック信号Ｃｌｏｃｋ
２の立ち上がりのタイミングに同期してＤＳＰエンジン
３の内部バスＤ１，Ｄ２上のデータがディステネーショ
ンレジスタ（Distination Reg.）に格納されて、動作を
終了する。この例では、ディステネーションレジスタは
ＤｘおよびＤｙに指定したレジスタになる。Ｄｘに指定
できるレジスタは、ＤＳＰエンジン３内のＸ０，Ｘ１、
Ｄｙに指定できるレジスタは、ＤＳＰエンジン３内のＹ
０，Ｙ１である。
【００９２】上記データ転送に並行して、ＤＳＰ演算動
作も同時に行なわれる。ＷＢ/ＤＳＰステージのクロッ
ク信号Ｃｌｏｃｋ１の立ち上がりのタイミングに同期し
て、ソースデータが格納されているレジスタがアクセス
され、ＤＳＰエンジン３の内部バスＡ１，Ａ２、Ｂ１，
Ｂ２にレジスタの値が出力される。この例では、ソース
データが格納されているレジスタは、ＡＤＤ（加算）動
作の場合はＳｘおよびＳｙで指定したレジスタになり、
ＭＵＬ（乗算）動作の場合はＳeおよびＳfで指定したレ
ジスタになる。Ｓｘ，Ｓｙ，Ｓe及びＳfに指定できるレ
ジスタは、ＤＳＰエンジン３内部の任意のレジスタであ
る。ＤＳＰエンジン３の内部バスＡ１，Ｂ１に出力され
たデータはＭＡＣ３０４で乗算演算が行なわれ、その結
果はＤＳＰエンジン３内部バスＣ１に出力される。ＤＳ
Ｐエンジン３の内部バスＡ２，Ｂ２に出力されたデータ
はＡＬＵ３０２で加算演算が行なわれ、その結果はＤＳ
Ｐエンジン３内部バスＣ２に出力される。ＤＳＰエンジ
ン３の内部バスＣ１およびＣ２に出力された演算結果
は、ＷＢ/ＤＳＰステージのクロック信号Ｃｌｏｃｋ２
の立ち上がりのタイミングに同期してディステネーショ
ンレジスタに格納される。この例のディステネーション
レジスタは、ＡＤＤ動作の場合はＤu，ＭＵＬ動作の場
合はＤgで指定したレジスタになる。ＤuおよびＤgに指
定できるレジスタは、ＤＳＰエンジン３内部の任意のレ
ジスタである。
作も同時に行なわれる。ＷＢ/ＤＳＰステージのクロッ
ク信号Ｃｌｏｃｋ１の立ち上がりのタイミングに同期し
て、ソースデータが格納されているレジスタがアクセス
され、ＤＳＰエンジン３の内部バスＡ１，Ａ２、Ｂ１，
Ｂ２にレジスタの値が出力される。この例では、ソース
データが格納されているレジスタは、ＡＤＤ（加算）動
作の場合はＳｘおよびＳｙで指定したレジスタになり、
ＭＵＬ（乗算）動作の場合はＳeおよびＳfで指定したレ
ジスタになる。Ｓｘ，Ｓｙ，Ｓe及びＳfに指定できるレ
ジスタは、ＤＳＰエンジン３内部の任意のレジスタであ
る。ＤＳＰエンジン３の内部バスＡ１，Ｂ１に出力され
たデータはＭＡＣ３０４で乗算演算が行なわれ、その結
果はＤＳＰエンジン３内部バスＣ１に出力される。ＤＳ
Ｐエンジン３の内部バスＡ２，Ｂ２に出力されたデータ
はＡＬＵ３０２で加算演算が行なわれ、その結果はＤＳ
Ｐエンジン３内部バスＣ２に出力される。ＤＳＰエンジ
ン３の内部バスＣ１およびＣ２に出力された演算結果
は、ＷＢ/ＤＳＰステージのクロック信号Ｃｌｏｃｋ２
の立ち上がりのタイミングに同期してディステネーショ
ンレジスタに格納される。この例のディステネーション
レジスタは、ＡＤＤ動作の場合はＤu，ＭＵＬ動作の場
合はＤgで指定したレジスタになる。ＤuおよびＤgに指
定できるレジスタは、ＤＳＰエンジン３内部の任意のレ
ジスタである。
【００９３】以上のように、ＤＳＰエンジン３内のレジ
スタに格納されているデータの加算、乗算を行ない、Ｘ
-ＲＯＭ４やＸ-ＲＡＭ６及びＹ-ＲＯＭ５やＹ-ＲＡＭ７
からＤＳＰエンジン３へのデータ転送を行なう命令で
は、ＩＦ，ＩＤ，ＥＸ，ＭＡ，ＷＢ/ＤＳＰの５段のパ
イプラインステージで動作が完了する。
スタに格納されているデータの加算、乗算を行ない、Ｘ
-ＲＯＭ４やＸ-ＲＡＭ６及びＹ-ＲＯＭ５やＹ-ＲＡＭ７
からＤＳＰエンジン３へのデータ転送を行なう命令で
は、ＩＦ，ＩＤ，ＥＸ，ＭＡ，ＷＢ/ＤＳＰの５段のパ
イプラインステージで動作が完了する。
【００９４】ＤＳＰ演算命令の第２の例として、 Ｉｎｓｔ１: ＰＡＤＤ Ａ０, Ｍ０, Ａ０ ＰＭＵＬ
Ａ１, Ｘ０, Ａ１ ＭＯＶＸ.Ｗ ＠Ｒ４, Ｘ１ ＭＯ
ＶＹ.Ｗ ＠Ｒ６, Ｙ０ Ｉｎｓｔ２: ＡＤＤ Ｒ８, Ｒ９ Ｉｎｓｔ３: ＡＤＤ Ｒ１０, Ｒ１１ Ｉｎｓｔ４: ＡＤＤ Ｒ１２, Ｒ１３ の４つの連続する命令を例にとり、図１６を用いてその
動作説明をする。この４つの命令は、アドレスバスＩＡ
Ｂ，ＸＡＢ、及びＹＡＢを同時に使用することで、同一
クロックサイクルに異なる動作を実現する例である。Ｉ
ｎｓｔ１からＩｎｓｔ４までの命令動作は、図７及び図
１５と同じなのでその部分の詳細な説明は省略する。
Ａ１, Ｘ０, Ａ１ ＭＯＶＸ.Ｗ ＠Ｒ４, Ｘ１ ＭＯ
ＶＹ.Ｗ ＠Ｒ６, Ｙ０ Ｉｎｓｔ２: ＡＤＤ Ｒ８, Ｒ９ Ｉｎｓｔ３: ＡＤＤ Ｒ１０, Ｒ１１ Ｉｎｓｔ４: ＡＤＤ Ｒ１２, Ｒ１３ の４つの連続する命令を例にとり、図１６を用いてその
動作説明をする。この４つの命令は、アドレスバスＩＡ
Ｂ，ＸＡＢ、及びＹＡＢを同時に使用することで、同一
クロックサイクルに異なる動作を実現する例である。Ｉ
ｎｓｔ１からＩｎｓｔ４までの命令動作は、図７及び図
１５と同じなのでその部分の詳細な説明は省略する。
【００９５】始めにＩｎｓｔ１のＩＦステージで、Ｉｎ
ｓｔ１の命令フェッチが行われる。Ｉｎｓｔ１のＩＤス
テージ時に、Ｉｎｓｔ２ではＩＦステージになるため、
命令フェッチが行われる。
ｓｔ１の命令フェッチが行われる。Ｉｎｓｔ１のＩＤス
テージ時に、Ｉｎｓｔ２ではＩＦステージになるため、
命令フェッチが行われる。
【００９６】Ｉｎｓｔ１のＥＸステージでは、Ｘ，Ｙメ
モリへのアクセスを行うためのアドレス演算を行ってい
るときに、Ｉｎｓｔ２ではＩＤステージのため命令デコ
ードを行い、Ｉｎｓｔ３ではＩＦステージのため命令フ
ェッチを行う。
モリへのアクセスを行うためのアドレス演算を行ってい
るときに、Ｉｎｓｔ２ではＩＤステージのため命令デコ
ードを行い、Ｉｎｓｔ３ではＩＦステージのため命令フ
ェッチを行う。
【００９７】Ｉｎｓｔ１のＭＡステージでは、ＥＸステ
ージで演算されたアドレスがアドレスバスＸＡＢ、およ
びＹＡＢに出力され（実際にアドレスを出力するタイミ
ングは、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立
ち上がりのタイミングからである）、データバスＸＤＢ
及びＹＤＢよりデータが取り込まれる。このときＩｎｓ
ｔ２ではＥＸステージのためＲ８とＲ９のＡＤＤ演算を
行って動作が完了され、Ｉｎｓｔ３はＩＤステージのた
め命令デコードを行う。そしてＩｎｓｔ４はＩＦステー
ジのため、Ｉｎｓｔ４が格納されているアドレスをアド
レスバスＩＡＢへ出力する。実際にアドレスバスＩＡＢ
へ出力するタイミングは、Ｉｎｓｔ４のＩＦステージの
半サイクル前のクロック信号Ｃｌｏｃｋ２の立ち上がり
のタイミングからである。このタイミングは、Ｉｎｓｔ
１においてアドレスバスＸＡＢ，ＹＡＢにアドレスを出
力するタイミング（ＥＸステージの後半及びＭＡステー
ジの前半）と同じタイミングである。すなわちアドレス
バスＸＡＢ及びＹＡＢはデータ転送のために使用され、
アドレスバスＩＡＢでは命令フェッチのために使用され
る。マイクロコンピュータ１では、それぞれＣＰＵコア
２に接続された内部アドレスバスＩＡＢ，ＸＡＢ，ＹＡ
Ｂと内部データバスＩＤＢ，ＸＤＢ，ＹＤＢがあるため
に、当該３種類の内部バスを使用して同一クロックサイ
クルで異なるメモリアクセス動作を実行することが可能
である。
ージで演算されたアドレスがアドレスバスＸＡＢ、およ
びＹＡＢに出力され（実際にアドレスを出力するタイミ
ングは、ＥＸステージのクロック信号Ｃｌｏｃｋ２の立
ち上がりのタイミングからである）、データバスＸＤＢ
及びＹＤＢよりデータが取り込まれる。このときＩｎｓ
ｔ２ではＥＸステージのためＲ８とＲ９のＡＤＤ演算を
行って動作が完了され、Ｉｎｓｔ３はＩＤステージのた
め命令デコードを行う。そしてＩｎｓｔ４はＩＦステー
ジのため、Ｉｎｓｔ４が格納されているアドレスをアド
レスバスＩＡＢへ出力する。実際にアドレスバスＩＡＢ
へ出力するタイミングは、Ｉｎｓｔ４のＩＦステージの
半サイクル前のクロック信号Ｃｌｏｃｋ２の立ち上がり
のタイミングからである。このタイミングは、Ｉｎｓｔ
１においてアドレスバスＸＡＢ，ＹＡＢにアドレスを出
力するタイミング（ＥＸステージの後半及びＭＡステー
ジの前半）と同じタイミングである。すなわちアドレス
バスＸＡＢ及びＹＡＢはデータ転送のために使用され、
アドレスバスＩＡＢでは命令フェッチのために使用され
る。マイクロコンピュータ１では、それぞれＣＰＵコア
２に接続された内部アドレスバスＩＡＢ，ＸＡＢ，ＹＡ
Ｂと内部データバスＩＤＢ，ＸＤＢ，ＹＤＢがあるため
に、当該３種類の内部バスを使用して同一クロックサイ
クルで異なるメモリアクセス動作を実行することが可能
である。
【００９８】この後Ｉｎｓｔ１は、ＷＢ/ＤＳＰステー
ジにおいてＤＳＰ演算を行って動作を完了し、Ｉｎｓｔ
２はすでに動作完了、Ｉｎｓｔ３はＥＸステージのため
Ｒ１０とＲ１１のＡＤＤ演算を行って動作完了し、Ｉｎ
ｓｔ４ではＩＤステージのため命令デコードを行う。
ジにおいてＤＳＰ演算を行って動作を完了し、Ｉｎｓｔ
２はすでに動作完了、Ｉｎｓｔ３はＥＸステージのため
Ｒ１０とＲ１１のＡＤＤ演算を行って動作完了し、Ｉｎ
ｓｔ４ではＩＤステージのため命令デコードを行う。
【００９９】次のサイクルでは、Ｉｎｓｔ４のＥＸステ
ージのみが行われ、Ｒ１２とＲ１３のＡＤＤ演算を行い
動作を完了する。
ージのみが行われ、Ｒ１２とＲ１３のＡＤＤ演算を行い
動作を完了する。
【０１００】本実施例によれば以下の作用効果を得る。
内蔵メモリは、ＤＳＰエンジン３による積和演算を考慮
してＹメモリ５，７とＸメモリ４，６に２面化され、Ｃ
ＰＵコア２がＹメモリ５，７とＸメモリ４，６を内部バ
スＸＡＢ，ＸＤＢと内部バスＹＡＢ，ＹＤＢによってそ
れぞれ並列的にアクセス可能にされている。これによ
り、内蔵メモリ４〜７から２個のデータを同時にＤＳＰ
エンジン３に転送可能にされる。さらに、内部バスＸＡ
Ｂ，ＸＤＢと内部バスバスＹＡＢ，ＹＤＢは、外部にイ
ンタフェースされる内部バスＩＡＢ，ＩＤＢとも個別化
されているので、ＣＰＵコア２はＸメモリ４，６とＹメ
モリ５，７のアクセスに並行して外部メモリアクセスも
可能にされる。このように、それぞれＣＰＵコア２に接
続された３種類のアドレスバスＩＡＢ，ＸＡＢ，ＹＡＢ
及びデータバスＩＤＢ，ＸＤＢ，ＹＤＢがあるために、
当該３種類の内部バスを使用して同一クロックサイクル
で異なるメモリアクセス動作を実行することが可能であ
る。したがって、プログラムやデータが外部メモリに存
在する場合にも容易に対応して演算処理の高速化を実現
できる。
内蔵メモリは、ＤＳＰエンジン３による積和演算を考慮
してＹメモリ５，７とＸメモリ４，６に２面化され、Ｃ
ＰＵコア２がＹメモリ５，７とＸメモリ４，６を内部バ
スＸＡＢ，ＸＤＢと内部バスＹＡＢ，ＹＤＢによってそ
れぞれ並列的にアクセス可能にされている。これによ
り、内蔵メモリ４〜７から２個のデータを同時にＤＳＰ
エンジン３に転送可能にされる。さらに、内部バスＸＡ
Ｂ，ＸＤＢと内部バスバスＹＡＢ，ＹＤＢは、外部にイ
ンタフェースされる内部バスＩＡＢ，ＩＤＢとも個別化
されているので、ＣＰＵコア２はＸメモリ４，６とＹメ
モリ５，７のアクセスに並行して外部メモリアクセスも
可能にされる。このように、それぞれＣＰＵコア２に接
続された３種類のアドレスバスＩＡＢ，ＸＡＢ，ＹＡＢ
及びデータバスＩＤＢ，ＸＤＢ，ＹＤＢがあるために、
当該３種類の内部バスを使用して同一クロックサイクル
で異なるメモリアクセス動作を実行することが可能であ
る。したがって、プログラムやデータが外部メモリに存
在する場合にも容易に対応して演算処理の高速化を実現
できる。
【０１０１】前記Ｘメモリ４，６とＹメモリ５、７の夫
々をＲＡＭとＲＯＭから構成することにより、マイクロ
コンピュータの使い勝手を更に向上させることができ
る。
々をＲＡＭとＲＯＭから構成することにより、マイクロ
コンピュータの使い勝手を更に向上させることができ
る。
【０１０２】上述のように、内蔵メモリはＸメモリ４、
６とＹメモリ５，７に２面化され、２面化された各メモ
リはＲＯＭとＲＡＭを供え、ＲＡＭをデータメモリ、Ｒ
ＯＭをプログラムメモリとすることにより、データメモ
リとプログラムメモリの分離も可能になり、ＤＳＰエン
ジン３に２個のデータを並列的に転送し、また、命令フ
ェッチ、データ転送、及び演算を並列パイプライン処理
にて能率的に行うことができる。
６とＹメモリ５，７に２面化され、２面化された各メモ
リはＲＯＭとＲＡＭを供え、ＲＡＭをデータメモリ、Ｒ
ＯＭをプログラムメモリとすることにより、データメモ
リとプログラムメモリの分離も可能になり、ＤＳＰエン
ジン３に２個のデータを並列的に転送し、また、命令フ
ェッチ、データ転送、及び演算を並列パイプライン処理
にて能率的に行うことができる。
【０１０３】ＣＰＵコア２がモジュロアドレス出力部２
００を備えることにより、ＣＰＵコア２における積和演
算などの繰返し演算のためのアドレス生成を高速化する
ことができる。
００を備えることにより、ＣＰＵコア２における積和演
算などの繰返し演算のためのアドレス生成を高速化する
ことができる。
【０１０４】ＣＰＵ命令は命令コードの最上位４ビット
が”００００”〜”１１１０”までの空間に命令が割り
当てられている。ＤＳＰ命令は、命令コードの最上位４
ビットが”１１１１”に全て割り当てられている。さら
に命令コードの最上位６ビットが”１１１１００”及
び”１１１１０１”の空間に割り当てられた命令は、Ｄ
ＳＰ命令でも１６ビット長の命令コードになっている。
命令コードの最上位６ビットが”１１１１１０”の命令
は、３２ビット長の命令コードになっている。命令コー
ドの最上位６ビットが”１１１１１１”の空間には命令
を割り当てておらず、未使用領域となっている。このよ
うに、最大３２ビットの命令に対するコード割り当てに
上記のような規則を設けることにより、命令コードの最
上位側６ビットをデコードすれば、当該命令がＣＰＵ命
令であるか、１６ビット長のＤＳＰ命令であるか、３２
ビット長のＤＳＰ命令であるかを、小さな論理規模のデ
コーダで判定することができ、常に３２ビット全部を一
度にデコードすることを要しない。
が”００００”〜”１１１０”までの空間に命令が割り
当てられている。ＤＳＰ命令は、命令コードの最上位４
ビットが”１１１１”に全て割り当てられている。さら
に命令コードの最上位６ビットが”１１１１００”及
び”１１１１０１”の空間に割り当てられた命令は、Ｄ
ＳＰ命令でも１６ビット長の命令コードになっている。
命令コードの最上位６ビットが”１１１１１０”の命令
は、３２ビット長の命令コードになっている。命令コー
ドの最上位６ビットが”１１１１１１”の空間には命令
を割り当てておらず、未使用領域となっている。このよ
うに、最大３２ビットの命令に対するコード割り当てに
上記のような規則を設けることにより、命令コードの最
上位側６ビットをデコードすれば、当該命令がＣＰＵ命
令であるか、１６ビット長のＤＳＰ命令であるか、３２
ビット長のＤＳＰ命令であるかを、小さな論理規模のデ
コーダで判定することができ、常に３２ビット全部を一
度にデコードすることを要しない。
【０１０５】図１７に基づいて説明したように、命令フ
ェッチタイミングの後には、まだ処理されていない命令
コードデータが命令レジスタ２５にセットされ、このと
き、実行されるべき命令が、１６ビットＣＰＵ命令、１
６ビットＤＳＰ命令又は３２ビットＤＳＰ命令の何れで
あっても、その上位側１６ビットを必ず第１のデコード
回路２４０に供給することができる。
ェッチタイミングの後には、まだ処理されていない命令
コードデータが命令レジスタ２５にセットされ、このと
き、実行されるべき命令が、１６ビットＣＰＵ命令、１
６ビットＤＳＰ命令又は３２ビットＤＳＰ命令の何れで
あっても、その上位側１６ビットを必ず第１のデコード
回路２４０に供給することができる。
【０１０６】３２ビットＤＳＰ命令のＡフィールドのコ
ードは命令レジスタ２５における上位領域ＵＩＲにセッ
トされ、Ａフィールドと同一のフォーマットを有する１
６ビットＤＳＰ命令も上位領域ＵＩＲにセットされる。
したがって、その何れにおいても、ＣＰＵコア２は、必
要なアドレス演算及びデータフェッチに必要なデータパ
スの選択を同様に行うことができる。すなわち、３２ビ
ットＤＳＰ命令を実行するためのデータフェッチと１６
ビットＤＳＰ命令を実行するためのデータフェッチとの
ためにデコード回路２４０、２４１を共通化でき、この
点においても、マイクロコンピュータ１の論理規模を縮
小することができる。
ードは命令レジスタ２５における上位領域ＵＩＲにセッ
トされ、Ａフィールドと同一のフォーマットを有する１
６ビットＤＳＰ命令も上位領域ＵＩＲにセットされる。
したがって、その何れにおいても、ＣＰＵコア２は、必
要なアドレス演算及びデータフェッチに必要なデータパ
スの選択を同様に行うことができる。すなわち、３２ビ
ットＤＳＰ命令を実行するためのデータフェッチと１６
ビットＤＳＰ命令を実行するためのデータフェッチとの
ためにデコード回路２４０、２４１を共通化でき、この
点においても、マイクロコンピュータ１の論理規模を縮
小することができる。
【０１０７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばＣ
ＰＵ命令、１６ビットＤＳＰ命令、３２ビットＤＳＰ命
令の識別は命令の最上位６ビットを利用することに限定
されず、命令コードの数に応じて増減できる。また、命
令レジスタに対する下位１６ビットを上位へシフトさせ
る機能は別の機能に置き換え可能である。また、ＣＰＵ
コアやＤＳＰエンジンに含まれるレジスタ本数や演算器
の種類は上記実施例に限定されず適宜変更可能である。
また、メモリの数を２個に限定せずに増加させることが
可能である。そしてメモリの数に合わせてメモリに接続
されるアドレスバス、データバスの本数を増加させるこ
とは可能である。例えば、Ｘ，Ｙメモリの他に新たにＺ
メモリを設ける。それに合わせてＣＰＵとＺメモリの間
にアドレスバスＺＡＢ，ＤＳＰエンジンとＺメモリの間
にデータバスＺＤＢを接続する。このような構成にすれ
ば、積和演算時にＸ，ＹメモリからデータをＤＳＰエン
ジンに取り込むだけでなく、現在実行中の命令以前に演
算終了しているデータをＺバスを介してＺメモリ回路に
同時に書き込むことが可能となる。１つの命令で演算デ
ータの取り込み、メモリへの書き込みが可能となるので
マイクロコンピュータ全体のスループットがさらに向上
する。本発明は、移動体通信機器における情報の圧縮伸
張処理やフィルタリング処理、サーボ制御、プリンタに
おける画像処理等に適用される機器組み込み制御用マイ
クロコンピュータとしての利用に最適である。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばＣ
ＰＵ命令、１６ビットＤＳＰ命令、３２ビットＤＳＰ命
令の識別は命令の最上位６ビットを利用することに限定
されず、命令コードの数に応じて増減できる。また、命
令レジスタに対する下位１６ビットを上位へシフトさせ
る機能は別の機能に置き換え可能である。また、ＣＰＵ
コアやＤＳＰエンジンに含まれるレジスタ本数や演算器
の種類は上記実施例に限定されず適宜変更可能である。
また、メモリの数を２個に限定せずに増加させることが
可能である。そしてメモリの数に合わせてメモリに接続
されるアドレスバス、データバスの本数を増加させるこ
とは可能である。例えば、Ｘ，Ｙメモリの他に新たにＺ
メモリを設ける。それに合わせてＣＰＵとＺメモリの間
にアドレスバスＺＡＢ，ＤＳＰエンジンとＺメモリの間
にデータバスＺＤＢを接続する。このような構成にすれ
ば、積和演算時にＸ，ＹメモリからデータをＤＳＰエン
ジンに取り込むだけでなく、現在実行中の命令以前に演
算終了しているデータをＺバスを介してＺメモリ回路に
同時に書き込むことが可能となる。１つの命令で演算デ
ータの取り込み、メモリへの書き込みが可能となるので
マイクロコンピュータ全体のスループットがさらに向上
する。本発明は、移動体通信機器における情報の圧縮伸
張処理やフィルタリング処理、サーボ制御、プリンタに
おける画像処理等に適用される機器組み込み制御用マイ
クロコンピュータとしての利用に最適である。
【０１０８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１０９】すなわち、内蔵メモリは、ディジタル信号
処理プロセッサによる積和演算を考慮して第１のメモリ
と第２のメモリに２面化され、第３のバスと第２のバス
によってそれぞれ並列的にアクセス可能にされているか
ら、セントラルプロセッシングユニットは内蔵メモリか
ら２個のデータを同時にディジタル信号処理ユニットに
転送することができる。
処理プロセッサによる積和演算を考慮して第１のメモリ
と第２のメモリに２面化され、第３のバスと第２のバス
によってそれぞれ並列的にアクセス可能にされているか
ら、セントラルプロセッシングユニットは内蔵メモリか
ら２個のデータを同時にディジタル信号処理ユニットに
転送することができる。
【０１１０】さらに、第３のバスと第２のバスは、外部
にインタフェースされる第１のバスとも個別化されてい
るので、セントラルプロセッシングユニットは第２のメ
モリと第１のメモリのアクセスに並行して外部メモリア
クセスすることができる。
にインタフェースされる第１のバスとも個別化されてい
るので、セントラルプロセッシングユニットは第２のメ
モリと第１のメモリのアクセスに並行して外部メモリア
クセスすることができる。
【０１１１】このように、それぞれセントラルプロセッ
シングユニットに接続された第１乃至第３の３種類のア
ドレスバス及びデータバスがあるために、当該３種類の
内部バスを使用して同一クロックサイクルで異なるメモ
リアクセス動作を実行することができるので、プログラ
ムやデータが外部メモリに存在する場合にも容易に対応
して演算処理の高速化を実現できる。
シングユニットに接続された第１乃至第３の３種類のア
ドレスバス及びデータバスがあるために、当該３種類の
内部バスを使用して同一クロックサイクルで異なるメモ
リアクセス動作を実行することができるので、プログラ
ムやデータが外部メモリに存在する場合にも容易に対応
して演算処理の高速化を実現できる。
【０１１２】さらに、内蔵メモリは第１のメモリと第２
のメモリに２面化され、２面化された各メモリはＲＯＭ
とＲＡＭを供え、ＲＡＭをデータメモリ、ＲＯＭをプロ
グラムメモリとすることにより、データメモリとプログ
ラムメモリの分離も可能になり、ディジタル信号処理ユ
ニットに２個のデータを並列的に転送し、また、命令フ
ェッチ、データ転送、及び演算を並列パイプライン処理
にて能率的に行うことができる。
のメモリに２面化され、２面化された各メモリはＲＯＭ
とＲＡＭを供え、ＲＡＭをデータメモリ、ＲＯＭをプロ
グラムメモリとすることにより、データメモリとプログ
ラムメモリの分離も可能になり、ディジタル信号処理ユ
ニットに２個のデータを並列的に転送し、また、命令フ
ェッチ、データ転送、及び演算を並列パイプライン処理
にて能率的に行うことができる。
【０１１３】したがって、セントラルプロセッシングユ
ニットと共にディジタル信号処理ユニットを一つのＬＳ
Ｉに搭載したときにディジタル信号処理の高速化を実現
できる。
ニットと共にディジタル信号処理ユニットを一つのＬＳ
Ｉに搭載したときにディジタル信号処理の高速化を実現
できる。
【０１１４】ＣＰＵ命令とＤＳＰ命令が混在された命令
に対し、命令コードの一部をデコードすることによって
当該命令がＣＰＵ命令であるか、１６ビット長のＤＳＰ
命令であるか、３２ビット長のＤＳＰ命令であるかを識
別可能に命令コードを割り当てることにより、小さな論
理規模のデコーダで命令の種別を判定することができ、
常に３２ビット全部を一度にデコードすることを要しな
い。したがって、セントラルプロセッシングユニットと
共にディジタル信号処理ユニットを一つのＬＳＩに搭載
したとき、その物理的な規模の増大を極力抑えることが
できる。
に対し、命令コードの一部をデコードすることによって
当該命令がＣＰＵ命令であるか、１６ビット長のＤＳＰ
命令であるか、３２ビット長のＤＳＰ命令であるかを識
別可能に命令コードを割り当てることにより、小さな論
理規模のデコーダで命令の種別を判定することができ、
常に３２ビット全部を一度にデコードすることを要しな
い。したがって、セントラルプロセッシングユニットと
共にディジタル信号処理ユニットを一つのＬＳＩに搭載
したとき、その物理的な規模の増大を極力抑えることが
できる。
【０１１５】ＤＳＰ命令の命令フォーマットとして、デ
ィジタル信号処理ユニットとの間でのデータ転送を当該
セントラルプロセッシングユニットに対して規定する第
１のコード領域（図１８に例示される１６ビットＤＳＰ
命令のビット９〜ビット０）を有する第１フォーマット
の命令と、前記第１のコード領域と同一フォーマットの
第２のコード領域（図２０、図２１に例示される３２ビ
ットのＤＳＰ命令のＡフィールド）を有すると共に、当
該第２のコード領域で規定された転送データを用いた演
算処理をディジタル信号処理ユニットに対して規定する
第３のコード領域（図２０、図２１に例示される３２ビ
ットのＤＳＰ命令のＢフィールド）を有する第２フォー
マットの命令とを採用することにより、第１及び第２フ
ォーマットの夫々の命令を実行する手段は、第１のコー
ド領域と第２のコード領域に対して共通のデコード論理
を持つデコード手段を採用でき、この点においても、マ
イクロコンピュータの論理規模を縮小することができ
る。
ィジタル信号処理ユニットとの間でのデータ転送を当該
セントラルプロセッシングユニットに対して規定する第
１のコード領域（図１８に例示される１６ビットＤＳＰ
命令のビット９〜ビット０）を有する第１フォーマット
の命令と、前記第１のコード領域と同一フォーマットの
第２のコード領域（図２０、図２１に例示される３２ビ
ットのＤＳＰ命令のＡフィールド）を有すると共に、当
該第２のコード領域で規定された転送データを用いた演
算処理をディジタル信号処理ユニットに対して規定する
第３のコード領域（図２０、図２１に例示される３２ビ
ットのＤＳＰ命令のＢフィールド）を有する第２フォー
マットの命令とを採用することにより、第１及び第２フ
ォーマットの夫々の命令を実行する手段は、第１のコー
ド領域と第２のコード領域に対して共通のデコード論理
を持つデコード手段を採用でき、この点においても、マ
イクロコンピュータの論理規模を縮小することができ
る。
【図１】本発明の一実施例に係るマイクロコンピュータ
の全体ブロック図である。
の全体ブロック図である。
【図２】マイクロコンピュータの一例アドレスマップで
ある。
ある。
【図３】モジュロアドレス出力部を詳細に示したＣＰＵ
コアのブロック図である。
コアのブロック図である。
【図４】ＤＳＰエンジンの一例ブロック図である。
【図５】マイクロコンピュータの命令フォーマット及び
命令コードに関する一例説明図である。
命令コードに関する一例説明図である。
【図６】ＣＰＵコアのデコーダとＤＳＰエンジンのデコ
ーダとの接続構成を示すブロック図である。
ーダとの接続構成を示すブロック図である。
【図７】ＣＰＵコア内部でのＡＬＵ演算命令の実行タイ
ムチャートである。
ムチャートである。
【図８】メモリからＣＰＵコアへデータを読込む命令の
実行タイムチャートである。
実行タイムチャートである。
【図９】ＣＰＵコアからメモリへデータを書込み命令の
実行タイムチャートである。
実行タイムチャートである。
【図１０】ＤＳＰ命令を実行するときの一例タイムチャ
ートである。
ートである。
【図１１】Ｘ，ＹメモリからＤＳＰエンジンへデータを
読込む命令の実行タイムチャートである。
読込む命令の実行タイムチャートである。
【図１２】ＤＳＰエンジンからＸ，Ｙメモリへデータを
書込む命令の実行タイムチャートである。
書込む命令の実行タイムチャートである。
【図１３】メモリからＤＳＰエンジンへデータを読込む
命令の実行タイムチャートである。
命令の実行タイムチャートである。
【図１４】ＤＳＰエンジンからメモリへデータを書込む
命令の実行タイムチャートである。
命令の実行タイムチャートである。
【図１５】ＤＳＰ演算命令の一例実行タイムチャートで
ある。
ある。
【図１６】ＤＳＰ演算命令を連続して実行するときの一
例タイムチャートである。
例タイムチャートである。
【図１７】図６に対応される別の実施例を示すブロック
図である。
図である。
【図１８】マイクロコンピュータの内蔵メモリとＤＳＰ
エンジン３の内蔵レジスタとの間におけるデータ転送を
規定する１６ビットＤＳＰ命令のコードを示す命令フォ
ーマット図である。
エンジン３の内蔵レジスタとの間におけるデータ転送を
規定する１６ビットＤＳＰ命令のコードを示す命令フォ
ーマット図である。
【図１９】マイクロコンピュータの外部メモリとＤＳＰ
エンジン３の内蔵レジスタとの間におけるデータ転送を
規定する１６ビットＤＳＰ命令のコードを示す命令フォ
ーマット図である。
エンジン３の内蔵レジスタとの間におけるデータ転送を
規定する１６ビットＤＳＰ命令のコードを示す命令フォ
ーマット図である。
【図２０】３２ビットＤＳＰ命令のＡフィールドに着目
した場合における当該フィールドのコードとそれに対応
されるにニーモニックなどを示す命令フォーマット図で
ある。
した場合における当該フィールドのコードとそれに対応
されるにニーモニックなどを示す命令フォーマット図で
ある。
【図２１】３２ビットＤＳＰ命令のＢフィールドに着目
した場合における当該フィールドのコードとそれに対応
されるにニーモニックなどを示す命令フォーマット図で
ある。
した場合における当該フィールドのコードとそれに対応
されるにニーモニックなどを示す命令フォーマット図で
ある。
１ マイクロコンピュータ ２ ＣＰＵコア（セントラルプロセッシングユニット） ２０ ＤＳＰ制御信号 ２４ デコーダ ２４０ 第１のデコード回路 ２４１ 第２のデコード回路 ２４２ コード変換回路 ２４３ ＣＰＵデコード信号 ２４４ ＤＳＰデコード信号 ２４５ コード変換制御信号 ２４７ ＣＰＵ制御信号 ２５ 命令レジスタ ２５０，２５１ 命令プリフェッチバッファ ２００ モジュロアドレス出力部 ２０６，２０７ メモリアドレスバッファ ２１２ アドレス演算器 ２１３ 算術論理演算器 ２１４ モジュロスタートアドレスレジスタ ２１５ モジュロエンドアドレスレジスタ ２１６、２２６ モジュロアドレスレジスタ ３ ＤＳＰエンジン（ディジタル信号処理ユニット） ３４ デコーダ ３０２ 算術論理演算器 ３０４ 乗算器 ３０９，３１０，３１１ メモリデータバッファ ４ Ｘ−ＲＯＭ（第２のメモリ） ５ Ｙ−ＲＯＭ（第１のメモリ） ６ Ｘ−ＲＡＭ（第２のメモリ） ７ Ｙ−ＲＡＭ（第１のメモリ） １２ 外部メモリインタフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬路 徹 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 野口 孝樹 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 赤尾 泰 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 馬場 志朗 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (10)
- 【請求項１】 セントラルプロセッシングユニットと、 前記セントラルプロセッシングユニットから選択的にア
ドレスが伝達される第１乃至第３のアドレスバスと、 前記第１のアドレスバス及び第２のアドレスバスに接続
され、セントラルプロセッシングユニットからのアドレ
スによってアクセスされる第１のメモリと、 前記第１のアドレスバス及び第３のアドレスバスに接続
され、セントラルプロセッシングユニットからのアドレ
スによってアクセスされる第２のメモリと、 前記第１及び第２のメモリと前記セントラルプロセッシ
ングユニットとに接続されてデータが伝達される第１の
データバスと、 前記第１のメモリに接続されてデータが伝達される第２
のデータバスと、 前記第２のメモリに接続されてデータが伝達される第３
のデータバスと、 前記第１のアドレスバスと第１のデータバスに接続され
た外部インタフェース回路と、 前記第１乃至第３のデータバスに接続されセントラルプ
ロセッシングユニットに同期動作されるディジタル信号
処理ユニットと、 前記ディジタル信号処理ユニットの動作を制御するＤＳ
Ｐ制御信号をセントラルプロセッシングユニットからデ
ィジタル信号処理ユニットに伝達する制御信号線と、を
１チップに含んで半導体集積回路化されて成るものであ
ることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記第１のメモリと第２のメモリは夫々
ＲＡＭとＲＯＭから成るものであることを特徴とする請
求項１記載のマイクロコンピュータ。 - 【請求項３】 前記セントラルプロセッシングユニット
は、アドレスレジスタの値を前記第２又は第３のアドレ
スバスに出力すると共に当該アドレスレジスタの値を更
新する動作を繰り返して、開始アドレスから終了アドレ
スに至るまでのアドレス生成を行うモジュロアドレス出
力部を更に備えて成るものであることを特徴とする請求
項２記載のマイクロコンピュータ。 - 【請求項４】 前記ディジタル信号処理プロセッサは、
前記第１乃至第３のデータバスと個別的にインタフェー
スされる第１乃至第３のデータバッファ手段と、夫々の
データバッファ手段に内部バスを介して接続可能にされ
た複数のレジスタ手段と、前記内部バスに接続された乗
算器及び算術論理演算器と、前記ＤＳＰ制御信号をデコ
ードして前記データバッファ手段、乗算器、算術論理演
算器、及びレジスタ手段の動作を制御するデコーダと、
を含んで成るものであることを特徴とする請求項１乃至
３の何れか１項記載のマイクロコンピュータ。 - 【請求項５】 セントラルプロセッシングユニットと、
前記セントラルプロセッシングユニットによってアクセ
ス制御されるメモリと、前記メモリ及びセントラルプロ
セッシングユニットとの間でデータが伝達されセントラ
ルプロセッシングユニットに同期動作されるディジタル
信号処理ユニットとを、１チップに含んで半導体集積回
路化されたマイクロコンピュータであって、 前記セントラルプロセッシングユニットは、前記データ
バスを介してセントラルプロセッシングユニットのため
の１６ビット固定長のＣＰＵ命令と、ディジタル信号処
理ユニットのための１６ビット又は３２ビット長のＤＳ
Ｐ命令とをフェッチする命令レジスタと、前記命令レジ
スタにフェッチされた命令の一部の複数ビットに基づい
て、ＣＰＵ命令とＤＳＰ命令とを識別し、識別結果に応
じて、前記ディジタル信号処理ユニットの動作制御のた
めのＤＳＰ制御信号とセントラルプロセッシングユニッ
トの動作制御のためのＣＰＵ制御信号とを生成するデコ
ーダと、を含んで成るものであることを特徴とするマイ
クロコンピュータ。 - 【請求項６】 前記デコーダは、命令レジスタの上位１
６ビットをデコードして前記ＣＰＵデコード信号及びＤ
ＳＰデコード信号を生成する第１のデコード回路と、第
１のデコード回路にて３２ビット長のＤＳＰ命令を識別
したときには命令レジスタの下位１６ビットをコード化
した信号を、それ以外の命令を識別したときには出力が
無効であることを意味するコードを出力するコード変換
回路とを含み、前記ＤＳＰデコード信号及びコード変換
回路の出力をＤＳＰ制御信号とするものであることを特
徴とする請求項５記載のマイクロコンピュータ。 - 【請求項７】 セントラルプロセッシングユニットと、
前記セントラルプロセッシングユニットに同期動作され
るディジタル信号処理ユニットと、前記セントラルプロ
セッシングユニット及び前記ディジタル信号処理ユニッ
トが共通接続された内部バスとを含んで半導体集積回路
化されて成るマイクロコンピュータであって、 前記セントラルプロセッシングユニットは、ディジタル
信号処理ユニットとの間でのデータ転送を当該セントラ
ルプロセッシングユニットに対して規定する第１のコー
ド領域を有する第１フォーマットの命令と、前記第１の
コード領域と同一フォーマットの第２のコード領域を有
すると共に、当該第２のコード領域で規定された転送デ
ータを用いた演算処理をディジタル信号処理ユニットに
対して規定する第３のコード領域を有する第２フォーマ
ットの命令とを実行するための実行制御手段を備えて成
るものであることを特徴とするマイクロコンピュータ。 - 【請求項８】 前記第１フォーマットの命令及び第２フ
ォーマットの命令は、それが第１フォーマットか第２フ
ォーマットかを示すための第４コード領域を有するもの
であることを特徴とする請求項７記載のマイクロコンピ
ュータ。 - 【請求項９】 前記実行制御手段は、前記第１フォーマ
ットの命令と第２フォーマットの命令に共通に用いられ
る命令レジスタと、 前記命令レジスタにフェッチされた命令に含まれる前記
第１のコード領域と第４のコード領域又は第２のコード
領域と第４のコード領域をデコードするデコード手段
と、 そのデコード結果に従ってアドレス演算を行い、前記デ
ータ転送制御を行う実行手段と、を含んで成るものであ
ることを特徴とする請求項８記載のマイクロコンピュー
タ。 - 【請求項１０】 前記命令レジスタは、前記第１のコー
ド領域と第４のコード領域又は第２のコード領域と第４
のコード領域の保持に共用される上位領域と、前記第３
のコード領域の保持に利用される下位領域とを有し、前
記デコード手段は、前記第４領域のデコード結果に基づ
いて、前記命令レジスタが第２フォーマットの命令を保
持したことを示す制御信号を出力し、その制御信号に基
づいて、前記下位領域から第３のコード領域のコードデ
ータを前記ディジタル信号処理ユニットに向けて供給す
る手段を含んで成るものであることを特徴とする請求項
９記載のマイクロコンピュータ。
Priority Applications (15)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW084113247A TW424192B (en) | 1995-05-02 | 1995-12-12 | Microcomputer |
| TW085114414A TW432326B (en) | 1995-05-02 | 1995-12-12 | Microcomputer |
| JP34744195A JP3727395B2 (ja) | 1995-05-02 | 1995-12-14 | マイクロコンピュータ |
| US08/630,320 US5867726A (en) | 1995-05-02 | 1996-04-10 | Microcomputer |
| EP96302800A EP0741358B1 (en) | 1995-05-02 | 1996-04-22 | Microcomputer |
| DE69614442T DE69614442T2 (de) | 1995-05-02 | 1996-04-22 | Mikrorechner |
| EP00109692A EP1028382B1 (en) | 1995-05-02 | 1996-04-22 | Microcomputer |
| DE69625256T DE69625256T2 (de) | 1995-05-02 | 1996-04-22 | Mikrorechner |
| KR1019960014100A KR100439367B1 (ko) | 1995-05-02 | 1996-05-01 | 마이크로컴퓨터 |
| US09/229,147 US6434690B1 (en) | 1995-05-02 | 1999-01-11 | Microprocessor having a DSP and a CPU and a decoder discriminating between DSP-type instructions and CUP-type instructions |
| US09/291,910 US6405302B1 (en) | 1995-05-02 | 1999-04-14 | Microcomputer |
| US10/201,402 US7069423B2 (en) | 1995-05-02 | 2002-07-22 | Microcomputer |
| KR1020040017948A KR100440841B1 (ko) | 1995-05-02 | 2004-03-17 | 마이크로컴퓨터 |
| US11/354,622 US7363466B2 (en) | 1995-05-02 | 2006-02-14 | Microcomputer |
| US12/075,131 US7558944B2 (en) | 1995-05-02 | 2008-03-07 | Microcomputer |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13290695 | 1995-05-02 | ||
| JP7-132906 | 1995-05-02 | ||
| JP34744195A JP3727395B2 (ja) | 1995-05-02 | 1995-12-14 | マイクロコンピュータ |
| US09/229,147 US6434690B1 (en) | 1995-05-02 | 1999-01-11 | Microprocessor having a DSP and a CPU and a decoder discriminating between DSP-type instructions and CUP-type instructions |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002259483A Division JP3765782B2 (ja) | 1995-05-02 | 2002-09-05 | マイクロコンピュータ |
| JP2005222618A Division JP3733137B2 (ja) | 1995-05-02 | 2005-08-01 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922379A true JPH0922379A (ja) | 1997-01-21 |
| JP3727395B2 JP3727395B2 (ja) | 2005-12-14 |
Family
ID=27316604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34744195A Expired - Lifetime JP3727395B2 (ja) | 1995-05-02 | 1995-12-14 | マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3727395B2 (ja) |
| DE (1) | DE69614442T2 (ja) |
| TW (2) | TW424192B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990017021A (ko) * | 1997-08-21 | 1999-03-15 | 윤종용 | 마이크로 제어기와 디지탈 신호 처리기 통합 장치를구비한시스템 및 하드웨어 두 루프 실행 방법 |
| JP2002544587A (ja) * | 1999-05-12 | 2002-12-24 | アナログ デバイセス インコーポレーテッド | デジタル信号プロセッサ計算コア |
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| US6697106B1 (en) | 1999-03-26 | 2004-02-24 | Fuji Photo Film Co., Ltd. | Apparatus for processing image signals representative of a still picture and moving pictures picked up |
| US7333609B2 (en) | 2001-04-03 | 2008-02-19 | Mitsubishi Denki Kabushiki Kaisha | Encrypting apparatus |
| KR100881196B1 (ko) * | 2007-05-29 | 2009-02-05 | 삼성전자주식회사 | 선택 가능한 두개의 비트 구조를 갖는 메모리 장치 및 이를구비하는 시스템 |
| US8402260B2 (en) | 2008-06-20 | 2013-03-19 | Renesas Electronics Corporation | Data processing apparatus having address conversion circuit |
-
1995
- 1995-12-12 TW TW084113247A patent/TW424192B/zh not_active IP Right Cessation
- 1995-12-12 TW TW085114414A patent/TW432326B/zh not_active IP Right Cessation
- 1995-12-14 JP JP34744195A patent/JP3727395B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-22 DE DE69614442T patent/DE69614442T2/de not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6643713B2 (en) | 1995-10-09 | 2003-11-04 | Hitachi, Ltd. | Apparatus has a microprocessor including DSP and a CPU integrated with each other as a single bus master |
| US6993597B2 (en) | 1995-10-09 | 2006-01-31 | Renesas Technology Corp. | Terminal apparatus |
| US8090398B2 (en) | 1995-10-09 | 2012-01-03 | Renesas Electronics Corporation | Terminal apparatus |
| KR19990017021A (ko) * | 1997-08-21 | 1999-03-15 | 윤종용 | 마이크로 제어기와 디지탈 신호 처리기 통합 장치를구비한시스템 및 하드웨어 두 루프 실행 방법 |
| US6697106B1 (en) | 1999-03-26 | 2004-02-24 | Fuji Photo Film Co., Ltd. | Apparatus for processing image signals representative of a still picture and moving pictures picked up |
| JP2002544587A (ja) * | 1999-05-12 | 2002-12-24 | アナログ デバイセス インコーポレーテッド | デジタル信号プロセッサ計算コア |
| US7333609B2 (en) | 2001-04-03 | 2008-02-19 | Mitsubishi Denki Kabushiki Kaisha | Encrypting apparatus |
| KR100881196B1 (ko) * | 2007-05-29 | 2009-02-05 | 삼성전자주식회사 | 선택 가능한 두개의 비트 구조를 갖는 메모리 장치 및 이를구비하는 시스템 |
| US8402260B2 (en) | 2008-06-20 | 2013-03-19 | Renesas Electronics Corporation | Data processing apparatus having address conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69614442T2 (de) | 2002-05-16 |
| DE69614442D1 (de) | 2001-09-20 |
| TW432326B (en) | 2001-05-01 |
| TW424192B (en) | 2001-03-01 |
| JP3727395B2 (ja) | 2005-12-14 |
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