JP2001134436A - 効率的な粒度のシフトとマージの一方または両方の命令をそなえたプロセッサの回路、システム及び方法 - Google Patents
効率的な粒度のシフトとマージの一方または両方の命令をそなえたプロセッサの回路、システム及び方法Info
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Abstract
(57)【要約】
【課題】 ビット操作命令と機能が制限されるという欠
点に対処する。 【解決手段】 プロセッサの動作方法。命令（２０）を
フェッチするステップを含む。命令は命令操作コード
（ＯＰＣＯＤＥ）、第一と第二のデータオペランド（Ｄ
ＡＴＡ Ｄ1’、ＤＡＴＡ Ｄ2’）に対応する第一と第
二のデータオペランドビット群を含む。第一と第二のデ
ータオペランドの少なくとも一方が整数Ｎ個のビットで
構成される（例、Ｎ＝３２）。命令は整数Ｍ個のビット
（２Ｍ＜整数Ｎ）で構成される少なくとも一つの即値ビ
ット操作オペランド（ＡＲＧＵＭＥＮＴ（Ｓ））も含
む。方法は命令実行ステップも含み、これは第一と第二
のデータオペランドの一方のビット数の操作ステップを
含む。操作されるビット数は少なくとも一つの即値ビッ
ト操作オペランドに応じ、操作ステップは命令操作コー
ドに応じる。
点に対処する。 【解決手段】 プロセッサの動作方法。命令（２０）を
フェッチするステップを含む。命令は命令操作コード
（ＯＰＣＯＤＥ）、第一と第二のデータオペランド（Ｄ
ＡＴＡ Ｄ1’、ＤＡＴＡ Ｄ2’）に対応する第一と第
二のデータオペランドビット群を含む。第一と第二のデ
ータオペランドの少なくとも一方が整数Ｎ個のビットで
構成される（例、Ｎ＝３２）。命令は整数Ｍ個のビット
（２Ｍ＜整数Ｎ）で構成される少なくとも一つの即値ビ
ット操作オペランド（ＡＲＧＵＭＥＮＴ（Ｓ））も含
む。方法は命令実行ステップも含み、これは第一と第二
のデータオペランドの一方のビット数の操作ステップを
含む。操作されるビット数は少なくとも一つの即値ビッ
ト操作オペランドに応じ、操作ステップは命令操作コー
ドに応じる。
Description
【０００１】
【発明の属する技術分野】本発明はプロセッサに関する
ものであり、更に詳しくは、このようなプロセッサにお
ける３オペランドのシフトとマージの一方または両方の
命令とオペレーションの利用可能性と具体化（インプリ
メンテーション）を改善することを対象としている。
ものであり、更に詳しくは、このようなプロセッサにお
ける３オペランドのシフトとマージの一方または両方の
命令とオペレーションの利用可能性と具体化（インプリ
メンテーション）を改善することを対象としている。
【０００２】
【従来の技術】本発明は、コンピュータ・テクノロジ
ー、マイクロプロセッサ、および他の型のプロセッサの
常に進展する分野に関連している。プロセッサ装置は多
数の用途で使用される。プロセッサ装置の普及により、
市場は複雑で、過重な要求をするものとなり、オペレー
ションの効率が主要な考慮すべき問題となることが多
く、このような効率はプロセッサの価格と性能に反映さ
れる。以下の説明と実施例はプロセッサの効率と機能を
対象としており、シフト・マージ命令機能の領域で生じ
る。
ー、マイクロプロセッサ、および他の型のプロセッサの
常に進展する分野に関連している。プロセッサ装置は多
数の用途で使用される。プロセッサ装置の普及により、
市場は複雑で、過重な要求をするものとなり、オペレー
ションの効率が主要な考慮すべき問題となることが多
く、このような効率はプロセッサの価格と性能に反映さ
れる。以下の説明と実施例はプロセッサの効率と機能を
対象としており、シフト・マージ命令機能の領域で生じ
る。
【０００３】従来技術には、各命令があるプロセッサで
実行される、多数のビット操作命令が含まれる。単一命
令を使用してデータを操作することができるからであ
る。これに対して、命令がプロセッサ命令セットの一部
でない場合には、結果としての同じデータ操作が１命令
よりかなり多くの命令を必要とすることがある。これら
の型の命令を説明するために、後で四つの異なる例を示
す。それらの命令を詳しく説明する前に、図１に、一般
の命令１０によってこれらの命令のすべての基本命令フ
ォーマットを示す。命令１０は操作（演算）コード（Ｏ
ＰＣＯＤＥ）を含む。操作コードは、特定の型の命令を
定義する特有のビットパターンを形成する多数のビット
を含む。命令１０は更に、データＤ1およびデータＤ2と
して示されている二つのデータオペランドへの参照を含
む。これらの参照は一般に、対応するレジスタに対する
ものであるので、これらのデータが命令１０に直接埋め
込まれていることを示すことは意図されていない。更
に、説明のため、最新の例として、データＤ1およびＤ2
はレジスタに記憶された通常３２ビットの量であり、こ
のようなレジスタが３２個あることが多い。したがっ
て、データＤ1およびＤ2に対する参照は５ビットの識別
子である。５ビットの各識別子は、データＤ1またはデ
ータＤ2が記憶される３２個のレジスタの中の対応する
一つのレジスタを表す。命令１０は一つ以上のビット操
作アーギュメント（引数）をも含む。下記の例では、全
体の１０ビットの場合に、二つの５ビットのアーギュメ
ントまたは単一の５ビットのアーギュメントがある。後
で、特定の対応する命令に基づいて、別のアーギュメン
トについて説明する。しかし、通常、アーギュメント
は、シフト量、位置、または操作すべきビット数のよう
な、データＤ1およびＤ2を操作するためのパラメータに
関連する。後で更に詳しく説明するように、アーギュメ
ントは即値情報（すなわち、命令１０の中に埋め込まれ
る）であってもよいし、命令によりアドレス指定され
て、記憶装置（たとえば、レジスタ）から読出されても
よいことに注意すべきである。最後に、命令１０はあて
先参照ＤＥＳＴを含むことにも注意すべきである。この
参照も一般に３２個のレジスタの中の一つのレジスタへ
のものであるので、やはり５ビットの識別子である。Ｄ
ＥＳＴロケーションは、命令１０のオペレーションの結
果が書込まれるレジスタである。
実行される、多数のビット操作命令が含まれる。単一命
令を使用してデータを操作することができるからであ
る。これに対して、命令がプロセッサ命令セットの一部
でない場合には、結果としての同じデータ操作が１命令
よりかなり多くの命令を必要とすることがある。これら
の型の命令を説明するために、後で四つの異なる例を示
す。それらの命令を詳しく説明する前に、図１に、一般
の命令１０によってこれらの命令のすべての基本命令フ
ォーマットを示す。命令１０は操作（演算）コード（Ｏ
ＰＣＯＤＥ）を含む。操作コードは、特定の型の命令を
定義する特有のビットパターンを形成する多数のビット
を含む。命令１０は更に、データＤ1およびデータＤ2と
して示されている二つのデータオペランドへの参照を含
む。これらの参照は一般に、対応するレジスタに対する
ものであるので、これらのデータが命令１０に直接埋め
込まれていることを示すことは意図されていない。更
に、説明のため、最新の例として、データＤ1およびＤ2
はレジスタに記憶された通常３２ビットの量であり、こ
のようなレジスタが３２個あることが多い。したがっ
て、データＤ1およびＤ2に対する参照は５ビットの識別
子である。５ビットの各識別子は、データＤ1またはデ
ータＤ2が記憶される３２個のレジスタの中の対応する
一つのレジスタを表す。命令１０は一つ以上のビット操
作アーギュメント（引数）をも含む。下記の例では、全
体の１０ビットの場合に、二つの５ビットのアーギュメ
ントまたは単一の５ビットのアーギュメントがある。後
で、特定の対応する命令に基づいて、別のアーギュメン
トについて説明する。しかし、通常、アーギュメント
は、シフト量、位置、または操作すべきビット数のよう
な、データＤ1およびＤ2を操作するためのパラメータに
関連する。後で更に詳しく説明するように、アーギュメ
ントは即値情報（すなわち、命令１０の中に埋め込まれ
る）であってもよいし、命令によりアドレス指定され
て、記憶装置（たとえば、レジスタ）から読出されても
よいことに注意すべきである。最後に、命令１０はあて
先参照ＤＥＳＴを含むことにも注意すべきである。この
参照も一般に３２個のレジスタの中の一つのレジスタへ
のものであるので、やはり５ビットの識別子である。Ｄ
ＥＳＴロケーションは、命令１０のオペレーションの結
果が書込まれるレジスタである。
【０００４】図２ａおよび２ｂは従来技術のＩＮＳＥＲ
Ｔ命令のオペランドとオペレーションを示す。図２ａは
ＩＮＳＥＲＴ命令の二つの３２ビットのデータオペラン
ドを示し、これらがデータＡおよびＢとして示されてい
る。ＩＮＳＥＲＴ命令の第三のオペランドは、二つの側
面を与えるビット操作オペランドであり、これに関連し
て通常１０ビットのオペランドとして実施される。これ
らのビットの中の５ビットがＳＨＩＦＴアーギュメント
を定義し、これらのビットの中の残りの５ビットがＬＥ
ＮＧＴＨアーギュメントを定義する。ＳＨＩＦＴアーギ
ュメントは、データＡを右シフトすべきビット数、すな
わち、それの最上位ビットがそれの最下位ビットのもと
の位置に向かってシフトされるように右シフトすべきビ
ット数を定義する。このようにして図２ａは、右向きの
矢印の先のＳＨＩＦＴアーギュメントに応答したデータ
Ａの右シフトを示す。シフトによる結果を図２ｂではＡ
Sと示してある。たとえば、ＳＨＩＦＴが６に等しけれ
ば、データＡは６ビットだけ右シフトされ、その結果、
その最下位ビットで始まり、データＡの、より上位の２
６ビットをそなえたＡSが得られる。注意すべきこと
は、図２ｂのＡSはシフトの機能を示すためのものに過
ぎず、シフトされた値ＡSを一時的に記憶するために付
加的な記憶装置またはクロックサイクルが必要になると
いうことを示唆しようとするものではないということで
ある。ＬＥＮＧＴＨアーギュメントは、Ａ S（すなわ
ち、Ａのシフトされた値）から取出され、データＢの最
下位ビットで始まるデータＢの値の上にコピーされるビ
ット数を定義する。このようにＡSからコピーされるＬ
ＥＮＧＴＨ個のビットがＡSLとして示されている。した
がって、図２ｂに示すように、ＡSからＬＥＮＧＴＨに
等しい個数のビットがデータＢの上にコピーされること
により、ビット０で始まり、ビットＬＥＮＧＴＨ−１ま
で続く値ＡSLを含む結果Ｒ１が作成される。結果Ｒ１の
中の残りのビットはデータＢの対応するビットと同じで
ある。上記のことから、ＡSのＬＥＮＧＴＨに等しい個
数のビットがデータＢとマージされると述べてもよく、
したがって、これがＩＮＳＥＲＴが一つの型のシフト・
マージ命令である理由である。
Ｔ命令のオペランドとオペレーションを示す。図２ａは
ＩＮＳＥＲＴ命令の二つの３２ビットのデータオペラン
ドを示し、これらがデータＡおよびＢとして示されてい
る。ＩＮＳＥＲＴ命令の第三のオペランドは、二つの側
面を与えるビット操作オペランドであり、これに関連し
て通常１０ビットのオペランドとして実施される。これ
らのビットの中の５ビットがＳＨＩＦＴアーギュメント
を定義し、これらのビットの中の残りの５ビットがＬＥ
ＮＧＴＨアーギュメントを定義する。ＳＨＩＦＴアーギ
ュメントは、データＡを右シフトすべきビット数、すな
わち、それの最上位ビットがそれの最下位ビットのもと
の位置に向かってシフトされるように右シフトすべきビ
ット数を定義する。このようにして図２ａは、右向きの
矢印の先のＳＨＩＦＴアーギュメントに応答したデータ
Ａの右シフトを示す。シフトによる結果を図２ｂではＡ
Sと示してある。たとえば、ＳＨＩＦＴが６に等しけれ
ば、データＡは６ビットだけ右シフトされ、その結果、
その最下位ビットで始まり、データＡの、より上位の２
６ビットをそなえたＡSが得られる。注意すべきこと
は、図２ｂのＡSはシフトの機能を示すためのものに過
ぎず、シフトされた値ＡSを一時的に記憶するために付
加的な記憶装置またはクロックサイクルが必要になると
いうことを示唆しようとするものではないということで
ある。ＬＥＮＧＴＨアーギュメントは、Ａ S（すなわ
ち、Ａのシフトされた値）から取出され、データＢの最
下位ビットで始まるデータＢの値の上にコピーされるビ
ット数を定義する。このようにＡSからコピーされるＬ
ＥＮＧＴＨ個のビットがＡSLとして示されている。した
がって、図２ｂに示すように、ＡSからＬＥＮＧＴＨに
等しい個数のビットがデータＢの上にコピーされること
により、ビット０で始まり、ビットＬＥＮＧＴＨ−１ま
で続く値ＡSLを含む結果Ｒ１が作成される。結果Ｒ１の
中の残りのビットはデータＢの対応するビットと同じで
ある。上記のことから、ＡSのＬＥＮＧＴＨに等しい個
数のビットがデータＢとマージされると述べてもよく、
したがって、これがＩＮＳＥＲＴが一つの型のシフト・
マージ命令である理由である。
【０００５】図３ａおよび３ｂは従来技術のＤＥＰＯＳ
ＩＴ命令のオペランドおよびオペレーションを示す。図
３ａはＤＥＰＯＳＩＴ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＣおよびＤとして示さ
れている。ＤＥＰＯＳＩＴ命令の第三のオペランドはビ
ット操作オペランドである。このビット操作オペランド
は二つの側面を与え、また通常１０ビットのオペランド
として実施される。これらのビットの中の５ビットはＳ
ＨＩＦＴアーギュメントを定義し、これらのビットの中
の残りの５ビットはＬＥＮＧＴＨアーギュメントを定義
する。ＳＨＩＦＴアーギュメントは、データＣを左シフ
トすべきビット数、すなわち、それの最下位ビットがそ
れの最上位ビットのもとの位置に向かってシフトされる
ように左シフトすべきビット数を定義する。このように
して図３ａは、左向きの矢印の先のＳＨＩＦＴアーギュ
メントに応答した左シフトを示す。シフトによる結果を
図３ｂではＣSと示してある。たとえば、ＳＨＩＦＴが
４に等しければ、データＣは４ビットだけ左シフトさ
れ、その結果、その最下位ビットで始まり、データＣ
の、最下位の２８ビットをそなえたＣSが得られる。注
意すべきことは、図３ｂのＣSはシフトの機能を示すた
めのものに過ぎず、シフトされた値ＣSを一時的に記憶
するために付加的な記憶装置またはクロックサイクルが
必要になるということを示唆しようとするものではない
ということである。ＬＥＮＧＴＨアーギュメントは、Ｃ
S（すなわち、Ｃのシフトされた値）から取出され、ビ
ットロケーションＳＨＩＦＴで始まり、したがってビッ
トロケーションＳＨＩＦＴ＋ＬＥＮＧＴＨ−１まで続く
データＤの値の上にコピーされる、すなわちそれ「とマ
ージされる」ビット数を定義する。参考のため、ＣSの
ＬＥＮＧＴＨ個のビットはＣSLとして示されている。し
たがって、図３ｂに示すように、ＣSLがデータＤの対応
するビットロケーション上にコピーされることにより、
ビットＳＨＩＦＴで始まり、ビットＳＨＩＦＴ＋ＬＥＮ
ＧＴＨ−１まで続く値ＣSLを含む結果Ｒ２が作成され
る。結果Ｒ３の中の残りのビットはデータＣの対応する
ビットロケーションと同じであり、結果Ｒ２の上位ビッ
トロケーションと下位ビットロケーションの両方に現れ
る（ＳＨＩＦＴが０より大きく、３２より小さいものと
する）。
ＩＴ命令のオペランドおよびオペレーションを示す。図
３ａはＤＥＰＯＳＩＴ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＣおよびＤとして示さ
れている。ＤＥＰＯＳＩＴ命令の第三のオペランドはビ
ット操作オペランドである。このビット操作オペランド
は二つの側面を与え、また通常１０ビットのオペランド
として実施される。これらのビットの中の５ビットはＳ
ＨＩＦＴアーギュメントを定義し、これらのビットの中
の残りの５ビットはＬＥＮＧＴＨアーギュメントを定義
する。ＳＨＩＦＴアーギュメントは、データＣを左シフ
トすべきビット数、すなわち、それの最下位ビットがそ
れの最上位ビットのもとの位置に向かってシフトされる
ように左シフトすべきビット数を定義する。このように
して図３ａは、左向きの矢印の先のＳＨＩＦＴアーギュ
メントに応答した左シフトを示す。シフトによる結果を
図３ｂではＣSと示してある。たとえば、ＳＨＩＦＴが
４に等しければ、データＣは４ビットだけ左シフトさ
れ、その結果、その最下位ビットで始まり、データＣ
の、最下位の２８ビットをそなえたＣSが得られる。注
意すべきことは、図３ｂのＣSはシフトの機能を示すた
めのものに過ぎず、シフトされた値ＣSを一時的に記憶
するために付加的な記憶装置またはクロックサイクルが
必要になるということを示唆しようとするものではない
ということである。ＬＥＮＧＴＨアーギュメントは、Ｃ
S（すなわち、Ｃのシフトされた値）から取出され、ビ
ットロケーションＳＨＩＦＴで始まり、したがってビッ
トロケーションＳＨＩＦＴ＋ＬＥＮＧＴＨ−１まで続く
データＤの値の上にコピーされる、すなわちそれ「とマ
ージされる」ビット数を定義する。参考のため、ＣSの
ＬＥＮＧＴＨ個のビットはＣSLとして示されている。し
たがって、図３ｂに示すように、ＣSLがデータＤの対応
するビットロケーション上にコピーされることにより、
ビットＳＨＩＦＴで始まり、ビットＳＨＩＦＴ＋ＬＥＮ
ＧＴＨ−１まで続く値ＣSLを含む結果Ｒ２が作成され
る。結果Ｒ３の中の残りのビットはデータＣの対応する
ビットロケーションと同じであり、結果Ｒ２の上位ビッ
トロケーションと下位ビットロケーションの両方に現れ
る（ＳＨＩＦＴが０より大きく、３２より小さいものと
する）。
【０００６】図４ａおよび４ｂは従来技術のＲＥＰＬＡ
ＣＥ命令のオペランドおよびオペレーションを示す。図
４ａはＲＥＰＬＡＣＥ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＥおよびＦとして示さ
れている。ＲＥＰＬＡＣＥ命令の第三のオペランドはビ
ット操作オペランドである。このビット操作オペランド
は二つの側面を与え、また通常１０ビットのオペランド
として実施される。これらのビットの中の５ビットはＰ
ＯＳＩＴＩＯＮアーギュメントを定義し、これらのビッ
トの中の残りの５ビットはＬＥＮＧＴＨアーギュメント
を定義する。ＰＯＳＩＴＩＯＮアーギュメントはデータ
Ｅの中のビット位置を定義し、ＬＥＮＧＴＨアーギュメ
ントはＰＯＳＩＴＩＯＮビットで始まるデータＥからコ
ピーされるビット数を定義する。更に詳しく述べると、
これらのコピーされたビットは図４ｂでＥLとして示さ
れている量を形成し、ＰＯＳＩＴＩＯＮビットで始まる
データＦの値の上にコピーされる。したがって、図４ｂ
に示すように、データＦの対応するビットロケーション
の上にＥLがコピーされることにより、ビットＰＯＳＩ
ＴＩＯＮで始まり、ビットＰＯＳＩＴＩＯＮ＋ＬＥＮＧ
ＴＨ−１まで続く値ＥLを含むマージされた結果Ｒ３が
作成される。結果Ｒ３の中の残りのビットはデータＦの
対応するビットロケーションと同じであり、結果Ｒ３の
上位ビットロケーションと下位ビットロケーションの両
方に現れる（ＰＯＳＩＴＩＯＮは０より大きく、３１よ
り小さい）。
ＣＥ命令のオペランドおよびオペレーションを示す。図
４ａはＲＥＰＬＡＣＥ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＥおよびＦとして示さ
れている。ＲＥＰＬＡＣＥ命令の第三のオペランドはビ
ット操作オペランドである。このビット操作オペランド
は二つの側面を与え、また通常１０ビットのオペランド
として実施される。これらのビットの中の５ビットはＰ
ＯＳＩＴＩＯＮアーギュメントを定義し、これらのビッ
トの中の残りの５ビットはＬＥＮＧＴＨアーギュメント
を定義する。ＰＯＳＩＴＩＯＮアーギュメントはデータ
Ｅの中のビット位置を定義し、ＬＥＮＧＴＨアーギュメ
ントはＰＯＳＩＴＩＯＮビットで始まるデータＥからコ
ピーされるビット数を定義する。更に詳しく述べると、
これらのコピーされたビットは図４ｂでＥLとして示さ
れている量を形成し、ＰＯＳＩＴＩＯＮビットで始まる
データＦの値の上にコピーされる。したがって、図４ｂ
に示すように、データＦの対応するビットロケーション
の上にＥLがコピーされることにより、ビットＰＯＳＩ
ＴＩＯＮで始まり、ビットＰＯＳＩＴＩＯＮ＋ＬＥＮＧ
ＴＨ−１まで続く値ＥLを含むマージされた結果Ｒ３が
作成される。結果Ｒ３の中の残りのビットはデータＦの
対応するビットロケーションと同じであり、結果Ｒ３の
上位ビットロケーションと下位ビットロケーションの両
方に現れる（ＰＯＳＩＴＩＯＮは０より大きく、３１よ
り小さい）。
【０００７】図５ａおよび５ｂは従来技術のＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令のオペランドとオペレーションを示
す。図５ａはＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二つの３
２ビットのデータオペランドを示し、これらがデータＧ
およびＨとして示されている。ＦＵＮＮＥＬ−ＳＨＩＦ
Ｔ命令の場合、やはり図５ａに示されるように、二つの
３２ビットのオペランドは連結されている。ＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令の第三のオペランドは、単一の側面
だけを与えるビット操作オペランドであり、通常５ビッ
トのオペランドとして実施される。この５ビットがＳＨ
ＩＦＴアーギュメントを定義する。ＳＨＩＦＴアーギュ
メントは、両方のデータＧおよびＨを右シフトするビッ
ト数（すなわち、各々の最上位ビットがそれぞれの最下
位ビットのもとの位置に向かってシフトされるように右
シフトするビット数）を定義する。このようにして図５
ａは、右向きの矢印の先のＳＨＩＦＴアーギュメントに
応答した右シフトを示す。シフトによる結果Ｒ４が図５
ｂに示されている。結果Ｒ４は、それぞれＧSおよびＨS
と表される、右シフト後のデータＧおよびＨの値を含む
３２ビットの結果である。更に注意すべきことは、ＦＵ
ＮＮＥＬ−ＳＨＩＦＴ命令の３２ビットの結果Ｒ４はそ
の最下位ビット位置で始まり、データＧのビット位置は
シフト量に等しいということである。たとえば、ＳＨＩ
ＦＴが５に等しければ、データＧは５位置だけ右シフト
され、したがって、ビットＧ0からＧ4はシフトアウトさ
れるので、結果Ｒ４のＧSはその最下位ビットがＧ5で始
まり、Ｇ31までのデータＧの残りのビットを含む。ま
た、データＨも右シフトされるので、結果Ｒ４のＨSは
Ｈ0からＨ0+SHIFT-1までのＨのビットを含む。この場合
も、たとえば、ＳＨＩＦＴが５に等しければ、ＨSはＨ0
からＨ4までを含む。
Ｌ−ＳＨＩＦＴ命令のオペランドとオペレーションを示
す。図５ａはＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二つの３
２ビットのデータオペランドを示し、これらがデータＧ
およびＨとして示されている。ＦＵＮＮＥＬ−ＳＨＩＦ
Ｔ命令の場合、やはり図５ａに示されるように、二つの
３２ビットのオペランドは連結されている。ＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令の第三のオペランドは、単一の側面
だけを与えるビット操作オペランドであり、通常５ビッ
トのオペランドとして実施される。この５ビットがＳＨ
ＩＦＴアーギュメントを定義する。ＳＨＩＦＴアーギュ
メントは、両方のデータＧおよびＨを右シフトするビッ
ト数（すなわち、各々の最上位ビットがそれぞれの最下
位ビットのもとの位置に向かってシフトされるように右
シフトするビット数）を定義する。このようにして図５
ａは、右向きの矢印の先のＳＨＩＦＴアーギュメントに
応答した右シフトを示す。シフトによる結果Ｒ４が図５
ｂに示されている。結果Ｒ４は、それぞれＧSおよびＨS
と表される、右シフト後のデータＧおよびＨの値を含む
３２ビットの結果である。更に注意すべきことは、ＦＵ
ＮＮＥＬ−ＳＨＩＦＴ命令の３２ビットの結果Ｒ４はそ
の最下位ビット位置で始まり、データＧのビット位置は
シフト量に等しいということである。たとえば、ＳＨＩ
ＦＴが５に等しければ、データＧは５位置だけ右シフト
され、したがって、ビットＧ0からＧ4はシフトアウトさ
れるので、結果Ｒ４のＧSはその最下位ビットがＧ5で始
まり、Ｇ31までのデータＧの残りのビットを含む。ま
た、データＨも右シフトされるので、結果Ｒ４のＨSは
Ｈ0からＨ0+SHIFT-1までのＨのビットを含む。この場合
も、たとえば、ＳＨＩＦＴが５に等しければ、ＨSはＨ0
からＨ4までを含む。
【０００８】前記命令により与えられるオペレーション
と機能を前提として、本発明者は種々の観察を行った。
これらの観察により更に、後で説明する好適実施例が導
入される。第一の観察として、ＩＮＳＥＲＴ命令、ＤＥ
ＰＯＳＩＴ命令、およびＲＥＰＬＡＣＥ命令のいずれか
に対する１０ビット値と、ＦＵＮＮＥＬ−ＳＨＩＦＴ命
令に対する５ビット値は各命令の中の即値オペランドと
することができる。その代わりに、これらの値は読出し
データ、たとえばレジスタまたはメモリロケーションか
らの読出しデータとして与えられてもよい。しかし、即
値オペランドのアプローチまたは読出し値のアプローチ
については、後で更に詳しく説明するように、欠点があ
る。
と機能を前提として、本発明者は種々の観察を行った。
これらの観察により更に、後で説明する好適実施例が導
入される。第一の観察として、ＩＮＳＥＲＴ命令、ＤＥ
ＰＯＳＩＴ命令、およびＲＥＰＬＡＣＥ命令のいずれか
に対する１０ビット値と、ＦＵＮＮＥＬ−ＳＨＩＦＴ命
令に対する５ビット値は各命令の中の即値オペランドと
することができる。その代わりに、これらの値は読出し
データ、たとえばレジスタまたはメモリロケーションか
らの読出しデータとして与えられてもよい。しかし、即
値オペランドのアプローチまたは読出し値のアプローチ
については、後で更に詳しく説明するように、欠点があ
る。
【０００９】ＩＮＳＥＲＴ命令、ＤＥＰＯＳＩＴ命令、
ＲＥＰＬＡＣＥ命令、およびＦＵＮＮＥＬ−ＳＨＩＦＴ
命令のいずれかに対する１０ビットまたは５ビットの値
が（たとえば、レジスタファイルからの）外部読出しに
よって与えられるとき、読出される装置には付加的な読
出しポートが必要とされる。更に詳しく述べると、上記
の三つのオペランド命令の場合、外部読出しには第一の
データオペランド、第二のデータオペランド、および第
三のオペランドとしての１０ビット（または５ビット）
の値が含まれるので、総計三つの読出しポートが必要と
される。このような付加的なポートは、スペースと実際
の装置コストの点で非常に高価になり得る。通常、レジ
スタファイルのコストは読出しポート数の二乗に比例し
て増加する傾向にあるので、第三のオペランドに対する
付加的なポートは負担となり、多数のプロセッサを具体
化する際、手が出せないものとなる恐れがある。更に、
この第三のポートの値を外部に読出さなければならない
場合には、レジスタファイルと、ポートから読出すこと
ができる回路との間に、付加的な一組の転送マルチプレ
クサが必要とされる。最後に、３２個のレジスタを含む
レジスタファイルから外部読出し（すなわち、共通の具
体化）を行うものとして、これらの３２個のレジスタの
中の一つのレジスタのアドレス指定をするために命令は
５ビットのフィールドを含まなければならない。したが
って、このアドレス指定機能を達成するために、命令に
５ビットの位置が必要とされる。
ＲＥＰＬＡＣＥ命令、およびＦＵＮＮＥＬ−ＳＨＩＦＴ
命令のいずれかに対する１０ビットまたは５ビットの値
が（たとえば、レジスタファイルからの）外部読出しに
よって与えられるとき、読出される装置には付加的な読
出しポートが必要とされる。更に詳しく述べると、上記
の三つのオペランド命令の場合、外部読出しには第一の
データオペランド、第二のデータオペランド、および第
三のオペランドとしての１０ビット（または５ビット）
の値が含まれるので、総計三つの読出しポートが必要と
される。このような付加的なポートは、スペースと実際
の装置コストの点で非常に高価になり得る。通常、レジ
スタファイルのコストは読出しポート数の二乗に比例し
て増加する傾向にあるので、第三のオペランドに対する
付加的なポートは負担となり、多数のプロセッサを具体
化する際、手が出せないものとなる恐れがある。更に、
この第三のポートの値を外部に読出さなければならない
場合には、レジスタファイルと、ポートから読出すこと
ができる回路との間に、付加的な一組の転送マルチプレ
クサが必要とされる。最後に、３２個のレジスタを含む
レジスタファイルから外部読出し（すなわち、共通の具
体化）を行うものとして、これらの３２個のレジスタの
中の一つのレジスタのアドレス指定をするために命令は
５ビットのフィールドを含まなければならない。したが
って、このアドレス指定機能を達成するために、命令に
５ビットの位置が必要とされる。
【００１０】ＩＮＳＥＲＴ命令、ＤＥＰＯＳＩＴ命令、
ＲＥＰＬＡＣＥ命令、およびＦＵＮＮＥＬ−ＳＨＩＦＴ
命令のいずれかに対する１０ビットまたは５ビットの値
が即値として命令に埋込まれたときは、命令のサイズは
必ず、ＩＮＳＥＲＴ命令、ＤＥＰＯＳＩＴ命令、および
ＲＥＰＬＡＣＥ命令に対しては１０ビット、ＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令に対しては５ビットだけ大きくされ
る。このビット数により、プロセッサ命令セットを収容
するために必要とされる操作コードのスペース量がかな
り増大することがあり得る。実際、この付加的な操作コ
ードのスペースの可能性のため、多くのプロセッサはこ
れらのビット操作命令を含まない。
ＲＥＰＬＡＣＥ命令、およびＦＵＮＮＥＬ−ＳＨＩＦＴ
命令のいずれかに対する１０ビットまたは５ビットの値
が即値として命令に埋込まれたときは、命令のサイズは
必ず、ＩＮＳＥＲＴ命令、ＤＥＰＯＳＩＴ命令、および
ＲＥＰＬＡＣＥ命令に対しては１０ビット、ＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令に対しては５ビットだけ大きくされ
る。このビット数により、プロセッサ命令セットを収容
するために必要とされる操作コードのスペース量がかな
り増大することがあり得る。実際、この付加的な操作コ
ードのスペースの可能性のため、多くのプロセッサはこ
れらのビット操作命令を含まない。
【００１１】
【発明が解決しようとする課題】上記のことに鑑みて、
本明細書の残りの部分で説明する好適実施例によって達
成されるように、従来技術のビット操作命令とそれらの
機能が制限されるという欠点に対処する必要が生じる。
本明細書の残りの部分で説明する好適実施例によって達
成されるように、従来技術のビット操作命令とそれらの
機能が制限されるという欠点に対処する必要が生じる。
【００１２】
【課題を解決するための手段】好適実施例ではプロセッ
サを動作させるための方法が示される。この方法は命令
をフェッチする第一のステップを含む。命令は、命令操
作コードと、第一のデータオペランド（Ｄ1’）に対応
する第一のデータオペランドビット群と、第二のデータ
オペランド（Ｄ2’）に対応する第二のデータオペラン
ドビット群とを含む。第一のデータオペランドと第二の
データオペランドの少なくとも一方が整数Ｎ個のビット
で構成される。命令はまた、整数Ｍ個のビット（２Mが
整数Ｎより小さい）で構成される少なくとも一つの即値
ビット操作オペランドをも含む。この方法は更に命令を
実行する第二のステップを含む。この命令実行ステップ
は、第一のデータオペランドと第二のデータオペランド
の一方のビット数を操作するステップを含む。最後に、
操作されるビット数は少なくとも一つの即値ビット操作
オペランドに応じ、そして操作ステップは更に命令操作
コードに応じる。他の回路、システム、および方法も開
示され、特許請求される。
サを動作させるための方法が示される。この方法は命令
をフェッチする第一のステップを含む。命令は、命令操
作コードと、第一のデータオペランド（Ｄ1’）に対応
する第一のデータオペランドビット群と、第二のデータ
オペランド（Ｄ2’）に対応する第二のデータオペラン
ドビット群とを含む。第一のデータオペランドと第二の
データオペランドの少なくとも一方が整数Ｎ個のビット
で構成される。命令はまた、整数Ｍ個のビット（２Mが
整数Ｎより小さい）で構成される少なくとも一つの即値
ビット操作オペランドをも含む。この方法は更に命令を
実行する第二のステップを含む。この命令実行ステップ
は、第一のデータオペランドと第二のデータオペランド
の一方のビット数を操作するステップを含む。最後に、
操作されるビット数は少なくとも一つの即値ビット操作
オペランドに応じ、そして操作ステップは更に命令操作
コードに応じる。他の回路、システム、および方法も開
示され、特許請求される。
【００１３】
【発明の実施の形態】従来の技術の項で図１から５ｂに
ついて説明したが、その説明は理解されたものとする。
ついて説明したが、その説明は理解されたものとする。
【００１４】図６は好適実施例による３オペランドのビ
ット操作命令に対する基本命令フォーマット２０を示
す。命令２０は操作コードを含む。従来技術と同様に、
操作コードは多数のビットを含み、ビットパターンが特
定の型の命令を定義する。やはり従来技術と同様に、命
令２０は更に、データＤ1’およびデータＤ2’として示
されている二つのデータオペランドへの参照を含む（こ
こでアポストロフィー’は前に説明したデータオペラン
ドとの混同を避けるために使用される）。これらのデー
タオペランド参照は好ましくは、レジスタに対するもの
であるので、これらのデータが命令２０に直接埋め込ま
れていることを示すことは意図されていない。しかし、
代替実施例では、可能性は少ないが、オペランドの一つ
が、特に長さが３２ビットより短い場合に、命令の中に
配置された即値データであることは起こり得る。したが
って、いずれにしても、命令２０は二つのビット群を含
み、一つのビット群はデータＤ1’に対応し、もう一つ
のビット群はデータＤ2’に対応する。各ビット群は
（たとえば、レジスタ内の）オペランドを参照するか、
または実際のオペランドである。これらの種々の代替案
にもかかわらず、従来技術の説明との一貫性のためと、
最新例として、本明細書の例では、データＤ1’および
Ｄ2’はレジスタに記憶された通常３２ビットの量とし
て説明する。命令２０は一つまたは二つの即値アーギュ
メントで構成されるビット操作オペランドをも含む。好
適実施例では、これらのアーギュメントは各々、２ビッ
トのアーギュメントであるので、命令２０の中に一つの
アーギュメントだけが埋込まれるときは合計２ビットが
使用され、命令２０の中に二つの２ビットアーギュメン
トが埋込まれるときは合計４ビットが使用される。一つ
のアーギュメントか二つのアーギュメントかの選択はビ
ット操作命令の型によって決まり、これは命令の操作コ
ードによって定義される。最後に、従来技術と同様に、
命令２０はあて先参照ＤＥＳＴ’をも含む。この参照も
一般に３２個のレジスタの中の一つのレジスタへのもの
であるので、やはり５ビットの識別子である。ＤＥＳ
Ｔ’ロケーションは、命令２０のオペレーションの結果
が書込まれるレジスタである。
ット操作命令に対する基本命令フォーマット２０を示
す。命令２０は操作コードを含む。従来技術と同様に、
操作コードは多数のビットを含み、ビットパターンが特
定の型の命令を定義する。やはり従来技術と同様に、命
令２０は更に、データＤ1’およびデータＤ2’として示
されている二つのデータオペランドへの参照を含む（こ
こでアポストロフィー’は前に説明したデータオペラン
ドとの混同を避けるために使用される）。これらのデー
タオペランド参照は好ましくは、レジスタに対するもの
であるので、これらのデータが命令２０に直接埋め込ま
れていることを示すことは意図されていない。しかし、
代替実施例では、可能性は少ないが、オペランドの一つ
が、特に長さが３２ビットより短い場合に、命令の中に
配置された即値データであることは起こり得る。したが
って、いずれにしても、命令２０は二つのビット群を含
み、一つのビット群はデータＤ1’に対応し、もう一つ
のビット群はデータＤ2’に対応する。各ビット群は
（たとえば、レジスタ内の）オペランドを参照するか、
または実際のオペランドである。これらの種々の代替案
にもかかわらず、従来技術の説明との一貫性のためと、
最新例として、本明細書の例では、データＤ1’および
Ｄ2’はレジスタに記憶された通常３２ビットの量とし
て説明する。命令２０は一つまたは二つの即値アーギュ
メントで構成されるビット操作オペランドをも含む。好
適実施例では、これらのアーギュメントは各々、２ビッ
トのアーギュメントであるので、命令２０の中に一つの
アーギュメントだけが埋込まれるときは合計２ビットが
使用され、命令２０の中に二つの２ビットアーギュメン
トが埋込まれるときは合計４ビットが使用される。一つ
のアーギュメントか二つのアーギュメントかの選択はビ
ット操作命令の型によって決まり、これは命令の操作コ
ードによって定義される。最後に、従来技術と同様に、
命令２０はあて先参照ＤＥＳＴ’をも含む。この参照も
一般に３２個のレジスタの中の一つのレジスタへのもの
であるので、やはり５ビットの識別子である。ＤＥＳ
Ｔ’ロケーションは、命令２０のオペレーションの結果
が書込まれるレジスタである。
【００１５】図６から命令２０の具体化と発明の側面を
更に発展させるために、図７ａおよび７ｂは命令２０の
操作コードが本発明のＩＮＳＥＲＴ命令を要求する場合
に具体化される命令２０のオペレーションを示す。図７
ａは本発明のＩＮＳＥＲＴ命令の二つの３２ビットのデ
ータオペランドを示し、これらがデータＪおよびＫとし
て示されている。本発明のＩＮＳＥＲＴ命令の第三のオ
ペランドは、従来技術の側面と同じ二つの側面を与える
ビット操作オペランドであるが、より少ないビット数を
使用してこれを行うことにより、今求められている特徴
のある機能を生じる。詳しく説明すると、本発明のＩＮ
ＳＥＲＴ命令を達成するために具体化される命令２０の
場合、第一の本発明の２ビットの即値オペランドがＳＨ
ＩＦＴアーギュメントを定義し、第二の本発明の２ビッ
トのオペランドがＬＥＮＧＴＨアーギュメントを定義す
る。ＳＨＩＦＴアーギュメントは、データＪを右シフト
するバイト数、すなわち、それの最上位バイトがそれの
最下位バイトのもとの位置に向かってシフトされるよう
に右シフトするバイト数を定義する。このようにして図
７ａは、右向きの矢印の先のＳＨＩＦＴアーギュメント
に応答した右シフトを示す。四つの異なるバイトシフト
位置Ｂ0からＢ3が図示されており、２ビットのＳＨＩＦ
Ｔアーギュメントがこれらの四つの位置のいずれか一つ
を表すことが理解されよう。更に、バイトシフトによる
結果が図７ｂではＪSBと示してある。たとえば、ＳＨＩ
ＦＴが１に等しければ、データＪは１バイトだけ右シフ
トされ（すなわち、バイト位置Ｂ0）、その結果、その
最下位バイトで始まり、データＪの、より上位の３バイ
トをそなえたＪSBが得られる。図７ｂのＪSBはシフトの
機能を示すためのものに過ぎず、シフトされた値ＪSBを
一時的に記憶するために付加的な記憶装置またはクロッ
クサイクルが必要になるということを示唆しようとする
ものではない。本発明の２ビットのＬＥＮＧＴＨアーギ
ュメントは、ＪSB（すなわち、Ｊのシフトされた値）か
ら取出され、データＫの最下位バイトで始まるデータＫ
の値の上にコピーされるバイト数を定義する。したがっ
て、本発明の２ビットのＬＥＮＧＴＨアーギュメント
は、図７ｂに長さＬ0からＬ3として示された四つのバイ
ト整列（調整）（ｂｙｔｅ−ａｌｉｇｎｅｄ）長の一つ
を定義することができる。参考のために、データＫとマ
ージされるＪSBのバイト数ＬＥＮＧＴＨが図７ｂでＪSL
として示されている。また、たとえば図７ｂは、２ビッ
トのＬＥＮＧＴＨアーギュメントは、ＪSBのシフトされ
た値の２バイトをデータＫの最下位２バイトの上にコピ
ーするように指定することにより、ビット０で始まり、
ＪSBのＬＥＮＧＴＨ個のバイトをそなえた値ＪSLを含む
結果Ｒ５が作成される。結果Ｒ５の残りのバイトはデー
タＫの対応するバイトロケーションと同じである。した
がって、ＪSのＬＥＮＧＴＨ個のバイトがデータＫとマ
ージされると述べてもよい。
更に発展させるために、図７ａおよび７ｂは命令２０の
操作コードが本発明のＩＮＳＥＲＴ命令を要求する場合
に具体化される命令２０のオペレーションを示す。図７
ａは本発明のＩＮＳＥＲＴ命令の二つの３２ビットのデ
ータオペランドを示し、これらがデータＪおよびＫとし
て示されている。本発明のＩＮＳＥＲＴ命令の第三のオ
ペランドは、従来技術の側面と同じ二つの側面を与える
ビット操作オペランドであるが、より少ないビット数を
使用してこれを行うことにより、今求められている特徴
のある機能を生じる。詳しく説明すると、本発明のＩＮ
ＳＥＲＴ命令を達成するために具体化される命令２０の
場合、第一の本発明の２ビットの即値オペランドがＳＨ
ＩＦＴアーギュメントを定義し、第二の本発明の２ビッ
トのオペランドがＬＥＮＧＴＨアーギュメントを定義す
る。ＳＨＩＦＴアーギュメントは、データＪを右シフト
するバイト数、すなわち、それの最上位バイトがそれの
最下位バイトのもとの位置に向かってシフトされるよう
に右シフトするバイト数を定義する。このようにして図
７ａは、右向きの矢印の先のＳＨＩＦＴアーギュメント
に応答した右シフトを示す。四つの異なるバイトシフト
位置Ｂ0からＢ3が図示されており、２ビットのＳＨＩＦ
Ｔアーギュメントがこれらの四つの位置のいずれか一つ
を表すことが理解されよう。更に、バイトシフトによる
結果が図７ｂではＪSBと示してある。たとえば、ＳＨＩ
ＦＴが１に等しければ、データＪは１バイトだけ右シフ
トされ（すなわち、バイト位置Ｂ0）、その結果、その
最下位バイトで始まり、データＪの、より上位の３バイ
トをそなえたＪSBが得られる。図７ｂのＪSBはシフトの
機能を示すためのものに過ぎず、シフトされた値ＪSBを
一時的に記憶するために付加的な記憶装置またはクロッ
クサイクルが必要になるということを示唆しようとする
ものではない。本発明の２ビットのＬＥＮＧＴＨアーギ
ュメントは、ＪSB（すなわち、Ｊのシフトされた値）か
ら取出され、データＫの最下位バイトで始まるデータＫ
の値の上にコピーされるバイト数を定義する。したがっ
て、本発明の２ビットのＬＥＮＧＴＨアーギュメント
は、図７ｂに長さＬ0からＬ3として示された四つのバイ
ト整列（調整）（ｂｙｔｅ−ａｌｉｇｎｅｄ）長の一つ
を定義することができる。参考のために、データＫとマ
ージされるＪSBのバイト数ＬＥＮＧＴＨが図７ｂでＪSL
として示されている。また、たとえば図７ｂは、２ビッ
トのＬＥＮＧＴＨアーギュメントは、ＪSBのシフトされ
た値の２バイトをデータＫの最下位２バイトの上にコピ
ーするように指定することにより、ビット０で始まり、
ＪSBのＬＥＮＧＴＨ個のバイトをそなえた値ＪSLを含む
結果Ｒ５が作成される。結果Ｒ５の残りのバイトはデー
タＫの対応するバイトロケーションと同じである。した
がって、ＪSのＬＥＮＧＴＨ個のバイトがデータＫとマ
ージされると述べてもよい。
【００１６】図７ａおよび７ｂについての前記説明から
当業者には理解されるように、本発明のＩＮＳＥＲＴ命
令に関連した機能は従来技術のＩＮＳＥＲＴ命令と同様
に３オペランド操作を可能とする。しかし、本発明のＩ
ＮＳＥＲＴ命令はバイト整列ベースでそのシフトとマー
ジの機能を遂行する。バイト整列ベースはディジタルデ
ータ技術ではときにバイト粒度の使用と呼ばれる。好適
実施例でのバイト粒度の選択は、後で説明するように本
発明者が行った付加的な観察に基づいて行われる。
当業者には理解されるように、本発明のＩＮＳＥＲＴ命
令に関連した機能は従来技術のＩＮＳＥＲＴ命令と同様
に３オペランド操作を可能とする。しかし、本発明のＩ
ＮＳＥＲＴ命令はバイト整列ベースでそのシフトとマー
ジの機能を遂行する。バイト整列ベースはディジタルデ
ータ技術ではときにバイト粒度の使用と呼ばれる。好適
実施例でのバイト粒度の選択は、後で説明するように本
発明者が行った付加的な観察に基づいて行われる。
【００１７】本発明のシフトとマージの一方または両方
の命令での好適実施例のバイト粒度の使用に対する第一
の考慮すべき事柄として、従来技術の項で詳細に説明し
たように、従来技術のシフトとマージの一方または両方
の命令は命令を具体化するために必要なビット数の要求
が非常に過重である。これに反して、好適実施例ははる
かに少ないビット数で３オペランドのシフトとマージの
一方または両方のオペレーションを可能とする。たとえ
ば、命令１０および２０のアーギュメントのビット数に
ついて見ると、命令１０はそのアーギュメントについて
命令２０に比べて６ビット余計に必要とすることが容易
にわかる（すなわち、命令１０の場合の１０ビットから
命令２０の場合の４ビットを引く）。この６ビットの削
減は、プロセッサで命令を具体化するために必要なブー
ルスペースの点から極めて重要である。したがって、そ
の結果、本実施例によって達成されるような６ビットの
削減により、二つの５ビットのアーギュメントをそなえ
た従来技術のＩＮＳＥＲＴ命令が必要とするブールスペ
ースの１／６４（すなわち、ビット当たり１／２のスペ
ース削減で、６ビットに対して（１／２）6＝１／６
４）を使用して本発明のＩＮＳＥＲＴ命令を具体化する
ことができる。所要スペースの激減で、本発明のＩＮＳ
ＥＲＴ命令および後で説明する命令はずっと容易にプロ
セッサに組み込まれ、これによりそれらのプロセッサの
プログラマに対するこのような命令の利用可能性が向上
し、その結果、処理効率が改善される。
の命令での好適実施例のバイト粒度の使用に対する第一
の考慮すべき事柄として、従来技術の項で詳細に説明し
たように、従来技術のシフトとマージの一方または両方
の命令は命令を具体化するために必要なビット数の要求
が非常に過重である。これに反して、好適実施例ははる
かに少ないビット数で３オペランドのシフトとマージの
一方または両方のオペレーションを可能とする。たとえ
ば、命令１０および２０のアーギュメントのビット数に
ついて見ると、命令１０はそのアーギュメントについて
命令２０に比べて６ビット余計に必要とすることが容易
にわかる（すなわち、命令１０の場合の１０ビットから
命令２０の場合の４ビットを引く）。この６ビットの削
減は、プロセッサで命令を具体化するために必要なブー
ルスペースの点から極めて重要である。したがって、そ
の結果、本実施例によって達成されるような６ビットの
削減により、二つの５ビットのアーギュメントをそなえ
た従来技術のＩＮＳＥＲＴ命令が必要とするブールスペ
ースの１／６４（すなわち、ビット当たり１／２のスペ
ース削減で、６ビットに対して（１／２）6＝１／６
４）を使用して本発明のＩＮＳＥＲＴ命令を具体化する
ことができる。所要スペースの激減で、本発明のＩＮＳ
ＥＲＴ命令および後で説明する命令はずっと容易にプロ
セッサに組み込まれ、これによりそれらのプロセッサの
プログラマに対するこのような命令の利用可能性が向上
し、その結果、処理効率が改善される。
【００１８】本発明のシフトとマージの一方または両方
の命令での好適実施例のバイト粒度の使用についての第
二の考慮すべき事柄として、バイト粒度はその機能にお
いて従来技術で行われる個別ビット粒度のように柔軟で
はないが、本発明者はバイトまたは半ワード（すなわ
ち、２バイト）ベースで動作するそれらの型の処理に対
してはこの制約は少なくなるか、または実際には制約で
なくなるということに気づいたということに注意すべき
である。たとえば、マルチメディアの進展を支援するプ
ロセッサのような、単一命令マルチメディアデータ（Ｓ
ＩＭＤ）オペレーションを遂行するように構成された多
数の現代的なプロセッサでは、その大半のオペレーショ
ンがバイトベースの操作を含むような映像またはマルチ
メディアのオペレーションが行われることが多い。した
がって、上記の本発明のＩＮＳＥＲＴ命令はこのような
プロセッサに容易に組み込むことができるので、本発明
のＩＮＳＥＲＴ命令のバイト粒度機能を利用することが
できる。もう一つの例として、通信用データをパックし
てストリームとするような、多数の現代的な通信アプリ
ケーションも、バイトベースの操作を行うオペレーショ
ンを含む。したがって、この場合も、このようなアプリ
ケーションは、従来技術のＩＮＳＥＲＴ命令で必要とさ
れる追加の負担や複雑さなしに、本発明のＩＮＳＥＲＴ
命令とその機能から利益を得る。最後に、これらの側面
は、以下に説明する本発明の命令と機能にも当てはま
る。
の命令での好適実施例のバイト粒度の使用についての第
二の考慮すべき事柄として、バイト粒度はその機能にお
いて従来技術で行われる個別ビット粒度のように柔軟で
はないが、本発明者はバイトまたは半ワード（すなわ
ち、２バイト）ベースで動作するそれらの型の処理に対
してはこの制約は少なくなるか、または実際には制約で
なくなるということに気づいたということに注意すべき
である。たとえば、マルチメディアの進展を支援するプ
ロセッサのような、単一命令マルチメディアデータ（Ｓ
ＩＭＤ）オペレーションを遂行するように構成された多
数の現代的なプロセッサでは、その大半のオペレーショ
ンがバイトベースの操作を含むような映像またはマルチ
メディアのオペレーションが行われることが多い。した
がって、上記の本発明のＩＮＳＥＲＴ命令はこのような
プロセッサに容易に組み込むことができるので、本発明
のＩＮＳＥＲＴ命令のバイト粒度機能を利用することが
できる。もう一つの例として、通信用データをパックし
てストリームとするような、多数の現代的な通信アプリ
ケーションも、バイトベースの操作を行うオペレーショ
ンを含む。したがって、この場合も、このようなアプリ
ケーションは、従来技術のＩＮＳＥＲＴ命令で必要とさ
れる追加の負担や複雑さなしに、本発明のＩＮＳＥＲＴ
命令とその機能から利益を得る。最後に、これらの側面
は、以下に説明する本発明の命令と機能にも当てはま
る。
【００１９】図８ａおよび８ｂは、その操作コードビッ
トが本発明のＤＥＰＯＳＩＴ命令を指定する場合に具体
化される命令２０のオペレーションを示す。図８ａは本
発明のＤＥＰＯＳＩＴ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＬおよびＭとして示さ
れている。本発明のＤＥＰＯＳＩＴ命令の第三のオペラ
ンドはビット操作オペランドである。このビット操作オ
ペランドは即値オペランドであって、従来技術のＤＥＰ
ＯＳＩＴ命令と同じ二つの側面を与えるが、図６と首尾
一貫して、二つの５ビットアーギュメントではなくて二
つの２ビットアーギュメントを使用する。詳しく述べる
と、本発明のＤＥＰＯＳＩＴ命令を達成するために具体
化される命令２０の場合、第一の本発明の２ビットの即
値オペランドはＳＨＩＦＴアーギュメントを定義し、第
二の本発明の２ビットのアーギュメントはＬＥＮＧＴＨ
アーギュメントを定義する。ＳＨＩＦＴアーギュメント
は、データＬを左シフトするビット数、すなわち、それ
の下位バイトがそれの最上位バイトのもとの位置に向か
ってシフトされるように左シフトするバイト数を定義す
る。このようにして図８ａは、左向きの矢印の先のＳＨ
ＩＦＴアーギュメントに応答した左シフトを示す。四つ
の異なるシフト位置Ｓ0からＳ3が示されているので、２
ビットのＳＨＩＦＴアーギュメントがこれらの四つの位
置のいずれか一つを表すことが理解できる。また、バイ
トシフトによる結果を図８ｂではＬSBと示してある。た
とえば、ＳＨＩＦＴが２に等しければ、データＬは２バ
イトだけ左シフトされ、その結果、その最下位ビットで
始まり、データＬの、最下位の２バイトをそなえたＬSB
が得られる。注意すべきことは、図８ｂのＬSBはシフト
の機能を示すためのものに過ぎず、シフトされた値ＬSB
を一時的に記憶するために付加的な記憶装置またはクロ
ックサイクルが必要になるということを示唆しようとす
るものではないということである。ＬＥＮＧＴＨアーギ
ュメントは、ＬSBから取出され、ＳＨＩＦＴバイトロケ
ーションで始まるデータＭの値の上にコピーされる（す
なわちその中にマージされる）バイト数を定義する。こ
れにより、結果Ｒ６が得られる。したがって、結果Ｒ６
に関連して、図８ｂは対応するバイト整列された四つの
シフト位置Ｓ0からＳ3も示す。マージされるデータはＳ
ＨＩＦＴアーギュメントで表されるロケーションから挿
入されるからである。たとえば、図８ｂはＳＨＩＦＴが
２に等しく、ＬＥＮＧＴＨがＬSBの１バイトをデータＭ
にマージすべきことを指示している場合を示す。マージ
されたデータはＬSLとして示されている。結果Ｒ６の中
の残りのバイトはデータＭの対応するバイトロケーショ
ンと同じであり、結果Ｒ６の上位バイトロケーションと
下位バイトロケーションの両方に現れる（ＳＨＩＦＴが
０より大きく、３より小さいものとする）。
トが本発明のＤＥＰＯＳＩＴ命令を指定する場合に具体
化される命令２０のオペレーションを示す。図８ａは本
発明のＤＥＰＯＳＩＴ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＬおよびＭとして示さ
れている。本発明のＤＥＰＯＳＩＴ命令の第三のオペラ
ンドはビット操作オペランドである。このビット操作オ
ペランドは即値オペランドであって、従来技術のＤＥＰ
ＯＳＩＴ命令と同じ二つの側面を与えるが、図６と首尾
一貫して、二つの５ビットアーギュメントではなくて二
つの２ビットアーギュメントを使用する。詳しく述べる
と、本発明のＤＥＰＯＳＩＴ命令を達成するために具体
化される命令２０の場合、第一の本発明の２ビットの即
値オペランドはＳＨＩＦＴアーギュメントを定義し、第
二の本発明の２ビットのアーギュメントはＬＥＮＧＴＨ
アーギュメントを定義する。ＳＨＩＦＴアーギュメント
は、データＬを左シフトするビット数、すなわち、それ
の下位バイトがそれの最上位バイトのもとの位置に向か
ってシフトされるように左シフトするバイト数を定義す
る。このようにして図８ａは、左向きの矢印の先のＳＨ
ＩＦＴアーギュメントに応答した左シフトを示す。四つ
の異なるシフト位置Ｓ0からＳ3が示されているので、２
ビットのＳＨＩＦＴアーギュメントがこれらの四つの位
置のいずれか一つを表すことが理解できる。また、バイ
トシフトによる結果を図８ｂではＬSBと示してある。た
とえば、ＳＨＩＦＴが２に等しければ、データＬは２バ
イトだけ左シフトされ、その結果、その最下位ビットで
始まり、データＬの、最下位の２バイトをそなえたＬSB
が得られる。注意すべきことは、図８ｂのＬSBはシフト
の機能を示すためのものに過ぎず、シフトされた値ＬSB
を一時的に記憶するために付加的な記憶装置またはクロ
ックサイクルが必要になるということを示唆しようとす
るものではないということである。ＬＥＮＧＴＨアーギ
ュメントは、ＬSBから取出され、ＳＨＩＦＴバイトロケ
ーションで始まるデータＭの値の上にコピーされる（す
なわちその中にマージされる）バイト数を定義する。こ
れにより、結果Ｒ６が得られる。したがって、結果Ｒ６
に関連して、図８ｂは対応するバイト整列された四つの
シフト位置Ｓ0からＳ3も示す。マージされるデータはＳ
ＨＩＦＴアーギュメントで表されるロケーションから挿
入されるからである。たとえば、図８ｂはＳＨＩＦＴが
２に等しく、ＬＥＮＧＴＨがＬSBの１バイトをデータＭ
にマージすべきことを指示している場合を示す。マージ
されたデータはＬSLとして示されている。結果Ｒ６の中
の残りのバイトはデータＭの対応するバイトロケーショ
ンと同じであり、結果Ｒ６の上位バイトロケーションと
下位バイトロケーションの両方に現れる（ＳＨＩＦＴが
０より大きく、３より小さいものとする）。
【００２０】図９ａおよび９ｂは、その操作コードビッ
トが本発明のＲＥＰＬＡＣＥ命令を指定する場合に具体
化される命令２０のオペレーションを示す。図９ａは本
発明のＲＥＰＬＡＣＥ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＮおよびＰとして示さ
れている。本発明のＲＥＰＬＡＣＥ命令の第三のオペラ
ンドは即値ビット操作オペランドであり、従来技術のＲ
ＥＰＬＡＣＥ命令と同じ二つの側面を与えるが、図６と
首尾一貫して、本発明のＲＥＰＬＡＣＥ命令は二つの５
ビットアーギュメントではなくて二つの２ビットアーギ
ュメントを使用する。詳しく述べると、本発明のＲＥＰ
ＬＡＣＥ命令を達成するために具体化される命令２０の
場合、第一の本発明の２ビットの即値オペランドはＰＯ
ＳＩＴＩＯＮアーギュメントを定義し、第二の本発明の
２ビットのアーギュメントはＬＥＮＧＴＨアーギュメン
トを定義する。ＰＯＳＩＴＩＯＮアーギュメントは、四
つの位置Ｐ0からＰ3の一つで生じるものとして図９ａに
示された、データＮの中のバイト位置を定義する。ＬＥ
ＮＧＴＨアーギュメントはＰＯＳＩＴＩＯＮロケーショ
ンで始まるデータＥからコピーされるバイト数を定義す
る。更に詳しく述べると、これらのコピーされたバイト
は図９ｂでＮLBとして示されている量を形成し、ＰＯＳ
ＩＴＩＯＮロケーションで始まるデータＰの値の上にコ
ピーされる。したがって、図９ｂに示すように、データ
Ｐの対応するバイトロケーションの上にＮLBがコピーさ
れることにより、ビットＰＯＳＩＴＩＯＮで始まるＬＥ
ＮＧＴＨ個のバイトの値ＮLBを含むマージされた結果Ｒ
７が作成される。結果Ｒ７の中の残りのバイトはデータ
Ｐの対応するビットロケーションと同じである。
トが本発明のＲＥＰＬＡＣＥ命令を指定する場合に具体
化される命令２０のオペレーションを示す。図９ａは本
発明のＲＥＰＬＡＣＥ命令の二つの３２ビットのデータ
オペランドを示し、これがデータＮおよびＰとして示さ
れている。本発明のＲＥＰＬＡＣＥ命令の第三のオペラ
ンドは即値ビット操作オペランドであり、従来技術のＲ
ＥＰＬＡＣＥ命令と同じ二つの側面を与えるが、図６と
首尾一貫して、本発明のＲＥＰＬＡＣＥ命令は二つの５
ビットアーギュメントではなくて二つの２ビットアーギ
ュメントを使用する。詳しく述べると、本発明のＲＥＰ
ＬＡＣＥ命令を達成するために具体化される命令２０の
場合、第一の本発明の２ビットの即値オペランドはＰＯ
ＳＩＴＩＯＮアーギュメントを定義し、第二の本発明の
２ビットのアーギュメントはＬＥＮＧＴＨアーギュメン
トを定義する。ＰＯＳＩＴＩＯＮアーギュメントは、四
つの位置Ｐ0からＰ3の一つで生じるものとして図９ａに
示された、データＮの中のバイト位置を定義する。ＬＥ
ＮＧＴＨアーギュメントはＰＯＳＩＴＩＯＮロケーショ
ンで始まるデータＥからコピーされるバイト数を定義す
る。更に詳しく述べると、これらのコピーされたバイト
は図９ｂでＮLBとして示されている量を形成し、ＰＯＳ
ＩＴＩＯＮロケーションで始まるデータＰの値の上にコ
ピーされる。したがって、図９ｂに示すように、データ
Ｐの対応するバイトロケーションの上にＮLBがコピーさ
れることにより、ビットＰＯＳＩＴＩＯＮで始まるＬＥ
ＮＧＴＨ個のバイトの値ＮLBを含むマージされた結果Ｒ
７が作成される。結果Ｒ７の中の残りのバイトはデータ
Ｐの対応するビットロケーションと同じである。
【００２１】図１０ａおよび１０ｂは、その操作コード
ビットが本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令を指定
する場合に具体化される命令２０のオペレーションを示
す。図１０ａは本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令
の二つの３２ビットのデータオペランドを示す。図１０
ａは本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二つの３
２ビットのデータオペランドを示す。これらはデータＱ
およびＲとして示されており、やはり図１０ａに示され
るように連結されている。本発明のＦＵＮＮＥＬ−ＳＨ
ＩＦＴ命令の第三のオペランドは即値ビット操作オペラ
ンドであり、これは好ましくは２ビットであり、ＳＨＩ
ＦＴアーギュメントを定義する。ＳＨＩＦＴアーギュメ
ントは、両方のデータＱおよびＲを右シフトするバイト
数、すなわち、各々の最上位ビットがそれぞれの最下位
ビットのもとの位置に向かってシフトされるように右シ
フトするバイト数を定義する。このようにして図１０ａ
は、右向きの矢印の先のＳＨＩＦＴアーギュメントに応
答した右シフトを示す。四つのシフト位置Ｓ0からＳ3を
２ビットのＳＨＩＦＴアーギュメントで表すことができ
る。シフトによる結果Ｒ８が図１０ｂに示されている。
結果Ｒ８は、それぞれＱSBおよびＲSBと表される、右シ
フト後のデータＱおよびＲの値を含む。更に注意すべき
ことは、本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令の３２
ビットの結果Ｒ８はその最下位ビット位置で始まり、デ
ータＱのバイト位置はバイトシフト量に等しいというこ
とである。たとえば、図１０ｂに示されるようにＳＨＩ
ＦＴが１に等しければ、データＲは１バイト位置だけ右
シフトされ、したがって、ビットＲ０からＲ７はシフト
アウトされるので、結果Ｒ８の中のＲ3はその最下位ビ
ットロケーションがデータＲの第二のもとのバイトのビ
ットＲ８で始まり、データＲのバイトの残りを含む。ま
た、データＱも右シフトされるので、結果Ｒ８の中のＱ
SBはＱ0からＱ0+([SHIFT*8]-1)までのＱのバイトを含
む。この場合も、たとえば、ＳＨＩＦＴが１に等しけれ
ば、ＱSBはＱ0からＱ7までを含む。
ビットが本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令を指定
する場合に具体化される命令２０のオペレーションを示
す。図１０ａは本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令
の二つの３２ビットのデータオペランドを示す。図１０
ａは本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二つの３
２ビットのデータオペランドを示す。これらはデータＱ
およびＲとして示されており、やはり図１０ａに示され
るように連結されている。本発明のＦＵＮＮＥＬ−ＳＨ
ＩＦＴ命令の第三のオペランドは即値ビット操作オペラ
ンドであり、これは好ましくは２ビットであり、ＳＨＩ
ＦＴアーギュメントを定義する。ＳＨＩＦＴアーギュメ
ントは、両方のデータＱおよびＲを右シフトするバイト
数、すなわち、各々の最上位ビットがそれぞれの最下位
ビットのもとの位置に向かってシフトされるように右シ
フトするバイト数を定義する。このようにして図１０ａ
は、右向きの矢印の先のＳＨＩＦＴアーギュメントに応
答した右シフトを示す。四つのシフト位置Ｓ0からＳ3を
２ビットのＳＨＩＦＴアーギュメントで表すことができ
る。シフトによる結果Ｒ８が図１０ｂに示されている。
結果Ｒ８は、それぞれＱSBおよびＲSBと表される、右シ
フト後のデータＱおよびＲの値を含む。更に注意すべき
ことは、本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令の３２
ビットの結果Ｒ８はその最下位ビット位置で始まり、デ
ータＱのバイト位置はバイトシフト量に等しいというこ
とである。たとえば、図１０ｂに示されるようにＳＨＩ
ＦＴが１に等しければ、データＲは１バイト位置だけ右
シフトされ、したがって、ビットＲ０からＲ７はシフト
アウトされるので、結果Ｒ８の中のＲ3はその最下位ビ
ットロケーションがデータＲの第二のもとのバイトのビ
ットＲ８で始まり、データＲのバイトの残りを含む。ま
た、データＱも右シフトされるので、結果Ｒ８の中のＱ
SBはＱ0からＱ0+([SHIFT*8]-1)までのＱのバイトを含
む。この場合も、たとえば、ＳＨＩＦＴが１に等しけれ
ば、ＱSBはＱ0からＱ7までを含む。
【００２２】図１１は、前に説明した本発明の命令の一
つ以上の命令をその中で具体化することができ、このよ
うな命令に応答して、より効率的な３オペランドのシフ
トとマージの一方または両方のオペレーションを行うこ
とができる、プロセッサ３０のブロック図を示す。プロ
セッサ３０は好ましくは単一の集積回路であり、前記命
令との関係で図示と説明を簡略化するようにブロック図
で示されている。当業者には容易に理解されるように、
プロセッサのオペレーションと機能に関するものとして
示されているブロックから付加的な詳細が生じる。ま
た、プロセッサ３０は、ＴＭＳ３２０Ｃ６２ｘ／Ｃ６７
ｘディジタル信号プロセッサを含む、テキサス・インス
ツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ
Ｉｎｃｏｒｐｏｒｔｅｄ）から市販されているプロセッ
サのＴＭＳ３２０ Ｃ６０００シリーズからのプロセッ
サを代表している。
つ以上の命令をその中で具体化することができ、このよ
うな命令に応答して、より効率的な３オペランドのシフ
トとマージの一方または両方のオペレーションを行うこ
とができる、プロセッサ３０のブロック図を示す。プロ
セッサ３０は好ましくは単一の集積回路であり、前記命
令との関係で図示と説明を簡略化するようにブロック図
で示されている。当業者には容易に理解されるように、
プロセッサのオペレーションと機能に関するものとして
示されているブロックから付加的な詳細が生じる。ま
た、プロセッサ３０は、ＴＭＳ３２０Ｃ６２ｘ／Ｃ６７
ｘディジタル信号プロセッサを含む、テキサス・インス
ツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ
Ｉｎｃｏｒｐｏｒｔｅｄ）から市販されているプロセッ
サのＴＭＳ３２０ Ｃ６０００シリーズからのプロセッ
サを代表している。
【００２３】プロセッサ３０にはプログラムメモリ３２
が含まれる。プログラムメモリ３２は、装置によっては
プログラムキャッシュとして使用することができる。プ
ロセッサ３０にはデータメモリ３４も含まれる。メモリ
３２および３４は中央処理装置（ＣＰＵ）３６と通信す
るように結合される。ＣＰＵ３６にはパイプライン３８
が含まれる。パイプライン３８は、プログラムフェッチ
ユニット３８ａ、命令ディスパッチユニット３８ｂ、お
よび命令復号ユニット３８ｃとして示された種々の段階
をそなえている。ＣＰＵ３６のパイプラインは更に、パ
スＡおよびパスＢとして示されている二つのデータパス
を含む。各データパスは対応する一組の四つの機能ユニ
ット（パスＡに対するＬ１、Ｓ１、Ｍ１、およびＤ１
と、パスＢに対するＬ２、Ｓ２、Ｍ２、およびＤ２）を
そなえている。手短かに言えば、機能ユニットのオペレ
ーション機能が次の表１に示されている。表１で、与え
られた具体化に応じて付加的な機能を各ユニットに追加
したり、各ユニットから削除することができる。
が含まれる。プログラムメモリ３２は、装置によっては
プログラムキャッシュとして使用することができる。プ
ロセッサ３０にはデータメモリ３４も含まれる。メモリ
３２および３４は中央処理装置（ＣＰＵ）３６と通信す
るように結合される。ＣＰＵ３６にはパイプライン３８
が含まれる。パイプライン３８は、プログラムフェッチ
ユニット３８ａ、命令ディスパッチユニット３８ｂ、お
よび命令復号ユニット３８ｃとして示された種々の段階
をそなえている。ＣＰＵ３６のパイプラインは更に、パ
スＡおよびパスＢとして示されている二つのデータパス
を含む。各データパスは対応する一組の四つの機能ユニ
ット（パスＡに対するＬ１、Ｓ１、Ｍ１、およびＤ１
と、パスＢに対するＬ２、Ｓ２、Ｍ２、およびＤ２）を
そなえている。手短かに言えば、機能ユニットのオペレ
ーション機能が次の表１に示されている。表１で、与え
られた具体化に応じて付加的な機能を各ユニットに追加
したり、各ユニットから削除することができる。
【００２４】
【表１】
【００２５】各組の機能ユニットは（レジスタファイル
ＡおよびレジスタファイルＢとして示されている）対応
するデータパスレジスタファイルと通信することができ
る。各レジスタファイルは３２個の３２ビットレジスタ
を含む。図示されていないが、これらの通信のいくつか
は交差結合されたパスをも含む。これにより、パスＡの
いくつかの機能ユニットがレジスタファイルＢから読出
すことができ、パスＢのいくつかの機能ユニットがレジ
スタファイルＡから読出すことができる。ＣＰＵ３６に
は、制御レジスタ４０、制御論理４２、試験論理４４、
エミュレーション論理４６、および割込み論理４８も含
まれる。プロセッサ３０には、これらの識別子に対応す
る機能を遂行するための直接メモリアクセス（”ＤＭ
Ａ”）／外部メモリインタフェース（”ＥＭＩＦ”）ブ
ロック５０のような付加的なブロックも含まれ得る。プ
ロセッサ３０には、たとえば、タイマ、直列ポート、お
よびホストポートインタフェースを含む、種々の周辺装
置への接続を支援し得る周辺ブロック５２も含まれてい
る。最後に、プロセッサ３０は電源ダウン論理ブロック
５４を含む。電源ダウン論理ブロック５４は、ＣＰＵア
クティビティ、周辺装置アクティビティ、およびフェイ
ズロックドループ（ＰＬＬ）のアクティビティを停止す
ることにより、消費電力を低減することができる。
ＡおよびレジスタファイルＢとして示されている）対応
するデータパスレジスタファイルと通信することができ
る。各レジスタファイルは３２個の３２ビットレジスタ
を含む。図示されていないが、これらの通信のいくつか
は交差結合されたパスをも含む。これにより、パスＡの
いくつかの機能ユニットがレジスタファイルＢから読出
すことができ、パスＢのいくつかの機能ユニットがレジ
スタファイルＡから読出すことができる。ＣＰＵ３６に
は、制御レジスタ４０、制御論理４２、試験論理４４、
エミュレーション論理４６、および割込み論理４８も含
まれる。プロセッサ３０には、これらの識別子に対応す
る機能を遂行するための直接メモリアクセス（”ＤＭ
Ａ”）／外部メモリインタフェース（”ＥＭＩＦ”）ブ
ロック５０のような付加的なブロックも含まれ得る。プ
ロセッサ３０には、たとえば、タイマ、直列ポート、お
よびホストポートインタフェースを含む、種々の周辺装
置への接続を支援し得る周辺ブロック５２も含まれてい
る。最後に、プロセッサ３０は電源ダウン論理ブロック
５４を含む。電源ダウン論理ブロック５４は、ＣＰＵア
クティビティ、周辺装置アクティビティ、およびフェイ
ズロックドループ（ＰＬＬ）のアクティビティを停止す
ることにより、消費電力を低減することができる。
【００２６】次に、パイプライン内での命令処理の側面
と関連して、プロセッサ３０の動作について説明する。
これにより、上記の本発明のシフトとマージの一方また
は両方の命令がプロセッサ３０の中で機能をどのように
果たすかを、再び例により、更に理解することができ
る。プログラムフェッチユニット３８ａ、命令ディスパ
ッチユニット３８ｂ、および命令復号ユニット３８ｃは
一緒になってＣＰＵクロックサイクル毎に機能ユニット
に８個以内の３２ビット命令を送達することができる。
命令の処理は二つのデータパス（ＡおよびＢ）の各々で
行われ、前に説明したように、これらのパスは各々、４
個の機能ユニット（Ｌ、Ｓ、Ｍ、およびＤ）と３２個の
３２ビット汎用レジスタを含む。プロセッサ３０のパイ
プラインオペレーションを更に説明するために、例とし
て以下’Ｃ６２ｘについてこのようなオペレーションの
説明を行う。
と関連して、プロセッサ３０の動作について説明する。
これにより、上記の本発明のシフトとマージの一方また
は両方の命令がプロセッサ３０の中で機能をどのように
果たすかを、再び例により、更に理解することができ
る。プログラムフェッチユニット３８ａ、命令ディスパ
ッチユニット３８ｂ、および命令復号ユニット３８ｃは
一緒になってＣＰＵクロックサイクル毎に機能ユニット
に８個以内の３２ビット命令を送達することができる。
命令の処理は二つのデータパス（ＡおよびＢ）の各々で
行われ、前に説明したように、これらのパスは各々、４
個の機能ユニット（Ｌ、Ｓ、Ｍ、およびＤ）と３２個の
３２ビット汎用レジスタを含む。プロセッサ３０のパイ
プラインオペレーションを更に説明するために、例とし
て以下’Ｃ６２ｘについてこのようなオペレーションの
説明を行う。
【００２７】フェッチユニット３８ａについては、これ
は８個の命令のフェッチパケットを使用する。８個の命
令はすべて一緒にフェッチ処理の中を進む。フェッチ処
理は四つのフェーズ（プログラムアドレス生成フェー
ズ、プログラムアドレス送出フェーズ、プログラムアク
セスレディ待合わせフェーズ、およびプログラムフェッ
チパケット受信フェーズ）で構成される。プログラムア
ドレス生成フェーズの間に、ＣＰＵでプログラムアドレ
スが生成される。プログラムアドレス送出フェーズで
は、プログラムアドレスがメモリに送出される。プログ
ラムアクセスレディ待合わせフェーズでは、メモリの読
出しが行われる。最後に、プログラムフェッチパケット
受信フェーズでは、ＣＰＵでフェッチパケットが受信さ
れる。
は８個の命令のフェッチパケットを使用する。８個の命
令はすべて一緒にフェッチ処理の中を進む。フェッチ処
理は四つのフェーズ（プログラムアドレス生成フェー
ズ、プログラムアドレス送出フェーズ、プログラムアク
セスレディ待合わせフェーズ、およびプログラムフェッ
チパケット受信フェーズ）で構成される。プログラムア
ドレス生成フェーズの間に、ＣＰＵでプログラムアドレ
スが生成される。プログラムアドレス送出フェーズで
は、プログラムアドレスがメモリに送出される。プログ
ラムアクセスレディ待合わせフェーズでは、メモリの読
出しが行われる。最後に、プログラムフェッチパケット
受信フェーズでは、ＣＰＵでフェッチパケットが受信さ
れる。
【００２８】命令ディスパッチユニット３８ｂおよび命
令復号ユニット３８ｃについては、ディスパッチユニッ
ト３８ｂでフェッチパケットが実行パケットに分割され
る。実行パケットは一つの命令または２個から８個の並
行命令で構成される。ディスパッチユニット３８ｂは実
行パケット内の命令を適当な機能ユニットに割当てるこ
とも行う。命令復号ユニット３８ｃのオペレーションで
は、機能ユニット内での命令の実行のために、ソースレ
ジスタ、あて先レジスタ、および結合されたパスが復号
される。その後、与えられたクロックサイクルの間、命
令を割当てられた各機能ユニットは命令を実行する。実
行パケットが８個までの命令を含み得るとした場合、単
一のクロック（と実行）サイクル内に、これらの８個ま
での命令を実行することができる。実行パケットが８個
より少ない命令をそなえている場合には、対応する命令
をそなえていないパケットの残りのスロットは非オペレ
ーション命令（”ＮＯＰｓ”）として扱われ、ＮＯＰ
（ｓ）は機能ユニットにディスパッチされない。ＮＯＰ
（ｓ）と結合された実行はないからである。
令復号ユニット３８ｃについては、ディスパッチユニッ
ト３８ｂでフェッチパケットが実行パケットに分割され
る。実行パケットは一つの命令または２個から８個の並
行命令で構成される。ディスパッチユニット３８ｂは実
行パケット内の命令を適当な機能ユニットに割当てるこ
とも行う。命令復号ユニット３８ｃのオペレーションで
は、機能ユニット内での命令の実行のために、ソースレ
ジスタ、あて先レジスタ、および結合されたパスが復号
される。その後、与えられたクロックサイクルの間、命
令を割当てられた各機能ユニットは命令を実行する。実
行パケットが８個までの命令を含み得るとした場合、単
一のクロック（と実行）サイクル内に、これらの８個ま
での命令を実行することができる。実行パケットが８個
より少ない命令をそなえている場合には、対応する命令
をそなえていないパケットの残りのスロットは非オペレ
ーション命令（”ＮＯＰｓ”）として扱われ、ＮＯＰ
（ｓ）は機能ユニットにディスパッチされない。ＮＯＰ
（ｓ）と結合された実行はないからである。
【００２９】プロセッサ３０での実行は、ある命令を収
容するために５個のフェーズに分解される。しかし、ほ
とんどの命令の場合、これらのフェーズの中の一つだけ
を実行する必要がある。たとえば、いわゆる単一サイク
ル命令の場合、単一サイクル命令は一つのフェーズで結
果を演算し、結果をレジスタに書込む。もう一つの例と
して、乗算命令の場合、第一の実行フェーズで乗算命令
はオペランドを読んで、その演算を開始し、第二の実行
フェーズで乗算命令は結果を演算して、結果をレジスタ
に書込む。更にもう一つの例として、ロード命令の場
合、５個のフェーズで実行する。ロード命令は、（１）
アドレスの演算、（２）メモリへのアドレスの送出、
（３）メモリへのアクセス、（４）ＣＰＵへのデータの
返送、（５）レジスタへのデータの書込み、のステップ
をこの順に遂行する。
容するために５個のフェーズに分解される。しかし、ほ
とんどの命令の場合、これらのフェーズの中の一つだけ
を実行する必要がある。たとえば、いわゆる単一サイク
ル命令の場合、単一サイクル命令は一つのフェーズで結
果を演算し、結果をレジスタに書込む。もう一つの例と
して、乗算命令の場合、第一の実行フェーズで乗算命令
はオペランドを読んで、その演算を開始し、第二の実行
フェーズで乗算命令は結果を演算して、結果をレジスタ
に書込む。更にもう一つの例として、ロード命令の場
合、５個のフェーズで実行する。ロード命令は、（１）
アドレスの演算、（２）メモリへのアドレスの送出、
（３）メモリへのアクセス、（４）ＣＰＵへのデータの
返送、（５）レジスタへのデータの書込み、のステップ
をこの順に遂行する。
【００３０】前記のことから、前に説明した本発明のシ
フトとマージの一方または両方の命令の一つ以上をプロ
セッサ３０がどのように具体化できるかを当業者が理解
できる。詳しく述べると、このような各命令はプロセッ
サ３０の操作コードスペースに含めることができるの
で、メモリ３２に記憶され、そしてメモリ３２から検索
されるプログラムの一部とすることができる。命令が一
旦フェッチされ、ディスパッチされれば、前に説明した
ように、命令は二つのデータオペランドと、二つのデー
タオペランドに対するオペレーションを定義する一つま
たは二つのアーギュメントで構成される即値を含むこと
になる。したがって、実行の間、実行のため（たとえ
ば、レジスタからメモリへ）データオペランドを利用可
能とされる必要があるが、即値は直接アクセス可能であ
り、付加的な外部読出しを必要としない。次に、シフト
とマージの一方または両方の命令は、データオペランド
の検索と同じフェーズ、または一つ以上の付加的な実行
フェーズで実行される。いずれにしろ、この実行の間、
シフトオペレーション（それがある場合）とマージオペ
レーションの一方または両方が指定されるので、実行ユ
ニットはデータオペランドのビット数より少ない粒度で
オペレーションを遂行する。この場合も、好適実施例で
はこの粒度は、シフトとマージの一方または両方の命令
の中に埋込まれた２ビットのアーギュメントにより定義
されるバイトベースになっている。
フトとマージの一方または両方の命令の一つ以上をプロ
セッサ３０がどのように具体化できるかを当業者が理解
できる。詳しく述べると、このような各命令はプロセッ
サ３０の操作コードスペースに含めることができるの
で、メモリ３２に記憶され、そしてメモリ３２から検索
されるプログラムの一部とすることができる。命令が一
旦フェッチされ、ディスパッチされれば、前に説明した
ように、命令は二つのデータオペランドと、二つのデー
タオペランドに対するオペレーションを定義する一つま
たは二つのアーギュメントで構成される即値を含むこと
になる。したがって、実行の間、実行のため（たとえ
ば、レジスタからメモリへ）データオペランドを利用可
能とされる必要があるが、即値は直接アクセス可能であ
り、付加的な外部読出しを必要としない。次に、シフト
とマージの一方または両方の命令は、データオペランド
の検索と同じフェーズ、または一つ以上の付加的な実行
フェーズで実行される。いずれにしろ、この実行の間、
シフトオペレーション（それがある場合）とマージオペ
レーションの一方または両方が指定されるので、実行ユ
ニットはデータオペランドのビット数より少ない粒度で
オペレーションを遂行する。この場合も、好適実施例で
はこの粒度は、シフトとマージの一方または両方の命令
の中に埋込まれた２ビットのアーギュメントにより定義
されるバイトベースになっている。
【００３１】上記のことから理解されるように、本実施
例は３オペランドのシフトとマージの一方または両方の
特性を共通にそなえた、本発明の種々の命令と、対応す
る機能を提供する。また、本実施例を詳細に説明してき
たが、発明の範囲を逸脱することなく上記の説明に対し
て種々の置換、変形、または変更を加えることができ
る。たとえば、説明した本発明の命令の各々に対する好
適実施例とその結果の機能はバイトベースのオペレーシ
ョンを必要とするが、従来技術の単一ビットの粒度より
大きい他のレベルの粒度を使用して更に他の代替案を行
うこともできる。たとえば、シフトとマージの一方また
は両方に対してバイトのロケーションを指定するために
二つの２ビットアーギュメントを使用するのではなく
て、二つの３ビットアーギュメントを使用することもで
き、あるいは二つの４ビットアーギュメントを使用する
こともできる。これにより、シフトとマージの一方また
は両方のオペレーションに対して、各アーギュメントは
それぞれ８個または１６個までの異なるロケーションを
与える。更にもう一つの例として、前記の例では命令が
二つのアーギュメントを含むとき、両方のアーギュメン
トに対して同じビット数を与えるのに対して、更に他の
変形では命令は第一の粒度レベルの第一のアーギュメン
トと第二の、そして異なる粒度レベルの第二のアーギュ
メントとを含むことができる。実際、これについては、
二つのアーギュメントの一方は５ビットのアーギュメン
トとし、他方は５ビットより少なくすることができる。
これにより、従来技術に比べて、命令とその機能を具体
化するために必要とされるビット数が更に削減される。
更にまた、上記の命令は３２ビットのデータオペランド
の例で示されたが、本教示は他のサイズのデータオペラ
ンドにも適用できることは理解されるはずである。その
ような場合、本発明の命令とその機能はデータオペラン
ドのサイズによって各ビットを識別するために必要な粒
度より大きな粒度をそなえた少なくとも一つのアーギュ
メントを含む。最後に、図１１のプロセッサは本命令と
対応する機能を具体化することができる型のプロセッサ
の例を示すが、他の多数のプロセッサがここに教示した
テクノロジーを同様に具体化することができる。これら
の付加的な例が与えられたことにより、当業者は特許請
求の範囲に規定された発明の範囲を更に理解されるはず
である。
例は３オペランドのシフトとマージの一方または両方の
特性を共通にそなえた、本発明の種々の命令と、対応す
る機能を提供する。また、本実施例を詳細に説明してき
たが、発明の範囲を逸脱することなく上記の説明に対し
て種々の置換、変形、または変更を加えることができ
る。たとえば、説明した本発明の命令の各々に対する好
適実施例とその結果の機能はバイトベースのオペレーシ
ョンを必要とするが、従来技術の単一ビットの粒度より
大きい他のレベルの粒度を使用して更に他の代替案を行
うこともできる。たとえば、シフトとマージの一方また
は両方に対してバイトのロケーションを指定するために
二つの２ビットアーギュメントを使用するのではなく
て、二つの３ビットアーギュメントを使用することもで
き、あるいは二つの４ビットアーギュメントを使用する
こともできる。これにより、シフトとマージの一方また
は両方のオペレーションに対して、各アーギュメントは
それぞれ８個または１６個までの異なるロケーションを
与える。更にもう一つの例として、前記の例では命令が
二つのアーギュメントを含むとき、両方のアーギュメン
トに対して同じビット数を与えるのに対して、更に他の
変形では命令は第一の粒度レベルの第一のアーギュメン
トと第二の、そして異なる粒度レベルの第二のアーギュ
メントとを含むことができる。実際、これについては、
二つのアーギュメントの一方は５ビットのアーギュメン
トとし、他方は５ビットより少なくすることができる。
これにより、従来技術に比べて、命令とその機能を具体
化するために必要とされるビット数が更に削減される。
更にまた、上記の命令は３２ビットのデータオペランド
の例で示されたが、本教示は他のサイズのデータオペラ
ンドにも適用できることは理解されるはずである。その
ような場合、本発明の命令とその機能はデータオペラン
ドのサイズによって各ビットを識別するために必要な粒
度より大きな粒度をそなえた少なくとも一つのアーギュ
メントを含む。最後に、図１１のプロセッサは本命令と
対応する機能を具体化することができる型のプロセッサ
の例を示すが、他の多数のプロセッサがここに教示した
テクノロジーを同様に具体化することができる。これら
の付加的な例が与えられたことにより、当業者は特許請
求の範囲に規定された発明の範囲を更に理解されるはず
である。
【００３２】以上の説明に関して更に以下の項を開示す
る。 （１）プロセッサを動作させるための方法であって、命
令操作コードと、第一のデータオペランドに対応する第
一のデータオペランドビット群と、第二のデータオペラ
ンドに対応する第二のデータオペランドビット群とを含
む命令であって、第一のデータオペランドと第二のデー
タオペランドの少なくとも一方が整数Ｎ個のビットで構
成され、少なくとも一つの即値ビット操作オペランドが
２Mが整数Ｎより小さいような整数Ｍ個のビットで構成
される、命令をフェッチするステップと、命令を実行す
るステップであって、第一のデータオペランドと第二の
データオペランドの一方のビット数を操作するステップ
を含み、操作されるビット数は少なくとも一つの即値ビ
ット操作オペランドに応じ、そして操作ステップは更に
命令操作コードに応じる、命令実行ステップとを含むプ
ロセッサの動作方法。
る。 （１）プロセッサを動作させるための方法であって、命
令操作コードと、第一のデータオペランドに対応する第
一のデータオペランドビット群と、第二のデータオペラ
ンドに対応する第二のデータオペランドビット群とを含
む命令であって、第一のデータオペランドと第二のデー
タオペランドの少なくとも一方が整数Ｎ個のビットで構
成され、少なくとも一つの即値ビット操作オペランドが
２Mが整数Ｎより小さいような整数Ｍ個のビットで構成
される、命令をフェッチするステップと、命令を実行す
るステップであって、第一のデータオペランドと第二の
データオペランドの一方のビット数を操作するステップ
を含み、操作されるビット数は少なくとも一つの即値ビ
ット操作オペランドに応じ、そして操作ステップは更に
命令操作コードに応じる、命令実行ステップとを含むプ
ロセッサの動作方法。
【００３３】（２）第１項記載のプロセッサの動作方法
であって、前記少なくとも一つの即値ビット操作オペラ
ンドが、整数Ｍ個のビットで構成される第一の即値ビッ
ト操作オペランドと、整数Ｍ個のビットで構成される第
二の即値ビット操作オペランドとを含み、前記命令実行
ステップが更に、第一の即値ビット操作オペランドに応
じて第一のデータオペランドのビット数を操作するステ
ップと、第二の即値ビット操作オペランドに応じて第二
のデータオペランドのビット数を操作するステップとを
含む、プロセッサの動作方法。
であって、前記少なくとも一つの即値ビット操作オペラ
ンドが、整数Ｍ個のビットで構成される第一の即値ビッ
ト操作オペランドと、整数Ｍ個のビットで構成される第
二の即値ビット操作オペランドとを含み、前記命令実行
ステップが更に、第一の即値ビット操作オペランドに応
じて第一のデータオペランドのビット数を操作するステ
ップと、第二の即値ビット操作オペランドに応じて第二
のデータオペランドのビット数を操作するステップとを
含む、プロセッサの動作方法。
【００３４】（３）第２項記載のプロセッサの動作方法
であって、第一のデータオペランドのビット数を操作す
る前記ステップが、第一のデータオペランドの最上位ビ
ットが第一のデータオペランドの最下位ビットロケーシ
ョンに向かう方向にシフトされるように第一のデータオ
ペランドをシフトするステップを含み、第一の即値ビッ
ト操作オペランドが、第一のデータオペランドの最上位
ビットが第一のデータオペランドの最下位ビットロケー
ションに向かう方向にシフトされる程度を指定し、第二
のデータオペランドのビット数を操作する前記ステップ
が、前記シフトステップの後に、第二のデータオペラン
ドの一部の上に第一のデータオペランドの一部をコピー
するステップを含み、第二の即値ビット操作オペランド
が、第二のデータオペランドの一部の上にコピーされる
第一のデータオペランドの一部を指定する、プロセッサ
の動作方法。
であって、第一のデータオペランドのビット数を操作す
る前記ステップが、第一のデータオペランドの最上位ビ
ットが第一のデータオペランドの最下位ビットロケーシ
ョンに向かう方向にシフトされるように第一のデータオ
ペランドをシフトするステップを含み、第一の即値ビッ
ト操作オペランドが、第一のデータオペランドの最上位
ビットが第一のデータオペランドの最下位ビットロケー
ションに向かう方向にシフトされる程度を指定し、第二
のデータオペランドのビット数を操作する前記ステップ
が、前記シフトステップの後に、第二のデータオペラン
ドの一部の上に第一のデータオペランドの一部をコピー
するステップを含み、第二の即値ビット操作オペランド
が、第二のデータオペランドの一部の上にコピーされる
第一のデータオペランドの一部を指定する、プロセッサ
の動作方法。
【００３５】（４）第３項記載のプロセッサの動作方法
であって、前記シフトステップの後に、第二のデータオ
ペランドの一部の上に第一のデータオペランドの一部を
コピーする前記ステップが、前記シフトステップの後
に、第二のデータオペランドの最下位部分の上に第一の
データオペランドの一部をコピーするステップを含む、
プロセッサの動作方法。
であって、前記シフトステップの後に、第二のデータオ
ペランドの一部の上に第一のデータオペランドの一部を
コピーする前記ステップが、前記シフトステップの後
に、第二のデータオペランドの最下位部分の上に第一の
データオペランドの一部をコピーするステップを含む、
プロセッサの動作方法。
【００３６】（５）第２項記載のプロセッサの動作方法
であって、第一のデータオペランドのビット数を操作す
る前記ステップが、第一のデータオペランドの最下位ビ
ットが第一のデータオペランドの最上位ビットロケーシ
ョンに向かう方向にシフトされるように第一のデータオ
ペランドをシフトするステップを含み、第一の即値ビッ
ト操作オペランドが、第一のデータオペランドの最下位
ビットが第一のデータオペランドの最上位ビットに向か
う方向にシフトされる程度を指定し、第二のデータオペ
ランドのビット数を操作する前記ステップが、前記シフ
トステップの後に、第二のデータオペランドの一部の上
に第一のデータオペランドの一部をコピーするステップ
を含み、第二の即値ビット操作オペランドが、第二のデ
ータオペランドの一部の上にコピーされる第一のデータ
オペランドの一部を指定する、プロセッサの動作方法。
であって、第一のデータオペランドのビット数を操作す
る前記ステップが、第一のデータオペランドの最下位ビ
ットが第一のデータオペランドの最上位ビットロケーシ
ョンに向かう方向にシフトされるように第一のデータオ
ペランドをシフトするステップを含み、第一の即値ビッ
ト操作オペランドが、第一のデータオペランドの最下位
ビットが第一のデータオペランドの最上位ビットに向か
う方向にシフトされる程度を指定し、第二のデータオペ
ランドのビット数を操作する前記ステップが、前記シフ
トステップの後に、第二のデータオペランドの一部の上
に第一のデータオペランドの一部をコピーするステップ
を含み、第二の即値ビット操作オペランドが、第二のデ
ータオペランドの一部の上にコピーされる第一のデータ
オペランドの一部を指定する、プロセッサの動作方法。
【００３７】（６）第５項記載のプロセッサの動作方法
であって、前記シフトステップの後に、第二のデータオ
ペランドの一部の上に第一のデータオペランドの一部を
コピーする前記ステップが、前記シフトステップの後
に、第一の即値ビット操作オペランドによって指定され
たように、第二のデータオペランドの一部の上に第一の
データオペランドの一部をコピーするステップを含む、
プロセッサの動作方法。
であって、前記シフトステップの後に、第二のデータオ
ペランドの一部の上に第一のデータオペランドの一部を
コピーする前記ステップが、前記シフトステップの後
に、第一の即値ビット操作オペランドによって指定され
たように、第二のデータオペランドの一部の上に第一の
データオペランドの一部をコピーするステップを含む、
プロセッサの動作方法。
【００３８】（７）第２項記載のプロセッサの動作方法
であって、前記命令実行ステップが更に、第二のデータ
オペランドの一部の上に第一のデータオペランドの一部
をコピーするステップを含み、第一の即値ビット操作オ
ペランドが、第二のデータオペランドの一部の上にコピ
ーされる第一のデータオペランドの一部を指定し、第二
の即値ビット操作オペランドが、その上に第一のデータ
オペランドの一部がコピーされる第二のデータオペラン
ドの一部を指定する、プロセッサの動作方法。
であって、前記命令実行ステップが更に、第二のデータ
オペランドの一部の上に第一のデータオペランドの一部
をコピーするステップを含み、第一の即値ビット操作オ
ペランドが、第二のデータオペランドの一部の上にコピ
ーされる第一のデータオペランドの一部を指定し、第二
の即値ビット操作オペランドが、その上に第一のデータ
オペランドの一部がコピーされる第二のデータオペラン
ドの一部を指定する、プロセッサの動作方法。
【００３９】（８）第１項記載のプロセッサの動作方法
であって、前記命令実行ステップが更に、第一のデータ
オペランドの最上位ビットが第一のデータオペランドの
最下位ビットロケーションに向かう方向にシフトされる
ように第一のデータオペランドをシフトするステップで
あって、第一の即値ビット操作オペランドが、第一のデ
ータオペランドの最上位ビットが第一のデータオペラン
ドの最下位ビットロケーションに向かう方向にシフトさ
れる程度を指定する、第一のデータオペランドシフトス
テップと、第二のデータオペランドの最上位ビットが第
二のデータオペランドの最下位ビットロケーションに向
かう方向にシフトされるように第二のデータオペランド
をシフトするステップであって、第一の即値ビット操作
オペランドが、第二のデータオペランドの最上位ビット
が第二のデータオペランドの最下位ビットロケーション
に向かう方向にシフトされる程度を指定する、第二のデ
ータオペランドシフトステップと、前記二つのシフトス
テップの後に結果を形成するステップであって、第一の
データオペランドの最下位ビットロケーションを超えて
シフトされない第一のデータオペランドのビットと第二
のデータオペランドの最下位ビットロケーションを超え
てシフトされる第二のデータオペランドのビットとを連
結するステップを含む、結果形成ステップとを含むプロ
セッサの動作方法。
であって、前記命令実行ステップが更に、第一のデータ
オペランドの最上位ビットが第一のデータオペランドの
最下位ビットロケーションに向かう方向にシフトされる
ように第一のデータオペランドをシフトするステップで
あって、第一の即値ビット操作オペランドが、第一のデ
ータオペランドの最上位ビットが第一のデータオペラン
ドの最下位ビットロケーションに向かう方向にシフトさ
れる程度を指定する、第一のデータオペランドシフトス
テップと、第二のデータオペランドの最上位ビットが第
二のデータオペランドの最下位ビットロケーションに向
かう方向にシフトされるように第二のデータオペランド
をシフトするステップであって、第一の即値ビット操作
オペランドが、第二のデータオペランドの最上位ビット
が第二のデータオペランドの最下位ビットロケーション
に向かう方向にシフトされる程度を指定する、第二のデ
ータオペランドシフトステップと、前記二つのシフトス
テップの後に結果を形成するステップであって、第一の
データオペランドの最下位ビットロケーションを超えて
シフトされない第一のデータオペランドのビットと第二
のデータオペランドの最下位ビットロケーションを超え
てシフトされる第二のデータオペランドのビットとを連
結するステップを含む、結果形成ステップとを含むプロ
セッサの動作方法。
【００４０】（９）第１項記載のプロセッサの動作方法
であって、前記少なくとも一つの即値ビット操作オペラ
ンドが、整数Ｍ個のビットで構成される第一の即値ビッ
ト操作オペランドと、整数Ｍに等しくない整数Ｐ個のビ
ットで構成される第二の即値ビット操作オペランドとを
含み、前記命令実行ステップが更に、第一の即値ビット
操作オペランドに応じて第一のデータオペランドのビッ
ト数を操作するステップと、第二の即値ビット操作オペ
ランドに応じて第二のデータオペランドのビット数を操
作するステップとを含む、プロセッサの動作方法。
であって、前記少なくとも一つの即値ビット操作オペラ
ンドが、整数Ｍ個のビットで構成される第一の即値ビッ
ト操作オペランドと、整数Ｍに等しくない整数Ｐ個のビ
ットで構成される第二の即値ビット操作オペランドとを
含み、前記命令実行ステップが更に、第一の即値ビット
操作オペランドに応じて第一のデータオペランドのビッ
ト数を操作するステップと、第二の即値ビット操作オペ
ランドに応じて第二のデータオペランドのビット数を操
作するステップとを含む、プロセッサの動作方法。
【００４１】（１０）第１項記載のプロセッサの動作方
法であって、第一のデータオペランドに対応する第一の
データオペランドビット群が第一のデータオペランドを
記憶するレジスタのレジスタアドレスを含む、プロセッ
サの動作方法。
法であって、第一のデータオペランドに対応する第一の
データオペランドビット群が第一のデータオペランドを
記憶するレジスタのレジスタアドレスを含む、プロセッ
サの動作方法。
【００４２】（１１）第１０項記載のプロセッサの動作
方法であって、第二のデータオペランドに対応する第二
のデータオペランドビット群が第二のデータオペランド
を記憶するレジスタのレジスタアドレスを含む、プロセ
ッサの動作方法。
方法であって、第二のデータオペランドに対応する第二
のデータオペランドビット群が第二のデータオペランド
を記憶するレジスタのレジスタアドレスを含む、プロセ
ッサの動作方法。
【００４３】（１２）第１０項記載のプロセッサの動作
方法であって、第二のデータオペランドに対応する第二
のデータオペランドビット群が第二のデータオペランド
で構成される即値データ値を含む、プロセッサの動作方
法。
方法であって、第二のデータオペランドに対応する第二
のデータオペランドビット群が第二のデータオペランド
で構成される即値データ値を含む、プロセッサの動作方
法。
【００４４】（１３）プロセッサであって、命令をフェ
ッチするための回路と、複数の命令に対するコードを記
憶するための命令スペースであって、命令の中の少なく
とも一つはフェッチ回路によってフェッチされるように
動作することができ、そして命令の中の少なくとも一つ
は命令操作コードと、第一のデータオペランドに対応す
る第一のデータオペランドビット群と、第二のデータオ
ペランドに対応する第二のデータオペランドビット群と
を含み、第一のデータオペランドと第二のデータオペラ
ンドの少なくとも一方が整数Ｎ個のビットで構成され、
少なくとも一つの即値ビット操作オペランドが２Mが整
数Ｎより小さいような整数Ｍ個のビットで構成される、
命令スペースと、命令を実行する回路であって、第一の
データオペランドと第二のデータオペランドの一方のビ
ット数を操作するための回路を含み、操作されるビット
数は少なくとも一つの即値ビット操作オペランドに応
じ、そして操作回路は更に命令操作コードに応じる、命
令実行回路とを具備するプロセッサ。
ッチするための回路と、複数の命令に対するコードを記
憶するための命令スペースであって、命令の中の少なく
とも一つはフェッチ回路によってフェッチされるように
動作することができ、そして命令の中の少なくとも一つ
は命令操作コードと、第一のデータオペランドに対応す
る第一のデータオペランドビット群と、第二のデータオ
ペランドに対応する第二のデータオペランドビット群と
を含み、第一のデータオペランドと第二のデータオペラ
ンドの少なくとも一方が整数Ｎ個のビットで構成され、
少なくとも一つの即値ビット操作オペランドが２Mが整
数Ｎより小さいような整数Ｍ個のビットで構成される、
命令スペースと、命令を実行する回路であって、第一の
データオペランドと第二のデータオペランドの一方のビ
ット数を操作するための回路を含み、操作されるビット
数は少なくとも一つの即値ビット操作オペランドに応
じ、そして操作回路は更に命令操作コードに応じる、命
令実行回路とを具備するプロセッサ。
【００４５】（１４）第１３項記載のプロセッサであっ
て、前記少なくとも一つの即値ビット操作オペランド
が、整数Ｍ個のビットで構成される第一の即値ビット操
作オペランドと、整数Ｍ個のビットで構成される第二の
即値ビット操作オペランドとを含み、前記命令実行回路
が更に、第一の即値ビット操作オペランドに応じて第一
のデータオペランドのビット数を操作するための回路
と、第二の即値ビット操作オペランドに応じて第二のデ
ータオペランドのビット数を操作するための回路とを含
む、プロセッサ。
て、前記少なくとも一つの即値ビット操作オペランド
が、整数Ｍ個のビットで構成される第一の即値ビット操
作オペランドと、整数Ｍ個のビットで構成される第二の
即値ビット操作オペランドとを含み、前記命令実行回路
が更に、第一の即値ビット操作オペランドに応じて第一
のデータオペランドのビット数を操作するための回路
と、第二の即値ビット操作オペランドに応じて第二のデ
ータオペランドのビット数を操作するための回路とを含
む、プロセッサ。
【００４６】（１５）第１４項記載のプロセッサであっ
て、第一のデータオペランドのビット数を操作するため
の前記回路が、第一のデータオペランドの最上位ビット
が第一のデータオペランドの最下位ビットロケーション
に向かう方向にシフトされるように第一のデータオペラ
ンドをシフトする回路を含み、第一の即値ビット操作オ
ペランドが、第一のデータオペランドの最上位ビットが
第一のデータオペランドの最下位ビットロケーションに
向かう方向にシフトされる程度を指定し、第二のデータ
オペランドのビット数を操作するための前記回路が、前
記シフト回路の動作の後に、第二のデータオペランドの
一部の上に第一のデータオペランドの一部をコピーする
ための回路を含み、第二の即値ビット操作オペランド
が、第二のデータオペランドの一部の上にコピーされる
第一のデータオペランドの一部を指定する、プロセッ
サ。
て、第一のデータオペランドのビット数を操作するため
の前記回路が、第一のデータオペランドの最上位ビット
が第一のデータオペランドの最下位ビットロケーション
に向かう方向にシフトされるように第一のデータオペラ
ンドをシフトする回路を含み、第一の即値ビット操作オ
ペランドが、第一のデータオペランドの最上位ビットが
第一のデータオペランドの最下位ビットロケーションに
向かう方向にシフトされる程度を指定し、第二のデータ
オペランドのビット数を操作するための前記回路が、前
記シフト回路の動作の後に、第二のデータオペランドの
一部の上に第一のデータオペランドの一部をコピーする
ための回路を含み、第二の即値ビット操作オペランド
が、第二のデータオペランドの一部の上にコピーされる
第一のデータオペランドの一部を指定する、プロセッ
サ。
【００４７】（１６）第１５項記載のプロセッサであっ
て、前記シフト回路の動作の後に、第二のデータオペラ
ンドの一部の上に第一のデータオペランドの一部をコピ
ーするための前記回路が、前記シフト回路の動作の後
に、第二のデータオペランドの最下位部分の上に第一の
データオペランドの一部をコピーするための回路を含
む、プロセッサ。
て、前記シフト回路の動作の後に、第二のデータオペラ
ンドの一部の上に第一のデータオペランドの一部をコピ
ーするための前記回路が、前記シフト回路の動作の後
に、第二のデータオペランドの最下位部分の上に第一の
データオペランドの一部をコピーするための回路を含
む、プロセッサ。
【００４８】（１７）第１４項記載のプロセッサであっ
て、第一のデータオペランドのビット数を操作するため
の前記回路が、第一のデータオペランドの最下位ビット
が第一のデータオペランドの最上位ビットロケーション
に向かう方向にシフトされるように第一のデータオペラ
ンドをシフトするための回路を含み、第一の即値ビット
操作オペランドが、第一のデータオペランドの最下位ビ
ットが第一のデータオペランドの最上位ビットに向かう
方向にシフトされる程度を指定し、第二のデータオペラ
ンドのビット数を操作するための前記回路が、前記シフ
ト回路の動作の後に、第二のデータオペランドの一部の
上に第一のデータオペランドの一部をコピーするための
回路を含み、第二の即値ビット操作オペランドが、第二
のデータオペランドの一部の上にコピーされる第一のデ
ータオペランドの一部を指定する、プロセッサ。
て、第一のデータオペランドのビット数を操作するため
の前記回路が、第一のデータオペランドの最下位ビット
が第一のデータオペランドの最上位ビットロケーション
に向かう方向にシフトされるように第一のデータオペラ
ンドをシフトするための回路を含み、第一の即値ビット
操作オペランドが、第一のデータオペランドの最下位ビ
ットが第一のデータオペランドの最上位ビットに向かう
方向にシフトされる程度を指定し、第二のデータオペラ
ンドのビット数を操作するための前記回路が、前記シフ
ト回路の動作の後に、第二のデータオペランドの一部の
上に第一のデータオペランドの一部をコピーするための
回路を含み、第二の即値ビット操作オペランドが、第二
のデータオペランドの一部の上にコピーされる第一のデ
ータオペランドの一部を指定する、プロセッサ。
【００４９】（１８）第１７項記載のプロセッサであっ
て、前記シフト回路の動作の後に、第二のデータオペラ
ンドの一部の上に第一のデータオペランドの一部をコピ
ーするための前記回路が、前記シフト回路の動作の後
に、第一の即値ビット操作オペランドによって指定され
たように、第二のデータオペランドの一部の上に第一の
データオペランドの一部をコピーするための回路を含
む、プロセッサ。
て、前記シフト回路の動作の後に、第二のデータオペラ
ンドの一部の上に第一のデータオペランドの一部をコピ
ーするための前記回路が、前記シフト回路の動作の後
に、第一の即値ビット操作オペランドによって指定され
たように、第二のデータオペランドの一部の上に第一の
データオペランドの一部をコピーするための回路を含
む、プロセッサ。
【００５０】（１９）第１４項記載のプロセッサであっ
て、前記命令実行回路が更に、第二のデータオペランド
の一部の上に第一のデータオペランドの一部をコピーす
るための回路を含み、第一の即値ビット操作オペランド
が、第二のデータオペランドの一部の上にコピーされる
第一のデータオペランドの一部を指定し、第二の即値ビ
ット操作オペランドが、その上に第一のデータオペラン
ドの一部がコピーされる第二のデータオペランドの一部
を指定する、プロセッサ。
て、前記命令実行回路が更に、第二のデータオペランド
の一部の上に第一のデータオペランドの一部をコピーす
るための回路を含み、第一の即値ビット操作オペランド
が、第二のデータオペランドの一部の上にコピーされる
第一のデータオペランドの一部を指定し、第二の即値ビ
ット操作オペランドが、その上に第一のデータオペラン
ドの一部がコピーされる第二のデータオペランドの一部
を指定する、プロセッサ。
【００５１】（２０）第１３項記載のプロセッサであっ
て、前記命令実行回路が更に、第一のデータオペランド
の最上位ビットが第一のデータオペランドの最下位ビッ
トロケーションに向かう方向にシフトされるように第一
のデータオペランドをシフトするための回路であって、
第一の即値ビット操作オペランドが、第一のデータオペ
ランドの最上位ビットが第一のデータオペランドの最下
位ビットロケーションに向かう方向にシフトされる程度
を指定する、第一のデータオペランドシフト回路と、第
二のデータオペランドの最上位ビットが第二のデータオ
ペランドの最下位ビットロケーションに向かう方向にシ
フトされるように第二のデータオペランドをシフトする
ための回路であって、第一の即値ビット操作オペランド
が、第二のデータオペランドの最上位ビットが第二のデ
ータオペランドの最下位ビットロケーションに向かう方
向にシフトされる程度を指定する、第二のデータオペラ
ンドシフト回路と、前記二つのシフト回路の動作の後に
結果を形成するための回路であって、第一のデータオペ
ランドの最下位ビットロケーションを超えてシフトされ
ない第一のデータオペランドのビットと第二のデータオ
ペランドの最下位ビットロケーションを超えてシフトさ
れる第二のデータオペランドのビットとを連結するため
の回路を含む、結果形成回路とを含むプロセッサ。
て、前記命令実行回路が更に、第一のデータオペランド
の最上位ビットが第一のデータオペランドの最下位ビッ
トロケーションに向かう方向にシフトされるように第一
のデータオペランドをシフトするための回路であって、
第一の即値ビット操作オペランドが、第一のデータオペ
ランドの最上位ビットが第一のデータオペランドの最下
位ビットロケーションに向かう方向にシフトされる程度
を指定する、第一のデータオペランドシフト回路と、第
二のデータオペランドの最上位ビットが第二のデータオ
ペランドの最下位ビットロケーションに向かう方向にシ
フトされるように第二のデータオペランドをシフトする
ための回路であって、第一の即値ビット操作オペランド
が、第二のデータオペランドの最上位ビットが第二のデ
ータオペランドの最下位ビットロケーションに向かう方
向にシフトされる程度を指定する、第二のデータオペラ
ンドシフト回路と、前記二つのシフト回路の動作の後に
結果を形成するための回路であって、第一のデータオペ
ランドの最下位ビットロケーションを超えてシフトされ
ない第一のデータオペランドのビットと第二のデータオ
ペランドの最下位ビットロケーションを超えてシフトさ
れる第二のデータオペランドのビットとを連結するため
の回路を含む、結果形成回路とを含むプロセッサ。
【００５２】（２１）プロセッサを動作させるための方
法。この方法は命令（２０）をフェッチする第一のステ
ップを含む。命令は、命令操作コード（ＯＰＣＯＤＥ）
と、第一のデータオペランド（ＤＡＴＡ Ｄ1’）に対
応する第一のデータオペランドビット群と、第二のデー
タオペランド（ＤＡＴＡ Ｄ2’）に対応する第二のデ
ータオペランドビット群とを含む。第一のデータオペラ
ンドと第二のデータオペランドの少なくとも一方が整数
Ｎ個のビットで構成される（たとえば、Ｎ＝３２）。命
令はまた、整数Ｍ個のビット（２Mが整数Ｎより小さ
い）で構成される少なくとも一つの即値ビット操作オペ
ランド（ＡＲＧＵＭＥＮＴ（Ｓ））をも含む。この方法
は更に命令を実行する第二のステップをも含む。この命
令実行ステップは、第一のデータオペランドと第二のデ
ータオペランドの一方のビット数を操作するステップを
含む。最後に、操作されるビット数は少なくとも一つの
即値ビット操作オペランドに応じ、そして操作ステップ
は更に命令操作コードに応じる。
法。この方法は命令（２０）をフェッチする第一のステ
ップを含む。命令は、命令操作コード（ＯＰＣＯＤＥ）
と、第一のデータオペランド（ＤＡＴＡ Ｄ1’）に対
応する第一のデータオペランドビット群と、第二のデー
タオペランド（ＤＡＴＡ Ｄ2’）に対応する第二のデ
ータオペランドビット群とを含む。第一のデータオペラ
ンドと第二のデータオペランドの少なくとも一方が整数
Ｎ個のビットで構成される（たとえば、Ｎ＝３２）。命
令はまた、整数Ｍ個のビット（２Mが整数Ｎより小さ
い）で構成される少なくとも一つの即値ビット操作オペ
ランド（ＡＲＧＵＭＥＮＴ（Ｓ））をも含む。この方法
は更に命令を実行する第二のステップをも含む。この命
令実行ステップは、第一のデータオペランドと第二のデ
ータオペランドの一方のビット数を操作するステップを
含む。最後に、操作されるビット数は少なくとも一つの
即値ビット操作オペランドに応じ、そして操作ステップ
は更に命令操作コードに応じる。
【図１】従来技術の一般的なシフトとマージの一方また
は両方の命令を示す図である。
は両方の命令を示す図である。
【図２】従来技術のＩＮＳＥＲＴ命令の二つのデータオ
ペランドを示す図であって、ａはデータＡオペランドの
右シフト前の図、ｂは右シフト後のデータＡオペランド
を示し、右シフトした値をデータＢオペランドの下位ビ
ット上にコピーした後のＩＮＳＥＲＴ命令の結果を示す
図である。
ペランドを示す図であって、ａはデータＡオペランドの
右シフト前の図、ｂは右シフト後のデータＡオペランド
を示し、右シフトした値をデータＢオペランドの下位ビ
ット上にコピーした後のＩＮＳＥＲＴ命令の結果を示す
図である。
【図３】従来技術のＤＥＰＯＳＩＴ命令の二つのデータ
オペランドを示す図であって、ａはデータＣオペランド
の左シフト前の図、ｂは左シフト後のデータＣオペラン
ドを示し、左シフトした値をデータＤオペランドの選択
されたビット群上にコピーした後のＤＥＰＯＳＩＴ命令
の結果を示す図である。
オペランドを示す図であって、ａはデータＣオペランド
の左シフト前の図、ｂは左シフト後のデータＣオペラン
ドを示し、左シフトした値をデータＤオペランドの選択
されたビット群上にコピーした後のＤＥＰＯＳＩＴ命令
の結果を示す図である。
【図４】従来技術のＲＥＰＬＡＣＥ命令の二つのデータ
オペランドを示す図であって、ａはＲＥＰＬＡＣＥ命令
実行前の図、ｂはデータＥオペランドに対するＰＯＳＩ
ＴＩＯＮとＬＥＮＧＴＨの定義を示し、ＰＯＳＩＴＩＯ
Ｎビットから始まるデータＥのＬＥＮＧＴＨビットをデ
ータＥオペランドの対応するビットロケーション上にコ
ピーした後のＲＥＰＬＡＣＥ命令の結果を示す図であ
る。
オペランドを示す図であって、ａはＲＥＰＬＡＣＥ命令
実行前の図、ｂはデータＥオペランドに対するＰＯＳＩ
ＴＩＯＮとＬＥＮＧＴＨの定義を示し、ＰＯＳＩＴＩＯ
Ｎビットから始まるデータＥのＬＥＮＧＴＨビットをデ
ータＥオペランドの対応するビットロケーション上にコ
ピーした後のＲＥＰＬＡＣＥ命令の結果を示す図であ
る。
【図５】従来技術のＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二
つのデータオペランドを示す図であって、ａはデータＧ
およびＨのオペランドの右シフト前の図、ｂは右シフト
後のデータＧおよびＨのオペランドを示し、ＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令の結果を右シフトされた値の最下位
３２ビットとして示す図である。
つのデータオペランドを示す図であって、ａはデータＧ
およびＨのオペランドの右シフト前の図、ｂは右シフト
後のデータＧおよびＨのオペランドを示し、ＦＵＮＮＥ
Ｌ−ＳＨＩＦＴ命令の結果を右シフトされた値の最下位
３２ビットとして示す図である。
【図６】本発明の好適実施例によるシフトとマージの一
方または両方の命令を示す図である。
方または両方の命令を示す図である。
【図７】本発明のＩＮＳＥＲＴ命令の二つのデータオペ
ランドを示す図であって、ａはバイトベースのデータＪ
オペランドの右シフト前の図、ｂは右シフト後のデータ
Ｊオペランドを示し、右シフトした値をデータＫオペラ
ンドの下位ビット上にコピーした後のＩＮＳＥＲＴ命令
の結果を示す図である。
ランドを示す図であって、ａはバイトベースのデータＪ
オペランドの右シフト前の図、ｂは右シフト後のデータ
Ｊオペランドを示し、右シフトした値をデータＫオペラ
ンドの下位ビット上にコピーした後のＩＮＳＥＲＴ命令
の結果を示す図である。
【図８】本発明のＤＥＰＯＳＩＴ命令の二つのデータオ
ペランドを示す図であって、ａはデータＬオペランドの
左シフト前の図、ｂは左シフト後のデータＬオペランド
を示し、左シフトした値をデータＭオペランドの選択さ
れたビット群上にコピーした後のＤＥＰＯＳＩＴ命令の
結果を示す図である。
ペランドを示す図であって、ａはデータＬオペランドの
左シフト前の図、ｂは左シフト後のデータＬオペランド
を示し、左シフトした値をデータＭオペランドの選択さ
れたビット群上にコピーした後のＤＥＰＯＳＩＴ命令の
結果を示す図である。
【図９】本発明のＲＥＰＬＡＣＥ命令の二つのデータオ
ペランドを示す図であって、ａはＲＥＰＬＡＣＥ命令実
行前の図、ｂはデータＮオペランドに対するＰＯＳＩＴ
ＩＯＮとＬＥＮＧＴＨの定義を示し、ＰＯＳＩＴＩＯＮ
ビットから始まるデータＮのＬＥＮＧＴＨ個のバイトを
データＰオペランドの対応するバイトロケーション上に
コピーした後のＲＥＰＬＡＣＥ命令の結果を示す図であ
る。
ペランドを示す図であって、ａはＲＥＰＬＡＣＥ命令実
行前の図、ｂはデータＮオペランドに対するＰＯＳＩＴ
ＩＯＮとＬＥＮＧＴＨの定義を示し、ＰＯＳＩＴＩＯＮ
ビットから始まるデータＮのＬＥＮＧＴＨ個のバイトを
データＰオペランドの対応するバイトロケーション上に
コピーした後のＲＥＰＬＡＣＥ命令の結果を示す図であ
る。
【図１０】本発明のＦＵＮＮＥＬ−ＳＨＩＦＴ命令の二
つのデータオペランドを示す図であって、ａはＱおよび
Ｒのオペランドの１バイト以上の右シフト前の図、ｂは
右シフト後のＱおよびＲのオペランドを示し、ＦＵＮＮ
ＥＬ−ＳＨＩＦＴ命令の結果を右シフトされた値の最下
位４バイトとして示す図である。
つのデータオペランドを示す図であって、ａはＱおよび
Ｒのオペランドの１バイト以上の右シフト前の図、ｂは
右シフト後のＱおよびＲのオペランドを示し、ＦＵＮＮ
ＥＬ−ＳＨＩＦＴ命令の結果を右シフトされた値の最下
位４バイトとして示す図である。
【図１１】好適実施例を具体化するプロセッサのブロッ
ク図である。
ク図である。
２０ 命令 ３０ プロセッサ ＡＲＧＵＭＥＮＴ アーギュメント Ｄ1’ データオペランド Ｄ2’ データオペランド ＯＰＣＯＤＥ 操作コード
Claims (2)
- 【請求項１】 プロセッサを動作させるための方法であ
って、 命令操作コードと、第一のデータオペランドに対応する
第一のデータオペランドビット群と、第二のデータオペ
ランドに対応する第二のデータオペランドビット群とを
含む命令であって、第一のデータオペランドと第二のデ
ータオペランドの少なくとも一方が整数Ｎ個のビットで
構成され、少なくとも一つの即値ビット操作オペランド
が２Mが整数Ｎより小さいような整数Ｍ個のビットで構
成される、命令をフェッチするステップと、 命令を実行するステップであって、第一のデータオペラ
ンドと第二のデータオペランドの一方のビット数を操作
するステップを含み、操作されるビット数は少なくとも
一つの即値ビット操作オペランドに応じ、そして操作ス
テップは更に命令操作コードに応じる、命令実行ステッ
プとを含むプロセッサの動作方法。 - 【請求項２】 プロセッサであって、 命令をフェッチするための回路と、 複数の命令に対するコードを記憶するための命令スペー
スであって、命令の中の少なくとも一つはフェッチ回路
によってフェッチされるように動作することができ、そ
して命令の中の少なくとも一つは命令操作コードと、第
一のデータオペランドに対応する第一のデータオペラン
ドビット群と、第二のデータオペランドに対応する第二
のデータオペランドビット群とを含み、第一のデータオ
ペランドと第二のデータオペランドの少なくとも一方が
整数Ｎ個のビットで構成され、少なくとも一つの即値ビ
ット操作オペランドが２Mが整数Ｎより小さいような整
数Ｍ個のビットで構成される、命令スペースと、 命令を実行する回路であって、第一のデータオペランド
と第二のデータオペランドの一方のビット数を操作する
ための回路を含み、操作されるビット数は少なくとも一
つの即値ビット操作オペランドに応じ、そして操作回路
は更に命令操作コードに応じる、命令実行回路とを具備
するプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US431562 | 1995-05-01 | ||
| US09/431,562 US6430684B1 (en) | 1999-10-29 | 1999-10-29 | Processor circuits, systems, and methods with efficient granularity shift and/or merge instruction(s) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001134436A true JP2001134436A (ja) | 2001-05-18 |
Family
ID=23712488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000329216A Abandoned JP2001134436A (ja) | 1999-10-29 | 2000-10-27 | 効率的な粒度のシフトとマージの一方または両方の命令をそなえたプロセッサの回路、システム及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6430684B1 (ja) |
| JP (1) | JP2001134436A (ja) |
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| JP2009037599A (ja) * | 2002-08-09 | 2009-02-19 | Marvell World Trade Ltd | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
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| US7181484B2 (en) | 2001-02-21 | 2007-02-20 | Mips Technologies, Inc. | Extended-precision accumulation of multiplier output |
| US7237097B2 (en) * | 2001-02-21 | 2007-06-26 | Mips Technologies, Inc. | Partial bitwise permutations |
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-
1999
- 1999-10-29 US US09/431,562 patent/US6430684B1/en not_active Expired - Lifetime
-
2000
- 2000-10-27 JP JP2000329216A patent/JP2001134436A/ja not_active Abandoned
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|---|---|
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Legal Events
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| A621 | Written request for application examination |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081210 |