JPH05233271A - データプロセッサ - Google Patents
データプロセッサInfo
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- JPH05233271A JPH05233271A JP4033156A JP3315692A JPH05233271A JP H05233271 A JPH05233271 A JP H05233271A JP 4033156 A JP4033156 A JP 4033156A JP 3315692 A JP3315692 A JP 3315692A JP H05233271 A JPH05233271 A JP H05233271A
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- 238000010586 diagram Methods 0.000 description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
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- 238000007796 conventional method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
(57)【要約】
【目的】基本命令と高機能命令の双方ともに効率的に処
理するデータプロセッサを提供すること。 【構成】二つの基本命令が命令デコーダ２１、２２に供
給されると、マイクロＲＯＭ３０は使用されず、命令デ
コーダ２１、２２のデコード出力により命令実行部５
１、５２は二つの基本命令を同時に実行する。高機能命
令が一方の命令デコーダ２１に供給されると、１回目の
処理に際してマイクロＲＯＭ３０のマイクロ命令は使用
されず、一方の命令実行部５１は一方の命令デコーダ２
１の出力を選択して処理を実行し、２回目の処理に際し
てマイクロＲＯＭ３０のマイクロ命令を選択して一方の
命令実行部５１は処理を実行する。 【効果】基本命令実行時にはマイクロＲＯＭを使用する
必要がなくなり、基本命令分のＲＯＭ容量、ＲＯＭ面積
ならび消費電力が削減される。
理するデータプロセッサを提供すること。 【構成】二つの基本命令が命令デコーダ２１、２２に供
給されると、マイクロＲＯＭ３０は使用されず、命令デ
コーダ２１、２２のデコード出力により命令実行部５
１、５２は二つの基本命令を同時に実行する。高機能命
令が一方の命令デコーダ２１に供給されると、１回目の
処理に際してマイクロＲＯＭ３０のマイクロ命令は使用
されず、一方の命令実行部５１は一方の命令デコーダ２
１の出力を選択して処理を実行し、２回目の処理に際し
てマイクロＲＯＭ３０のマイクロ命令を選択して一方の
命令実行部５１は処理を実行する。 【効果】基本命令実行時にはマイクロＲＯＭを使用する
必要がなくなり、基本命令分のＲＯＭ容量、ＲＯＭ面積
ならび消費電力が削減される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサ等の
データプロセッサに関し、特に命令実行部を１回だけ使
用して処理できる基本命令と命令実行部を２回以上使用
して処理する必要のある高機能命令との双方を含む命令
セットを処理するデータプロセッサにおいて、複数の基
本命令の同時実行可能とするとともに、基本命令と高機
能命令の双方ともに高速に実行するための有効な方式に
関する。
データプロセッサに関し、特に命令実行部を１回だけ使
用して処理できる基本命令と命令実行部を２回以上使用
して処理する必要のある高機能命令との双方を含む命令
セットを処理するデータプロセッサにおいて、複数の基
本命令の同時実行可能とするとともに、基本命令と高機
能命令の双方ともに高速に実行するための有効な方式に
関する。
【０００２】
【従来の技術】従来より、基本命令と高機能命令との双
方を含む命令セットを処理する公知のマイクロプロセッ
サとしては「BYTE November 1989pp323-338」記載の８
０４８６、「日経エレクトロニクス1990.1.8(no.490)pp
177-186」記載のｉ９６０ＣＡ等がある。
方を含む命令セットを処理する公知のマイクロプロセッ
サとしては「BYTE November 1989pp323-338」記載の８
０４８６、「日経エレクトロニクス1990.1.8(no.490)pp
177-186」記載のｉ９６０ＣＡ等がある。
【０００３】このマイクロプロセッサ８０４８６の構成
は、図７に示すように、命令フェッチ部１０、命令デコ
ーダ２０、マイクロプログラムＲＯＭ３０、アドレス計
算部１２０、および命令実行部５０からなる。この構成
において、命令に含まれるとともにデコードされるべき
部分である命令コード６０が命令フェッチ部１０から命
令デコーダ２０へ送られ、次にデコードすべき命令のコ
ード位置を指定する次命令コード位置指定信号７０が命
令デコーダ２０から命令フェッチ部１０へ送られ、命令
のデコード結果の一部であるＲＯＭアドレス１００が命
令デコーダ２０からマイクロプログラムＲＯＭ３０へ送
られ、命令実行部制御信号１１０がマイクロプログラム
ＲＯＭ３０から命令実行部５０へ送られ、命令のデコー
ド結果の他の一部であるアドレス計算部制御信号１３０
が命令デコーダ２０からアドレス計算部１２０へ送ら
れ、メモリアクセスアドレス１４０がアドレス計算部１
２０から命令実行部５０へ送られている。
は、図７に示すように、命令フェッチ部１０、命令デコ
ーダ２０、マイクロプログラムＲＯＭ３０、アドレス計
算部１２０、および命令実行部５０からなる。この構成
において、命令に含まれるとともにデコードされるべき
部分である命令コード６０が命令フェッチ部１０から命
令デコーダ２０へ送られ、次にデコードすべき命令のコ
ード位置を指定する次命令コード位置指定信号７０が命
令デコーダ２０から命令フェッチ部１０へ送られ、命令
のデコード結果の一部であるＲＯＭアドレス１００が命
令デコーダ２０からマイクロプログラムＲＯＭ３０へ送
られ、命令実行部制御信号１１０がマイクロプログラム
ＲＯＭ３０から命令実行部５０へ送られ、命令のデコー
ド結果の他の一部であるアドレス計算部制御信号１３０
が命令デコーダ２０からアドレス計算部１２０へ送ら
れ、メモリアクセスアドレス１４０がアドレス計算部１
２０から命令実行部５０へ送られている。
【０００４】また、このマイクロプロセッサ８０４８６
は図４に示すように、プリフェッチＰＦ、第１デコード
Ｄ１、第２デコードＤ２、実行ＥＸ、ライトバックＷＢ
の５段のパイプラインステージを持つ。プリフェッチス
テージＰＦでは、命令フェッチ部１０が図示しないメイ
ンメモリもしくはキャッシュメモリから命令をフェッチ
して命令フェッチ部１０の内部のプリフェッチキューに
格納する一方、命令デコーダ２０からの次命令コード位
置指定信号７０に従って命令フェッチ部１０は次にデコ
ードされる命令コード６０を命令デコーダ２０に供給す
る。第１デコードステージＤ１では、命令デコーダ２０
が命令フェッチ部１０から供給された命令コード６０を
デコードして、命令のデコード結果として命令のＲＯＭ
アドレス１００とアドレス計算部制御信号１３０とを生
成する。第２デコードステージＤ２では、命令デコーダ
２０からのＲＯＭアドレス１００によってＲＯＭを検索
し命令実行部制御信号１１０を生成すると同時に、アド
レス計算部制御信号１３０に基づいてアドレス計算部１
２０でメモリアクセスアドレス１４０を生成する。実行
ステージＥＸでは、命令実行部制御信号１１０に基づい
て命令実行部５０の図示されていない論理演算部（ＡＬ
Ｕ）は演算を実行したり、もしくはメモリアクセスアド
レス１４０に基づいて命令実行部５０の図示されていな
いメモリアクセス回路はメモリアクセス等を行う。この
メモリアクセス時には、アドレス計算部１２０からのメ
モリアクセスアドレス１４０を使用して直ちにメモリア
クセスを開始する。ライトバックステージＷＢでは実行
ステージでの演算結果またはメモリフェッチデータを図
示されていないレジスタファイルに格納する。このよう
に公知のマイクロプロセッサ８０４８６では、常にアド
レス計算以外の制御信号はマイクロプログラムＲＯＭ３
０の出力から生成している。
は図４に示すように、プリフェッチＰＦ、第１デコード
Ｄ１、第２デコードＤ２、実行ＥＸ、ライトバックＷＢ
の５段のパイプラインステージを持つ。プリフェッチス
テージＰＦでは、命令フェッチ部１０が図示しないメイ
ンメモリもしくはキャッシュメモリから命令をフェッチ
して命令フェッチ部１０の内部のプリフェッチキューに
格納する一方、命令デコーダ２０からの次命令コード位
置指定信号７０に従って命令フェッチ部１０は次にデコ
ードされる命令コード６０を命令デコーダ２０に供給す
る。第１デコードステージＤ１では、命令デコーダ２０
が命令フェッチ部１０から供給された命令コード６０を
デコードして、命令のデコード結果として命令のＲＯＭ
アドレス１００とアドレス計算部制御信号１３０とを生
成する。第２デコードステージＤ２では、命令デコーダ
２０からのＲＯＭアドレス１００によってＲＯＭを検索
し命令実行部制御信号１１０を生成すると同時に、アド
レス計算部制御信号１３０に基づいてアドレス計算部１
２０でメモリアクセスアドレス１４０を生成する。実行
ステージＥＸでは、命令実行部制御信号１１０に基づい
て命令実行部５０の図示されていない論理演算部（ＡＬ
Ｕ）は演算を実行したり、もしくはメモリアクセスアド
レス１４０に基づいて命令実行部５０の図示されていな
いメモリアクセス回路はメモリアクセス等を行う。この
メモリアクセス時には、アドレス計算部１２０からのメ
モリアクセスアドレス１４０を使用して直ちにメモリア
クセスを開始する。ライトバックステージＷＢでは実行
ステージでの演算結果またはメモリフェッチデータを図
示されていないレジスタファイルに格納する。このよう
に公知のマイクロプロセッサ８０４８６では、常にアド
レス計算以外の制御信号はマイクロプログラムＲＯＭ３
０の出力から生成している。
【０００５】一方、他の公知のマイクロプロセッサｉ９
６０ＣＡは、高機能命令のみをマイクロプログラムＲＯ
Ｍの出力制御によって実行している。すなわち、高機能
命令を基本命令に分解したマイクロプログラムがＲＯＭ
に格納されており、高機能命令の処理は命令コードの代
わりにＲＯＭ出力を実行することにより実現している。
このマイクロプロセッサｉ９６０ＣＡの構成は、図８に
示すように、命令フェッチ部１０、命令デコーダ２０、
マイクロプログラムＲＯＭ３０、命令デコーダ入力選択
部１５０、および命令実行部５０からなる。命令コード
６０が命令フェッチ部１０から命令デコーダ入力選択部
１５０へ送られ、ＲＯＭ出力９０がマイクロプログラム
ＲＯＭ３０から命令デコーダ入力選択部１５０へ送ら
れ、命令デコーダ入力１６０が命令デコーダ入力選択部
１５０から命令デコーダ２０へ送られ、次命令コード位
置指定信号７０が命令デコーダ２０から命令フェッチ部
１０へ送られ、ＲＯＭアドレス１００が命令デコーダ２
０からマイクロプログラムＲＯＭ３０へ送られ、命令デ
コーダ入力選択信号１７０が命令デコーダ２０から命令
デコーダ入力選択部１５０へ送られ、命令実行部制御信
号１１０が命令デコーダ２０から命令実行部５０へ送ら
れている。
６０ＣＡは、高機能命令のみをマイクロプログラムＲＯ
Ｍの出力制御によって実行している。すなわち、高機能
命令を基本命令に分解したマイクロプログラムがＲＯＭ
に格納されており、高機能命令の処理は命令コードの代
わりにＲＯＭ出力を実行することにより実現している。
このマイクロプロセッサｉ９６０ＣＡの構成は、図８に
示すように、命令フェッチ部１０、命令デコーダ２０、
マイクロプログラムＲＯＭ３０、命令デコーダ入力選択
部１５０、および命令実行部５０からなる。命令コード
６０が命令フェッチ部１０から命令デコーダ入力選択部
１５０へ送られ、ＲＯＭ出力９０がマイクロプログラム
ＲＯＭ３０から命令デコーダ入力選択部１５０へ送ら
れ、命令デコーダ入力１６０が命令デコーダ入力選択部
１５０から命令デコーダ２０へ送られ、次命令コード位
置指定信号７０が命令デコーダ２０から命令フェッチ部
１０へ送られ、ＲＯＭアドレス１００が命令デコーダ２
０からマイクロプログラムＲＯＭ３０へ送られ、命令デ
コーダ入力選択信号１７０が命令デコーダ２０から命令
デコーダ入力選択部１５０へ送られ、命令実行部制御信
号１１０が命令デコーダ２０から命令実行部５０へ送ら
れている。
【０００６】また、このマイクロプロセッサｉ９６０Ｃ
Ａは、図５に示すように、プリフェッチＰＦ、デコード
ＩＤ、実行ＥＸの３段のパイプラインステージを持つ。
プリフェッチステージＰＦでは、基本命令を実行してい
る間は、命令フェッチ部１０が命令コード６０をフェッ
チしてプリフェッチキューに格納する一方、命令デコー
ダ２０からの次命令コード位置指定信号７０に従って命
令コード６０が命令デコーダ入力選択部１５０を介して
命令デコーダ２０に供給される。高機能命令を実行して
いる間は、マイクロプログラムＲＯＭ３０の読み出しを
行い、ＲＯＭ出力９０が命令デコーダ入力選択部１５０
を通して命令デコーダ２０に供給される。デコードステ
ージＩＤでは、命令デコーダ２０は命令フェッチ部１０
からの命令コード６０またはマイクロプログラムＲＯＭ
３０からのＲＯＭ出力９０をデコードして命令実行部制
御信号１１０を生成すると同時に、デコードした命令が
高機能命令であった場合は、ＲＯＭアドレス１００を生
成し、命令デコーダ入力選択信号１７０をＲＯＭ出力選
択側に変更する。実行ステージＥＸでは命令実行部制御
信号１１０に基づいて命令実行部５０は演算、メモリア
クセス等を行う。
Ａは、図５に示すように、プリフェッチＰＦ、デコード
ＩＤ、実行ＥＸの３段のパイプラインステージを持つ。
プリフェッチステージＰＦでは、基本命令を実行してい
る間は、命令フェッチ部１０が命令コード６０をフェッ
チしてプリフェッチキューに格納する一方、命令デコー
ダ２０からの次命令コード位置指定信号７０に従って命
令コード６０が命令デコーダ入力選択部１５０を介して
命令デコーダ２０に供給される。高機能命令を実行して
いる間は、マイクロプログラムＲＯＭ３０の読み出しを
行い、ＲＯＭ出力９０が命令デコーダ入力選択部１５０
を通して命令デコーダ２０に供給される。デコードステ
ージＩＤでは、命令デコーダ２０は命令フェッチ部１０
からの命令コード６０またはマイクロプログラムＲＯＭ
３０からのＲＯＭ出力９０をデコードして命令実行部制
御信号１１０を生成すると同時に、デコードした命令が
高機能命令であった場合は、ＲＯＭアドレス１００を生
成し、命令デコーダ入力選択信号１７０をＲＯＭ出力選
択側に変更する。実行ステージＥＸでは命令実行部制御
信号１１０に基づいて命令実行部５０は演算、メモリア
クセス等を行う。
【０００７】
【発明が解決しようとする課題】上述したように、公知
のマイクロプロセッサ８０４８６は、全ての命令につい
て、アドレス計算以外の制御信号はＲＯＭ出力から生成
している。このようなマイクロプロセッサでは、全ての
命令についてマイクロプログラムが必要となるため、Ｒ
ＯＭ容量が増大し、これに伴ってＲＯＭの面積および消
費電力が大きくなり、動作速度が遅くなると言う問題を
有する。また、常にＲＯＭが動作しているため、プロセ
ッサ全体に占めるＲＯＭの消費電力が大きくなる。プロ
セッサの集積度および動作周波数が高まるにつれて、プ
ロセッサの消費電力も増大しており、これを抑制する必
要がある。このため、ＲＯＭの消費電力を抑制する必要
がある。さらに、複数命令を同時実行する場合、例え
ば、同様の構成で２命令同時実行を行うプロセッサを構
成すると、図２に示すようになる。図２のような構成に
すると、それぞれの命令に対してＲＯＭが必要となるた
め、２命令同時実行のために命令デコーダだけでなく、
ＲＯＭも２重化する必要がある。また、高機能命令を２
つの命令実行部を両方使用して実行しようとすると、２
つの独立したＲＯＭを用いて制御する必要があると言う
問題を有する。
のマイクロプロセッサ８０４８６は、全ての命令につい
て、アドレス計算以外の制御信号はＲＯＭ出力から生成
している。このようなマイクロプロセッサでは、全ての
命令についてマイクロプログラムが必要となるため、Ｒ
ＯＭ容量が増大し、これに伴ってＲＯＭの面積および消
費電力が大きくなり、動作速度が遅くなると言う問題を
有する。また、常にＲＯＭが動作しているため、プロセ
ッサ全体に占めるＲＯＭの消費電力が大きくなる。プロ
セッサの集積度および動作周波数が高まるにつれて、プ
ロセッサの消費電力も増大しており、これを抑制する必
要がある。このため、ＲＯＭの消費電力を抑制する必要
がある。さらに、複数命令を同時実行する場合、例え
ば、同様の構成で２命令同時実行を行うプロセッサを構
成すると、図２に示すようになる。図２のような構成に
すると、それぞれの命令に対してＲＯＭが必要となるた
め、２命令同時実行のために命令デコーダだけでなく、
ＲＯＭも２重化する必要がある。また、高機能命令を２
つの命令実行部を両方使用して実行しようとすると、２
つの独立したＲＯＭを用いて制御する必要があると言う
問題を有する。
【０００８】また上述したように、公知のマイクロプロ
セッサｉ９６０ＣＡは基本命令はＲＯＭを使用せずに実
行する一方、高機能命令を実行する際にＲＯＭを使用し
ている。高機能命令の実行開始時には、図９に示すよう
にＲＯＭ読み出しのオーバヘッドが入るため、パイプラ
インに１サイクルの空きができる。例えば、２、３サイ
クルで終了する高機能命令の場合、このパイプラインの
空きによる性能低下は無視できない。さらに、複数命令
を同時実行する場合、例えば、高機能命令とその次の命
令が同時にデコーダに供給された場合、高機能命令の次
の命令は、プリフェッチからやり直す必要がある。この
ため、命令デコーダはデコードした命令が基本命令か高
機能命令かによって、命令プリフェッチ部に出力する次
命令位置指定信号を代える必要がある。このような方式
の場合、基本命令と高機能命令の区別に命令コードのフ
ルデコードが必要なプロセッサでは、次命令位置指定信
号の生成に時間がかかってしまう。そして、命令デコー
ダへの命令コード供給のサイクル時間が増大し性能が低
下する。
セッサｉ９６０ＣＡは基本命令はＲＯＭを使用せずに実
行する一方、高機能命令を実行する際にＲＯＭを使用し
ている。高機能命令の実行開始時には、図９に示すよう
にＲＯＭ読み出しのオーバヘッドが入るため、パイプラ
インに１サイクルの空きができる。例えば、２、３サイ
クルで終了する高機能命令の場合、このパイプラインの
空きによる性能低下は無視できない。さらに、複数命令
を同時実行する場合、例えば、高機能命令とその次の命
令が同時にデコーダに供給された場合、高機能命令の次
の命令は、プリフェッチからやり直す必要がある。この
ため、命令デコーダはデコードした命令が基本命令か高
機能命令かによって、命令プリフェッチ部に出力する次
命令位置指定信号を代える必要がある。このような方式
の場合、基本命令と高機能命令の区別に命令コードのフ
ルデコードが必要なプロセッサでは、次命令位置指定信
号の生成に時間がかかってしまう。そして、命令デコー
ダへの命令コード供給のサイクル時間が増大し性能が低
下する。
【０００９】従って、本発明の目的とするところは、命
令実行部を１回だけ使用して実行できる基本命令と命令
実行部を２回以上使用して実行する必要の有る高機能命
令との双方を効率的に実行するとともに、マイクロプロ
グラムＲＯＭの容量を低減することな可能なデータプロ
セッサを提供することにある。
令実行部を１回だけ使用して実行できる基本命令と命令
実行部を２回以上使用して実行する必要の有る高機能命
令との双方を効率的に実行するとともに、マイクロプロ
グラムＲＯＭの容量を低減することな可能なデータプロ
セッサを提供することにある。
【００１０】
【課題を解決するための手段】命令実行部制御信号を命
令デコーダ出力とマイクロプログラムＲＯＭ出力とから
選択して生成することにより、命令実行部制御信号を、
有る場合は命令デコーダ出力のみから、また他の場合
は、一部または全部をマイクロプログラムＲＯＭ出力か
ら、他を命令デコーダ出力から生成することを可能にす
る。
令デコーダ出力とマイクロプログラムＲＯＭ出力とから
選択して生成することにより、命令実行部制御信号を、
有る場合は命令デコーダ出力のみから、また他の場合
は、一部または全部をマイクロプログラムＲＯＭ出力か
ら、他を命令デコーダ出力から生成することを可能にす
る。
【００１１】さらに、命令デコーダおよび命令実行部と
を複数個にし、１つのマイクロプログラムＲＯＭから複
数個の命令実行部を制御する信号を出力し、命令実行部
制御信号を複数の命令デコーダ出力と１つのマイクロプ
ログラムＲＯＭ出力とから選択して生成することによ
り、命令実行部制御信号を、有る場合は命令デコーダ出
力のみから、また他の場合は、一部または全部をマイク
ロプログラムＲＯＭ出力から、他を命令デコーダ出力か
ら生成することを可能にする。
を複数個にし、１つのマイクロプログラムＲＯＭから複
数個の命令実行部を制御する信号を出力し、命令実行部
制御信号を複数の命令デコーダ出力と１つのマイクロプ
ログラムＲＯＭ出力とから選択して生成することによ
り、命令実行部制御信号を、有る場合は命令デコーダ出
力のみから、また他の場合は、一部または全部をマイク
ロプログラムＲＯＭ出力から、他を命令デコーダ出力か
ら生成することを可能にする。
【００１２】
【作用】上記解決手段により、命令実行部を１回だけ使
用して処理できる基本命令は、命令デコーダ出力のみか
ら生成した命令実行部制御信号によって命令実行部を制
御して実行し、命令実行部を２回以上使用して処理する
必要のある高機能命令は、１回目は命令デコーダ出力の
みから生成した命令実行部制御信号によって、２回目以
降は一部または全部をマイクロプログラムＲＯＭ出力か
ら、他を命令デコーダ出力から生成した命令実行部制御
信号によって、命令実行部を制御して実行する。この結
果、基本命令実行時にはＲＯＭを使用する必要がなくな
り、基本命令分のＲＯＭ容量の削減、ならびに、これに
伴うＲＯＭの面積および消費電力の削減と動作速度の向
上が図れる。また、プログラムにおける出現頻度の高い
基本命令実行時にＲＯＭが動作しないため、プロセッサ
全体の平均の消費電力も小さくなる。
用して処理できる基本命令は、命令デコーダ出力のみか
ら生成した命令実行部制御信号によって命令実行部を制
御して実行し、命令実行部を２回以上使用して処理する
必要のある高機能命令は、１回目は命令デコーダ出力の
みから生成した命令実行部制御信号によって、２回目以
降は一部または全部をマイクロプログラムＲＯＭ出力か
ら、他を命令デコーダ出力から生成した命令実行部制御
信号によって、命令実行部を制御して実行する。この結
果、基本命令実行時にはＲＯＭを使用する必要がなくな
り、基本命令分のＲＯＭ容量の削減、ならびに、これに
伴うＲＯＭの面積および消費電力の削減と動作速度の向
上が図れる。また、プログラムにおける出現頻度の高い
基本命令実行時にＲＯＭが動作しないため、プロセッサ
全体の平均の消費電力も小さくなる。
【００１３】さらに、単一のＲＯＭで基本命令の複数命
令同時実行と、高機能命令の２回目以降の処理に命令実
行部全体を使用した高速実行が可能となる。
令同時実行と、高機能命令の２回目以降の処理に命令実
行部全体を使用した高速実行が可能となる。
【００１４】
【実施例】図６は本発明の基本的な実施例によるマイク
ロプロセッサの構成図であり、このマイクロプロセッサ
は命令フェッチ部１０、命令デコーダ２０、マイクロプ
ログラムＲＯＭ３０、制御信号選択部４０、および命令
実行部５０からなる。命令フェッチ部１０は図示されて
いないメインメモリもしくはキャッシュメモリから命令
をプリフェッチし、命令コード６０が命令フェッチ部１
０から命令デコーダ２０へ送られる。特に、命令デコー
ダ２０からの次命令コード位置指定信号７０に従って命
令フェッチ部１０は、次にデコードされるべき命令コー
ド６０を命令デコーダ２０へ供給する。命令デコーダ２
０による命令のデコード結果である命令デコーダ出力８
０が制御信号選択部４０へ送られる一方、マイクロプロ
グラムＲＯＭ３０からのマイクロプログラムＲＯＭ出力
９０が制御信号選択部４０へ送られる。また、制御信号
選択部４０からのＲＯＭアドレス１００がマイクロプロ
グラムＲＯＭ３０へ送られ、制御信号選択部４０からの
命令実行部制御信号１１０が命令実行部５０へ送られて
いる。
ロプロセッサの構成図であり、このマイクロプロセッサ
は命令フェッチ部１０、命令デコーダ２０、マイクロプ
ログラムＲＯＭ３０、制御信号選択部４０、および命令
実行部５０からなる。命令フェッチ部１０は図示されて
いないメインメモリもしくはキャッシュメモリから命令
をプリフェッチし、命令コード６０が命令フェッチ部１
０から命令デコーダ２０へ送られる。特に、命令デコー
ダ２０からの次命令コード位置指定信号７０に従って命
令フェッチ部１０は、次にデコードされるべき命令コー
ド６０を命令デコーダ２０へ供給する。命令デコーダ２
０による命令のデコード結果である命令デコーダ出力８
０が制御信号選択部４０へ送られる一方、マイクロプロ
グラムＲＯＭ３０からのマイクロプログラムＲＯＭ出力
９０が制御信号選択部４０へ送られる。また、制御信号
選択部４０からのＲＯＭアドレス１００がマイクロプロ
グラムＲＯＭ３０へ送られ、制御信号選択部４０からの
命令実行部制御信号１１０が命令実行部５０へ送られて
いる。
【００１５】図６に示す本実施例のマイクロプロセッサ
は図３に示すように、命令フェッチＩ、命令デコード
Ｄ、演算Ｅ、メモリアクセスＡ、およびレジスタストア
Ｓの５段のパイプラインステージを有するものである。
は図３に示すように、命令フェッチＩ、命令デコード
Ｄ、演算Ｅ、メモリアクセスＡ、およびレジスタストア
Ｓの５段のパイプラインステージを有するものである。
【００１６】命令フェッチステージＩでは命令フェッチ
部１０が処理を行い、命令デコードステージＤでは、命
令デコーダ２０とマイクロプログラムＲＯＭ３０と制御
信号選択部４０とを用いて命令実行制御信号１１０を生
成することができ、そして、演算Ｅ、メモリアクセス
Ａ、およびレジスタストアＳのそれぞれのステージでは
命令実行部５０を用いて演算、メモリアクセスもしくは
レジスタストアの処理が実行される。命令実行部５０を
１回だけ使用して処理できる基本命令は、５段のパイプ
ラインステージを１回ずつ動作させて処理する。一方、
命令実行部５０を２回以上使用して処理する必要のある
高機能命令は、各ステージを２回以上動作させて処理す
る。
部１０が処理を行い、命令デコードステージＤでは、命
令デコーダ２０とマイクロプログラムＲＯＭ３０と制御
信号選択部４０とを用いて命令実行制御信号１１０を生
成することができ、そして、演算Ｅ、メモリアクセス
Ａ、およびレジスタストアＳのそれぞれのステージでは
命令実行部５０を用いて演算、メモリアクセスもしくは
レジスタストアの処理が実行される。命令実行部５０を
１回だけ使用して処理できる基本命令は、５段のパイプ
ラインステージを１回ずつ動作させて処理する。一方、
命令実行部５０を２回以上使用して処理する必要のある
高機能命令は、各ステージを２回以上動作させて処理す
る。
【００１７】まず、基本命令処理時のパイプライン動作
を、より詳細に説明する。命令フェッチステージＩで
は、メインメモリもしくはキャッシュメモリから命令を
命令フェッチ部１０がフェッチして内部のプリフェッチ
キューに格納する一方、次命令コード位置指定信号７０
に従って命令フェッチ部１０は次にデコードされるべき
命令コード６０を命令デコーダ２０へ供給する。このよ
うに、命令フェッチ部１０にはプリフェッチキューがあ
り、ここにあらかじめ命令コードをフェッチして保持す
るとの並行して、次命令コード位置指定信号７０に従っ
て命令コード６０を命令デコーダ２０へ供給する。命令
フェッチステージと同時に実行している命令デコーダ２
０での前命令の命令デコードステージの前半で次命令コ
ード位置指定信号７０が生成されて命令フェッチ部１０
に供給されるため、プリフェッチキューからの命令コー
ド６０の選択は命令フェッチステージＩの後半で行われ
ている。
を、より詳細に説明する。命令フェッチステージＩで
は、メインメモリもしくはキャッシュメモリから命令を
命令フェッチ部１０がフェッチして内部のプリフェッチ
キューに格納する一方、次命令コード位置指定信号７０
に従って命令フェッチ部１０は次にデコードされるべき
命令コード６０を命令デコーダ２０へ供給する。このよ
うに、命令フェッチ部１０にはプリフェッチキューがあ
り、ここにあらかじめ命令コードをフェッチして保持す
るとの並行して、次命令コード位置指定信号７０に従っ
て命令コード６０を命令デコーダ２０へ供給する。命令
フェッチステージと同時に実行している命令デコーダ２
０での前命令の命令デコードステージの前半で次命令コ
ード位置指定信号７０が生成されて命令フェッチ部１０
に供給されるため、プリフェッチキューからの命令コー
ド６０の選択は命令フェッチステージＩの後半で行われ
ている。
【００１８】命令デコードステージＤでは、命令デコー
ダ２０が、まずステージの前半で命令コード６０をデコ
ードして命令長を判断し、次命令コード位置指定信号７
０を生成する。さらに、命令デコーダ２０は命令デコー
ダ出力８０を生成して制御信号選択部４０に供給する。
そして、制御信号選択部４０が命令デコーダ出力８０を
ＲＯＭアドレス１００および命令実行部制御信号１１０
として選択し、それぞれマイクロプログラムＲＯＭ３０
および命令実行部５０へ供給する。ただし、基本命令処
理時にマイクロプログラムＲＯＭ３０に供給されるＲＯ
Ｍアドレス１００は、マイクロプログラムＲＯＭ３０を
動作させないので、マイクロプログラムＲＯＭ出力９０
が生成されない。
ダ２０が、まずステージの前半で命令コード６０をデコ
ードして命令長を判断し、次命令コード位置指定信号７
０を生成する。さらに、命令デコーダ２０は命令デコー
ダ出力８０を生成して制御信号選択部４０に供給する。
そして、制御信号選択部４０が命令デコーダ出力８０を
ＲＯＭアドレス１００および命令実行部制御信号１１０
として選択し、それぞれマイクロプログラムＲＯＭ３０
および命令実行部５０へ供給する。ただし、基本命令処
理時にマイクロプログラムＲＯＭ３０に供給されるＲＯ
Ｍアドレス１００は、マイクロプログラムＲＯＭ３０を
動作させないので、マイクロプログラムＲＯＭ出力９０
が生成されない。
【００１９】演算ステージＥでは、命令デコーダ出力８
０である命令実行部制御信号１１０に基づいて、命令実
行部５０がアドレス計算、演算、分岐判定等を行う。ま
た、命令実行部制御信号１１０のうち、メモリアクセス
およびレジスタストアの制御情報を１サイクル保持す
る。
０である命令実行部制御信号１１０に基づいて、命令実
行部５０がアドレス計算、演算、分岐判定等を行う。ま
た、命令実行部制御信号１１０のうち、メモリアクセス
およびレジスタストアの制御情報を１サイクル保持す
る。
【００２０】メモリアクセスステージＡでは、命令実行
部５０が演算ステージＥの間に保持していたメモリアク
セスの制御情報に基づいて、データフェッチ、データス
トア、またはデータ保持を行う。データフェッチまたは
データストアのためのアドレスは、演算ステージＥにお
いてアドレス計算によって求められている。また、デー
タ保持とは、メモリアクセスを必要としないレジスタ間
演算命令等を処理する際に、演算ステージで得られた結
果を次のレジスタストアステージＳまで保持しておくこ
とである。また、演算ステージＦの間に保持していたレ
ジスタストアの制御情報をさらに１サイクル保持する。
部５０が演算ステージＥの間に保持していたメモリアク
セスの制御情報に基づいて、データフェッチ、データス
トア、またはデータ保持を行う。データフェッチまたは
データストアのためのアドレスは、演算ステージＥにお
いてアドレス計算によって求められている。また、デー
タ保持とは、メモリアクセスを必要としないレジスタ間
演算命令等を処理する際に、演算ステージで得られた結
果を次のレジスタストアステージＳまで保持しておくこ
とである。また、演算ステージＦの間に保持していたレ
ジスタストアの制御情報をさらに１サイクル保持する。
【００２１】レジスタストアステージＳでは、命令実行
部５０が、メモリアクセスステージＡの間に保持してい
たレジスタストアの制御情報に基づいて、メモリアクセ
スステージＡでフェッチまたは保持しておいたデータを
レジスタに格納する。
部５０が、メモリアクセスステージＡの間に保持してい
たレジスタストアの制御情報に基づいて、メモリアクセ
スステージＡでフェッチまたは保持しておいたデータを
レジスタに格納する。
【００２２】次に、高機能命令の処理時のパイプライン
動作を、より詳細に説明する。先に説明したように、高
機能命令の実行のためには、命令実行部５０を２回以上
使用する必要が有る。従って、命令フェッチステージ
Ｉ、デコードステージＤ、演算ステージＥ、メモリアク
セスステージＡ、レジスタストアステージＳの各ステー
ジでの高機能命令の実行のための第１ステップの処理
は、基本命令の場合と同一であり、マイクロプログラム
ＲＯＭ３０を動作させることなく、マイクロプログラム
ＲＯＭ出力９０を命令の実行のために使用することはな
い。
動作を、より詳細に説明する。先に説明したように、高
機能命令の実行のためには、命令実行部５０を２回以上
使用する必要が有る。従って、命令フェッチステージ
Ｉ、デコードステージＤ、演算ステージＥ、メモリアク
セスステージＡ、レジスタストアステージＳの各ステー
ジでの高機能命令の実行のための第１ステップの処理
は、基本命令の場合と同一であり、マイクロプログラム
ＲＯＭ３０を動作させることなく、マイクロプログラム
ＲＯＭ出力９０を命令の実行のために使用することはな
い。
【００２３】また、演算ステージＥ、メモリアクセスス
テージＡ、およびレジスタストアステージＳのそれぞれ
における第２ステップ以降の処理は、基本命令の場合と
同一である。
テージＡ、およびレジスタストアステージＳのそれぞれ
における第２ステップ以降の処理は、基本命令の場合と
同一である。
【００２４】第２ステップ以降の命令フェッチステージ
Ｉでは、命令デコーダ２０が次命令コード位置指定信号
７０を実行中の高機能命令の次の命令に保つことによっ
て、命令フェッチ部１０が命令コード６０として次命令
を出力し続けるようにする。また、命令プリフェッチキ
ューに空きのある場合は命令フェッチを行って空きをな
くす。
Ｉでは、命令デコーダ２０が次命令コード位置指定信号
７０を実行中の高機能命令の次の命令に保つことによっ
て、命令フェッチ部１０が命令コード６０として次命令
を出力し続けるようにする。また、命令プリフェッチキ
ューに空きのある場合は命令フェッチを行って空きをな
くす。
【００２５】第２ステップ以降の命令デコードステージ
Ｄでは、マイクロプログラムＲＯＭ３０を動作させる一
方、命令デコーダ２０は動作させず、命令デコーダ出力
８０としては第１ステップのデコード結果を保持し、出
力し続ける。マイクロプログラムＲＯＭ３０の検索アド
レスとしては、１ステップ前に制御信号選択部４０が選
択した非動作中のマイクロプログラムＲＯＭ３０のＲＯ
Ｍアドレス１００を使用する。すなわち、上記第１のス
テップで非動作中のマイクロプログラムＲＯＭ３０の出
力９０には第１ステップで命令実行部５０を制御するた
めのマイクロ命令は含まれていないが、第２ステップ以
降で命令実行部５０を制御するためのマイクロ命令が格
納された場所を示す次マイクロ命令アドレスが含まれて
いる。この次マイクロ命令アドレス９０をマイクロプロ
グラムＲＯＭ３０の検索アドレス１００とすることで、
命令実行部５０を制御するためのマイクロ命令をＲＯＭ
出力９０から読み出すことができる。そして、制御信号
選択部４０はマイクロプログラムＲＯＭ出力９０をＲＯ
Ｍアドレス１００および命令実行部制御信号１１０とし
て選択し、それぞれマイクロプログラムＲＯＭ３０およ
び命令実行部５０へ供給する。但し、命令実行部制御信
号１１０のうち、命令で自由に設定できるレジスタ番
号、オペランドサイズ等の情報は、命令デコーダ出力８
０を選択するようにする。これは、命令で自由に設定で
きる情報にマイクロプログラムＲＯＭ出力９０を使用す
ると、これらの値が異なるだけでマイクロプログラムを
変えることになってしまい、マイクロプログラムＲＯＭ
３０容量の増大につながるためである。この時に選択す
る命令デコーダ出力８０としては、第１ステップから出
力し続けている命令デコーダ出力８０を使用する。尚、
命令セットの種類によっては、命令で自由に設定できる
情報を第１ステップで使用しないで、第２ステップ以降
で使用することも考えられる。このような命令セットの
マイクロプロセッサを実現するためには、命令デコーダ
出力８０として命令で自由に設定できて第２ステップ以
降で使用する情報を出力しておき、第２ステップ以降で
これを選択する。
Ｄでは、マイクロプログラムＲＯＭ３０を動作させる一
方、命令デコーダ２０は動作させず、命令デコーダ出力
８０としては第１ステップのデコード結果を保持し、出
力し続ける。マイクロプログラムＲＯＭ３０の検索アド
レスとしては、１ステップ前に制御信号選択部４０が選
択した非動作中のマイクロプログラムＲＯＭ３０のＲＯ
Ｍアドレス１００を使用する。すなわち、上記第１のス
テップで非動作中のマイクロプログラムＲＯＭ３０の出
力９０には第１ステップで命令実行部５０を制御するた
めのマイクロ命令は含まれていないが、第２ステップ以
降で命令実行部５０を制御するためのマイクロ命令が格
納された場所を示す次マイクロ命令アドレスが含まれて
いる。この次マイクロ命令アドレス９０をマイクロプロ
グラムＲＯＭ３０の検索アドレス１００とすることで、
命令実行部５０を制御するためのマイクロ命令をＲＯＭ
出力９０から読み出すことができる。そして、制御信号
選択部４０はマイクロプログラムＲＯＭ出力９０をＲＯ
Ｍアドレス１００および命令実行部制御信号１１０とし
て選択し、それぞれマイクロプログラムＲＯＭ３０およ
び命令実行部５０へ供給する。但し、命令実行部制御信
号１１０のうち、命令で自由に設定できるレジスタ番
号、オペランドサイズ等の情報は、命令デコーダ出力８
０を選択するようにする。これは、命令で自由に設定で
きる情報にマイクロプログラムＲＯＭ出力９０を使用す
ると、これらの値が異なるだけでマイクロプログラムを
変えることになってしまい、マイクロプログラムＲＯＭ
３０容量の増大につながるためである。この時に選択す
る命令デコーダ出力８０としては、第１ステップから出
力し続けている命令デコーダ出力８０を使用する。尚、
命令セットの種類によっては、命令で自由に設定できる
情報を第１ステップで使用しないで、第２ステップ以降
で使用することも考えられる。このような命令セットの
マイクロプロセッサを実現するためには、命令デコーダ
出力８０として命令で自由に設定できて第２ステップ以
降で使用する情報を出力しておき、第２ステップ以降で
これを選択する。
【００２６】命令デコーダ出力８０およびマイクロプロ
グラムＲＯＭ出力９０から一方を選択する制御信号選択
部４０における制御は、以下のように行う。命令デコー
ダ出力８０およびマイクロプログラムＲＯＭ出力９０と
して最終ステップ指示信号を持たせ、基本命令の場合は
命令デコーダ出力８０で最終ステップ指示信号を出力さ
せ、高機能命令の場合は最終ステップのマイクロプログ
ラムＲＯＭ出力９０でこの最終ステップ指示信号を出力
させる。制御信号選択部４０で選択した信号に最終ステ
ップ指示信号がアサートされたら、次の命令デコードス
テージＤで命令デコーダ２０を動作させて、制御信号選
択部４０は命令デコーダ２０の命令デコード結果である
出力８０をＲＯＭアドレス１００および命令実行部制御
信号１１０として選択する。アサートされない場合は、
マイクロプログラムＲＯＭ出力９０を選択する。最終ス
テップ指示信号の選択も、これと同一条件で行う。
グラムＲＯＭ出力９０から一方を選択する制御信号選択
部４０における制御は、以下のように行う。命令デコー
ダ出力８０およびマイクロプログラムＲＯＭ出力９０と
して最終ステップ指示信号を持たせ、基本命令の場合は
命令デコーダ出力８０で最終ステップ指示信号を出力さ
せ、高機能命令の場合は最終ステップのマイクロプログ
ラムＲＯＭ出力９０でこの最終ステップ指示信号を出力
させる。制御信号選択部４０で選択した信号に最終ステ
ップ指示信号がアサートされたら、次の命令デコードス
テージＤで命令デコーダ２０を動作させて、制御信号選
択部４０は命令デコーダ２０の命令デコード結果である
出力８０をＲＯＭアドレス１００および命令実行部制御
信号１１０として選択する。アサートされない場合は、
マイクロプログラムＲＯＭ出力９０を選択する。最終ス
テップ指示信号の選択も、これと同一条件で行う。
【００２７】上記方式により、基本命令の実行時にはマ
イクロプログラムＲＯＭ３０を使用する必要がなくな
り、基本命令に関してマイクロプログラムＲＯＭ３０の
容量を削減でき、また、これに伴ってマイクロプログラ
ムＲＯＭ３０の面積および消費電力の削減と動作速度の
向上が図れる。さらに、命令デコーダ２０およびマイク
ロプログラムＲＯＭ３０は常にどちらか一方が動作する
ため、消費電力を削減することができる。
イクロプログラムＲＯＭ３０を使用する必要がなくな
り、基本命令に関してマイクロプログラムＲＯＭ３０の
容量を削減でき、また、これに伴ってマイクロプログラ
ムＲＯＭ３０の面積および消費電力の削減と動作速度の
向上が図れる。さらに、命令デコーダ２０およびマイク
ロプログラムＲＯＭ３０は常にどちらか一方が動作する
ため、消費電力を削減することができる。
【００２８】図１は複数の命令を同時実行を行うことの
可能な本発明の具体的な実施例によるマイクロプロセッ
サの構成図であり、このマイクロプロセッサは命令フェ
ッチ部１０、第１命令デコーダ２１、第２命令デコーダ
２２、次命令コード位置指定信号生成部２３、マイクロ
プログラムＲＯＭ３０、制御信号選択部４０、第１命令
実行部５１および第２命令実行部５２からなる。
可能な本発明の具体的な実施例によるマイクロプロセッ
サの構成図であり、このマイクロプロセッサは命令フェ
ッチ部１０、第１命令デコーダ２１、第２命令デコーダ
２２、次命令コード位置指定信号生成部２３、マイクロ
プログラムＲＯＭ３０、制御信号選択部４０、第１命令
実行部５１および第２命令実行部５２からなる。
【００２９】第１命令コード６１と第２命令コード６２
とが並行して、命令フェッチ部１０から第１命令デコー
ダ２１と第２命令デコーダ２２へ供給される。第１命令
デコーダ２１と第２命令デコーダ２２での命令デコード
結果から判別される第１命令長７１と第２命令長７２
が、第１命令デコーダ２１および第２命令デコーダ２２
から次命令コード位置指定信号生成部２３へそれぞれ供
給される。その結果、次命令コード位置指定信号７０が
次命令コード位置指定信号生成部２３から命令フェッチ
部１０へ供給される。第１命令デコーダ２１および第２
命令デコーダ２２から第１命令デコーダ出力８１および
第２命令デコーダ出力８２がそれぞれ制御信号選択部４
０へ供給される一方、マイクロプログラムＲＯＭ３０か
らマイクロプログラムＲＯＭ出力９０が制御信号選択部
４０へ供給される。また、制御信号選択部４０からＲＯ
Ｍアドレス１００がマイクロプログラムＲＯＭ３０へ供
給され、また第１命令実行部制御信号１１１および第２
命令実行部制御信号１１２がそれぞれ第１命令実行部５
１および第２命令実行部５２へ供給される。
とが並行して、命令フェッチ部１０から第１命令デコー
ダ２１と第２命令デコーダ２２へ供給される。第１命令
デコーダ２１と第２命令デコーダ２２での命令デコード
結果から判別される第１命令長７１と第２命令長７２
が、第１命令デコーダ２１および第２命令デコーダ２２
から次命令コード位置指定信号生成部２３へそれぞれ供
給される。その結果、次命令コード位置指定信号７０が
次命令コード位置指定信号生成部２３から命令フェッチ
部１０へ供給される。第１命令デコーダ２１および第２
命令デコーダ２２から第１命令デコーダ出力８１および
第２命令デコーダ出力８２がそれぞれ制御信号選択部４
０へ供給される一方、マイクロプログラムＲＯＭ３０か
らマイクロプログラムＲＯＭ出力９０が制御信号選択部
４０へ供給される。また、制御信号選択部４０からＲＯ
Ｍアドレス１００がマイクロプログラムＲＯＭ３０へ供
給され、また第１命令実行部制御信号１１１および第２
命令実行部制御信号１１２がそれぞれ第１命令実行部５
１および第２命令実行部５２へ供給される。
【００３０】図１のマイクロプロセッサのパイプライン
のステージは、図６のマイクロプロセッサと同一で、図
３に示すように、命令フェッチＩ、命令デコードＤ、演
算Ｅ、メモリアクセスＡ、およびレジスタストアＳの５
段である。命令フェッチステージＩは命令フェッチ部１
０を用い、命令デコードステージＤは第１命令デコーダ
２１と第２命令デコーダ２２と次命令コード位置指定信
号生成部２３とマイクロプログラムＲＯＭ３０と制御信
号選択部４０とを用いて第１命令実行部制御信号１１１
および第２命令実行部制御信号１１２を生成することが
でき、そして、演算Ｅ、メモリアクセスＡ、およびレジ
スタストアステージＳは第１命令実行部５１および第２
命令実行部５２を用いて演算、メモリアクセスもしくは
レジスタストアの処理が実行される。第１命令実行部５
１または第２命令実行部５２を１回だけ使用して処理で
きる基本命令は、５段のパイプラインステージを１回ず
つ動作させて処理する。一方、上記基本命令以外の命
令、すなわち高機能命令は、各ステージを２回以上動作
させて処理する。
のステージは、図６のマイクロプロセッサと同一で、図
３に示すように、命令フェッチＩ、命令デコードＤ、演
算Ｅ、メモリアクセスＡ、およびレジスタストアＳの５
段である。命令フェッチステージＩは命令フェッチ部１
０を用い、命令デコードステージＤは第１命令デコーダ
２１と第２命令デコーダ２２と次命令コード位置指定信
号生成部２３とマイクロプログラムＲＯＭ３０と制御信
号選択部４０とを用いて第１命令実行部制御信号１１１
および第２命令実行部制御信号１１２を生成することが
でき、そして、演算Ｅ、メモリアクセスＡ、およびレジ
スタストアステージＳは第１命令実行部５１および第２
命令実行部５２を用いて演算、メモリアクセスもしくは
レジスタストアの処理が実行される。第１命令実行部５
１または第２命令実行部５２を１回だけ使用して処理で
きる基本命令は、５段のパイプラインステージを１回ず
つ動作させて処理する。一方、上記基本命令以外の命
令、すなわち高機能命令は、各ステージを２回以上動作
させて処理する。
【００３１】まず、２つの基本命令を並行に処理する時
のパイプライン動作を、より詳細に説明する。命令フェ
ッチステージＩでは、命令フェッチ部１０が第１命令コ
ード６１および第２命令コード６２をそれぞれ第１命令
デコーダ２１および第２命令デコーダ２２に並行して供
給する。命令フェッチ部１０にはプリフェッチキューが
あり、ここにあらかじめ命令コードをフェッチして保持
しておき、次命令コード位置指定信号７０に従って第１
命令コード６１を第１命令デコーダ２１へ供給し、第１
命令コード６１の次のコードを第２命令コード６２とし
て第２命令デコーダ２２へ供給する。ここで言う次のコ
ードとは、第１命令コード６１が最小命令長であった場
合の第１命令コード６１の次の命令コードである。した
がって、第１命令コード６１が最小命令長でない場合
は、第２命令コード６２は第１命令コード６１の拡張部
となっている。次命令コード位置指定信号７０は、命令
フェッチステージと同時に実行している前命令の命令デ
コードステージの前半で生成されて、命令フェッチ部１
０に供給されるため、プリフェッチキューからの第１命
令コード６１および第２命令コード６２の選択は命令フ
ェッチステージの後半で行われている。
のパイプライン動作を、より詳細に説明する。命令フェ
ッチステージＩでは、命令フェッチ部１０が第１命令コ
ード６１および第２命令コード６２をそれぞれ第１命令
デコーダ２１および第２命令デコーダ２２に並行して供
給する。命令フェッチ部１０にはプリフェッチキューが
あり、ここにあらかじめ命令コードをフェッチして保持
しておき、次命令コード位置指定信号７０に従って第１
命令コード６１を第１命令デコーダ２１へ供給し、第１
命令コード６１の次のコードを第２命令コード６２とし
て第２命令デコーダ２２へ供給する。ここで言う次のコ
ードとは、第１命令コード６１が最小命令長であった場
合の第１命令コード６１の次の命令コードである。した
がって、第１命令コード６１が最小命令長でない場合
は、第２命令コード６２は第１命令コード６１の拡張部
となっている。次命令コード位置指定信号７０は、命令
フェッチステージと同時に実行している前命令の命令デ
コードステージの前半で生成されて、命令フェッチ部１
０に供給されるため、プリフェッチキューからの第１命
令コード６１および第２命令コード６２の選択は命令フ
ェッチステージの後半で行われている。
【００３２】命令デコードステージＤでは、まずステー
ジの前半で、第１命令デコーダ２１および第２命令デコ
ーダ２２がそれぞれ第１命令コード６１および第２命令
コード６２をデコードすることにより第１命令長７１お
よび第２命令長７２を次命令コード位置指定信号生成部
２３へ供給する。従って、次命令コード位置指定信号生
成部２３で第１命令長７１および第２命令長７２から次
命令コード位置指定信号７０を生成する。さらに、第１
命令デコーダ２１および第２命令デコーダ２２が第１命
令デコーダ出力８１および第２命令デコーダ出力８２を
それぞれ生成して、制御信号選択部４０に供給する。そ
して、二つの基本命令が第１命令デコーダ２１と第２命
令デコーダ２２とによって並行にデコードされた場合
は、制御信号選択部４０がＲＯＭアドレス１００として
第１命令デコーダ出力８１と第２命令デコーダ出力８２
のいずれか一方を選択してマイクロプログラムＲＯＭ３
０へ供給する一方、第１命令実行部制御信号１１１およ
び第２命令実行部制御信号１１２として第１命令デコー
ダ出力８１および第２命令デコーダ出力８２をそれぞれ
選択して第１命令実行部５１および第２命令実行部５２
へ供給する。尚、この時に供給されるＲＯＭアドレス１
００によって、マイクロプログラムＲＯＭ３０は非動作
となる。
ジの前半で、第１命令デコーダ２１および第２命令デコ
ーダ２２がそれぞれ第１命令コード６１および第２命令
コード６２をデコードすることにより第１命令長７１お
よび第２命令長７２を次命令コード位置指定信号生成部
２３へ供給する。従って、次命令コード位置指定信号生
成部２３で第１命令長７１および第２命令長７２から次
命令コード位置指定信号７０を生成する。さらに、第１
命令デコーダ２１および第２命令デコーダ２２が第１命
令デコーダ出力８１および第２命令デコーダ出力８２を
それぞれ生成して、制御信号選択部４０に供給する。そ
して、二つの基本命令が第１命令デコーダ２１と第２命
令デコーダ２２とによって並行にデコードされた場合
は、制御信号選択部４０がＲＯＭアドレス１００として
第１命令デコーダ出力８１と第２命令デコーダ出力８２
のいずれか一方を選択してマイクロプログラムＲＯＭ３
０へ供給する一方、第１命令実行部制御信号１１１およ
び第２命令実行部制御信号１１２として第１命令デコー
ダ出力８１および第２命令デコーダ出力８２をそれぞれ
選択して第１命令実行部５１および第２命令実行部５２
へ供給する。尚、この時に供給されるＲＯＭアドレス１
００によって、マイクロプログラムＲＯＭ３０は非動作
となる。
【００３３】尚、第１命令長７１が最小命令長でない場
合は、第２命令コード６２は第１命令コード６１の拡張
部であって真の命令コードではないので、第２命令デコ
ーダ２２から生成された第２命令長７２および第２命令
デコーダ出力８２は意味のない情報になっている。この
ため、第１命令長７１から次命令コード位置指定信号生
成部２３は正しい次命令コード位置指定信号７０を生成
する。また、この時に第２命令デコーダ出力８２を無効
化して、意味のない情報によってプロセッサが誤動作し
ないようにする。一方、第１命令長７１が最小命令長の
場合は第２命令コード６２は命令コードであり、第２命
令長７２および第２命令デコーダ出力８２は正しい。こ
のため、次命令コード位置指定信号生成部２３は第２命
令長７２から次命令コード位置指定信号７０を生成し、
第２命令デコーダ出力８２は無効化されない。
合は、第２命令コード６２は第１命令コード６１の拡張
部であって真の命令コードではないので、第２命令デコ
ーダ２２から生成された第２命令長７２および第２命令
デコーダ出力８２は意味のない情報になっている。この
ため、第１命令長７１から次命令コード位置指定信号生
成部２３は正しい次命令コード位置指定信号７０を生成
する。また、この時に第２命令デコーダ出力８２を無効
化して、意味のない情報によってプロセッサが誤動作し
ないようにする。一方、第１命令長７１が最小命令長の
場合は第２命令コード６２は命令コードであり、第２命
令長７２および第２命令デコーダ出力８２は正しい。こ
のため、次命令コード位置指定信号生成部２３は第２命
令長７２から次命令コード位置指定信号７０を生成し、
第２命令デコーダ出力８２は無効化されない。
【００３４】演算Ｅ、メモリアクセスＡ、およびレジス
タストアＳのステージでは、第１命令実行部５１および
第２命令実行部５２がそれぞれ第１命令実行部制御信号
１１１および第２命令実行部制御信号１１２に従って、
図６のプロセッサの命令実行部５０が命令実行部制御信
号１１０に従って行う動作と同様な動作を行う。
タストアＳのステージでは、第１命令実行部５１および
第２命令実行部５２がそれぞれ第１命令実行部制御信号
１１１および第２命令実行部制御信号１１２に従って、
図６のプロセッサの命令実行部５０が命令実行部制御信
号１１０に従って行う動作と同様な動作を行う。
【００３５】上記処理フローによりマイクロプログラム
ＲＯＭ３０のＲＯＭ出力９０を使用せずに、第１命令デ
コーダ出力８１および第２命令デコーダ出力８２を用い
て第１命令実行部５１および第２命令実行部５２が基本
命令の２命令同時実行を行うことができる。
ＲＯＭ３０のＲＯＭ出力９０を使用せずに、第１命令デ
コーダ出力８１および第２命令デコーダ出力８２を用い
て第１命令実行部５１および第２命令実行部５２が基本
命令の２命令同時実行を行うことができる。
【００３６】次に、高機能命令処理時のパイプライン動
作を、より詳細に説明する。各ステージでの高機能命令
の実行のための第１ステップの処理は基本命令の場合と
ほぼ同一で、命令フェッチ部１０から高機能命令が第１
命令デコーダ２１と第２命令デコーダ２２の一方の命令
デコーダ（例えば２１）に供給された場合に、高機能命
令の１回目の処理に際して、信号選択部４０はマイクロ
プログラムＲＯＭ３０の出力９０のマイクロ命令を選択
することなく、上記一方の命令デコーダ（例えば２１）
の出力を選択することによって、信号選択部４０の出力
から得られる上記一方の命令デコーダ（例えば２１）の
出力（例えば８１）に従って第１命令実行部５１と第２
命令実行部５２の一方の命令実行部（例えば５１）は１
回目の処理を実行するものであるが、次の点が異なる。
すなわち、第１命令コード６１が高機能命令であり、第
２命令コード６２が命令コードである場合に、第１命令
コード６１の処理が終了するまで第２命令デコーダ出力
８２を無効化する。これは以下の理由による。まず、第
２命令コード６２が基本命令の場合、無効化しなけれ
ば、第１命令コード６１より先に第２命令コード６２の
処理が終了してしまうためである。一方、特に第２命令
コード６２も同様に高機能命令の場合、第２ステップ以
降の処理が第１命令コード６１の処理とマイクロプログ
ラムＲＯＭ３０で重なってしまうためである。従って、
第２ステップ以降の処理では、第１命令実行部５１と第
２命令実行部５２は２つの高機能命令を同時に実行する
ことはできない。
作を、より詳細に説明する。各ステージでの高機能命令
の実行のための第１ステップの処理は基本命令の場合と
ほぼ同一で、命令フェッチ部１０から高機能命令が第１
命令デコーダ２１と第２命令デコーダ２２の一方の命令
デコーダ（例えば２１）に供給された場合に、高機能命
令の１回目の処理に際して、信号選択部４０はマイクロ
プログラムＲＯＭ３０の出力９０のマイクロ命令を選択
することなく、上記一方の命令デコーダ（例えば２１）
の出力を選択することによって、信号選択部４０の出力
から得られる上記一方の命令デコーダ（例えば２１）の
出力（例えば８１）に従って第１命令実行部５１と第２
命令実行部５２の一方の命令実行部（例えば５１）は１
回目の処理を実行するものであるが、次の点が異なる。
すなわち、第１命令コード６１が高機能命令であり、第
２命令コード６２が命令コードである場合に、第１命令
コード６１の処理が終了するまで第２命令デコーダ出力
８２を無効化する。これは以下の理由による。まず、第
２命令コード６２が基本命令の場合、無効化しなけれ
ば、第１命令コード６１より先に第２命令コード６２の
処理が終了してしまうためである。一方、特に第２命令
コード６２も同様に高機能命令の場合、第２ステップ以
降の処理が第１命令コード６１の処理とマイクロプログ
ラムＲＯＭ３０で重なってしまうためである。従って、
第２ステップ以降の処理では、第１命令実行部５１と第
２命令実行部５２は２つの高機能命令を同時に実行する
ことはできない。
【００３７】高機能命令の２回目の処理に際して、信号
選択部４０はマイクロプログラムＲＯＭ３０の出力９０
のマイクロ命令を選択することによって、信号選択部４
０の出力から得られるマイクロ命令に従って上記一方の
命令実行部（例えば５１）は２回目の処理を実行するも
のである。
選択部４０はマイクロプログラムＲＯＭ３０の出力９０
のマイクロ命令を選択することによって、信号選択部４
０の出力から得られるマイクロ命令に従って上記一方の
命令実行部（例えば５１）は２回目の処理を実行するも
のである。
【００３８】すなわち、第２ステップ以降の命令フェッ
チステージＩでは、次命令コード位置指定信号生成部２
３が次命令コード位置指定信号７０を実行中の高機能命
令の次の命令に保つことによって、命令フェッチ部１０
が第１命令コード６１および第２命令コード６２とし
て、それぞれ次命令コードおよび次命令コードが最小命
令長の場合の次々命令コードを出力し続けるようにす
る。また、命令プリフェッチキューに空きのある場合は
命令フェッチを行って空きをなくす。
チステージＩでは、次命令コード位置指定信号生成部２
３が次命令コード位置指定信号７０を実行中の高機能命
令の次の命令に保つことによって、命令フェッチ部１０
が第１命令コード６１および第２命令コード６２とし
て、それぞれ次命令コードおよび次命令コードが最小命
令長の場合の次々命令コードを出力し続けるようにす
る。また、命令プリフェッチキューに空きのある場合は
命令フェッチを行って空きをなくす。
【００３９】第２ステップ以降の命令デコードステージ
Ｄでは、マイクロプログラムＲＯＭ３０を動作させる一
方、第１命令デコーダ２１および第２命令デコーダ２２
は動作させずに、第１命令デコーダ出力８１および第２
命令デコーダ出力８２としては第１ステップのそれぞれ
のデコード結果を保持し、出力し続ける。マイクロプロ
グラムＲＯＭ３０の検索アドレスとしては、図６の実施
例と全く同様に１ステップ前に制御信号選択部４０が選
択したＲＯＭアドレス１００を使用する。そして、制御
信号選択部４０はマイクロプログラムＲＯＭ出力９０の
次マイクロ命令アドレスをＲＯＭアドレス１００として
選択してマイクロプログラムＲＯＭ３０へ供給する一
方、マイクロプログラムＲＯＭ出力９０のマイクロ命令
を第１命令実行部制御信号１１１と第２命令実行部制御
信号１１２のいずれかとして選択して第１命令実行部５
１と第２命令実行部５２のいずれかへ供給する。いずれ
を選択し、いずれに供給するかは、高機能命令を第１命
令デコーダ２１および第２命令デコーダ２２のどちらで
デコードしたかによる。但し、図６の実施例と同様に第
１命令実行部制御信号１１１および第２命令実行部制御
信号１１２のうち命令で自由に設定できる情報は、第１
命令デコーダ出力８１または第２命令デコーダ出力８２
を選択することも可能にする。第１命令デコーダ出力８
１および第２命令デコーダ出力８２のどちらを選択する
かは、やはり高機能命令を第１命令デコーダ２１および
第２命令デコーダ２２のどちらでデコードしたかによ
る。
Ｄでは、マイクロプログラムＲＯＭ３０を動作させる一
方、第１命令デコーダ２１および第２命令デコーダ２２
は動作させずに、第１命令デコーダ出力８１および第２
命令デコーダ出力８２としては第１ステップのそれぞれ
のデコード結果を保持し、出力し続ける。マイクロプロ
グラムＲＯＭ３０の検索アドレスとしては、図６の実施
例と全く同様に１ステップ前に制御信号選択部４０が選
択したＲＯＭアドレス１００を使用する。そして、制御
信号選択部４０はマイクロプログラムＲＯＭ出力９０の
次マイクロ命令アドレスをＲＯＭアドレス１００として
選択してマイクロプログラムＲＯＭ３０へ供給する一
方、マイクロプログラムＲＯＭ出力９０のマイクロ命令
を第１命令実行部制御信号１１１と第２命令実行部制御
信号１１２のいずれかとして選択して第１命令実行部５
１と第２命令実行部５２のいずれかへ供給する。いずれ
を選択し、いずれに供給するかは、高機能命令を第１命
令デコーダ２１および第２命令デコーダ２２のどちらで
デコードしたかによる。但し、図６の実施例と同様に第
１命令実行部制御信号１１１および第２命令実行部制御
信号１１２のうち命令で自由に設定できる情報は、第１
命令デコーダ出力８１または第２命令デコーダ出力８２
を選択することも可能にする。第１命令デコーダ出力８
１および第２命令デコーダ出力８２のどちらを選択する
かは、やはり高機能命令を第１命令デコーダ２１および
第２命令デコーダ２２のどちらでデコードしたかによ
る。
【００４０】第１命令デコーダ出力８１と第２命令デコ
ーダ出力８２とマイクロプログラムＲＯＭ出力９０との
中から一つを選択する制御信号選択部４０における制御
は、以下のように行う。第１命令デコーダ出力８１、第
２命令デコーダ出力８２、およびマイクロプログラムＲ
ＯＭ出力９０の中に最終ステップ指示信号を持たせる。
すなわち、基本命令の場合は第１命令デコーダ出力８１
または第２命令デコーダ出力８２で最終ステップ指示信
号を出力させ、高機能命令の場合は最終ステップのマイ
クロ命令のマイクロプログラムＲＯＭ出力９０で最終ス
テップ指示信号を出力させる。
ーダ出力８２とマイクロプログラムＲＯＭ出力９０との
中から一つを選択する制御信号選択部４０における制御
は、以下のように行う。第１命令デコーダ出力８１、第
２命令デコーダ出力８２、およびマイクロプログラムＲ
ＯＭ出力９０の中に最終ステップ指示信号を持たせる。
すなわち、基本命令の場合は第１命令デコーダ出力８１
または第２命令デコーダ出力８２で最終ステップ指示信
号を出力させ、高機能命令の場合は最終ステップのマイ
クロ命令のマイクロプログラムＲＯＭ出力９０で最終ス
テップ指示信号を出力させる。
【００４１】また、マイクロプログラムＲＯＭ出力９０
の中に最終ステップが第１命令実行部５１のみを使用し
て終了するか、第２命令実行部５２も使用して終了する
かを示す終了モード信号を持たせ、高機能命令の最終ス
テップのマイクロプログラムＲＯＭ出力９０でこの終了
モード信号を出力することもできる。
の中に最終ステップが第１命令実行部５１のみを使用し
て終了するか、第２命令実行部５２も使用して終了する
かを示す終了モード信号を持たせ、高機能命令の最終ス
テップのマイクロプログラムＲＯＭ出力９０でこの終了
モード信号を出力することもできる。
【００４２】第２命令デコーダ出力８２を高機能命令の
第１命令コード６１の処理が終了するまで無効化してい
ない時に、前ステップで制御信号選択部４０で選択した
信号に最終ステップ指示信号がアサートされた場合、第
１命令コード６１の最終処理が終了する前に、命令デコ
ードステージで第１命令デコーダ２１および第２命令デ
コーダ２２を動作させ、このデコードの間に第１命令コ
ード６１の最終処理を第１命令実行部５１で実行すると
ともに、先にデコードされている第２命令デコーダ出力
８２に従って第２命令実行部５２で処理を実行すること
もできる。このように、第１命令デコーダ２１および第
２命令デコーダ２２の動作によって第１命令デコーダ出
力８１が有効でかつ高機能命令であると判明した場合
は、ＲＯＭアドレスおよ最終ステップ指示信号としては
第１命令デコーダ出力８１を選択する。一方、最終ステ
ップ指示信号がアサートされない場合は、第１命令デコ
ーダ２１および第２命令デコーダ２２を動作させずに、
マイクロプログラムＲＯＭ３０を動作させて、ＲＯＭア
ドレス１００、第１命令実行部制御信号１１１、第２命
令実行部制御信号１１２および最終ステップ指示信号と
してマイクロプログラムＲＯＭ出力９０を選択するもの
である。
第１命令コード６１の処理が終了するまで無効化してい
ない時に、前ステップで制御信号選択部４０で選択した
信号に最終ステップ指示信号がアサートされた場合、第
１命令コード６１の最終処理が終了する前に、命令デコ
ードステージで第１命令デコーダ２１および第２命令デ
コーダ２２を動作させ、このデコードの間に第１命令コ
ード６１の最終処理を第１命令実行部５１で実行すると
ともに、先にデコードされている第２命令デコーダ出力
８２に従って第２命令実行部５２で処理を実行すること
もできる。このように、第１命令デコーダ２１および第
２命令デコーダ２２の動作によって第１命令デコーダ出
力８１が有効でかつ高機能命令であると判明した場合
は、ＲＯＭアドレスおよ最終ステップ指示信号としては
第１命令デコーダ出力８１を選択する。一方、最終ステ
ップ指示信号がアサートされない場合は、第１命令デコ
ーダ２１および第２命令デコーダ２２を動作させずに、
マイクロプログラムＲＯＭ３０を動作させて、ＲＯＭア
ドレス１００、第１命令実行部制御信号１１１、第２命
令実行部制御信号１１２および最終ステップ指示信号と
してマイクロプログラムＲＯＭ出力９０を選択するもの
である。
【００４３】第２命令デコーダ出力８２を第１命令コー
ド６１の処理が終了するまで無効化している時に、マイ
クロプログラムＲＯＭ出力９０の最終ステップ指示信号
がアサートされて、終了モード信号が第１命令実行部５
１のみの使用を示している場合は、第１命令実行部制御
信号１１１としてマイクロプログラムＲＯＭ出力９０を
選択する一方、第２命令実行部制御信号１１２、ＲＯＭ
アドレス１００および最終ステップ指示信号として第２
命令デコーダ出力８２を選択し、第２命令デコーダ出力
８２を有効にし、次の命令デコードステージで第１命令
デコーダ２１および第２命令デコーダ２２を動作させ
る。一方、最終ステップ指示信号がアサートされて、終
了モード信号が第２命令実行部５２も使用することを示
している場合は、ＲＯＭアドレス１００、第１命令実行
部制御信号１１１、第２命令実行部制御信号１１２、お
よび最終ステップ指示信号として、マイクロプログラム
ＲＯＭ出力９０を選択し、次の命令デコードステージで
は第１命令デコーダ２１および第２命令デコーダ２２を
動作させずに、第１命令デコーダ出力８１を無効化して
第２命令デコーダ出力８２を有効にする。
ド６１の処理が終了するまで無効化している時に、マイ
クロプログラムＲＯＭ出力９０の最終ステップ指示信号
がアサートされて、終了モード信号が第１命令実行部５
１のみの使用を示している場合は、第１命令実行部制御
信号１１１としてマイクロプログラムＲＯＭ出力９０を
選択する一方、第２命令実行部制御信号１１２、ＲＯＭ
アドレス１００および最終ステップ指示信号として第２
命令デコーダ出力８２を選択し、第２命令デコーダ出力
８２を有効にし、次の命令デコードステージで第１命令
デコーダ２１および第２命令デコーダ２２を動作させ
る。一方、最終ステップ指示信号がアサートされて、終
了モード信号が第２命令実行部５２も使用することを示
している場合は、ＲＯＭアドレス１００、第１命令実行
部制御信号１１１、第２命令実行部制御信号１１２、お
よび最終ステップ指示信号として、マイクロプログラム
ＲＯＭ出力９０を選択し、次の命令デコードステージで
は第１命令デコーダ２１および第２命令デコーダ２２を
動作させずに、第１命令デコーダ出力８１を無効化して
第２命令デコーダ出力８２を有効にする。
【００４４】上記処理により、基本命令のみの実行中は
第１命令デコーダ出力８１および第２命令デコーダ出力
８２を選択し、高機能命令をデコードするとマイクロプ
ログラムＲＯＭ出力９０を選択し、高機能命令の処理を
終了すると再び第１命令デコーダ出力８１および第２命
令デコーダ出力８２を選択するように制御することがで
きる。さらに、第１命令デコーダ２１で高機能命令をデ
コードし、第２命令デコーダ２２のデコードに成功した
場合に、高機能命令の最終ステップの処理と同時に、第
２命令デコーダ２２でデコードした命令の処理を行うこ
とができる。
第１命令デコーダ出力８１および第２命令デコーダ出力
８２を選択し、高機能命令をデコードするとマイクロプ
ログラムＲＯＭ出力９０を選択し、高機能命令の処理を
終了すると再び第１命令デコーダ出力８１および第２命
令デコーダ出力８２を選択するように制御することがで
きる。さらに、第１命令デコーダ２１で高機能命令をデ
コードし、第２命令デコーダ２２のデコードに成功した
場合に、高機能命令の最終ステップの処理と同時に、第
２命令デコーダ２２でデコードした命令の処理を行うこ
とができる。
【００４５】演算、メモリアクセス、およびレジスタス
トアステージの第２ステップ以降の処理は基本命令の場
合と同一である。
トアステージの第２ステップ以降の処理は基本命令の場
合と同一である。
【００４６】上記実施例による方式によって、単一のマ
イクロプログラムＲＯＭ３０による基本命令の２命令同
時実行と、第１命令実行部５１および第２命令実行部５
２の双方を使用することによる高機能命令の高速化が図
れる。さらに、マイクロプログラムＲＯＭ３０の面積お
よび消費電力の削減と動作速度の向上が可能となる。
イクロプログラムＲＯＭ３０による基本命令の２命令同
時実行と、第１命令実行部５１および第２命令実行部５
２の双方を使用することによる高機能命令の高速化が図
れる。さらに、マイクロプログラムＲＯＭ３０の面積お
よび消費電力の削減と動作速度の向上が可能となる。
【００４７】
【発明の効果】本発明により単一のマイクロプログラム
ＲＯＭによる基本命令の複数命令同時実行と、複数の命
令実行部を使用することによる高機能命令の高速化が可
能となる。また、基本命令実行時にはマイクロプログラ
ムＲＯＭを使用する必要がなくなり、基本命令分のＲＯ
Ｍ容量の削減、ならびに、これに伴うＲＯＭの面積およ
び消費電力の削減と動作速度の向上が可能となる。さら
に、命令デコーダおよびマイクロプログラムＲＯＭは常
にどちらか一方が動作することになるため消費電力を削
減することができる。
ＲＯＭによる基本命令の複数命令同時実行と、複数の命
令実行部を使用することによる高機能命令の高速化が可
能となる。また、基本命令実行時にはマイクロプログラ
ムＲＯＭを使用する必要がなくなり、基本命令分のＲＯ
Ｍ容量の削減、ならびに、これに伴うＲＯＭの面積およ
び消費電力の削減と動作速度の向上が可能となる。さら
に、命令デコーダおよびマイクロプログラムＲＯＭは常
にどちらか一方が動作することになるため消費電力を削
減することができる。
【図１】本発明の具体的な実施例による２命令同時実行
が可能なマイクロプロセッサの構成図である。
が可能なマイクロプロセッサの構成図である。
【図２】従来技術に従って２命令同時実行を可能とした
マイクロプロセッサの構成図である。
マイクロプロセッサの構成図である。
【図３】本発明の実施例によるマイクロプロセッサのパ
イプライン構成を説明する図である。
イプライン構成を説明する図である。
【図４】図２の従来技術によるマイクロプロセッサのパ
イプライン構成を説明する図である。
イプライン構成を説明する図である。
【図５】図８の従来技術によるマイクロプロセッサのパ
イプライン構成を説明する図である。
イプライン構成を説明する図である。
【図６】本発明の基本的な実施例によるマイクロプロセ
ッサの構成図である。
ッサの構成図である。
【図７】従来技術によるマイクロプロセッサの構成図で
ある。
ある。
【図８】他の従来技術によるマイクロプロセッサの構成
図である。
図である。
【図９】図８の従来技術によるマイクロプロセッサで高
機能命令を行う際のパイプライン構成を説明する図であ
る。
機能命令を行う際のパイプライン構成を説明する図であ
る。
１０…命令フェッチ部、２１…第１命令デコーダ、２２
…第２命令デコーダ、２３…次命令コード位置指定信号
生成部、３０…マイクロプログラムＲＯＭ、４０…制御
信号選択部、５１…第１命令実行部、５２…第２命令実
行部
…第２命令デコーダ、２３…次命令コード位置指定信号
生成部、３０…マイクロプログラムＲＯＭ、４０…制御
信号選択部、５１…第１命令実行部、５２…第２命令実
行部
Claims (5)
- 【請求項１】命令フェッチ部と、命令デコーダと、マイ
クロプログラムＲＯＭと、上記命令デコーダの出力と上
記マイクロプログラムＲＯＭの出力とが入力される信号
選択部と、上記信号選択部の出力によって制御される命
令実行部とを具備してなり、 上記命令実行部を１回使用することにより処理される基
本命令の実行に際して、上記信号選択部は上記マイクロ
プログラムＲＯＭの上記出力のマイクロ命令を選択する
ことなく、上記命令デコーダの上記出力を選択すること
によって、上記信号選択部の上記出力に従って上記命令
実行部は上記基本命令を実行し、 上記命令実行部を２回使用することにより処理される高
機能命令の１回目の処理に際して、上記信号選択部は上
記マイクロプログラムＲＯＭの上記出力のマイクロ命令
を選択することなく、上記命令デコーダの上記出力を選
択することによって、上記信号選択部の上記出力から得
られる上記命令デコーダの上記出力に従って上記命令実
行部は上記１回目の処理を実行し、 上記高機能命令の２回目の処理に際して、上記信号選択
部は上記マイクロプログラムＲＯＭの上記出力のマイク
ロ命令を選択することによって、上記信号選択部の上記
出力から得られる上記マイクロ命令に従って上記命令実
行部は上記２回目の処理を実行することを特徴とするデ
ータプロセッサ。 - 【請求項２】上記命令デコーダから供給される次命令コ
ード位置指定信号に従って上記命令フェッチ部はデコー
ドされるべき命令コードを上記命令デコーダに供給する
ことを特徴とする請求項１記載のデータプロセッサ。 - 【請求項３】上記マイクロプログラムＲＯＭの上記出力
に含まれる次マイクロ命令アドレスは検索アドレスとし
て上記信号選択部を介して上記マイクロプログラムＲＯ
Ｍに供給されることを特徴とする請求項１または請求項
２記載のデータプロセッサ。 - 【請求項４】命令フェッチ部と、第１命令デコーダと、
第２命令デコーダと、マイクロプログラムＲＯＭと、上
記第１命令デコーダの出力と上記第２命令デコーダの出
力と上記マイクロプログラムＲＯＭの出力とが入力され
る信号選択部と、上記信号選択部の第１出力によって制
御される第１命令実行部と、上記信号選択部の第２出力
によって制御される第２命令実行部とを具備してなり、 上記命令フェッチ部から二つの基本命令が上記第１命令
デコーダと第２命令デコーダに供給された際に、上記信
号選択部は上記マイクロプログラムＲＯＭの上記出力の
マイクロ命令を選択することなく、上記第１命令デコー
ダの上記出力と上記第２命令デコーダの上記出力とを上
記第１出力と上記第２出力とにそれぞれ出力することに
よって、上記信号選択部の上記第１出力と上記第２出力
とに従って上記第１命令実行部と上記第２命令実行部と
は上記二つの基本命令を実行し、 上記命令フェッチ部から高機能命令が上記第１命令デコ
ーダと第２命令デコーダの一方の命令デコーダに供給さ
れた場合に、上記高機能命令の１回目の処理に際して、
上記信号選択部は上記マイクロプログラムＲＯＭの上記
出力のマイクロ命令を選択することなく、上記一方の命
令デコーダの出力を選択することによって、上記信号選
択部の上記出力から得られる上記一方の命令デコーダの
上記出力に従って上記第１命令実行部と上記第２命令実
行部の一方の命令実行部は上記１回目の処理を実行し、 上記高機能命令の２回目の処理に際して、上記信号選択
部は上記マイクロプログラムＲＯＭの上記出力のマイク
ロ命令を選択することによって、上記信号選択部の上記
出力から得られる上記マイクロ命令に従って上記一方の
命令実行部は上記２回目の処理を実行することを特徴と
するデータプロセッサ。 - 【請求項５】上記高機能命令の２回目の処理に際しての
上記マイクロプログラムＲＯＭの上記マイクロ命令の最
終ステップの上記一方の命令実行部における処理と同時
に、他方の命令デコーダの出力に従って他方の命令実行
部は処理を実行することを特徴とする請求項４記載のデ
ータプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03315692A JP3497516B2 (ja) | 1992-02-20 | 1992-02-20 | データプロセッサ |
| KR1019930001903A KR100266424B1 (ko) | 1992-02-20 | 1993-02-12 | 롬(rom)용량을 저감한 데이타 프로세서 |
| US08/266,900 US5394558A (en) | 1992-02-20 | 1994-07-01 | Data processor having an execution unit controlled by an instruction decoder and a microprogram ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03315692A JP3497516B2 (ja) | 1992-02-20 | 1992-02-20 | データプロセッサ |
Publications (2)
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