JP2003525476A - プログラムの命令を実行するための装置及び方法 - Google Patents

プログラムの命令を実行するための装置及び方法

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Abstract

(57)【要約】 本発明は、第１の命令デコーダと、アドレスデコーダと、複数の計算ユニットと、実行ロジックユニットとを有する、プログラムの命令を実行するためのデータ処理装置に関する。データ処理装置の特徴は、前記第１の命令デコーダが、前記装置が、異なる形式の命令の実行を開始する参照命令を実行するかどうかを区別することである。本発明はさらに、データ処理装置のための命令を実行する方法に関し、この方法の特徴は、参照命令をデコーディングすることに基づき、異なる形式の命令を参照命令に含まれた情報に従ってフェッチし、前記異なる形式の命令を、パラレルに実行すべき命令を決定するためにデコーディングするステップが実行されることである。

Description

【発明の詳細な説明】
【０００１】 本発明は、請求項１の上位概念部によるプログラムの命令を実行するためのデ
ータ処理装置に関する。本発明は、さらに、請求項８の上位概念部による、デー
タ処理装置のための命令を実行する方法に関する。
【０００２】 最近では、ＤＳＰプロセッサのための２つの主たるアーキテクチャが存在する
。両アーキテクチャは、処理速度とプログラムメモリ容量との間でトレードオフ
を行い、処理速度又はプログラムメモリ容量がより大きな利益を得る。第１の主
たるアーキテクチャは、レギュラーマシンとも呼ばれ、単一命令がマシンサイク
ル毎に実行されることを意味する。第２のアーキテクチャは、一般的にＶＬＩＷ
（長大命令語）アーキテクチャと呼ばれる。ＶＬＩＷアーキテクチャの場合、複
数の命令が１つのマシンサイクル内で実行される。
【０００３】 マシンサイクルごとに単一の命令を実行するレギュラーマシンは、比較的小さ
なプログラムデータバスを特徴とする。通常、このようなプログラムデータバス
は３２ビット幅である。ＤＳＰプロセッサ環境においては、プロセッサの実行ユ
ニットにおける計算ユニットの数は、通常、上に述べた第２のアーキテクチャに
比べて少ない。プログラムデータバス幅と計算ユニットの数とは、プロセッサの
電力消費量に直接に比例する。したがって、レギュラープロセッサアーキテクチ
ャは、通常、他の進歩したアーキテクチャよりも消費する電力が少ない。しかし
ながら、レギュラーアーキテクチャの主たる欠点は、ＭＩＰＳ（毎秒実行される
メガ命令）の数が、上に述べたＶＬＩＷアーキテクチャに比べ少ないことである
。
【０００４】 レギュラーマシンは、例えば、米国特許第５１６３１３９号明細書、“Instru
ction Preprocessor for Conditionally Combining Short Memory Instructions
into Virtual Long Instructions”に記載されている。このレギュラーマシン
は、２つの計算ユニットと、通常のプログラムデータ幅の主プログラムメモリと
を有している。この特許明細書において提案されているマシンは、さらに、命令
プリプロセッサユニットを有しており、この命令プリプロセッサユニットは、プ
ログラムメモリにおける２つの連続した命令が有効に結合されて、これにより新
たな命令語を形成することができるかどうかをチェックする。この新たな命令語
は、次いで解釈され、マシンの２つの計算ユニットによって実行される。米国特
許第５１６３１３９号明細書のマシンは、所定の基準を満たす命令の対のみを結
合することができるという点で制限されている。したがって、マシンは、プログ
ラムコードの開発の際にプログラマを大きく制限する。
【０００５】 上に述べたような第２のアーキテクチャ（ＶＬＩＷ）は、命令セットの考え方
に基づいており、この場合、コンパイラが、多数の単純で相互依存しないオペレ
ーションを同じ命令語にまとめる。この形式のアーキテクチャは、もともと、１
９８３年６月に第１０回コンピュータアーキテクチャに関する年次シンポジウム
の議事における“Very Long Instruction Word Architectures and the ELI-512
”においてJ.A.フィッシャによって提案された。ＶＬＩＷアーキテクチャは、プ
ロセッサにおける多数の計算ユニットと、プログラムメモリから読み取られた命
令を分析する複数のデコーディングユニットとを前提にしている。ＶＬＩＷアー
キテクチャは、複数のオペレーションがパラレルに実行され、ひいてはプロセッ
サのＭＩＰＳパフォーマンスを増大させるという利点を有している。しかしなが
ら、ＶＬＩＷプロセッサは、より大きなビット幅のプログラムメモリを必要とす
る。このことは、プロセッサアーキテクチャを実現するために必要なチップ面積
及び電力消費に対して負担となる。また、プログラマに必要とされるプログラミ
ングスキルが、ＶＬＩＷプロセッサのためのコードを記述するために必然的に高
くなる。なぜなら、プロセッサの並列性を考慮することが必要とされるからであ
る。
【０００６】 特定のＶＬＩＷプロセッサが、米国特許第５４５０５５６号明細書、“VLIW
Processor Which Uses Path Information Generated by a Branch Control Uni
t to Inhibit Operations Which Are Not on a Correct Path”に提案されてい
る。この特許は、ＶＬＩＷプログラムにおけるジャンプ命令を効率的に処理する
ための解決法を提案している。この問題を克服するために、パス表現フィールド
をＶＬＩＷ命令に付与することが提案されている。このパス表現フィールドは、
プロセッサ内のブランチ制御ユニットによって読み出され、このブランチ制御ユ
ニットは、条件的ブランチオペレーションの速度を高めるために動作する。前記
の全てのＶＬＩＷプロセッサアーキテクチャのように、米国特許第５４５０５５
６号明細書に提案された構造は、ＶＬＩＷ命令を保存するために比較的大きなプ
ログラムメモリを必要とするので不都合である。このことは、特に程度の小さな
並列性しか許容しない実行ステップの場合に当てはまる。
【０００７】 本発明は、高度に並列的なコンピュータアーキテクチャは大きなプログラムメ
モリ空間を必要とするという問題に基づく。したがって、本発明は、高度に並列
的に命令を実行するプロセッサの能力を維持しつつ、必要なプログラムメモリを
低減することを課題とする。
【０００８】 前記課題は、請求項１の特徴を有するデータ処理装置により解決される。前記
課題は、請求項８の特徴を有するデータ処理装置のための命令を実行する方法に
よっても解決される。本発明の装置及び本発明の方法の有利な実施は、それぞれ
の従属請求項に記載されている。
【０００９】 プログラムの命令を実行するための有利なデータ処理装置は、第１の命令デコ
ーダと、アドレスデコーダと、複数の計算ユニットと、実行ロジックユニットと
を有している。第１の命令デコーダは、第１の形式のプログラム命令を第１のプ
ログラムメモリから連続的に読み出し、前記第１の形式の命令をデコードする。
アドレスデコーダは、データメモリからロードされる又はデータメモリへ戻され
るデータのアドレスを決定する。前記複数の計算ユニットのそれぞれは、データ
に基づきオペレーションを前記第１の命令デコーダの解釈に従って実行し、これ
らのオペレーションの結果を提供する。実行ロジックは前記複数の計算ユニット
にデータを提供し、前記複数の計算ユニットのオペレーションを前記第１の形式
の命令に従い制御する。データ処理装置の特徴は、前記第１の命令デコーダが、
前記装置が参照命令を実行するか否かを区別することである。参照命令は、次い
で、第２の形式の命令の実行を開始する。
【００１０】 これにより、本発明のデータ処理装置は、２つの形式のプログラム命令を実行
することができる。有利には、２つの形式の命令は、著しく異なるビット幅を有
しており、前記第１の形式の命令はより短いビット幅を有している。実行すべき
実際の命令に応じて、処理装置は、比較的短いビット幅の命令語を実行するか、
又は比較的大きなビット幅の命令を実行する。これにより、フレキシブルなプロ
グラムメモリの編成が可能となり、ひいては、特定のプログラムの所要メモリ全
体を減じることができる。
【００１１】 本発明の装置の有利な実施例は、さらに、第２の命令デコーダを有しており、
この第２の命令デコーダは、前記第２の形式の命令をフェッチする。さらに有利
な実施例においては、前記第２の形式の命令が第２のプログラムメモリに格納さ
れる。したがって、前記第２の命令デコー前記第２の形式の命令をダは、前記第
２のプログラムメモリからフェッチし、引き続き前記第２の形式の命令をデコー
ドする。
【００１２】 別個のメモリユニットを前記第１の形式及び前記第２の形式の命令のそれぞれ
に対して設けることにより、頻繁に使用される前記第２の形式の命令を保存し、
これらの命令に容易に前記データ処理装置によってアクセスすることが可能であ
る。有利には、前記第１及び第２のプログラムメモリのそれぞれのビット幅は、
一定の長さに設定される。したがって、有利なデータ処理装置のアーキテクチャ
は、前記第１の形式及び前記第２の形式の命令を効率的に扱うように構成可能で
ある。
【００１３】 本発明の装置の有利な実施例は、さらに、前記第２の形式の命令が複数のオペ
レータを有し、これらのオペレータは、オペランドのデータ割当情報及び結果の
データ割当情報を含む。さらに有利には、前記実行ロジックは、前記第２の形式
の命令を解釈するための手段を有している。
【００１４】 本発明の特に有利な実施例においては、前記参照命令はアドレス情報を有して
いる。アドレス情報は、第２の形式の命令が実行されるデータに関連しており、
この第２の形式の命令が前記参照命令に参照される。本発明の装置のこの有利な
構成により、前記第２の形式の命令がデコードされる間にデータをフェッチする
ことができる。これにより、本発明の装置のパフォーマンスを著しく増大させる
ことができる。
【００１５】 本発明の装置の有利な実施例においては、第１又は第２の形式のいずれかの命
令をパイプライン方式で実行できるように構成されている。この構成は特にオペ
レーションの同時実行を容易にする。
【００１６】 データ処理装置のための命令を実行する有利な方法は、第１の形式の命令を第
１のプログラムメモリからフェッチし、前記第１の形式の前記命令を、実行すべ
きオペレーションを決定するために解析し、オペランドをデータメモリ又は前記
データレジスタから、前記第１の形式の前記命令に含まれたオペランドアドレス
情報に従い読み出し、前記オペランドに基づきオペレーションを実行し、前記オ
ペレーションの結果を前記データメモリ又は前記データレジスタへ、前記第１の
形式の前記実行に含まれた結果アドレス情報に従い書き込むステップを有する。
本発明の方法は、それ自体解析されるように所定の情報を含む参照命令を解析す
る場合に、第２の形式の命令を前記参照命令に含まれた情報に基づき読み取り、
パラレルに実行したいオペレーションを決定するために前記第２の形式の前記命
令を解析するステップが行われる、ことを特徴とする。
【００１７】 上に述べた、本発明の有利なデータ処理装置に関して既に説明したように、有
利な方法は、メモリ空間のフレキシブルな利用を可能にする。なぜならば、２つ
の形式の命令を使用するからである。特定のパラレルオペレーションを実行する
ために必要な付加的な情報は、別の命令情報（前記第２の形式の命令）を前記第
１の形式の命令において参照することにより得られる。
【００１８】 本発明による方法のさらに有利な実施例は、前記参照命令が、実質的に前記参
照命令のデコーディング時に解析されるアドレス情報を有していることを特徴と
する。この特徴により処理速度が著しく増大する。なぜならば、命令に対して必
要とされ、参照命令に参照されるデータが、参照命令のデコーディング時にロー
ドされるからである。
【００１９】 本発明の方法のさらに有利な実施例では、参照命令をデコードするステップと
第２の形式の命令をフェッチするステップとが実質的に同時に実行され、この場
合、前記参照命令と前記第２の形式の命令とは互いに関連している。これにより
処理速度をより一層増大することができる。なぜならば、前記第２の形式の命令
を実行するために必要な情報が前記参照命令を解析する時には既に提供されるか
らである。
【００２０】 本発明の方法のさらに有利な実施例では、前記オペランドをデータメモリから
読み出すステップと前記第２の形式の命令をデコードするステップとが実質的に
同時に実行され、この場合、読み出されたオペランドは、解析された命令に関連
している。この有利な特徴により処理速度をより一層増大することができる。な
ぜならば、全ての情報が、データ処理装置の計算ユニットに対して利用可能であ
り、前記第２の形式の命令に従いオペレーションを実行できる。
【００２１】 本発明を使用することの利点、特徴及び可能性が、本発明の有利な実施例の以
下の記述において説明されている。この記述は、添付の図面を参照して読まれる
べきものである。
【００２２】 図１には、本発明によるデータ処理装置の有利な実施例の基本的なアーキテク
チャが示されている。特にデジタル信号処理に適したデータ処理装置は、複数の
オペレーションのパラレルな実行のために構成されており、ひいては、複数の計
算ユニットを有している。有利な実施例では、４つの計算ユニットが設けられて
おり、これらの計算ユニットには６１〜６４の符号が割り当てられている。各計
算ユニット６１〜６４にはオペランドデータが実行ロジックユニット７から提供
される。他方で各計算ユニットは、計算の結果を、マルチポートレジスタ５の列
の１つ又は２つ以上のレジスタへ又はデータメモリ３へ、前記計算ユニット６１
〜６４を前記データメモリ３に接続するデータバスラインを介して伝送する。前
記データバスは、ｒビットのビット幅を有する。有利な実施例では２つの結果が
、１６ビットのデータビット幅を有する前記データメモリへ直接に書き込まれて
よい。つまり、ビット幅ｒは２×１６ビットに等しい。
【００２３】 前記各マルチポートレジスタ５のコンテンツが、ビット幅ｎのバスラインを介
して前記実行ロジックユニット７へ戻される。前記マルチポートレジスタ５のコ
ンテンツは、アドレスデコーダ４にも提供され、これにより前記マルチポートレ
ジスタ５からのデータを前記データメモリ３へ選択的に書き込む。したがって、
マルチポートレジスタ５は前記アドレスデコーダ４へ、やはりｎビットのビット
幅を有するバスラインを介して接続されている。有利な実施例においては、各レ
ジスタは１６ビットのデータビット幅を有している。さらに、マルチポートレジ
スタ５の列は全部で１６個のレジスタを有している。したがって、データ処理装
置の有利な実施例においては、ｎは１６×１６ビット＝２５６ビットにセットさ
れている。
【００２４】 この種の有利な実施例の構成により、本発明のデータ処理装置は、レジスタ−
メモリアーキテクチャマシン又はメモリ−メモリアーキテクチャマシンとして動
作することができる。一方では、実行ロジックユニット７は前記マルチポートレ
ジスタ５からのみならず前記データメモリ３から直接にデータを受け取る。他方
では、計算ユニット６１〜６４は前記マルチポートレジスタ５のみならず前記デ
ータメモリにも直接に書き込む。当業者に明らかなように、本発明は、本発明の
範囲を逸脱することなくロード−保存アーキテクチャ（択一的にレジスタ−レジ
スタアーキテクチャとも呼ばれる）においても同様に実施することができる。
【００２５】 既に上で説明したように、実行ロジックユニット７は、オペランドデータを、
前記マルチポートレジスタ５からのみならず前記データメモリ３から、ｏビット
のビット幅を有するバスラインを介して受け取る。前記データメモリ３と前記実
行ロジックユニット７との間のデータバスのビット幅ｏは、前記データメモリか
らロードされるオペランドの数及び各オペランドのビット幅に比例する。有利な
実施例では、最大で４つのオペランドが前記データメモリ３から前記実行ロジッ
クユニット７へロードされる。各オペランドは、１６ビットのビット幅を有し、
ひいては４×１６ビット＝６４ビットのバス幅を形成している。
【００２６】 実行ロジックユニット７は、デコードされた命令情報をレギュラー命令デコー
ダ１から受け取る。したがって、実行ロジックユニット７は特定の命令を実行す
るためのオペランドを前記マルチポートレジスタ５及び／又は前記データメモリ
３から受取り、これらのオペランドを、デコードされたレギュラー命令によって
示されたように前記計算ユニット６１〜６４へ伝送する。実行ロジックユニット
７はさらにデコードされた命令をＣＬＩＷ（Configurable Length Instruction
Word）命令デコーダ９から受け取るための手段８を有している。デコードされた
ＣＬＩＷ命令が受け取られると、前記実行ロジックユニット７内の前記受取り手
段８が以下のことを保証する。すなわち、実行が、前記レギュラー命令デコーダ
から受け取られた情報に従って行われるのではなく、前記ＣＬＩＷ命令デコーダ
９から受け取られたようなデコードされた命令にのみ従って行われるということ
である。前記受取り手段８は、前記レギュラー命令デコーダ１からの全ての情報
を、前記ＣＬＩＷ命令デコーダ９から受け取られた情報と置き換える。
【００２７】 前記レギュラー命令デコーダ１は、コードのラインを、レギュラープログラム
メモリ２から、メモリ内にコード化された命令をデコードするために受け取る。
データ処理装置の連続的なオペレーションのために、レギュラープログラムメモ
リ２はプログラムカウンタ１５の出力によってアドレスを与えられる。レギュラ
ー命令デコーダ１は、デコードされた命令情報を前記実行ロジックユニット７へ
伝送し、特定の命令においてコード化されたアドレスを前記アドレスデコーダ４
へ提供する。レギュラー命令デコーダ１はさらに、ＣＬＩＷ命令が次に解析され
るべきであるということを示すために前記ＣＬＩＷ命令デコーダ９に接続されて
いる。
【００２８】 アドレスデコーダ４は、前記レギュラー命令デコーダ１からアドレス情報を受
け取る特定の命令にコード化されたアドレスをデコードする。デコードされたア
ドレスは、ｍビットのビット幅を有するバスラインを介して前記データメモリへ
伝送される。ビット幅ｍは、アドレスの数と、一回にアドレスすべきアドレスご
とのビットの数とに比例する。有利な実施例では、アドレスデコーダ４は、それ
ぞれ１６ビットのビット幅を有する４つのアドレスをデコードし、これにより、
前記アドレスデコーダ４と前記データメモリ３とを接続するバスラインに対し６
４ビットのビット幅ｍを提供する。前記データメモリ３はさらに、前記レギュラ
ー命令デコーダ１に、前記データメモリ３を指したラインＲ／Ｗを介して接続さ
れており、特定化されたアドレスにおけるデータがメモリから読まれるか又はメ
モリへ書き込まれる。
【００２９】 前記ＣＬＩＷ命令デコーダ９は、ＣＬＩＷメモリ１０に接続されており、この
ＣＬＩＷメモリ１０には、ＣＬＩＷ命令を表すコードのラインが保存されている
。前記ＣＬＩＷメモリ１０から読まれるべき特定の命令は、前記レギュラー命令
デコーダ１によって、前記レギュラー命令デコーダ１を前記ＣＬＩＷメモリ１０
に接続させたラインＰを介して示される。したがって、レギュラー命令デコーダ
１は、前記ＣＬＩＷメモリ１０の特定の保存位置を指し、ＣＬＩＷメモリに保存
されたＣＬＩＷ命令が、前記ＣＬＩＷ命令デコーダ９に供給される。
【００３０】 本発明の有利な実施例の概略的なオペレーションは以下のように説明すること
ができる。実行ロジックユニット７は、前記レギュラープログラムメモリ２から
連続的に読まれた命令に従い動作する。前記レギュラー命令デコーダ１が特別な
命令をデコードしない限り、前記ＣＬＩＷ命令デコーダ９と前記ＣＬＩＷメモリ
１０とのオペレーションは実用的に抑制される。しかしながら前記レギュラー命
令デコーダ１が特別な命令２（参照命令と呼ぶこともできる）をデコードすると
、前記ＣＬＩＷ命令デコーダ９とＣＬＩＷメモリ１０との機能が起動される。こ
れにより、実行ロジックユニット７ａは次いで、前記レギュラー命令デコーダ１
から受け取られる情報の代わりに前記ＣＬＩＷ命令デコーダ９から受け取られた
情報に従ってのみ動作する。
【００３１】 本発明の有利な実施例においては、前記レギュラープログラムメモリ２からの
特別な命令はアドレス情報を含んでおり、このアドレス情報をレギュラー命令デ
コーダ１は前記アドレスデコーダ４へ供給する。データ処理マシンがこのような
特別な命令を実行するために、前記特別な命令からの命令情報と、関連したＣＬ
ＩＷ命令からの命令情報とが組み合わされる。
【００３２】 図２ａは、従来の長大命令語の典型的な構造を示している。図２ａの命令語１
４は基本的に４つのセグメントから成っている。第１のセグメントには複数のオ
ペレーションが規定されている。第２のセグメントではオペランドがこれらのオ
ペレーションのそれぞれに割り当てられている。第３のセグメントでは結果がこ
れらのセグメントのそれぞれに割り当てられている。最後に第４のセグメントに
おいては、メモリアドレスが、前記第２及び前記第３のセグメントにおいて割り
当てられたオペランド及び結果のために個々に規定されている。
【００３３】 図２ｂは本発明に関連して使用される命令語の構造を示している。ここには、
ｋビットの長さを有するレギュラー（短い）命令１１が示されている。レギュラ
ー命令１１は、オペレーションコード（ｏｐコード）を含む命令ヘッダを含んで
おり、このオペレーションコードが命令の形式を規定する。図２ｂはさらに、参
照命令１２の構造をも示しており、この参照命令１２もやはりｋビットの長さを
有している。特別なｏｐコードは、参照命令１２のｏｐコードヘッダに保存され
ており、このｏｐコードは参照命令１２を他のレギュラー命令１１から区別する
。参照命令１２は複数のメモリアドレスをも有しており、これらのメモリアドレ
スに基づき特定の参照命令が実行される。最後に、参照命令はポインタＰを有し
ており、このポインタＰはＣＬＩＷ命令を指す。
【００３４】 図２ｂはＣＬＩＷ命令１３の構造をも示している。構造は基本的に図２ａのＶ
ＬＩＷ命令１４のうちの１つと同一であるが、ＣＬＩＷ命令１３がいかなるメモ
リアドレスも有していない点が異なる。実際には、特定のＣＬＩＷ命令のための
アドレスが参照命令１２に含まれており、この参照命令１２は、ポインタＰを介
して特定のＣＬＩＷ命令１３を指す。ＣＬＩＷ命令は１ビットのビット長さを有
するように示されている。
【００３５】 レギュラーな命令１１と参照命令１２とがレギュラープログラムメモリ２に保
存されているのに対し、ＣＬＩＷ命令はＣＬＩＷメモリ１０に保存されている。
したがって、レギュラープログラムメモリ２とＣＬＩＷメモリ１０とは、これら
のメモリに保存された命令語の個々のビット長さを備えて形成されている。有利
な実施例ではレギュラー命令１１と参照命令１２とは４８ビットのビット長さを
有している。これに対してＣＬＩＷ命令１３は９６ビットのビット長さを有して
いる。レギュラー命令デコーダ１は前記レギュラープログラムメモリ２から命令
を連続的にデコードしている間、前記ＣＬＩＷメモリ１０からの付加的な命令情
報は、前記レギュラー命令デコーダ１が参照命令をデコードしたときに前記実行
ロジックユニット７に供給される。この時点で、ＣＬＩＷ命令デコーダ９からの
デコードされた命令は、前記レギュラー命令デコーダ１によって通常供給される
全ての情報に代わるために、実行ロジックユニット７の受取り手段８へ供給され
る。
【００３６】 図３ａは、従来技術による、５ステージパイプラインを備えた、プロセッサに
おける通常のＶＬＩＷ命令の実行を示すテーブルである。図３ａのテーブルは、
命令フェッチ、命令デコード、オペランド読取り、実行、オペランド書込みのス
テップを示している。
【００３７】 図３ｂは、本発明による、プログラムのパイプライン方式の実行を示すテーブ
ルである。レギュラープログラム命令を処理する点については、オペレーション
のシーケンスは図３ａのテーブルに示したシーケンスと同じである。しかしなが
ら、参照命令が読み取られた場合、２つの付加的なステップが挿入される。参照
命令としてデコードされるレギュラー命令をデコードする時点で、参照命令に参
照されるＣＬＩＷ命令が読み取られる。例えば、マシンサイクル２からマシンサ
イクル６までの“命令デコード及びＣＬＩＷ読取り”というラインヘッダを有す
るラインが参照される。また、オペランドがメモリから読み取られた時点で、前
のマシンサイクルにおいて読み取られたＣＬＩＷ命令がデコードされる。このこ
とが可能なのは、参照命令１２が、必要とされるオペランドを読むための全ての
アドレス情報を含んでいるからである。参照命令１２は特定のＣＬＩＷ命令に対
するポインタを含んでおり、この特定のＣＬＩＷ命令はフェッチ及びデコードさ
れ、読み取るべきデータを用いて実行される。図３ｂに示したテーブルの“オペ
ランド読取り及びＣＬＩＷデコード”というラインヘッダを有するラインにおけ
るマシンサイクル３から７までが参照される。特定の命令に対してパイプライン
式に行われるオペレーションのシーケンスは、矢印によって示したようなテーブ
ルにおける対角線をたどる。
【００３８】 多数の実行ユニットをパラレルに１つのＶＬＩＷ命令によって制御する従来の
プロセッサは、通常、データ処理装置のパラレルな実行の最適な利用のために大
きなプログラムメモリ空間を必要とする。本発明は、長い命令の使用を、極めて
時間のかかるアルゴリズムの部分に、所謂インナループに制限する。したがって
、頻繁に実行される命令は高度にパラレルな形式で実行されるが、パラレルに実
行できない命令のためのプログラムコードのための所要のメモリ空間を著しく減
じる。従来技術のＶＬＩＷ命令のコードは、各実行ステップのためにオペレーシ
ョンコードと、オペランド割当と、出力割当と、メモリアドレスとを決定する。
このような様々な構成は、各ＶＬＩＷ命令の大きなビット幅を生ぜしめる。ＶＬ
ＩＷ命令は各実行ステップに対する完全符号化フレキシビリティを提供し、ひい
ては常に最大の並列性をサポートするが、プログラムコードは、特に完全にパラ
レルなオペレーションを行わない実行ステップに対しては、大容量のプログラム
メモリを消費する。
【００３９】 デジタル信号プロセッサのための典型的なプログラムは、一般的に、インナル
ープから成っており、このインナループにおいて、いくつかの命令が極めて頻繁
に繰り返される。インナループにおける命令は、デジタル信号プロセッサの最大
の並列性によってサポートされるべきである。なぜならば、インナループにおけ
る命令は、所要のラン時間を著しく減じることができるからである。
【００４０】 本発明は、構成可能長さ命令語（configurable length instruction words（
ＣＬＩＷ））と組み合わされた短い命令を使用することによってこの問題を解決
した。すなわち、本発明は、インナループの実行効率と、これらのインナループ
の外部のプログラムコードのための制限されたプログラム空間を最大限にすると
いう利点を提供する。
【００４１】 インナループの外部のレギュラー命令は、連続的に実行される。レギュラー命
令は、実行ユニットのある頻繁なコネクション及びオペレーション並びに必要な
オペランドのためだけのものである。全てのレギュラー命令はレギュラープログ
ラムメモリから直接にフェッチされる。さらに、ＣＬＩＷ命令は専用のＣＬＩＷ
メモリ１０に保存されている。特別な参照命令がＣＬＩＷ命令の実行を開始する
ために使用される。参照命令はＣＬＩＷ命令をＣＬＩＷメモリ１０からロードす
る。読み取りたいＣＬＩＷ命令のアドレスＰは参照命令によって規定される。
【００４２】 ＣＬＩＷ命令１３は、全ての可能な形式のオペレーション、オペランドコネク
ション及び出力コネクションを規定する。参照命令はオペレーションのための全
ての所要のメモリアドレスを含んでおり、このオペレーションは、オペレーショ
ンに関連したＣＬＩＷ命令に規定されている。すなわち、参照命令は、関連した
ＣＬＩＷ命令と相俟って、従来のＶＬＩＷ命令が必要とする全ての情報を有して
いる。
【００４３】 レギュラープログラム命令（ひいては参照命令）のビット幅は、有利にはＣＬ
ＩＷ命令のビット幅よりも著しく小さくなるように形成されているので、ＶＬＩ
Ｗ命令のみを用いるよりも著しくコンパクトなプログラムコードを書くことが可
能である。
【００４４】 同じＣＬＩＷ命令の各実行のためのプログラムコードは、別のレギュラー（短
い）参照命令１２を含んでいる。通常、（例えばマトリックスオペレーションの
実行のための）パラレルオペレーション及び結合の形式はＣＬＩＷ命令のセット
内では変化しないので、参照命令におけるメモリアドレスを変化させるだけでＣ
ＬＩＷのためのプログラム空間を保護することが可能である。
【００４５】 したがって、特定のＣＬＩＷ命令１３への参照とは無関係に参照命令１２内の
オペランドのメモリアドレスを特定することが有利である。これにより、同じＣ
ＬＩＷ命令で種々異なるメモリオペランドを使用できるだけでなく、パイプライ
ン式実行を使用する場合にプロセッサ内の命令フロー実行を加速することができ
る。
【００４６】 インナループにおける所要のＣＬＩＷ命令の数は実際のプログラムに依存する
。ＣＬＩＷメモリにおける決まった数の使用可能なＣＬＩＷ命令を増大する可能
性が存在する。初期化の後、ＣＬＩＷメモリは参照命令を呼び戻すことによって
ダイナミックに再構築することができる。ＣＬＩＷ命令の異なるパケットを、ア
ルゴリズムの種々異なる部分において使用することができる。この特徴は、ラン
時間にＣＬＩＷメモリパケットをリロードすることにより可能となる。
【００４７】 ＣＬＩＷメモリのサイズはユーザが決定することができる。通常ＣＬＩＷメモ
リのサイズはプログラムメモリよりも著しく小さい。常にＣＬＩＷメモリの一定
のセットを含むＣＬＩＷメモリの部分は、読出し専用メモリ（ＲＯＭ）として実
現することができる。ＲＯＭに符号化されたＣＬＩＷ命令は、依然として、種々
異なるメモリアドレスにおけるデータと一緒に呼び出すことができる。なぜなら
ば、アドレス情報が参照命令に含まれているからである。
【図面の簡単な説明】
【図１】 本発明による有利なデータ処理装置の回路図を示している。
【図２ａ】 従来技術において使用されるような長大命令語の構造例を示している。
【図２ｂ】 本発明の有利な実施例において使用されるような２つの異なる形式の命令の構
造を示している。
【図３ａ】 従来のデータ処理装置におけるパイプライン式命令のシーケンスを示すテーブ
ルである。
【図３ｂ】 本発明の有利な実施例による命令のシーケンスを示すテーブルである。
【符号の説明】
１ 命令デコーダ、 ２ プログラムメモリ、 ３ データメモリ、 ４ ア
ドレスデコーダ、 ５ レジスタ、 ６１，６２，６３，６４ 計算ユニット、
７ 実行ロジックユニット、 ８ 受取り手段、 ９ ＣＬＩＷ命令デコーダ
、 １０ ＣＬＩＷメモリ、 １１ レギュラー命令、 １２ 参照命令、 １
３ ＣＬＩＷ命令、 １４ ＶＬＩＷ命令
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年１１月１５日（１９９９．１１．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アナート ヘルシュコ イスラエル国 アゾール ハシクマ スト リート ３ (72)発明者 ハイム グラノット イスラエル国 アゾール ハシクマ スト リート ３ (72)発明者 エラン ワインガルテン イスラエル国 テル ハショマー ドクタ ー エリアフ ストリート 77 (72)発明者 ロベルト クヌート ドイツ連邦共和国 ミュンヘン ヴェッデ ィゲンシュトラーセ ７ (72)発明者 アムノン ロム イスラエル国 アゾール ハシクマ スト リート ３ (72)発明者 メニー ヤンニ イスラエル国 アゾール ハシクマ スト リート ３ (72)発明者 ゲオルギー シェンデロヴィッチ イスラエル国 アゾール ハシクマ スト リート ３ (72)発明者 エリオット コーヘン イスラエル国 ラーナナ ランバン スト リート 38 Ｆターム(参考） 5B013 AA15 DD00 5B033 BA02 DC08

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数の命令から成るプログラムの命令を実行するためのデー
    タ処理装置において、該装置が： 第１の形式のプログラム命令（１１）を第１のプログラムメモリ（２）から連
    続的にフェッチするための及び前記第１の形式の命令をデコードするための第１
    の命令デコーダ（１）と、 データメモリ（３）からロードすべき又は該データメモリに書き込むべきデー
    タのアドレスを決定するためのアドレスデコーダ（４）と、 オペレーションをデータに基づき、前記第１の命令デコーダ（７）の解釈に従
    い実行するための及びこれらのオペレーションの結果を提供するための、複数の
    計算ユニット（６１，６２，６３，６４）と、 前記複数の計算ユニット（６１，６２，６３，６４）にデータを提供するため
    の及び前記複数の計算ユニット（６１，６２，６３，６４）のオペレーションを
    前記第１の形式の命令（１１）に従って制御するための実行ロジックユニット（
    ７）とを有している形式のものにおいて、 前記第１の命令デコーダ（１）が、前記装置が第２の形式の命令（１３）の実
    行を開始させる参照命令（１２）を実行するかどうかを決定するようになってい
    ることを特徴とする、複数の命令から成るプログラムの命令を実行するためのデ
    ータ処理装置。
  2. 【請求項２】 前記第２の形式の命令（１３）をフェッチしかつ前記第２の
    形式の命令（１３）をデコードするための第２の命令デコーダ（９）が設けられ
    ている、請求項１記載の装置。
  3. 【請求項３】 前記第２の形式の命令（１３）が、オペランドのデータ割当
    情報及び結果のデータ割当情報を含む複数のオペレータから成っている、請求項
    ２又は３記載の装置。
  4. 【請求項４】 前記実行ロジックユニット（７）が、前記第２の形式の命令
    （１３）を解釈するための手段（８）から成っている、請求項１から３までのい
    ずれか１項記載の装置。
  5. 【請求項５】 前記参照命令（１２）が、前記第２の形式の命令（１３）を
    実行するデータのアドレス情報を含んでいる、請求項１から４までのいずれか１
    項記載の装置。
  6. 【請求項６】 前記装置が、第１又は第２の形式のいずれかの命令（１１，
    １２；１３）をパイプライン方式で実行するように形成されている、請求項１か
    ら５までのいずれか１項記載の装置。
  7. 【請求項７】 前記第２の形式の命令（１３）が第２のプログラムメモリ（
    １０）に保存されている、請求項２から６までのいずれか１項記載の装置。
  8. 【請求項８】 パラレルに動作することができる複数の計算ユニット（６１
    ，６２，６３，．．．，６ｎ）とデータレジスタ（５）とを有するデータ処理装
    置のための命令を実行する方法において、該方法が、 第１の形式の命令（１１）を第１のプログラムメモリ（２）からフェッチし（
    ＩＦ１，ＩＦ２，．．．，ＩＦ５）、 前記第１の形式の命令（１１）を、実行すべきオペレーションを決定するため
    にデコーディングし（ＩＤ１，ＩＤ２，．．．，ＩＤ５）、 オペランドをデータメモリ（３）又は前記データレジスタ（５）から読み出し
    （ＯＲ１，ＯＲ２，．．．，ＯＲ５）、 オペレーションを前記オペランドに基づき実行し（Ｅ１，Ｅ２，．．．，Ｅ５
    ）、 前記オペレーションの結果を前記データメモリ（３）又は前記データレジスタ
    （５）に書き込む（ＯＷ１，ＯＷ２，．．．，ＯＷ５） ステップを有する方法において、 それ自体がデコードされるための所定の情報を含む参照命令（１２）のデコー
    ディングに基づき、 第２の形式の命令（１３）を前記参照命令（１２）に含まれた情報に従いフェ
    ッチし（ＣＦ１，ＣＦ２，．．．ＣＦ５）、 前記第２の形式の命令（１２）を、パラレルに実行すべきオペレーションを決
    定するためにデコーディングする ステップが行われることを特徴とする、パラレルに動作することができる複数の
    計算ユニット（６１，６２，６３，．．．，６ｎ）を有するデータ処理装置のた
    めの命令を実行する方法。
  9. 【請求項９】 前記参照命令（１２）が、オペランドアドレスと結果アドレ
    スとを含むアドレス情報を含んでおり、該情報が、実質的に前記参照命令（１２
    ）のデコーディングの時にデコードされる、請求項８記載の方法。
  10. 【請求項１０】 参照命令（１２）をデコーディングする前記ステップと、
    特定の参照命令（１２）に関連した前記第２の形式の命令（１３）をフェッチす
    る前記ステップとが、実質的に同時に実行される、請求項８又は９記載の方法。
  11. 【請求項１１】 オペランドをデータメモリ（３）から読み出す前記ステッ
    プと、前記オペランドに関連した前記第２の形式の命令（１３）をデコーディン
    グする前記ステップとが、実質的に同時に実行される、請求項８から１０までの
    いずれか１項記載の方法。
  12. 【請求項１２】 データ処理装置によってパイプライン方式で実行される、
    請求項８から１１までのいずれか１項記載の方法。
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