JPH0425937A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に制御記憶上のマイク
ロプログラムで実現される第１種の命令と第１種の命令
で構成される命令プログラムにより実現される第２種の
命令とからなるソフトウェアプログラムを実行する情報
処理装置に関する。

〔従来の技術〕

近年、情報処理装置では、処理性能の向上を図るために
、マイクロプログラムを構成するマイクロ命令が１ステ
ツプで実行する機能を多くして並列処理性を高めたビッ
ト構成の大きないわゆる水平型マイクロ命令化が顕著で
ある。特に、基本演算命令などの使用頻度の高いものに
ついては、水平型マイクロ命令の特徴が最大限に生かせ
るようにハードウェアの構造も最適化されるので、マイ
クロプログラムのステップ数はきわめて少なく実現され
る。しかし、他の多くの命令、例えば各種制御命令や主
記憶上でのデータ操作を繰り返すようなリスト処理命令
などではシーケンシ中ルな処理が多く、このような機能
に対して高度に水平化されたマイクロ命令を使用しても
１ステツプで実行する機能の並列度が高くないのでマイ
クロ命令の未使用フィールドが多くなり、マイクロプロ
グラムを格納する制御記憶のワード内での利用効率が悪
いという問題があった。

この問題を克服するために、マイクロプログラムで実現
される基本演算命令から構成される命令プログラムによ
りその他の各種制御命令などを実現する方式を採用した
、例えば第２図に示すような情報処理装置が提供されて
いる。この情報処理装置では、命令プログラム中でメモ
リアクセスを行う場合にはソフトウェアからは保護され
た命令プログラム専用の作業領域（図示せず）を物理ア
ドレスモードでアクセスすることが一般的であるので、
命令プログラムに分岐する前のメモリアクセスモードを
保存するために、命令プログラムの開始時にメモリアク
セスモードレジスタ６３の値を読み出して保存し、命令
プログラムの終了時にメモリアクセスモードレジスタ６
３に元の値をセットし直す必要があったゆ また、命令プログラムの実行中はすべてのメモリアクセ
スを物理アドレスモードで行う方式を採用した、例えば
第３図に示すような情報処理装置も提供されている。こ
の情報処理装置では、命令プログラムの実行中には、モ
ードレジスタ６４の出力によりセレクタ６６が切り替わ
ってアドレス変換部６１に物理アドレスモードを示す固
定値が供給されるようになっていた。

〔発明が解決しようとする課題〕

上述した第２図に示した従来の情報処理装置では、命令
プログラムに分岐する前のメモリアクセスモードを保存
するために命令プログラムの開始時にメモリアクセスモ
ードレジスタ６３の値を読み出して保存し命令プログラ
ムの終了時にメモリアクセスモードレジスタ６３に元の
値をセットし直す必要があったので、命令プログラムの
起動処理および終了処理のオーバーヘッドとなるという
欠点がある。

また、第３図に示した従来の情報処理装置では、命令プ
ログラムの実行中には、モードレジスタ６４の出力によ
りセレクタ６６が切り替わってアドレス変換部６１に物
理アドレスモードを示す固定値が供給されるようになっ
ていたので、命令プログラムの起動処理および終了処理
のオーバーヘッドは生じないが、命令プログラムの実行
中は論理アドレスモードによるメモリアクセスができな
いという欠点がある。

本発明の目的は、上述の点に鑑み、命令プログラムの実
行中には命令プログラムの起動前のメモリアクセスモー
ドを破壊することなく命令プログラム用のメモリアクセ
スモードによるメモリアクセスを可能とし、かつ命令プ
ログラムの実行中でも論理アドレスモードによるメモリ
アクセスが可能となるようにした情報処理装置を提供す
ることにある。

（課題を解決するための手段〕 本発明の情報処理装置は、制御記憶上のマイクロプログ
ラムで実現される第１種の命令と、前記第１＄１の命令
で構成される命令プログラムにより実現される第２種の
命令とからなるソフトウェアプログラムを実行する情報
処理装置において、前起筆１種の命令および前記第２種
の命令を格納する主記憶と、この主記憶から読み出され
た前記第１種の命令および前記第２種の命令を保持する
命令バッファレジスタと、この命令バッファレジスタに
保持された前記第１種の命令および前記第２種の命令の
命令コード部により索引され前記第１種の命令のマイク
ロプログラムの開始アドレスあるいは前記第２種の命令
の命令プログラムの開始アドレスと前記第１種の命令と
第２種の命令との区別を示す情報とを含む命令解析情報
を格納する命令解析用メモリと、前記第２種の命令を実
現するための命令プログラムの開始によりセントされ命
令プログラムの終了によりリセットされて命令プログラ
ムが実行中であるかどうかを示すモードレジスタと、メ
モリアクセスモードを規定し前記モードレジスタが命令
プログラムの実行中を示すかどうかに応じてどちらか一
方がマイクロ命令により更新可能となる２つのメモリア
クセスモードレジスタと、前記モードレジスタが命令プ
ログラムの実行中でないことを示す場合には前記メモリ
アクセスモードレジスタの一方により規定されるメモリ
アクセスモードにより、前記モードレジスタが命令プロ
グラムの実行中であることを示す場合には前記メモリア
クセスモードレジスタの他方により規定されるメモリア
クセスモードによりオペランドをフェッチするオペラン
ドフェッチ手段とを存する。

〔作用〕

本発明の情報処理装置では、主記憶が第１種の命令およ
び第２種の命令を格納し、命令バッファレジスタが主記
憶から読み出された第１種の命令および第２種の命令を
保持し、命令解析用メモリが命令バッファレジスタに保
持された第１種の命令および第２種の命令の命令コード
部により索引され第１種の命令のマイクロプログラムの
開始アドレスあるいは第２種の命令の命令プログラムの
開始アドレスと第１種の命令と第２種の命令との区別を
示す情報とを含む命令解析情報を格納し、モードレジス
タが第２種の命令を実現するための命令プログラムの開
始によりセントされ命令プログラムの終了によりリセッ
トされて命令プログラムが実行中であるかどうかを示し
、２つのメモリアクセスモードレジスタがメモリアクセ
スモードを規定しモードレジスタが命令プログラムの実
行中を示すかどうかに応じてどちらか一方がマイクロ命
令により更新可能となり、オペランドフェッチ手段がモ
ードレジスタが命令プログラムの実行中でないことを示
す場合にはメモリアクセスモードレジスタの一方により
規定されるメモリアクセスモードにより、モードレジス
タが命令プログラムの実行中であることを示す場合には
メモリアクセスモードレジスタの他方により規定される
メモリアクセスモードによりオペランドをフェッチする
。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例に係る情報処理装置の構成
を示す回路プロンク図である。本実施例の情報処理装置
は、主記憶１と、命令フェッチ回路２と、命令解析用メ
モリ３と、制御記憶回路４と、演算回路５と、オペラン
ドフェッチ回路６とから、その主要部が構成されている
。

主記憶１には、第１種の命令および第２種の命令からな
り所定の処理を行うソフトウェアプログラム１１と、第
１種の命令で記述された複数の命令プログラム群１２と
、ソフトウェアプログラムのデータ１３とが格納されて
いる。

第１種の命令とは、制御記憶４１上のマイクロプログラ
ムで実現される命令をいう。第１種の命令は、水平型マ
イクロ命令の並列処理の効果が十分に発揮できる基本命
令であり、−・般にソフトウェアプログラム１１に使用
されるｗ度が格段に高い命令である。

第２種の命令とは、第１種の命令からなる命令プログラ
ムで実現される命令をいう。第２種の命令は、マイクロ
プログラムで実現しようとすると水平型マイクロ命令の
並列処理の効果がそれほど発揮できない命令であり、む
しろ垂直型マイクロ命令に近い使い方になる命令である
。

命令フェッチ回路２は、命令アドレスレジスタ（ＩへＲ
）２１と、命令バッファレジスタ（ＩＢＲ）２２と、分
岐アドレス生成回路２３と、逐次アドレス生成回路２４
と、命令カウンタ（ＩＣ）２５と、命令カウンタ退避レ
ジスタ（ＩｃＲ）２６と、論理アドレス生成回路２７と
、セレクタ２Ｂとから構成されている。なお、符号２２
１および２２２は、命令バッファレジスタ２２に保持さ
れた命令のオペランド部および命令コード部をそれぞれ
示す。

命令解析用メモリ３は、命令バッファレジスタ２２に保
持された命令の命令コード部２２２により索引され、第
１種の命令の処理を実現するマイクロプログラムあるい
は第２種の命令の処理を実現する命令プログラムの開始
アドレス情報３１と、第１種の命令と第２種の命令との
区別を示す命令識別情報３２（第１種の命令のときに“
０”、第２種の命令のときに“１ゝ）と、モードリセッ
ト情＠３３と、その他の演算回路制御情報３４とからな
る命令解析情報を命令コード部２２２対応に複数格納す
るものである。

制御記憶回路４は、制御記憶（Ｃ３）４１と、マイクロ
命令シーケンサ（ＳＥＱ）４２と、マイクロアドレスレ
ジスタ（ＲＡ）４３と、マイクロ命令レジスタ（ＲＤ）
４４と、デコーダ４５とを含んで構成されている。

制御記ｔ！４１には、マイクロプログラムが格納されて
おり、制御記憶４Ｉからマイクロ命令レジスタ４４に読
み出されたマイクロ命令をデコーダ４５でデコードした
デコード信号９９により、第１種の命令で定義された機
能を実現するための各種の演算処理が演算回路５で実行
される。

オペランドフェッチ回路６は、アドレス変換部（ＴＬＢ
）６１と、キャッシュメモリ　（ＱＣ）６２と、メモリ
アクセスモードレジスタ６３と、モードレジスタ６４と
、命令プログラム用メモリアクセスモードレジスタ６５
と、セレクタ６６と、切換制御回路６７と、オアゲート
６８とから構成されている。

アドレス変換部６】は、命令フェッチ回路２の論理アド
レス生成回路２７から供給される論理アドレスを、セレ
クタ６６を介して供給されるメモリアクセスモードに応
じてそのまま物理アドレスとして出力したり、論理アド
レスに変換して出力したりするものである。

キャッシュメモリ６２は、いわゆるＬＲＵ　（Ｌｅａｓ
ｔ　　Ｒｅｃｅｎｔｌｙ　　Ｕｓｅｄ）により管理され
ているデータキャッシュである。

メモリアクセスモードレジスタ６３は、デコーダ４５か
らのマイクロ命令のデコード信号９９により切換制御回
路６７を介してセットおよびリセットされるレジスタで
ある。メモリアクセスモードレジスタ６３により規定さ
れるメモリアクセスモードの代表例としては、論理アド
レスによって主記憶１上のデータＩ３をアクセスするセ
グメントモードと、物理アドレスによって主記憶ｌ上の
データ１３をアクセスする物理アドレスモードとがある
。

モードレジスタ６４は、命令プログラムの実行開始時に
命令解析用メモリ３からの命令識別情報３２によりセッ
トされ（以下、モードレジスタ６４のセット状態を命令
プログラムの実行モードという）、命令プログラムの実
行終了時に命令解析用メモリ３からのモードリセット情
報３３によりリセットされるレジスタである（以下、モ
ードレジスタ６４のリセット状態を命令プログラムの非
実行モードという）。

命令プログラム用メモリアクセスモードレジスタ６５は
、デコーダ４５からのマイクロ命令のデコード信号９９
および命令解析用メモリ３からの命令識別情報３２によ
り切換制御回路６７およびオアゲート６８を介してセッ
トされ、デコーダ４５からのマイクロ命令のデコード信
号９９により切換制御回路６７を介してリセットされる
レジスタである。命令プログラム用メモリアクセスモー
ドレジスク６５により規定されるメモリアクセスモード
については、メモリアクセスモードレジスタ６３により
規定されるメモリアクセスモードと同様である。

セレクタ６６は、モードレジスタ６４が命令プログラム
の非実行モードを示す“０”のときにメモリアクセスモ
ードレジスタ６３の出力を選択し、モードレジスタ６４
が命令プログラムの実行モードを示す“１”のときに命
令プログラム用メモリアクセスモードレジスタ６５の出
力を選択して、アドレス変換部６１に供給するものであ
る。

切換制御回路６７は、モードレジスタ６４が命令プログ
ラムの非実行モードを示す“Ｏ゛のときにデコーダ４５
からのマイクロ命令のデコード信号９９によるメモリア
クセスモードレジスタ６３への制御を有効とし、モード
レジスタ６４が命令プログラムの実行モードを示す“】
”のときにデコーダ４５からのマイクロ命令のデコード
信号９９による命令プログラム用メモリアクセスモード
レジスタ６５への制御を有効とする。

次に、このように構成された本実施例の悄軸処理装置の
動作について説明する。

（１）第１種の命令の実行 まず、主記憶１上のソフトウェアプログラム１１から第
１種の命令が読み出されて命令フエ・７チ回路２の命令
バッファレジスタ２２に格納されると、第１種の命令の
命令コード部２２２が命令解析用メモリ３に供給されて
、命令解析用メモリ３から第１種の命令の処理を実現す
るマイクロプログラムの制御に必要な初期値として、開
始アドレス情ｌ′ｌ１３１．命令識別情報３２．モード
リセッ１−情報３３およびその他の演算回路制御情報３
４が読み出される。

いま、命令識別情報３２が第１種の命令であることを示
す“０“となるので、制御記憶回路４のマイクロ命令シ
ーケンサ４２は、開始アドレス情報３１を第１種の命令
の処理を実現するマイクロプログラムの開始アドレス（
先頭番地）として制御記憶４１の続出しを行い、読み出
されたマイクロ命令はマイクロ命令レジスタ４４に一旦
格納され、デコーダ４５によりデコードされて、デコー
ド信号９９として演算回路５およびオペランドフェッチ
回路６に供給される。

また、命令識別情報３２が第１種の命令を示す“Ｏ”で
あることにより、オペランドフェッチ回８６のモードレ
ジスタ６４はセントされず、切換制御回路６７はメモリ
アクセスモードレジスタ６３への制御を有効とする状態
となる。したがって、この状態では、マイクロ命令によ
りメモリモードアクセスレジスタ６３のセントおよびリ
セットが可能となる。また、モードレジスタ６４の出力
により、セレクタ６６は、メモリアクセスモードレジス
タ６３からのメモリアクセスモードを選択してアドレス
変換部６１に出力する状態となる。

一方、命令バッファレジスタ２２に格納された第１種の
命令のオペランド部２２１は、論理アドレス生成回路２
７に送られる。

論理アドレス生成回路２７は、第１種の命令のオペラン
ド部２２１により指定されるベースアドレスとインデッ
クスとディスプレースメントとの加算を行い、その結果
である論理アドレスをオペランドフェッチ回路６のアド
レス変換部６１に供給する。

アドレス変換部６１は、メモリアクセスモードレジスタ
６３からセレクタ６６を介して与えられるメモリアクセ
スモードがセグメントモードの場合には、論理アドレス
生成回路２７より供給されるアドレスを論理アドレスと
して物理アドレスに変換してキャッシュメモリ６２に供
給する。一方、メモリアクセスモードレジスタ６３から
セレクタ６６を介して与えられるメモリアクセスモード
が物理アドレスモードの場合には、アドレス変換部６１
は、論理アドレス生成回路２７より供給されるアドレス
をそのまま変換せずに物理アドレスとしてキャッシュメ
モリ６２に供給する。この物理アドレスモードの場合に
は、論理アドレス／物理アドレス変換を介さずにソフト
ウェア（第１種の命令および第２種の命令）により指定
した物理アドレスで主記憶ｌ上のデータ１３を直接アク
セスすることができる。

アドレス変換部６１より指定された物理アドレスのデー
タ１３がキャッシュメモリ６２中に存在する場合には、
キャッシュメモリ６２の内容が演算回路５に直接供給さ
れる。アドレス変換部６１より指定された物理アドレス
のデータ１３がキ十ンシュメモリ６２中に存在しない場
合には、主記憶１に物理アドレスが送られ、読み出され
たデータ１３がキャッシュメモリ６２を介して演算回路
５に供給される。

演算回路５は、キャッシュメモリ６２から供給されたデ
ータ】３に対して制御記憶回路４から供給されたデコー
ド信号９９に基づいてマイクロ命令による演算を実行す
る。

なお、マイクロ命令には、次のマイクロ命令を読み出す
アドレスの決定方法やアドレスそのものの情報が含まれ
ており、これらはマイクロ命令レジスタ４４からマイク
ロ命令シーケンサ４２に供給されて次のマイクロ命令が
制御記憶４１からマイクロ命令レジスタ４４に読み出さ
れ、以下逐次的に第１種の命令の処理を実現するマイク
ロプログラムが実行されていく。

（２）　　第２種の命令の実行 次に、主記憶１上のソフトウェアプログラム１工から第
２種の命令が読み出されて命令フェンチ回路２の命令バ
ッファレジスタ２２に格納されると、第２種の命令の命
令コード部２２２が命令解析用メモリ３に供給されて、
命令解析用メモリ３から第２種の命令の処理を実現する
マイクロプログラムの制御に必要な初期値として、開始
アドレス情６３１．命令識別情報３２．モートリセット
情報３３およびその他の演算回路制御情報３４が読み出
される。

いま、命令識別情報３２が第２種の命令であることを示
す“１”となるので、制御記憶回路４のマイクロ命令シ
ーケンサ４２は、制御記憶４１からのマイクロ命令レジ
スタ４４へのマイクロ命令の読出しを停止し、マイクロ
命令レジスタ４４にＮＯＰ　（ノーオペレージジン）の
マイクロ命令を格納させる。これにより、演算回路５は
、マイクロ命令により制御される演算動作を一時中断す
る。

また、命令識別情報３２が第２種の命令を示す”１”で
あることにより、命令フェンチ回路２は、命令解析用メ
モリ３から読み出された開始アドレス情報３１を第２種
の命令の処理を実現する命令プログラムの開始アドレス
として分岐アドレス生成回路２３およびセレクタ２８を
介して命令アドレスレジスタ２１に格納し、この開始ア
ドレスによって主記憶１上の命令プログラム群１２から
命令プログラムを読み出す動作を起動する。これにより
、主記憶１上の命令プログラム群１２から命令プログラ
ムの最初の命令が読み出されて命令バッファレジスタ２
２に格納される。また、命令識別ｉｆｆ報３２は、第２
種の命令を実現するための命令プログラムの最初の命令
のアドレス（命令プログラムの開始アドレス）を示す命
令カウンタ２５の値を命令カウンタ退避レジスタ２６に
格納することを指示する。

さらに、命令識別情報３２は、オペランドフェッチ回路
６のモードレジスタ６４を命令プログラムの実行モード
を示す“１”にセットするとともに、命令プログラムの
実行中のメモリアクセスは物理アドレスモードで行うこ
とが普通であるから、オアゲート６８を介して命令プロ
グラム用メモリアクセスモードレジスタ６５を物理アク
セスモードを示す“１“にセットする。モードレジスタ
６４が“１”にセントされることにより、切換制御回路
６７は、命令プログラム用メモリアクセスモードレジス
タ６５への制御を有効とする状態に切り換えられ、第２
Ｍの命令の実行開始直前のメモリアクセスモードがメモ
リアクセスモードレジスタ６３に保存された状態になる
。また、モードレジスタ６４の出力により、セレクタ６
６は、命令プログラム用メモリアクセスモードレジスタ
６５からのメモリアクセスモードを選択する状態に設定
される。

ここで、第４図を参照すると、この図では、第１種の命
令をＡｎ、第２種の命令をＢｎで示している。これまで
の説明で、第２種の命令Ｂ１によって、これを実行する
ための命令プログラムＡａ→Ａ　ｂ−ＩＡ　ｃ　−Ａ　
ｄの最初の命令Ａａが命令バッファレジスタ２２に格納
されたことになる。命令Ａａ自体は第１種の命令である
ので、制御記憶４１上のマイクロプログラムによって実
現され、ｍＩ述したｆｉｌの場合とほぼ同様に実行され
る。以下、命令ＡｂおよびＡｃについても同様である。

命令プログラムの実行中には、切換制御回路６７により
命令プログラム用メモリアクセスモードレジスタ６５へ
の制御が有効となっているので、マイクロ命令により命
令プログラム用メモリアクセスモードレジスタ６５のセ
ントおよびリセ・７トを行うことができる。すなわち、
命令プログラムの実行中にマイクロ命令によりメモリア
クセスモードを自由に切り換えてメモリアクセスを行う
ことが可能となる。

また、命令プログラムの実行中には、メモリアクセスモ
ードレジスタ６３への制御が不可能になるので、メモリ
アクセスモードレジスタ６３の内容はそのまま保存され
、命令プログラムの動作開始直前のメモリアクセスモー
ドが破壊されることはない。

再び、第４図を参照すると、命令Ａｄは第１種の命令で
あるが、第２種の命令Ｂ１を実現するための命令プログ
ラムの最後の命令であり、元のソフトウェアプログラム
１１のシーケンス上で第２種の命令Ｂ１の次の命令Ａ３
に戻るための役割を果たす、命令Ａｄは、命令カウンタ
退避レジスタ２６に保存されたアドレスをベースにした
相対分岐命令として定義される。

この命令Ａｄが主記憶１上の命令プログラム群１２から
読み出されて命令フェッチ回路２の命令バッファレジス
タ２２に格納されると、命令Ａｄの命令コード部２２２
が命令解析用メモリ３に供給されて、命令解析用メモリ
３から命令Ａｄの処理を実現するマイクロプログラムの
制御に必要な初期値として、開始アドレス情報３１．命
令識別情報３２．モードリセット情報３３およびその他
の演算回路制御情［３４が読み出される。そして、命令
解析用メモリ３からのモードリセット情報３３により、
モードレジスタ６４が命令プログラムの非実行モードを
示す”Ｏｏにリセットされる。

これにより、切換制御回路６７はメモリアクセスモード
レジスタ６３への制御を有効とする状態に切り換えられ
、またセレクタ６６はメモリアクセスモードレジスタ６
３からの出力を選択する状態に切り換えられるので、メ
モリアクセスモードは第１種の命令Ｂ１の処理を実現す
る命令プログラムの実行開始直前のモードに自動的に復
帰される。

また、命令Ａｄは第１種の命令であるので、制御記憶４
１上のマイクロプログラムによって命令カウンタ退避レ
ジスタ２６に保持された命令Ｂ１の命令カウンタ２５の
値（命令プログラムの開始アドレス）に相対分岐命令の
変位として命令Ｂ１の命令語長を加算することにより、
分岐アドレス生成回路２３において命令シーケンス上の
命令Ｂ１の次の命令、すなわち命令Ａ３の命令アドレス
が生成される。生成された命令Ａ３の命令アドレスは、
セレクタ２８を介して命令アドレスレジスタ２１に格納
され、この命令アドレスによって主記憶１上のソフトウ
ェアプログラム１１から命令Ａ３を読み出す動作が起動
される。これにより、主記憶１上のソフトウェアプログ
ラム１１から読み出された命令Ａ３は、命令バッファレ
ジスフ２２に格納される。以下、逐次的にソフトウェア
プログラムｌｌ上の命令が実行されていく。

なお、上記実施例では、命令解析用メモリ３からのモー
ドリセット情報３３によりモードレジスタ６４のリセッ
トを行うようにしたが、本発明はこれに限定されるわけ
ではなく、例えばマイクロ命令によりモードレジスタ６
４のす七ノドを行うようにしてもよい。

〔発明の効果〕

以上説明したように本発明は、命令プログラムの実行中
には命令プログラムの起動前のメモリアクセスモードを
破壊することなく、それとは独立な命令プログラム用の
メモリアクセスモードによるメモリアクセスが可能にな
り、命令プログラムの起動時のメモリアクセスモードの
保存と命令プログラムの終了時のメモリアクセスモード
の復帰とがいらなくなるために処理時間が短縮され性能
が向上するとともに、命令プログラムの開始時および終
了時のオーバーヘッドの削減のために命令プログラムの
実行中はあらかじめ決められたアクセスモードを固定的
に用いる従来の情報処理装置と比べた場合には命令プロ
グラムの実行中にマイクロ命令によりメモリアクセスモ
ードを自由に切り換えてメモリアクセスを行うことがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る情報処理装置の構成を
示す回路ブロック図、 第２図は従来の情報処理装置の一例を示す回路ブロック
図、 第３図は従来の情報処理装置の他の例を示す回路ブロッ
ク図、 第４図は本実施例の情報処理装置での第２種の命令の処
理を実現する命令プログラムの実行例を示す図である。 図において、 １・・・主記憶装置、 ２・・・命令フェッヂ回路、 ３・・・命令解析用メモリ、 ４・・・制御記憶回路、 ５・・・演算回路、 ６・・・オペランドフェッチ回路、 １１・・ソフトウェアプログラム、 １２　・ １３　・ ２１　・ ２２　・ ２３　・ ２４　・ ２５　・ ２６　・ ２７　・ ２８　・ ３１　・ ３２　・ ３３　・ ３４　・ ４１　・ ４２　・ ４３　・ ４４　・ ４５　・ ６１　・ ・命令プログラム群、 ・ソフトウェアプログラムのデータ、 ・命令アドレスレジスタ、 ・命令バッファレジスタ、 ・分岐アドレス生成回路、 ・逐次アドレス生成回路、 ・命令カウンタ、 ・命令カウンク退避レジスタ、 ・論理アドレス生成回路、 ・セレクタ、 ・開始アドレス情報、 ・命令識別情報、 ・モードリセット情報、 ・その他の演算回路制御情報、 ・制御記憶、 ・マイクロ命令シーケンサ、 ・マイクロアドレスレジスタ、 ・マイクロ命令レジスタ、 ・デコーダ、 アドレス変換部、 ６２・・キャッシュメモリ、 ６３・・メモリアクセスモードレジスフ、６４・・モー
ドレジスフ、 ６５・・命令プログラム用メモリアクセスモードレジス
タ、 ６６・・セレクタ、 ６７・・切換制御回路、 ６８・・オアゲート、 ９９・・マイクロ命令のデコード信号、２２】・オペラ
ンド部、 ２２２・命令コード部、 Ａｌ−Ａ４．Ａａ−Ａｄ　−第１種の命令、Ｂ１・・第
２種の命令である。

Claims (1)

1. 【特許請求の範囲】 制御記憶上のマイクロプログラムで実現される第１種の
   命令と、前記第１種の命令で構成される命令プログラム
   により実現される第２種の命令とからなるソフトウェア
   プログラムを実行する情報処理装置において、 前記第１種の命令および前記第２種の命令を格納する主
   記憶と、 この主記憶から読み出された前記第１種の命令および前
   記第２種の命令を保持する命令バッファレジスタと、 この命令バッファレジスタに保持された前記第１種の命
   令および前記第２種の命令の命令コード部により索引さ
   れ前記第１種の命令のマイクロプログラムの開始アドレ
   スあるいは前記第２種の命令の命令プログラムの開始ア
   ドレスと前記第１種の命令と第２種の命令との区別を示
   す情報とを含む命令解析情報を格納する命令解析用メモ
   リと、前記第２種の命令を実現するための命令プログラ
   ムの開始によりセットされ命令プログラムの終了により
   リセットされて命令プログラムが実行中であるかどうか
   を示すモードレジスタと、 メモリアクセスモードを規定し前記モードレジスタが命
   令プログラムの実行中を示すかどうかに応じてどちらか
   一方がマイクロ命令により更新可能となる２つのメモリ
   アクセスモードレジスタと、前記モードレジスタが命令
   プログラムの実行中でないことを示す場合には前記メモ
   リアクセスモードレジスタの一方により規定されるメモ
   リアクセスモードにより、前記モードレジスタが命令プ
   ログラムの実行中であることを示す場合には前記メモリ
   アクセスモードレジスタの他方により規定されるメモリ
   アクセスモードによりオペランドをフェッチするオペラ
   ンドフェッチ手段と を有することを特徴とする情報処理装置。