JPH04239323A - 階層形命令制御における命令キャッシュ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は階層形命令制御における
命令キャッシュ方式、特に一部の機械命令を他の機械命
令からなる命令プログラムで実現する階層形命令制御方
式を採用するデータ処理装置における階層形命令制御に
おける命令キャッシュ方式に関する。

【０００２】

【従来の技術】従来、この種のデータ処理装置において
は、処理性能の向上を計るためにマイクロプログラムを
構成するマイクロ命令が１ステップで実行する機能を多
くし、並列処理性を高めた、ビット構成の大きな所謂水
平型マイクロ命令化が顕著である。

【０００３】特に基本演算命令など使用頻度の高いもの
については、前述の水平型マイクロ命令化の特徴が最大
限に活かせるようにハードウェアの構造も最適化される
ので、マイクロプログラムのステップ数が極めて少なく
なるように実現されている。

【０００４】

【発明が解決しようとする課題】しかしながら、他の多
くの命令、たとえば各種制御命令や主記憶上でのデータ
ハンドリングを繰り返すようなリスト処理命令などでは
シーケンシャルな処理が多く、このような機能に対して
高度に水平化されたマイクロ命令を使用しても１ステッ
プで実行する機能の並列度が高くないのでマイクロ命令
の未使用フィールドが多くなり、マイクロプログラムを
格納する制御記憶の容量が増加するという欠点があった
。

【０００５】これを解決する方法として、マイクロプロ
グラムで実現すると水平型マイクロ命令の並列処理の効
果をあまり発揮できない命令を、水平型マイクロ命令の
並列処理の効果が充分に発揮できる基本命令からなる命
令プログラムの実行により実現することが提案されてい
るが、ソフトウェアプログラムから命令プログラムへ、
又は逆への乗り移りに際して生じるオーバヘッドロスが
大きいという欠点があった。

【０００６】

【課題を解決するための手段】本発明の階層形命令制御
における命令キャッシュ方式は、制御記憶上のマイクロ
プログラムで実現される第１群の命令と、第１群の命令
で構成される命令プログラムにより実現される第２群の
命令と、命令プログラムの終わりを指示する第１群の命
令に属する第１の命令と、第１群と第２群の命令で構成
されるソフトウェアプログラム及び命令プログラムとを
格納する主記憶と、主記憶から読み出したソフトウェア
プログラムを格納する第１系統の命令キャッシュと、主
記憶から読み出した命令プログラムを格納する第２系統
の命令キャッシュと、第１系統又は前記第２系統の命令
キャッシュから取り出したデータの何れかを選択して格
納する命令レジスタと、命令レジスタに格納された命令
が第１群、第２群のいずれの命令かを区別する第１の情
報と、命令レジスタに格納された命令が第１群、第２群
のいずれの命令かを区別する第１の情報と、命令レジス
タに格納された命令が第１群の命令の場合には該当命令
を実現するマイクロプログラムの制御記憶上の開始番地
を、また第２群の命令の場合には該当命令を実現する命
令プログラム主記憶上の開始番地を示す第２の情報と、
第１及び第２の情報を各命令ごとに格納する命令解析メ
モリと、命令解析メモリ上の第１の情報により第２群の
命令を検出した時、命令解析メモリ上の第２の情報によ
り該当命令を実現する命令プログラムの取り出しを開始
し、更に命令キャッシュを第２系統に切り替えて前記命
令レジスタに命令プログラムを取り出す第１の手段と、
命令プログラムの終わりを指示する第１の命令を検出し
た時、命令キャッシュを第１系統に切り替えて命令レジ
スタにソフトウェアプログラムを取り出す第２の手段と
を有している。

【０００７】

【実施例】次に本発明について図面を参照して詳細に説
明する。

【０００８】図１は本発明の一実施例のブロック図であ
り、また図２はソフトウェアプログラム及び命令プログ
ラムの実行の流れを示すブロック図である。

【０００９】始めに図１を参照すると、本発明の一実施
例は、主記憶（メインメモリー）１、主記憶アクセス制
御部２、第１系統命令キャッシュ３１０、第１系統命令
キャッシュ制御部３１１、第２系統命令キャッシュ３２
０、第２系統命令キャッシュ制御部３２１、命令レジス
タ５、命令プリフェッチ制御部６、命令解析メモリ７、
マイクロプログラム・シーケンサおよびデコーダ部８、
制御記憶９並びに演算処理部１０から構成されている。

【００１０】更に主記憶１には目的の処理を行うソフト
ウェアプログラム１２と、第２群の命令を実現する命令
プログラム１１とが格納されている。

【００１１】ここで、ソフトウェアプログラム１２は第
１群の命令と第２群の命令とにより構成されており、第
１群の命令は制御記憶９に格納されたマイクロプログラ
ムにより実現され、第２群の命令は同じく主記憶１に格
納された命令プログラム１１により実現される。

【００１２】また、第１群の命令は水平型マイクロ命令
の並列処理の効果が充分に発揮できる基本命令であり、
一般にソフトウェアプログラムに使用される頻度が格段
に高い命令である。第２群の命令はマイクロプログラム
で実現しようとすると水平型マイクロ命令の効果がそれ
ほど発揮できない命令であり、むしろ垂直型のマイクロ
命令に近い使い方になる命令である。

【００１３】次に図２を参照すると、大文字のＡ，Ｂ，
Ｃは第１群の命令を、小文字のｄは第２群の命令を、ま
た命令Ｘは第２群の命令を実現する命令プログラムの終
わりを指示する命令を現し、２００１はソフトウェアプ
ログラムの実行の流れを、２００２は命令プログラムの
実行の流れを示す。

【００１４】ここで、図１、図２を用いて本実施例の動
作について説明する。

【００１５】主記憶１のソフトウェアプログラム１２の
命令シーケンスの取出しは、命令プリフェッチ制御部６
からの指令により第１系統命令キャッシュ３１０及び制
御部３１１に通知され、ヒット検索処理が行なわれる。

【００１６】ヒットした場合は第１系統命令キャッシュ
３１０から命令レジスタ５に直ちにデータが格納されて
命令の実行が開始される。ミスヒットの場合は第１系統
命令キャッシュ制御部３１１の制御により主記憶アクセ
ス制御部２を介して主記憶１から読み出され、第１系統
命令キャッシュ３１０にブロックロードされ、命令レジ
スタ５にもデータが格納されて命令の実行が開始される
。

【００１７】命令レジスタ５の命令コード部は信号線７
０１を介して命令解析メモリ７に供給され、命令レジス
タ５の命令が第１群、第２群のいずれの命令かを区別す
る第１の情報を信号線６０１を介して命令プリフェッチ
制御部６に供給する。

【００１８】さて、命令の流れが図２に従って進み、命
令レジスタ５の命令がｄ、即ち第２群の命令であると、
信号線６０１を介して第２群の命令の識別情報が命令プ
リフェッチ制御部６に供給される。この識別情報により
、命令プリフェッチ制御部６は切り替え回路４に制御信
号を供給して、命令レジスタ５の入力を第２系統命令キ
ャッシュ３２０に切り替える。

【００１９】更に、命令プリフェッチ制御部６では、信
号線６０２を介して命令プリフェッチ制御部６に供給さ
れる命令解析メモリ７上の第２の情報を主記憶上のアド
レスとし、該当命令を実現する命令プログラム（主記憶
１上の１２の一部分）の取り出し要求が第２系統命令キ
ャッシュ制御部３２１に発行され、ヒット検索処理が行
なわれる。

【００２０】ヒットした場合は第２系統命令キャッシュ
３２０から命令レジスタ５に直ちにデータが格納されて
命令プログラムの命令の実行が開始される。ミスヒット
の場合は第２系統命令キャッシュ制御部３２１の制御に
より主記憶アクセス制御部２を介して主記憶１から読み
出され、第２系統命令キャッシュ３２０にブロックロー
ドされ、命令レジスタ５にもデータが格納されて命令プ
ログラムの命令の実行が開始される。

【００２１】このようにして第２群命令ｄを実現する命
令プログラム２００２が逐次的に実行されて、命令レジ
スタ５の命令がＸ即ち第２群の命令を実現する命令プロ
グラムの終わりを指示する命令に到達する。この命令は
第１群の命令であるので制御記憶９に格納されたマイク
ロプログラムにより実現されるので、演算処理部１０か
ら命令プログラムの終わりを指示する情報が信号線６０
３を介して命令プリフェッチ制御部６に供給される、こ
の情報により、命令プリフェッチ制御部６は切り替え回
路４に制御信号を供給して、命令レジスタ５の入力を第
１系統命令キャッシュ３１０に切り替える。

【００２２】更に、命令プリフェッチ制御部６では、内
部で予め保持してある、ソフトウェアプログラムの実行
の流れの上で第２群命令ｄの次の命令である第１群命令
Ｅの主記憶上のアドレスにより、ソフトウェアプログラ
ム（主記憶１上の１１の一部分）の命令Ｅの取り出し要
求が第１系統命令キャッシュ制御部３１１に発行され、
ヒット検索処理が行なわれる。

【００２３】ヒットした場合は第１系統命令キャッシュ
３１０から命令レジスタ５に直ちにデータが格納され命
令プログラムの命令の実行が開始される。ミスヒットの
場合は第１系統命令キャッシュ制御部３１１の制御によ
り主記憶アクセス制御部２を介して主記憶１から読み出
され、第１系統命令キャッシュ３１０にブロックロード
され、命令レジスタ５にもデータが格納されて命令プロ
グラムの命令の実行が開始される。

【００２４】これらの制御に於いて、第１系統命令キャ
ッシュ３１０には先にソフトウェアプログラム２００１
の命令ｄから命令プログラム２００２に遷移した際に、
既に命令Ｅがブロックロードされているので、命令Ｘか
ら命令Ｅに進む際に命令レジスタ５に第１系統命令キャ
ッシュ３１０から命令Ｅを直ちに格納することができて
、オーバヘッドロスを生ずることがない。

【００２５】更に第２系統命令キャッシュ３２０は命令
プログラム専用であるため、第２群命令の実行に際して
反復的に用いられる命令プログラムを高い確立でヒット
させて命令レジスタ５に供給することが出来る。

【００２６】

【発明の効果】以上説明したように本発明は、マイクロ
プログラムで実現すると水平型マイクロ命令の並列処理
の効果をあまり発揮できない命令を、水平型マイクロ命
令の並列処理の効果が充分に発揮できる基本命令からな
る命令プログラムの実行により実現する際にオーバヘッ
ドロスを少なくして、高速化することができる効果があ
る。

【００２７】更に、このようにオーバヘッドロスが少な
くなることで、性能要求の厳しい命令を命令プログラム
で実現する事が可能となり、命令プログラム方式のもつ
特徴である制御記憶の利用効率の改善・ならびに制御記
憶の容量の縮小を推進することができるという効果があ
る。

【００２８】更に、パイプライン処理等によりソフトウ
ェア命令の並列処理を行なうことができるハードウェア
では、命令実行時間をむしろ短縮することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】ソフトウェアプログラム及び命令プログラムの
実行の流れを示すブロック図である。

【符号の説明】

１　　　　主記憶（メインメモリ） ２　　　　主記憶アクセス制御部 ３１　　　　第１系統命令キャッシュ及び制御部３２　
　　　第２系統命令キャッシュ及び制御部４　　　　切
り替え回路 ５　　　　命令レジスタ ６　　　　命令プリフェッチ制御部 ７　　　　命令解析メモリ ８　　　　マイクロプログラム・シーケンサおよびデコ
ーダ部 ９　　　　制御記憶 １０　　　　演算処理部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御記憶上のマイクロプログラムで実
   現される第１群の命令と、前記第１群の命令で構成され
   る命令プログラムにより実現される第２群の命令と、前
   記命令プログラムの終わりを指示する前記第１群の命令
   に属する第１の命令と、前記第１群と第２群の命令で構
   成されるソフトウェアプログラム及び命令プログラムと
   を格納する主記憶と、前記主記憶から読み出したソフト
   ウェアプログラムを格納する第１系統の命令キャッシュ
   と、前記主記憶から読み出した前記命令プログラムを格
   納する第２系統の命令キャッシュと、前記第１系統また
   は前記第２系統の命令キャッシュから取り出したデータ
   の何れかを選択して格納する命令レジスタと、前記命令
   レジスタに格納された命令が前記第１群、第２群のいず
   れの命令かを区別する第１の情報と、前記命令レジスタ
   に格納された命令が前記第１群の命令の場合には該当命
   令を実現するマイクロプログラムの制御記憶上の開始番
   地を、また前記第２群の命令の場合には該当命令を実現
   する命令プログラムの前記主記憶上の開始番地を示す第
   ２の情報と、前記第１及び第２の情報を各命令ごとに格
   納する命令解析メモリと、前記命令解析メモリ上の第１
   の情報により第２群の命令を検出した時、前記命令解析
   メモリ上の第２の情報により該当命令を実現する命令プ
   ログラムの取り出しを開始し、更に命令キャッシュを前
   記第２系統に切り替えて前記命令レジスタに命令プログ
   ラムを取り出す第１の手段と、命令プログラムの終わり
   を指示する前記第１の命令を検出した時、命令キャッシ
   ュを前記第１系統に切り替えて前記命令レジスタにソフ
   トウェアプログラムを取り出す第２の手段とを有するこ
   とを特徴とする階層形命令制御における命令キャッシュ
   方式。