JP2000347934A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 要求のあったアドレスから順にワードをロー
ドし、ブロック境界に達した時点で次のブロック内に属
するワードのロードを順次行っていき、これが完了した
時点で最初にロードしていたブロック内の残りのワード
のロードを完了させる。 【解決手段】 ロードアドレス制御部１０７でロードブ
ロック数格納部１０４から与えられるブロック数とキャ
ッシュミスヒット時に複数ブロックに跨ってラップアラ
ウンドした順にデータをロードすることを要求するプロ
セッサからのラップアラウンド信号１２０からキャッシ
ュミスヒット時に次にロードすべきブロックに対応した
ブロックアドレスを生成するようにブロックアドレス生
成部１０８を制御し、ワードアドレス生成部１０９で次
にロードすべきワードに対応したワードアドレスを生成
し、でワードアドレスがブロック内の最終ワードアドレ
スになったことをロードアドレス制御部１０７へ通知す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
装置においてアクセス要求があったブロックデータが存
在しない場合に主記憶装置からロードする際に、ブロッ
ク内の必要なワードから順次連続した複数ブロックに跨
ってラップアラウンドした順にキャッシュメモリ上にロ
ードするキャッシュメモリ装置に関するものである。

【０００２】また本発明は、キャッシュメモリ装置にお
いてアクセス要求があったブロックデータが存在しない
場合に主記憶装置からロードする際に、そのブロックと
連続する複数ブロックをキャッシュ上にロードするキャ
ッシュメモリ装置に関するものである。

【０００３】なお、ラップアラウンドした順というの
は、例えば、アドレスを順次増やしていき、最後に達し
た時点で次に最初に戻るというように巡回した順を意味
する。

【０００４】また、連続した複数ブロックに跨がってラ
ップアラウンドした順にキャッシュメモリ上にロードす
るというのは、要求のあったアドレスから順に自キャッ
シュ上にワードをロードし、ブロック境界に達した時点
で次のブロック内に属するワードのロードを順次行って
いき、これが完了した時点で最初にロードしていたブロ
ック内の残りのワードのロードを完了させることを意味
する。

【０００５】

【従来の技術】従来のキャッシュメモリ装置は、プロセ
ッサと主記憶装置との間に設置される小容量の高速なバ
ッファメモリであり、プロセッサから主記憶装置へのア
クセスに際し、アクセスの行われたワードを含む一定サ
イズの連続した記憶位置（通常これをブロックと呼ぶ）
の内容を主記憶装置からキャッシュメモリに取り込むこ
とにより、メモリアクセスの大部分は、高速なキャッシ
ュメモリへのアクセスですみ、低速な主記憶装置へのア
クセスを少なくすることができる。

【０００６】計算機上で実行されるプログラムのメモリ
アクセスは局所性があるという性質から、キャッシュメ
モリ装置におけるブロックの大きさ（以下ブロックサイ
ズと呼ぶ）は、大きくした方がキャッシュヒット率は向
上するが、主記憶装置からキャッシュメモリ装置へのブ
ロック転送時のオーバヘッドが大きくなってシステム全
体の性能が向上しないといった問題も出てくる。

【０００７】このような場合に、ブロックサイズは予め
小さく設定しておき、１回のキャッシュミスで必要に応
じて連続する次のブロックをプリフェッチさせること
で、見かけ上ブロックサイズを大きくするといった方式
がとられている。この従来技術の例として特公平６−９
５３１７号公報がある。

【０００８】図２は従来のキャッシュメモリ装置の機能
を示すブロック図である。図２において、２００はプロ
セッサである。２１６は主記憶装置である。

【０００９】２０２はプロセッサ２００がメモリアクセ
ス時に出力されるメモリアドレス２１１を一時的に保持
するアドレスレジスタである。

【００１０】２０３はアドレスレジスタ２０２から与え
られたブロックアドレスの連続する次のブロックアドレ
スを生成するプリフェッチ回路である。

【００１１】２０６はアドレスレジスタ２０２からのア
ドレスまたはプリフェッチ回路２０３からのアドレスの
うち一方を選択してタグメモリ２０９および主記憶装置
２１６に与えるマルチプレクサである。

【００１２】２０９は複数のブロックアドレスを保持し
マルチプレクサ２０６から与えられるブロックアドレス
と一致するブロックアドレスを保持した複数のブロック
アドレスの中からサーチして一致した場合には一致アド
レス２１６をデータメモリ２０８に与えるタグメモリで
ある。

【００１３】２０７はタグメモリ２０９から与えられる
一致アドレス２１６をもとに次に置換すべきブロックア
ドレスを格納するアドレスを決定し、タグメモリ２０９
へ与えるリプレースメント回路である。このリプレース
メント回路２０７は、具体的には、例えば、一般に知ら
れているＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓ
ｅｄ）アルゴリズムを使ったフルアソシエーティブ（Ｆ
ｕｌｌ Ａｓｓｏｃｉａｔｉｖｅ）のキャッシュメモリ
の場合、アクセスしたブロックの履歴（順番）を記憶し
ておき、一番最初にアクセスしたブロックアドレスを決
定するという動作をする。

【００１４】２０４はプロセッサ２００からのプリフェ
ッチ要求信号２１３とメモリアクセス制御信号２１２と
タグメモリ２０９からのヒット信号２１５をもとに次に
プリフェッチするかどうかを判断して主記憶装置２１６
からデータをロードする制御回路である。

【００１５】２０５はデータメモリ２０８から読み出さ
れたデータを保持する読み出しデータレジスタである。

【００１６】２１０はデータメモリ２０８への書き込み
データ２１４を一時保持する書き込みデータレジスタで
ある。

【００１７】以上のアドレスレジスタ２０２とプリフェ
ッチ回路２０３とマルチプレクサ２０６と制御回路２０
４とタグメモリ２０９とリプレースメント回路２０７と
データメモリ２０８と読み出しデータレジスタ２０５と
書き込みデータレジスタ２１０とでキャッシュメモリ装
置２０１が構成される。

【００１８】以上のように構成された従来のキャッシュ
メモリ装置２０１の動作を説明する。

【００１９】プロセッサ２００からメモリアクセス制御
信号２１２によりアクセス要求が制御回路２０４に与え
られると、制御回路２０４はメモリアドレス２１１をア
ドレスレジスタ２０２にセットし、このブロックアドレ
ス部の値によりタグメモリ２０９を検索する。同時にプ
リフェッチ回路２０３では、次のブロックアドレスの計
算を行う。

【００２０】タグメモリ２０９の検索により一致が検出
されずタグメモリ２０９のヒット信号２１５が値“０”
を出力した場合、すなわち、要求のあったアドレスを含
むブロックが自キャッシュメモリ上に存在しない場合に
は、ブロックのロードのために次の処理を行う。

【００２１】まず、リプレースメント回路２０７でリプ
レースすべきデータメモリ２０８上のブロックを決定
し、これに対応するタグメモリ２０９のエントリにアド
レスレジスタ２０２のブロックアドレス部の値を登録す
る。つぎに、アドレスレジスタ２０２のブロックアドレ
ス部の出力と制御回路２０４で生成するブロック内のワ
ードアドレスおよびメモリ読み出し要求を主記憶装置２
１６に与えることにより、主記憶装置２１６から書き込
みデータレジスタ２１０を介してデータメモリ２０８に
データを書き込む。ブロック内に属する全ワードに対し
てこれを行う。

【００２２】プロセッサ２００から要求のあったブロッ
クのロード終了後、プリフェッチ要求信号２１３により
プリフェッチ要求があると、プリフェッチ回路２０３で
計算された次のブロックアドレスによりタグメモリ２０
９の検索を行う。その結果、タグメモリ２０９で一致が
検索されなかった場合には前述と同様に次のブロックの
ロードを行う。

【００２３】

【発明が解決しようとする課題】しかしながら、図２に
示した従来のキャッシュメモリ装置では、要求のあった
アドレスを含むブロックが自キャッシュメモリ上に存在
しない場合に、ブロック内に属する全ワードを自キャッ
シュメモリ上にロードし、これが完了した後に、次のブ
ロックデータのロードを行うため、ブロック間に跨って
連続アクセスするような場合、次のブロックに含まれる
データアクセスが前のブロックデータのロード完了まで
待たされるためこれが頻繁に発生するようなシステムで
は性能向上が図れないという問題点を有している。

【００２４】本発明はかかる点に鑑み、要求のあったア
ドレスを含むブロックが自キャッシュメモリ上に存在し
ない場合に要求のあったアドレスから順に自キャッシュ
上にワードをロードし、ブロック境界に達した時点で次
のブロック内に属するワードのロードを順次行ってい
き、これが完了した時点で最初にロードしていたブロッ
ク内の残りのワードのロードを完了させることができる
キャッシュメモリ装置を提供することを目的とする。

【００２５】また従来のキャッシュメモリ装置では、要
求のあったアドレスを含むブロックが自キャッシュメモ
リ上に存在しない場合にブロック内に属する全ワードを
自キャッシュメモリ上にロードし、これが完了した後
に、次のブロックデータのみロードを行うため、連続的
に大容量のデータアクセスが行われるような場合には頻
繁に主記憶装置から自キャッシュメモリへのロード処理
が発生するため性能向上が図れないという問題点を有し
ている。

【００２６】本発明はかかる点に鑑み、要求のあったア
ドレスを含むブロックが自キャッシュメモリ上に存在し
ない場合にブロック内に属するワードのロードとそれに
連続する複数ブロックのロードを可能にするキャッシュ
メモリ装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１記載のキャッシュメモリ装置は、
プロセッサと主記憶装置との間に置かれたキャッシュメ
モリ装置であって、プロセッサが主記憶装置にアクセス
する時に出力されるメモリアドレスから第１のブロック
アドレスと第１のワードアドレスを生成する第１アドレ
ス格納部と、プロセッサからのメモリアクセス要求信
号、およびキャッシュミスヒット時に主記憶装置から連
続して複数ブロックをロードすることを要求するプリフ
ェッチ要求信号を受け、メモリアクセス完了をプロセッ
サへ通知する制御部と、キャッシュミスヒット時に主記
憶装置からロードするブロック数を保持するロードブロ
ック数格納部と、第１アドレス格納部から第１のブロッ
クアドレスを受け、次にロードすべきブロックに対応し
た第２のブロックアドレスを生成するブロックアドレス
生成部と、ロードブロック数格納部から与えられるブロ
ック数とキャッシュミスヒット時に複数ブロックに跨っ
てラップアラウンドした順にデータをロードすることを
要求するプロセッサからのラップアラウンド信号からキ
ャッシュミスヒット時に次にロードすべきブロックに対
応した第２のブロックアドレスを生成するようにブロッ
クアドレス生成部を制御するロードアドレス制御部と、
第１アドレス格納部から第１のワードアドレスを受け、
次にロードすべきワードに対応した第２のワードアドレ
スを生成し、ブロック内の最終ワードアドレスになった
ことをロードアドレス制御部へ通知することによりロー
ドアドレス制御部で第２のブロックアドレスを更新させ
るワードアドレス生成部と、ブロックアドレス生成部で
生成された第２のブロックアドレスとワードアドレス生
成部で生成された第２のワードアドレスから主記憶装置
へアクセスすべきアドレスを生成する第２アドレス格納
部と、複数のブロックアドレスを保持し、ブロックアド
レス生成部で生成された第２のブロックアドレスと一致
するブロックアドレスが複数のブロックアドレス中にあ
るかをサーチして一致したかどうかを示すヒット信号を
ロードアドレス制御部と制御部へ通知することによりキ
ャッシュミスヒットをロードアドレス制御部と制御部と
に知らせるタグ記憶部と、タグ記憶部からのエントリア
ドレスによりデータの書き込み、および読み出しを行う
データ記憶部と、タグ記憶部からのエントリアドレスを
もとに次にリプレースすべきエントリアドレスを決定し
てタグ記憶部に指示するリプレースメント制御部と、主
記憶装置から読み出されたデータおよびプロセッサから
のデータを一時的に保持してデータ記憶部へ与える書き
込みデータ格納部と、データ記憶部からのデータを一時
的に保持してプロセッサへ与える読み出しデータ格納部
とを備えている。

【００２８】これにより、キャッシュミス時にロードブ
ロック数格納部に設定されたブロック数とプロセッサか
らのラップアラウンド信号とからキャッシュミスしたブ
ロックから順次自キャッシュ内にロードしていき、ワー
ドアドレス生成部からのブロック内の最終ワードアドレ
スになったことを通知された時点で次のブロックのロー
ドを行い、最終ブロックのロード完了後に最初のブロッ
ク内の残りのワードのロードを完了する。

【００２９】請求項２記載のキャッシュメモリ装置は、
請求項１記載のキャッシュメモリ装置において、タグ記
憶部は、ブロックアドレス生成部からの第２のブロック
アドレスと一致するブロックアドレスが保持した複数の
ブロックアドレスの中にあるかをサーチし、第２のブロ
ックアドレスと一致するブロックアドレスを検出すると
このブロックアドレスが格納されているエントリアドレ
スを出力し、一致するブロックアドレスがない場合には
リプレースメント制御部で決定されるリプレースされる
べきエントリアドレスに第２のブロックアドレスを格納
することを特徴とする。

【００３０】これにより、キャッシュヒット時にはヒッ
トしたエントリアドレスを生成し、ミスした場合にはエ
ントリのリプレースが行われる。

【００３１】請求項３記載のキャッシュメモリ装置は、
請求項１または２記載のキャッシュメモリ装置におい
て、ロードアドレス制御部は、ロードすべきブロック数
を一時的に記憶するカウンタ部を備えており、このカウ
ンタ部にはロード開始時にロードブロック数格納部から
のブロック数が設定され、ラップアラウンド信号でラッ
プアラウンド要求がある場合はワードアドレス生成部か
らのブロック内最終ワード完了通知、またはタグ記憶部
からのヒット信号によるヒットの通知があれば、１つだ
けカウントダウンされ、カウントダウンされた結果が０
になればロード開始時の最初のブロックに対応した第２
のブロックアドレスを生成するようにブロックアドレス
生成部に指示を行うことを特徴とする。なお、ブロック
内最終ワード完了通知とヒットの通知とが同時に起こる
と、２つカウントダウンされることになる。

【００３２】これにより、ワードアドレス生成部からの
ブロック内の最終ワードアドレスになったことを通知さ
れた時点またはキャッシュヒットした時点で次のブロッ
クのロードを行い、最終ブロックのロード完了後に最初
のブロック内の残りのワードのロードを完了する。

【００３３】請求項４記載のキャッシュメモリ装置は、
プロセッサと主記憶装置との間に置かれたキャッシュメ
モリ装置であって、プロセッサが主記憶装置にアクセス
する時に出力されるメモリアドレスから第１のブロック
アドレスと第１のワードアドレスを生成する第１アドレ
ス格納部と、プロセッサからのメモリアクセス要求信
号、およびキャッシュミスヒット時に主記憶装置から連
続して複数ブロックをロードすることを要求するプリフ
ェッチ要求信号を受け、メモリアクセス完了をプロセッ
サへ通知する制御部と、キャッシュミスヒット時に主記
憶装置からロードするブロック数を保持するロードブロ
ック数格納部と、プロセッサから与えられるアドレスを
格納する第３アドレス格納部と、第３アドレス格納部か
らのアドレスとプロセッサからのメモリアドレスを比較
する第１比較部と、第１アドレス格納部から第１のブロ
ックアドレスを受け、次にロードすべきブロックに対応
した第２のブロックアドレスを生成するブロックアドレ
ス生成部と、ロードブロック数格納部から与えられるブ
ロック数と第１比較部からのラップアラウンド信号から
キャッシュミスヒット時に次にロードすべきブロックに
対応した第２のブロックアドレスを生成するようにブロ
ックアドレス生成部を制御するロードアドレス制御部
と、第１アドレス格納部から第１のワードアドレスを受
け、次にロードすべきワードに対応した第２のワードア
ドレスを生成し、ブロック内の最終ワードアドレスにな
ったことをロードアドレス制御部へ通知することにより
ロードアドレス制御部で第２のブロックアドレスを更新
させるワードアドレス生成部と、ブロックアドレス生成
部で生成された第２のブロックアドレスとワードアドレ
ス生成部で生成された第２のワードアドレスから主記憶
装置へアクセスすべきアドレスを生成する第２アドレス
格納部と、複数のブロックアドレスを保持し、ブロック
アドレス生成部で生成された第２のブロックアドレスと
一致するブロックアドレスが複数のブロックアドレス中
にあるかをサーチして一致したかどうかを示すヒット信
号をロードアドレス制御部と制御部へ通知することによ
りキャッシュミスヒットをロードアドレス制御部と制御
部とに知らせるタグ記憶部と、タグ記憶部からのエント
リアドレスによりデータの書き込み、および読み出しを
行うデータ記憶部と、タグ記憶部からのエントリアドレ
スをもとに次にリプレースすべきエントリアドレスを決
定してタグ記憶部に指示するリプレースメント制御部
と、主記憶装置から読み出されたデータおよびプロセッ
サからのデータを一時的に保持してデータ記憶部へ与え
る書き込みデータ格納部と、データ記憶部からのデータ
を一時的に保持してプロセッサへ与える読み出しデータ
格納部とを備えたことを特徴とする。

【００３４】これにより、キャッシュミスした時にアク
セスしたアドレスと第３アドレス格納部に設定されたア
ドレスとの関係から、ブロックデータのロードにおいて
ブロックに跨ってラップアラウンドした順番にワードを
ロードするかどうかが決定され、自キャッシュメモリ内
へのロードが実行される。

【００３５】請求項５記載のキャッシュメモリ装置は、
請求項４記載のキャッシュメモリ装置において、第１比
較部は、予め第３アドレス格納部に設定されたアドレス
とプロセッサからのメモリアドレスとを比較し、一致も
しくは大小関係が成立した場合に、キャッシュミスヒッ
ト時に複数ブロックに跨ってラップアラウンドした順に
データをロードすることを要求するラップアラウンド信
号をロードアドレス制御部に与えることを特徴とする。

【００３６】これにより、キャッシュミスした時にアク
セスしたアドレスと第３アドレス格納部に設定されたア
ドレスとで一致もしくは大小関係が成立した場合に、ラ
ップアラウンド信号をアクティブにする。

【００３７】請求項６記載のキャッシュメモリ装置は、
プロセッサと主記憶装置との間に置かれたキャッシュメ
モリ装置であって、プロセッサが主記憶装置にアクセス
する時に出力されるメモリアドレスから第１のブロック
アドレスと第１のワードアドレスを生成する第１アドレ
ス格納部と、プロセッサから与えられるアドレスを格納
する第４アドレス格納部と、第４アドレス格納部からの
アドレスとプロセッサからのメモリアドレスを比較する
第２比較部と、プロセッサからのメモリアクセス要求信
号、および第２比較部からのプリフェッチ要求信号を受
け、メモリアクセス完了をプロセッサへ通知する制御部
と、キャッシュミスヒット時に主記憶装置からロードす
るブロック数を保持するロードブロック数格納部と、第
１アドレス格納部から第１のブロックアドレスを受け、
次にロードすべきブロックに対応した第２のブロックア
ドレスを生成するブロックアドレス生成部と、ロードブ
ロック数格納部から与えられるブロック数とキャッシュ
ミスヒット時に複数ブロックに跨ってラップアラウンド
した順にデータをロードすることを要求するプロセッサ
からのラップアラウンド信号からキャッシュミスヒット
時に次にロードすべきブロックに対応した第２のブロッ
クアドレスを生成するようにブロックアドレス生成部を
制御するロードアドレス制御部と、第１アドレス格納部
から第１のワードアドレスを受け、次にロードすべきワ
ードに対応した第２のワードアドレスを生成し、ブロッ
ク内の最終ワードアドレスになったことをロードアドレ
ス制御部へ通知することによりロードアドレス制御部で
第２のブロックアドレスを更新させるワードアドレス生
成部と、ブロックアドレス生成部で生成された第２のブ
ロックアドレスとワードアドレス生成部で生成された第
２のワードアドレスから主記憶装置へアクセスすべきア
ドレスを生成する第２アドレス格納部と、複数のブロッ
クアドレスを保持し、ブロックアドレス生成部で生成さ
れた第２のブロックアドレスと一致するブロックアドレ
スが複数のブロックアドレス中にあるかをサーチして一
致したかどうかを示すヒット信号をロードアドレス制御
部と制御部へ通知することによりキャッシュミスヒット
をロードアドレス制御部と制御部とに知らせるタグ記憶
部と、タグ記憶部からのエントリアドレスによりデータ
の書き込み、および読み出しを行うデータ記憶部と、タ
グ記憶部からのエントリアドレスをもとに次にリプレー
スすべきエントリアドレスを決定してタグ記憶部に指示
するリプレースメント制御部と、主記憶装置から読み出
されたデータおよびプロセッサからのデータを一時的に
保持してデータ記憶部へ与える書き込みデータ格納部
と、データ記憶部からのデータを一時的に保持してプロ
セッサへ与える読み出しデータ格納部とを備えたことを
特徴とする。

【００３８】これにより、キャッシュミスした時にアク
セスしたアドレスと第４アドレス格納部に設定されたア
ドレスとの関係から、最初のブロックデータに続く複数
ブロックをプリフェッチするかどうかが決定され、自キ
ャッシュメモリ内へのロードが実行される。

【００３９】請求項７記載のキャッシュメモリ装置は、
請求項６記載のキャッシュメモリ装置において、第２比
較部は、予め第４アドレス格納部に設定されたアドレス
とプロセッサからのメモリアドレスとを比較し、一致も
しくは大小関係が成立した場合に、キャッシュミスヒッ
ト時に主記憶装置から連続して複数ブロックをロードす
ることを要求するプリフェッチ要求信号を制御部に与え
ることを特徴とする。

【００４０】これにより、キャッシュミスした時にアク
セスしたアドレスと第４アドレス格納部に設定されたア
ドレスとで一致もしくは大小関係が成立した場合にプリ
フェッチ信号をアクティブにする。

【００４１】請求項８記載のキャッシュメモリ装置は、
プロセッサと主記憶装置との間に置かれたキャッシュメ
モリ装置であって、プロセッサが主記憶装置にアクセス
する時に出力されるメモリアドレスから第１のブロック
アドレスと第１のワードアドレスを生成する第１アドレ
ス格納部と、プロセッサからのメモリアクセス要求信
号、およびキャッシュミスヒット時に主記憶装置から連
続して複数ブロックをロードすることを要求するプリフ
ェッチ要求信号を受け、メモリアクセス完了をプロセッ
サへ通知する制御部と、キャッシュミスヒット時に主記
憶装置からロードするブロック数を保持するロードブロ
ック数格納部と、プロセッサから与えられるアドレスを
格納する第５アドレス格納部と、第５アドレス格納部か
らのアドレスとプロセッサからのメモリアドレスを比較
する第３比較部と、第１アドレス格納部から第１のブロ
ックアドレスを受け、次にロードすべきブロックに対応
した第２のブロックアドレスを生成するブロックアドレ
ス生成部と、第３比較部からのロードブロック数選択信
号により選択されたロードブロック数格納部から与えら
れるブロック数とキャッシュミスヒット時に複数ブロッ
クに跨ってラップアラウンドした順にデータをロードす
ることを要求するプロセッサからのラップアラウンド信
号からキャッシュミスヒット時に次にロードすべきブロ
ックに対応した第２のブロックアドレスを生成するよう
にブロックアドレス生成部を制御するロードアドレス制
御部と、第１アドレス格納部から第１のワードアドレス
を受け、次にロードすべきワードに対応した第２のワー
ドアドレスを生成し、ブロック内の最終ワードアドレス
になったことをロードアドレス制御部へ通知することに
よりロードアドレス制御部で第２のブロックアドレスを
更新させるワードアドレス生成部と、ブロックアドレス
生成部で生成された第２のブロックアドレスとワードア
ドレス生成部で生成された第２のワードアドレスから主
記憶装置へアクセスすべきアドレスを生成する第２アド
レス格納部と、複数のブロックアドレスを保持し、ブロ
ックアドレス生成部で生成された第２のブロックアドレ
スと一致するブロックアドレスが複数のブロックアドレ
ス中にあるかをサーチして一致したかどうかを示すヒッ
ト信号をロードアドレス制御部と制御部へ通知すること
によりキャッシュミスヒットをロードアドレス制御部と
制御部とに知らせるタグ記憶部と、タグ記憶部からのエ
ントリアドレスによりデータの書き込み、および読み出
しを行うデータ記憶部と、タグ記憶部からのエントリア
ドレスをもとに次にリプレースすべきエントリアドレス
を決定してタグ記憶部に指示するリプレースメント制御
部と、主記憶装置から読み出されたデータおよびプロセ
ッサからのデータを一時的に保持してデータ記憶部へ与
える書き込みデータ格納部と、データ記憶部からのデー
タを一時的に保持してプロセッサへ与える読み出しデー
タ格納部とを備えたことを特徴とする。

【００４２】これにより、キャッシュミスした時にアク
セスしたアドレスと第５アドレス格納部に設定されたア
ドレスとの関係から、最初のブロックデータに続くプリ
フェッチすべき複数ブロックのブロック数が決定され、
自キャッシュメモリ内へのロードが実行される。

【００４３】

【発明の実施の形態】（第１の実施の形態）図１は本発
明の第１の実施の形態におけるキャッシュメモリ装置を
構成するブロック図を示している。図１において、１０
０はプロセッサである。１０２は主記憶装置である。

【００４４】１０５はプロセッサ１００からのメモリア
ドレス１２１を保持する第１アドレス格納部である。

【００４５】１０６はプロセッサ１００からのメモリア
クセス要求信号１１６、およびキャッシュミスヒット時
に主記憶装置１０２から連続して複数ブロックをキャッ
シュメモリ装置内にロードすることを要求するプリフェ
ッチ要求信号１１８を受け、メモリアクセス完了信号１
１７をプロセッサ１００へ通知しメモリアクセスリクエ
スト信号１２８を主記憶装置１０２へ与える制御部であ
る。

【００４６】１０４はキャッシュミスヒット時に主記憶
装置１０２からキャッシュメモリ装置内にロードするブ
ロック数を保持するロードブロック数格納部である。

【００４７】１０７はロードブロック数格納部１０４か
ら与えられるブロック数１３５とキャッシュミスヒット
時に複数ブロックに跨ってラップアラウンドした順にデ
ータをロードすることを要求するプロセッサ１００から
のラップアラウンド信号１２０からキャッシュミスヒッ
ト時にロードすべきブロックアドレスを生成するように
ブロックアドレス生成部１０８を制御するロードアドレ
ス制御部である。

【００４８】１０８は第１アドレス格納部１０５からブ
ロックアドレス１２５を受け、ロードアドレス制御部１
０７の指示１３２により次にロードすべきブロックに対
応したブロックアドレスを生成するブロックアドレス生
成部である。

【００４９】１０９は第１アドレス格納部１０５からワ
ードアドレス１２６を受け、次にロードすべきワードに
対応したワードアドレスを生成してブロック内の最終ワ
ードアドレスになったことを示すワード最終信号１２４
をロードアドレス制御部１０７へ通知するワードアドレ
ス生成部である。このワード最終信号１２４をロードア
ドレス制御部１０７へ通知することで、ロードアドレス
制御部１０７でブロックアドレスを更新させる。

【００５０】１１４はブロックアドレス生成部１０８で
生成されたブロックアドレス１３０とワードアドレス生
成部１０９で生成されたワードアドレス１３１から主記
憶装置１０２へアクセスすべきアドレス１３４を生成す
る第２アドレス格納部である。

【００５１】１１２は複数ブロックアドレスを保持し、
ブロックアドレス生成部１０８で生成されたブロックア
ドレス１３０を検索して一致したかどうかを示すヒット
信号１２３をロードアドレス制御部１０７と制御部１０
６へ通知するタグ記憶部である。このヒット信号をロー
ドアドレス制御部１０７と制御部１０６へ通知すること
で、キャッシュミスヒットをロードアドレス制御部と制
御部とに知らせる。

【００５２】１１１はタグ記憶部１１２からのエントリ
アドレス１２７によりデータの書き込み、および読み出
しを行うデータ記憶部である。

【００５３】１１０はタグ記憶部１１２からのエントリ
アドレス１２７をもとに次にリプレースすべきエントリ
アドレス１２９を決定してタグ記憶部１１２に指示する
リプレースメント制御部である。

【００５４】１１３は主記憶装置１０２から読み出され
たデータおよびプロセッサ１００からのデータ１１５を
一時的に保持してデータ記憶部１１１へ与える書き込み
データ格納部である。

【００５５】１０３はデータ記憶部１１１からのデータ
１２２を一時的に保持してプロセッサ１００へ与える読
み出しデータ格納部である。

【００５６】以上の第１アドレス格納部１０５とブロッ
クアドレス生成部１０８とワードアドレス生成部１０９
と第２アドレス格納部１１４とロードブロック数格納部
１０４とロードアドレス制御部１０７とリプレースメン
ト制御部１１０と制御部１０６とタグ記憶部１１２とデ
ータ記憶部１１１と書き込みデータ格納部１１３と読み
出しデータ格納部１０３とで第１のキャッシュメモリ装
置１０１が構成される。

【００５７】以上のように構成された本発明の第１の実
施の形態によるキャッシュメモリ装置の動作を説明す
る。

【００５８】説明を簡略化するためにここでは、アドレ
スは３２ビットとしブロックサイズを１６バイトとす
る。すなわち、アドレスの上位２８ビットがブロックア
ドレスを示し、下位４ビットがそのブロック内のワード
アドレスを示す。またここでは複数ブロックをプリフェ
ッチさせるためにプロセッサ１００からプリフェッチ要
求信号１１８をアクティブにし、さらにキャッシュミス
ヒット時にブロックに跨ってラップアラウンドした順で
ワードデータをロードするようにプロセッサ１００から
ラップアラウンド信号１２０をアクティブにしておく。

【００５９】プロセッサ１００からメモリアクセス要求
信号１１６により制御部１０６にメモリアクセス要求が
あると、制御部１０６はメモリアドレス１２１を第１ア
ドレス格納部１０５に格納し、このブロックアドレス部
の値がブロックアドレス生成部１０８に設定され、ワー
ドアドレス部の値がワードアドレス生成部１０９に設定
される。

【００６０】このブロックアドレス部の値によりタグ記
憶部１１２が検索される。タグ記憶部１１２の検索によ
り、一致が検出されてタグ記憶部１１２のヒット信号１
２３がヒットしたことを示す場合、すなわち、アクセス
の要求のあったアドレスを含むブロックが自キャッシュ
メモリ上に存在する場合には、タグ記憶部１１２の出力
するエントリアドレス１２７によりリプレースメント制
御部１１０でアクセス情報が更新され、同じくタグ記憶
部１１２の出力するエントリアドレス１２７および第１
アドレス格納部１０５のブロック内ワードアドレスの値
をアドレスとしてデータ記憶部１１１に対してアクセス
される。

【００６１】すなわち、アクセス要求が読み出し要求で
ある場合にはデータ記憶部１１１が読み出され、その読
み出された値が読み出しデータ格納部１０３に格納され
メモリアクセス完了信号１１７によりここからプロセッ
サ１００に取り込まれる。アクセス要求が書き込み要求
である場合にはプロセッサ１００からの書き込みデータ
が書き込みデータ格納部１１３に格納されこの値がデー
タ記憶部１１１に書き込まれ、メモリアクセス完了信号
１１７によりアクセスが完了したことがプロセッサ１０
０に通知される。

【００６２】ここで、アクセスの要求のあったアドレス
を含むブロックが自キャッシュメモリ上に存在する場合
には、タグ記憶部１１２の出力するエントリアドレス１
２７によりリプレースメント制御部１１０でアクセス情
報が更新される点について説明する。キャッシャのリプ
レースするブロックアドレスを決定するために、アクセ
スがあるたびに、どのブロックにアクセスしたのかを示
す情報をもつ必要がある。ここでいうアクセス情報と
は、このアクセスした順番を記憶したものであり、アク
セスするたびに更新されるものである。

【００６３】タグ記憶部１１２で一致が検出されない場
合、すなわちアクセス要求のあったアドレスを含むブロ
ックが自キャッシュメモリ上に存在しない場合には、ブ
ロックのキャッシュメモリ上へのロードのために次の処
理を行う。

【００６４】まず、リプレースメント制御部１１０でリ
プレースすべきデータ記憶部１１１上のブロックを決定
し、これに対応するタグ記憶部１１２のエントリにブロ
ックアドレス部の値を登録する。

【００６５】上記リプレースメント制御部１１０では、
リプレースすべきデータ記憶部１１１上のブロックは、
例えば、ＬＲＵアルゴリズムを採用した場合には、アク
セスした順番の最も古いブロックをリブレースすべきブ
ロックとして決定することになる。

【００６６】つぎに、ブロックアドレス生成部１０８の
ブロックアドレスとワードアドレス生成部１０９のワー
ドアドレスが第２アドレス格納部１１４に格納され、こ
のアドレスによって主記憶装置１０２からデータが読み
出され、書き込みデータ格納部１１３を介してデータ記
憶部１１１に書き込まれる。

【００６７】ここで、具体的に特定アドレスへのアクセ
スでキャッシュミスした場合に行われるブロックのロー
ド処理を説明する。アドレスは全て１６進数表記を用い
る。アクセスするアドレスを０００００００Ｃとする
と、ブロックアドレスは０００００００でワードアドレ
スはＣである。また、ここではロードブロック数格納部
１０４には予め２が設定されているとする。すなわち、
１回のキャッシュミスで２つのブロックをロードすると
する。

【００６８】まず、ロードアドレス制御部１０７のカウ
ンタ部に２がセットされる。

【００６９】次に、ブロックアドレス生成部１０８はブ
ロックアドレス０００００００を出力し、ワードアドレ
ス生成部１０９はワードアドレスＣを出力し、これによ
り第２アドレス格納部１１４が出力するアドレス０００
００００Ｃにより主記憶装置１０２からデータを読み出
してキャッシュメモリ上にデータを取り込む。

【００７０】つぎに、ワードアドレス生成部１０９は次
のブロック内ワードアドレスＤを出力し、第２アドレス
格納部１１４はアドレス０００００００Ｄを出力しこの
アドレスにより主記憶装置１０２からデータが読み出さ
れてキャッシュメモリ上にデータが取り込まれる。

【００７１】以下同様に、０００００００Ｅ、００００
０００Ｆのアドレスで主記憶装置１０２から読み出さ
れ、ブロック内の最終アドレス０００００００Ｆになっ
た時点でワード最終信号１２４がロードアドレス制御部
１０７に与えられ、この時、ロードアドレス制御部１０
７のカウンタ部の値が１だけカウントダウンされ、１と
なる。ブロックアドレス生成部１０８はプリフェッチ要
求信号１１８とラップアラウンド信号１２０がアクティ
ブの時、すなわちブロックに跨ってワードデータをロー
ドする要求がプロセッサ１００からあると、次のブロッ
クアドレス００００００１を出力する。

【００７２】ワードアドレス生成部１０９は次のアドレ
ス０を出力し、その結果第２アドレス生成部１１４は０
０００００１０を出力し、主記憶装置１０２からデータ
が読み出されキャッシュメモリ上にデータが取り込まれ
る。同様に、００００００１１、００００００１
２、．．．、００００００１Ｆと順次読み出され、ブロ
ック内の最終アドレス００００００１Ｆになった時点で
ロードアドレス制御部１０７のカウンタ部の値が１だけ
カウントダウンされ、その結果０となる。この結果、最
初のブロックアドレス０００００００を生成するように
ブロックアドレス生成部１０８に指示し、最初のブロッ
ク内の残りのワード、すなわち、００００００００、０
００００００１、０００００００２、．．．、００００
０００Ｂの順に主記憶装置１０２から読み出されて、ブ
ロックのロード処理が完了する。

【００７３】最初のブロック内の残りのワード数はキャ
ッシュミス時に予めロードアドレス制御部１０７で保持
されているものとし、これによりロード処理が完了され
る。

【００７４】ロードアドレス制御部１０７は、タグ記憶
部１１２からのヒット信号１２３がヒットであることを
示す場合は次のブロックアドレスを生成するようにブロ
ックアドレス生成部１０８に指示して、すでにキャッシ
ュ上に存在するブロックに対してはブロックのロードは
行われないようにする。また、プリフェッチ要求信号１
１８によりプリフェッチ要求がなければ、プロセッサ１
００からの要求のあったブロックのロードのみが実行さ
れる。

【００７５】以上のように、本発明の第１の実施の形態
の第１キャッシュメモリ装置によれば、ロードブロック
数格納部１０４と、ロードアドレス制御部１０７と、プ
ロセッサ１００からのプリフェッチ要求信号１１８と、
ラップアラウンド信号１２０と、ブロックアドレス生成
部１０８と、ワードアドレス生成部１０９を備えたこと
で、キャッシュミス時にミスしたアドレスからブロック
のロードを行いブロック内の最終ワードアドレスになっ
た時点で次のブロック内のワードのロードを行い、最後
のブロック内の全ワードがロードされた後に最初のブロ
ック内のワードをロードすることができる。その結果、
ブロック間に跨って連続アクセスする場合に無駄な待ち
時間が無くなり、必要なデータのアクセスを速やかに行
うことができ、性能の向上を達成することができる。

【００７６】また、キャッシュミス時にプロセッサ１０
０からの要求のあったブロックに連続するブロックのロ
ードを行うか否かはプロセッサ１００からのプリフェッ
チ要求信号１１８によりなされ、また、ブロックに跨っ
てラップアラウンドした順にワードデータをロードする
か否かはプロセッサ１００からのラップアラウンド信号
１２０によりなされるので、実行時に動的にブロックデ
ータのロード方法を変えることが可能である。

【００７７】（第２の実施の形態）図３は本発明の第２
の実施の形態におけるキャッシュメモリ装置を構成する
ブロック図を示している。図３において、１００はプロ
セッサである。１０２は主記憶装置である。

【００７８】１０５はプロセッサ１００からのメモリア
ドレス１２１を保持する第１アドレス格納部である。

【００７９】１０６はプロセッサ１００からのメモリア
クセス要求信号１１６、およびキャッシュミスヒット時
に主記憶装置１０２から連続して複数ブロックをキャッ
シュメモリ装置内にロードすることを要求するプリフェ
ッチ要求信号１１８を受け、メモリアクセス完了信号１
１７をプロセッサ１００へ通知しメモリアクセスリクエ
スト信号１２８を主記憶装置１０２へ与える制御部であ
る。

【００８０】１０４はキャッシュミスヒット時に主記憶
装置１０２からキャッシュメモリ装置内にロードするブ
ロック数を保持するロードブロック数格納部である。

【００８１】３０１はプロセッサ１００から与えられる
アドレス３００を格納する第３アドレス格納部である。

【００８２】３０３は第３アドレス格納部３０１からの
アドレス３０２とプロセッサ１００からのメモリアドレ
ス１２１とを比較する第１比較部である。

【００８３】１０７はロードブロック数格納部１０４か
ら与えられるブロック数１３５と第１比較部３０３から
のラップアラウンド信号３０４からキャッシュミスヒッ
ト時にロードすべきブロックアドレスを生成するように
ブロックアドレス生成部１０８を制御するロードアドレ
ス制御部である。

【００８４】１０８は第１アドレス格納部１０５からブ
ロックアドレス１２５を受け、ロードアドレス制御部１
０７の指示１３２により次にロードすべきブロックに対
応したブロックアドレスを生成するブロックアドレス生
成部である。

【００８５】１０９は第１アドレス格納部１０５からワ
ードアドレス１２６を受け、次にロードすべきワードに
対応したワードアドレスを生成してブロック内の最終ワ
ードアドレスになったことを示すワード最終信号１２４
をロードアドレス制御部１０７へ通知するワードアドレ
ス生成部である。このワード最終信号１２４をロードア
ドレス制御部１０７へ通知することで、ロードアドレス
制御部１０７でブロックアドレスを更新させる。

【００８６】１１４はブロックアドレス生成部１０８で
生成されたブロックアドレス１３０とワードアドレス生
成部１０９で生成されたワードアドレス１３１から主記
憶装置１０２へアクセスすべきアドレス１３４を生成す
る第２アドレス格納部である。

【００８７】１１２は複数ブロックアドレスを保持し、
ブロックアドレス生成部１０８で生成されたブロックア
ドレス１３０を検索して一致したかどうかを示すヒット
信号１２３をロードアドレス制御部１０７と制御部１０
６へ通知するタグ記憶部である。このヒット信号をロー
ドアドレス制御部１０７と制御部１０６へ通知すること
で、キャッシュミスヒットをロードアドレス制御部と制
御部とに知らせる。

【００８８】１１１はタグ記憶部１１２からのエントリ
アドレス１２７によりデータの書き込み、および読み出
しを行うデータ記憶部である。

【００８９】１１０はタグ記憶部１１２からのエントリ
アドレス１２７をもとに次にリプレースすべきエントリ
アドレス１２９を決定してタグ記憶部１１２に指示する
リプレースメント制御部である。

【００９０】１１３は主記憶装置１０２から読み出され
たデータおよびプロセッサ１００からのデータ１１５を
一時的に保持してデータ記憶部１１１へ与える書き込み
データ格納部である。

【００９１】１０３はデータ記憶部１１１からのデータ
１２２を一時的に保持してプロセッサ１００へ与える読
み出しデータ格納部である。

【００９２】以上の第１アドレス格納部１０５とブロッ
クアドレス生成部１０８とワードアドレス生成部１０９
と第２アドレス格納部１１４とロードブロック数格納部
１０４とロードアドレス制御部１０７とリプレースメン
ト制御部１１０と制御部１０６とタグ記憶部１１２とデ
ータ記憶部１１１と書き込みデータ格納部１１３と読み
出しデータ格納部１０３と第３アドレス格納部３０１と
第１比較部３０３とで第２のキャッシュメモリ装置３０
５が構成される。

【００９３】以上のように構成された本発明の第２の実
施の形態によるキャッシュメモリ装置の動作を説明す
る。

【００９４】第１の実施の形態によるキャッシュメモリ
装置との違いは、図１に示したプロセッサ１００からの
ラップアラウンド信号１２０が、第２の実施の形態では
図３に示すように第３アドレス格納部３０１の出力結果
とプロセッサ１００からのメモリアドレス１２１とが第
１比較部３０４に入力されその比較結果３０４で与えら
れることである。例えばここで第１比較部３０３はアド
レスの上位数ビットを比較（ここでは上位８ビットとす
る）して、一致した場合に出力信号３０４がアクティブ
になるとする。

【００９５】具体的には第３アドレス格納部３０１に１
１００００００が格納されているとすると、プロセッサ
１００からのメモリアドレス１２１が１１００００００
から１１ＦＦＦＦＦＦの範囲にあるときは、キャッシュ
ミス時にはブロックに跨ってラップアラウンドした順に
キャッシュ上にロードされる。キャッシュヒット時およ
びミス時の基本的な動作については、ラップアラウンド
信号が外部から与えられるのではなくキャッシュメモリ
装置内で生成される点を除けば、第１の実施の形態で説
明したものと同じである。

【００９６】以上のように、本発明の第２の実施の形態
のキャッシュメモリ装置によれば、ロードブロック数格
納部１０４と、ロードアドレス制御部１０７と、プロセ
ッサ１００からのプリフェッチ要求信号１１８と、第３
アドレス格納部３０１と、第１比較部３０３と、ブロッ
クアドレス生成部１０８と、ワードアドレス生成部１０
９を備えたことで、キャッシュミス時にミスしたアドレ
スからブロックのロードを行いブロック内の最終ワード
アドレスになった時点で次のブロック内のワードのロー
ドが行われ、最後のブロック内の全ワードがロードされ
た後に最初のブロック内のワードがロードされる。その
結果、ブロック間に跨って連続アクセスする場合に無駄
な待ち時間が無くなり、必要なデータのアクセスを速や
かに行うことができ、性能の向上を達成することができ
る。

【００９７】また、キャッシュミス時にプロセッサ１０
０からの要求のあったブロックに連続するブロックのロ
ードを行うか否かはプロセッサ１００からのプリフェッ
チ要求信号１１８によりなされ、また、連続した複数の
ブロックに跨ってラップアラウンドした順にワードデー
タをロードするか否かは第３アドレス格納部３０１に格
納されたアドレスとプロセッサ１００からのメモリアド
レス１２１とが第１比較部３０４に入力されその比較結
果３０４で与えられることによりなされるので、実行時
に動的にブロックデータのロード方法を変えることが可
能である。

【００９８】なお、第１比較部３０３はアドレスの上位
数ビットを比較（ここでは上位８ビットとする）して、
一致した場合に出力信号３０４がアクティブになるとし
たが、大小比較を行い、所定の大小関係が成立した場合
に、出力信号３０４がアクティブになるとしてもよい。

【００９９】（第３の実施の形態）図４は本発明の第３
の実施の形態におけるキャッシュメモリ装置を構成する
ブロック図を示している。図４において、１００はプロ
セッサである。１０２は主記憶装置である。

【０１００】１０５はプロセッサ１００からのメモリア
ドレス１２１を保持する第１アドレス格納部である。

【０１０１】４０１はプロセッサ１００から与えられる
アドレス４００を格納する第４アドレス格納部である。

【０１０２】４０３は第４アドレス格納部４０１からの
アドレス４０２とプロセッサ１００からのメモリアドレ
ス１２１とを比較する第２比較部である。

【０１０３】１０６はプロセッサ１００からのメモリア
クセス要求信号１１６、および第２比較部４０３からの
プリフェッチ要求信号４０４を受け、メモリアクセス完
了信号１１７をプロセッサ１００へ通知しメモリアクセ
スリクエスト信号１２８を主記憶装置１０２へ与える制
御部である。

【０１０４】１０４はキャッシュミスヒット時に主記憶
装置１０２からキャッシュメモリ装置内にロードするブ
ロック数を保持するロードブロック数格納部である。

【０１０５】１０７はロードブロック数格納部１０４か
ら与えられるブロック数１３５とキャッシュミスヒット
時に複数ブロックに跨ってラップアラウンドした順にデ
ータをロードすることを要求するプロセッサ１００から
のラップアラウンド信号１２０からキャッシュミスヒッ
ト時にロードすべきブロックアドレスを生成するように
ブロックアドレス生成部１０８を制御するロードアドレ
ス制御部である。

【０１０６】１０８は第１アドレス格納部１０５からブ
ロックアドレス１２５を受け、ロードアドレス制御部１
０７の指示１３２により次にロードすべきブロックに対
応したブロックアドレスを生成するブロックアドレス生
成部である。

【０１０７】１０９は第１アドレス格納部１０５からワ
ードアドレス１２６を受け、次にロードすべきワードに
対応したワードアドレスを生成してブロック内の最終ワ
ードアドレスになったことを示すワード最終信号１２４
をロードアドレス制御部１０７へ通知するワードアドレ
ス生成部である。このワード最終信号１２４をロードア
ドレス制御部１０７へ通知することで、ロードアドレス
制御部１０７でブロックアドレスを更新させる。

【０１０８】１１４はブロックアドレス生成部１０８で
生成されたブロックアドレス１３０とワードアドレス生
成部１０９で生成されたワードアドレス１３１から主記
憶装置１０２へアクセスすべきアドレス１３４を生成す
る第２アドレス格納部である。

【０１０９】１１２は複数ブロックアドレスを保持し、
ブロックアドレス生成部１０８で生成されたブロックア
ドレス１３０を検索して一致したかどうかを示すヒット
信号１２３をロードアドレス制御部１０７と制御部１０
６へ通知するタグ記憶部である。このヒット信号をロー
ドアドレス制御部１０７と制御部１０６へ通知すること
で、キャッシュミスヒットをロードアドレス制御部と制
御部とに知らせる。

【０１１０】１１１はタグ記憶部１１２からのエントリ
アドレス１２７によりデータの書き込み、および読み出
しを行うデータ記憶部である。

【０１１１】１１０はタグ記憶部１１２からのエントリ
アドレス１２７をもとに次にリプレースすべきエントリ
アドレス１２９を決定してタグ記憶部１１２に指示する
リプレースメント制御部である。

【０１１２】１１３は主記憶装置１０２から読み出され
たデータおよびプロセッサ１００からのデータ１１５を
一時的に保持してデータ記憶部１１１へ与える書き込み
データ格納部である。

【０１１３】１０３はデータ記憶部１１１からのデータ
１２２を一時的に保持してプロセッサ１００へ与える読
み出しデータ格納部である。

【０１１４】以上の第１アドレス格納部１０５とブロッ
クアドレス生成部１０８とワードアドレス生成部１０９
と第２アドレス格納部１１４とロードブロック数格納部
１０４とロードアドレス制御部１０７とリプレースメン
ト制御部１１０と制御部１０６とタグ記憶部１１２とデ
ータ記憶部１１１と書き込みデータ格納部１１３と読み
出しデータ格納部１０３と第４アドレス格納部４０１と
第２比較部４０３とで第３のキャッシュメモリ装置４０
５が構成される。

【０１１５】以上のように構成された本発明の第３の実
施の形態によるキャッシュメモリ装置の動作を説明す
る。

【０１１６】第１の実施の形態によるキャッシュメモリ
装置との違いは、図１に示したプロセッサ１００からの
プリフェッチ要求信号１１８が、第３の実施の形態では
図４に示すように第４アドレス格納部４０１の出力結果
とプロセッサ１００からのメモリアドレス１２１とが第
２比較部４０３に入力されその比較結果４０４で与えら
れることである。例えばここで第２比較部４０３はアド
レスの上位数ビットを比較（ここでは上位８ビットとす
る）して、一致した場合に出力信号４０４がアクティブ
になるとする。

【０１１７】具体的には第４アドレス格納部４０１に１
１００００００が格納されているとすると、プロセッサ
１００からのメモリアドレス１２１が１１００００００
から１１ＦＦＦＦＦＦの範囲にあるときは、キャッシュ
ミス時にはミスのあったアドレスを含むブロックとそれ
に続くブロックもキャッシュ上にロードされる。キャッ
シュヒット時およびミス時の基本的な動作については、
プリフェッチ要求信号が外部から与えられるのではなく
キャッシュメモリ装置内で生成される点を除けば、第１
の実施の形態で説明したものと同じである。

【０１１８】以上のように、本発明の第３の実施の形態
のキャッシュメモリ装置によれば、ロードブロック数格
納部１０４と、ロードアドレス制御部１０７と、プロセ
ッサ１００からのラップアラウンド信号１２０と、第４
アドレス格納部４０１と、第２比較部４０３と、ブロッ
クアドレス生成部１０８と、ワードアドレス生成部１０
９を備えたことで、キャッシュミス時にミスしたアドレ
スからブロックのロードを行いブロック内の最終ワード
アドレスになった時点で次のブロック内のワードのロー
ドが行われ、最後のブロック内の全ワードがロードされ
た後に最初のブロック内のワードがロードされる。その
結果、ブロック間に跨って連続アクセスする場合に無駄
な待ち時間が無くなり、必要なデータのアクセスを速や
かに行うことができ、性能の向上を達成することができ
る。

【０１１９】また、キャッシュミス時にプロセッサ１０
０からの要求のあったブロックに連続するブロックのロ
ードを行うか否かは第４アドレス格納部４０１に格納さ
れたアドレスとプロセッサ１００からのメモリアドレス
１２１とが第２比較部４０３に入力されその比較結果４
０４で与えられることにによりなされ、また、連続した
複数のブロックに跨ってラップアラウンドした順にワー
ドデータをロードするか否かはプロセッサ１００からの
ラップアラウンド信号１２０によりなされるので、実行
時に動的にブロックデータのロード方法を変えることが
可能である。

【０１２０】なお、第２比較部４０３はアドレスの上位
数ビットを比較（ここでは上位８ビットとする）して、
一致した場合に出力信号４０４がアクティブになるとし
たが、大小比較を行い、所定の大小関係が成立した場合
に、出力信号３０４がアクティブになるとしてもよい。

【０１２１】（第４の実施の形態）図５は本発明の第４
の実施の形態におけるキャッシュメモリ装置を構成する
ブロック図を示している。図５において、１００はプロ
セッサである。１０２は主記憶装置である。

【０１２２】１０５はプロセッサ１００からのメモリア
ドレス１２１を保持する第１アドレス格納部である。

【０１２３】１０６はプロセッサ１００からのメモリア
クセス要求信号１１６、およびキャッシュミスヒット時
に主記憶装置１０２から連続して複数ブロックをキャッ
シュメモリ装置内にロードすることを要求するプリフェ
ッチ要求信号１１８を受け、メモリアクセス完了信号１
１７をプロセッサ１００へ通知しメモリアクセスリクエ
スト信号１２８を主記憶装置１０２へ与える制御部であ
る。

【０１２４】１０４はキャッシュミスヒット時に主記憶
装置１０２からキャッシュメモリ装置内にロードするブ
ロック数を保持するロードブロック数格納部である。

【０１２５】５０１はプロセッサ１００から与えられる
アドレス５００を格納する第５アドレス格納部である。

【０１２６】５０３は第５アドレス格納部５０１からの
アドレス５０２とプロセッサ１００からのメモリアドレ
ス１２１とを比較する第３比較部である。

【０１２７】１０７はロードブロック数格納部１０４か
ら与えられる第３比較部５０３からのロードブロック数
選択信号５０４により選択されたロードブロック数格納
部１０４から与えられるブロック数５０６とキャッシュ
ミスヒット時に複数ブロックに跨ってラップアラウンド
した順にデータをロードすることを要求するプロセッサ
１００からのラップアラウンド信号１２０からキャッシ
ュミスヒット時にロードすべきブロックアドレスを生成
するようにブロックアドレス生成部１０８を制御するロ
ードアドレス制御部である。

【０１２８】１０８は第１アドレス格納部１０５からブ
ロックアドレス１２５を受け、ロードアドレス制御部１
０７の指示１３２により次にロードすべきブロックに対
応したブロックアドレスを生成するブロックアドレス生
成部である。

【０１２９】１０９は第１アドレス格納部１０５からワ
ードアドレス１２６を受け、次にロードすべきワードに
対応したワードアドレスを生成してブロック内の最終ワ
ードアドレスになったことを示すワード最終信号１２４
をロードアドレス制御部１０７へ通知するワードアドレ
ス生成部である。このワード最終信号１２４をロードア
ドレス制御部１０７へ通知することで、ロードアドレス
制御部１０７でブロックアドレスを更新させる。

【０１３０】１１４はブロックアドレス生成部１０８で
生成されたブロックアドレス１３０とワードアドレス生
成部１０９で生成されたワードアドレス１３１から主記
憶装置１０２へアクセスすべきアドレス１３４を生成す
る第２アドレス格納部である。

【０１３１】１１２は複数ブロックアドレスを保持し、
ブロックアドレス生成部１０８で生成されたブロックア
ドレス１３０を検索して一致したかどうかを示すヒット
信号１２３をロードアドレス制御部１０７と制御部１０
６へ通知するタグ記憶部である。このヒット信号をロー
ドアドレス制御部１０７と制御部１０６へ通知すること
で、キャッシュミスヒットをロードアドレス制御部１０
７と制御部１０６とに知らせる。

【０１３２】１１１はタグ記憶部１１２からのエントリ
アドレス１２７によりデータの書き込み、および読み出
しを行うデータ記憶部である。

【０１３３】１１０はタグ記憶部１１２からのエントリ
アドレス１２７をもとに次にリプレースすべきエントリ
アドレス１２９を決定してタグ記憶部１１２に指示する
リプレースメント制御部である。

【０１３４】１１３は主記憶装置１０２から読み出され
たデータおよびプロセッサ１００からのデータ１１５を
一時的に保持してデータ記憶部１１１へ与える書き込み
データ格納部である。

【０１３５】１０３はデータ記憶部１１１からのデータ
１２２を一時的に保持してプロセッサ１００へ与える読
み出しデータ格納部である。

【０１３６】以上の第１アドレス格納部１０５とブロッ
クアドレス生成部１０８とワードアドレス生成部１０９
と第２アドレス格納部１１４とロードブロック数格納部
１０４とロードアドレス制御部１０７とリプレースメン
ト制御部１１０と制御部１０６とタグ記憶部１１２とデ
ータ記憶部１１１と書き込みデータ格納部１１３と読み
出しデータ格納部１０３と第５アドレス格納部５０１と
第３比較部５０３とで第４のキャッシュメモリ装置５０
５が構成される。

【０１３７】以上のように構成された本発明の第４の実
施の形態によるキャッシュメモリ装置の動作を説明す
る。

【０１３８】第１の実施の形態によるキャッシュメモリ
装置との違いは、図５に示すようにロードブロック数格
納部１０４に格納された複数のブロック数の中から、第
５アドレス格納部５０１の出力結果とプロセッサ１００
からのメモリアドレス１２１とが第３比較部５０３に入
力されその比較結果であるロードブロック数選択信号５
０４で選択されたブロック数がロードブロック数格納部
１０４からロードアドレス生成部１０７へ送られること
である。

【０１３９】例えばここではロードブロック数格納部１
０４には３通りのブロック数、２、３、４が格納されて
いるとし、第３比較部５０３はアドレスの上位数ビット
を比較（ここでは上位８ビットとする）して、第５アド
レス格納部５０１の出力結果とメモリアドレス１２１と
の比較結果により、一致した場合、第５アドレス格納部
５０１の出力結果が大きい場合、第５アドレス格納部５
０１の出力結果が小さい場合により、それぞれロードブ
ロック数格納部１０４に格納されている値、２、３、４
を選択してロードアドレス制御部１０７に与えられるよ
うにするものとする。

【０１４０】具体的には第５アドレス格納部５０１に０
１００００００が格納されているとすると、プロセッサ
１００からのメモリアドレス１２１が０１００００００
から０１ＦＦＦＦＦＦの範囲にあるとき（一致する場
合）は、キャッシュミス時にはミスのあったアドレスを
含むブロックとそれに続く残り１ブロックもキャッシュ
上にロードされる。

【０１４１】また、００００００００から００ＦＦＦＦ
ＦＦの範囲にあるとき（第５アドレス格納部５０１の出
力結果が大きい場合）は、キャッシュミス時にはミスの
あったアドレスを含むブロックとそれに続く残り２ブロ
ックもキャッシュ上にロードされる。

【０１４２】また、０２００００００からＦＦＦＦＦＦ
ＦＦの範囲にあるとき（第５アドレス格納部５０１の出
力結果が小さい場合）は、キャッシュミス時にはミスの
あったアドレスを含むブロックとそれに続く残り３ブロ
ックもキャッシュ上にロードされる。

【０１４３】キャッシュヒット時およびミス時の基本的
な動作については、ロードブロック数が第５アドレス格
納部５０１に格納されているアドレスとプロセッサ１０
０からのメモリアドレスの比較結果に応じて変わる点を
除けば、第１の実施の形態で説明したものと同じであ
る。

【０１４４】以上のように、本発明の第４の実施の形態
のキャッシュメモリ装置によれば、ロードブロック数格
納部１０４と、ロードアドレス制御部１０７と、プロセ
ッサ１００からのラップアラウンド信号１２０と、第５
アドレス格納部５０１と、第３比較部５０３と、ブロッ
クアドレス生成部１０８と、ワードアドレス生成部１０
９を備えたことで、キャッシュミス時にミスしたアドレ
スからブロックのロードを行いブロック内の最終ワード
アドレスになった時点で次のブロック内のワードのロー
ドが行われ、最後のブロック内の全ワードがロードされ
た後に最初のブロック内のワードがロードされる。その
結果、ブロック間に跨って連続アクセスする場合に無駄
な待ち時間が無くなり、必要なデータのアクセスを速や
かに行うことができ、性能の向上を達成することができ
る。

【０１４５】また、キャッシュミス時にプロセッサ１０
０からの要求のあったブロックに連続するブロックのロ
ードを行うか否かはプロセッサ１００からのプリフェッ
チ要求信号１１８で与えられることによりなされ、ま
た、ブロックに跨ってラップアラウンドした順にワード
データをロードするか否かはプロセッサ１００からのラ
ップアラウンド信号１２０によりなされ、さらに連続し
てロードするブロック数は第５アドレス格納部５０１に
格納されている値とプロセッサ１００からのメモリアド
レス１２１により選択されるので、実行時に動的にブロ
ックデータのロード方法を変えることが可能である。

【０１４６】

【発明の効果】以上に説明したように、本発明の請求項
１記載のキャッシュメモリ装置によれば、キャッシュミ
スヒット時に主記憶装置からロードするブロック数をロ
ードブロック数格納部で保持し、ブロックアドレス生成
部で第１アドレス格納部から第１のブロックアドレスを
受け、次にロードすべきブロックに対応した第２のブロ
ックアドレスを生成し、ロードアドレス制御部でロード
ブロック数格納部から与えられるブロック数とキャッシ
ュミスヒット時に複数ブロックに跨ってラップアラウン
ドした順にデータをロードすることを要求するプロセッ
サからのラップアラウンド信号からキャッシュミスヒッ
ト時に次にロードすべきブロックに対応した第２のブロ
ックアドレスを生成するようにブロックアドレス生成部
を制御し、ワードアドレス生成部で第１アドレス格納部
から第１のワードアドレスを受け、次にロードすべきワ
ードに対応した第２のワードアドレスを生成し、ブロッ
ク内の最終ワードアドレスになったことをロードアドレ
ス制御部へ通知することによりロードアドレス制御部で
第２のブロックアドレスを更新させるようにしたことに
より、キャッシュミス時にロードブロック数格納部に設
定されたブロック数とプロセッサからのラップアラウン
ド信号とからキャッシュミスしたブロックから順次自キ
ャッシュ内にロードしていき、ワードアドレス生成部か
らのブロック内の最終ワードアドレスになったことを通
知された時点で次のブロックのロードを行い、最終ブロ
ックのロード完了後に最初のブロック内の残りのワード
のロードを完了するので、キャッシュミスしたワードか
ら順次ロードしていきそのブロック内の全ワードのロー
ドの完了を待たずに次のブロック内のワードのロードを
行うので、ブロック間に跨って連続アクセスする場合に
無駄な待ち時間が無くなり性能向上が図れるという有利
な効果が得られる。

【０１４７】また、本発明の請求項４記載のキャッシュ
メモリ装置によれば、ロードブロック数格納部でキャッ
シュミスヒット時に主記憶装置からロードするブロック
数を保持し、第３アドレス格納部にプロセッサから与え
られるアドレスを格納し、第３アドレス格納部からのア
ドレスとプロセッサからのメモリアドレスを第１比較部
で比較し、ブロックアドレス生成部で第１アドレス格納
部から第１のブロックアドレスを受け、次にロードすべ
きブロックに対応した第２のブロックアドレスを生成
し、ロードアドレス制御部でロードブロック数格納部か
ら与えられるブロック数と第１比較部からのラップアラ
ウンド信号からキャッシュミスヒット時に次にロードす
べきブロックに対応した第２のブロックアドレスを生成
するようにブロックアドレス生成部を制御し、ワードア
ドレス生成部で第１アドレス格納部から第１のワードア
ドレスを受け、次にロードすべきワードに対応した第２
のワードアドレスを生成し、ブロック内の最終ワードア
ドレスになったことをロードアドレス制御部へ通知する
ことによりロードアドレス制御部で第２のブロックアド
レスを更新させるようにしたことにより、キャッシュミ
スした時にアクセスしたアドレスと第３アドレス格納部
に設定されたアドレスとの関係から、ブロックデータの
ロードにおいて複数のブロックに跨ってラップアラウン
ドした順にワードをロードするかどうかが決定され、自
キャッシュメモリ内へのロードが実行されるので、ブロ
ック間に跨ってラップアラウンドするかどうかがソフト
ウエアで柔軟に制御でき、アプリケーションに応じたキ
ャッシュ制御が可能になるという有利な効果が得られ
る。その他の効果は請求項１記載のキャッシュメモリ装
置と同様である。

【０１４８】また、本発明の請求項６記載のキャッシュ
メモリ装置によれば、第４アドレス格納部にプロセッサ
から与えられるアドレスを格納し、第２比較部で第４ア
ドレス格納部からのアドレスとプロセッサからのメモリ
アドレスを比較し、ロードブロック数格納部でキャッシ
ュミスヒット時に主記憶装置からロードするブロック数
を保持し、ブロックアドレス生成部で第１アドレス格納
部から第１のブロックアドレスを受け、次にロードすべ
きブロックに対応した第２のブロックアドレスを生成
し、ロードアドレス制御部でロードブロック数格納部か
ら与えられるブロック数とキャッシュミスヒット時に複
数ブロックに跨ってラップアラウンドした順にデータを
ロードすることを要求するプロセッサからのラップアラ
ウンド信号からキャッシュミスヒット時に次にロードす
べきブロックに対応した第２のブロックアドレスを生成
するようにブロックアドレス生成部を制御し、ワードア
ドレス生成部で第１アドレス格納部から第１のワードア
ドレスを受け、次にロードすべきワードに対応した第２
のワードアドレスを生成し、ブロック内の最終ワードア
ドレスになったことをロードアドレス制御部へ通知する
ことによりロードアドレス制御部で第２のブロックアド
レスを更新させるようにしたことにより、キャッシュミ
スした時にアクセスしたアドレスと第４アドレス格納部
に設定されたアドレスとの関係から、最初のブロックデ
ータに続く複数ブロックをプリフェッチするかどうかが
決定され、自キャッシュメモリ内へのロードが実行され
るので、１回のキャッシュミスで複数ブロックをロード
するか否かがソフトウエアで柔軟に制御できるためアプ
リケーションに応じたキャッシュ制御が可能になるとい
う有利な効果が得られる。その他の効果は請求項１記載
のキャッシュメモリ装置と同様である。

【０１４９】また、本発明の請求項８記載のキャッシュ
メモリ装置によれば、ロードブロック数格納部でキャッ
シュミスヒット時に主記憶装置からロードするブロック
数を保持し、第５アドレス格納部にプロセッサから与え
られるアドレスを格納し、第３比較部で第５アドレス格
納部からのアドレスとプロセッサからのメモリアドレス
を比較し、ブロックアドレス生成部で第１アドレス格納
部から第１のブロックアドレスを受け、次にロードすべ
きブロックに対応した第２のブロックアドレスを生成
し、ロードアドレス制御部で第３比較部からのロードブ
ロック数選択信号により選択されたロードブロック数格
納部から与えられるブロック数とキャッシュミスヒット
時に複数ブロックに跨ってラップアラウンドした順にデ
ータをロードすることを要求するプロセッサからのラッ
プアラウンド信号からキャッシュミスヒット時に次にロ
ードすべきブロックに対応した第２のブロックアドレス
を生成するようにブロックアドレス生成部を制御し、ワ
ードアドレス生成部で第１アドレス格納部から第１のワ
ードアドレスを受け、次にロードすべきワードに対応し
た第２のワードアドレスを生成し、ブロック内の最終ワ
ードアドレスになったことをロードアドレス制御部へ通
知することによりロードアドレス制御部で第２のブロッ
クアドレスを更新させるようにしたことにより、キャッ
シュミスした時にアクセスしたアドレスと第５アドレス
格納部に設定されたアドレスとの関係から、最初のブロ
ックデータに続くプリフェッチすべき複数ブロックのブ
ロック数が決定され、自キャッシュメモリ内へのロード
が実行されるので、１回のキャッシュミスでロードする
ブロック数をソフトウエアで柔軟に設定できるためアプ
リケーションに応じたキャッシュ制御が可能になるとい
う有利な効果が得られる。その他の効果は請求項１記載
のキャッシュメモリ装置と同様である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるキャッシュ
メモリ装置を構成するブロック図である。

【図２】従来のキャッシュメモリ装置を構成するブロッ
ク図である。

【図３】本発明の第２の実施の形態におけるキャッシュ
メモリ装置を構成するブロック図である。

【図４】本発明の第３の実施の形態におけるキャッシュ
メモリ装置を構成するブロック図である。

【図５】本発明の第４の実施の形態におけるキャッシュ
メモリ装置を構成するブロック図である。

【符号の説明】

１００ プロセッサ １０１ 第１キャッシュメモリ装置 １０２ 主記憶装置 １１８ プリフェッチ要求信号 １２０ ラップアラウンド信号 １０４ ロードブロック数格納部 １０７ ロードアドレス格納部 ３０５ 第２キャッシュメモリ装置 ４０５ 第３キャッシュメモリ装置 ５０５ 第４キャッシュメモリ装置

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プロセッサと主記憶装置との間に置かれ
   たキャッシュメモリ装置であって、 前記プロセッサが前記主記憶装置にアクセスする時に出
   力されるメモリアドレスから第１のブロックアドレスと
   第１のワードアドレスを生成する第１アドレス格納部
   と、 前記プロセッサからのメモリアクセス要求信号、および
   キャッシュミスヒット時に前記主記憶装置から連続して
   複数ブロックをロードすることを要求するプリフェッチ
   要求信号を受け、メモリアクセス完了を前記プロセッサ
   へ通知する制御部と、 キャッシュミスヒット時に前記主記憶装置からロードす
   るブロック数を保持するロードブロック数格納部と、 前記第１アドレス格納部から前記第１のブロックアドレ
   スを受け、次にロードすべきブロックに対応した第２の
   ブロックアドレスを生成するブロックアドレス生成部
   と、 前記ロードブロック数格納部から与えられるブロック数
   とキャッシュミスヒット時に複数ブロックに跨ってラッ
   プアラウンドした順にデータをロードすることを要求す
   る前記プロセッサからのラップアラウンド信号からキャ
   ッシュミスヒット時に次にロードすべきブロックに対応
   した前記第２のブロックアドレスを生成するように前記
   ブロックアドレス生成部を制御するロードアドレス制御
   部と、 前記第１アドレス格納部から前記第１のワードアドレス
   を受け、次にロードすべきワードに対応した第２のワー
   ドアドレスを生成し、ブロック内の最終ワードアドレス
   になったことを前記ロードアドレス制御部へ通知するこ
   とにより前記ロードアドレス制御部で前記第２のブロッ
   クアドレスを更新させるワードアドレス生成部と、 前記ブロックアドレス生成部で生成された前記第２のブ
   ロックアドレスと前記ワードアドレス生成部で生成され
   た前記第２のワードアドレスから前記主記憶装置へアク
   セスすべきアドレスを生成する第２アドレス格納部と、 複数のブロックアドレスを保持し、前記ブロックアドレ
   ス生成部で生成された前記第２のブロックアドレスと一
   致するブロックアドレスが前記複数のブロックアドレス
   中にあるかをサーチして一致したかどうかを示すヒット
   信号を前記ロードアドレス制御部と前記制御部へ通知す
   ることによりキャッシュミスヒットを前記ロードアドレ
   ス制御部と前記制御部とに知らせるタグ記憶部と、 前記タグ記憶部からのエントリアドレスによりデータの
   書き込み、および読み出しを行うデータ記憶部と、 前記タグ記憶部からのエントリアドレスをもとに次にリ
   プレースすべきエントリアドレスを決定して前記タグ記
   憶部に指示するリプレースメント制御部と、 前記主記憶装置から読み出されたデータおよび前記プロ
   セッサからのデータを一時的に保持して前記データ記憶
   部へ与える書き込みデータ格納部と、 前記データ記憶部からのデータを一時的に保持して前記
   プロセッサへ与える読み出しデータ格納部とを備えたこ
   とを特徴とするキャッシュメモリ装置。
2. 【請求項２】 タグ記憶部は、ブロックアドレス生成部
   からの第２のブロックアドレスと一致するブロックアド
   レスが保持した複数のブロックアドレスの中にあるかを
   サーチし、前記第２のブロックアドレスと一致するブロ
   ックアドレスを検出するとこのブロックアドレスが格納
   されているエントリアドレスを出力し、一致するブロッ
   クアドレスがない場合にはリプレースメント制御部で決
   定されるリプレースされるべきエントリアドレスに前記
   第２のブロックアドレスを格納することを特徴とする請
   求項１記載のキャッシュメモリ装置。
3. 【請求項３】 ロードアドレス制御部は、ロードすべき
   ブロック数を一時的に記憶するカウンタ部を備えてお
   り、このカウンタ部にはロード開始時にロードブロック
   数格納部からのブロック数が設定され、ラップアラウン
   ド信号でラップアラウンド要求がある場合はワードアド
   レス生成部からのブロック内最終ワード完了通知、また
   はタグ記憶部からのヒット信号が一致を示す場合は１つ
   だけカウントダウンされ、カウントダウンされた結果が
   ０になればロード開始時の最初のブロックに対応した第
   ２のブロックアドレスを生成するように前記ブロックア
   ドレス生成部に指示を行うことを特徴とする請求項１ま
   たは２記載のキャッシュメモリ装置。
4. 【請求項４】 プロセッサと主記憶装置との間に置かれ
   たキャッシュメモリ装置であって、 前記プロセッサが前記主記憶装置にアクセスする時に出
   力されるメモリアドレスから第１のブロックアドレスと
   第１のワードアドレスを生成する第１アドレス格納部
   と、 前記プロセッサからのメモリアクセス要求信号、および
   キャッシュミスヒット時に前記主記憶装置から連続して
   複数ブロックをロードすることを要求するプリフェッチ
   要求信号を受け、メモリアクセス完了を前記プロセッサ
   へ通知する制御部と、 キャッシュミスヒット時に前記主記憶装置からロードす
   るブロック数を保持するロードブロック数格納部と、 前記プロセッサから与えられるアドレスを格納する第３
   アドレス格納部と、 前記第３アドレス格納部からのアドレスと前記プロセッ
   サからのメモリアドレスを比較する第１比較部と、 前記第１アドレス格納部から前記第１のブロックアドレ
   スを受け、次にロードすべきブロックに対応した第２の
   ブロックアドレスを生成するブロックアドレス生成部
   と、 前記ロードブロック数格納部から与えられるブロック数
   と前記第１比較部からのラップアラウンド信号からキャ
   ッシュミスヒット時に次にロードすべきブロックに対応
   した前記第２のブロックアドレスを生成するように前記
   ブロックアドレス生成部を制御するロードアドレス制御
   部と、 前記第１アドレス格納部から前記第１のワードアドレス
   を受け、次にロードすべきワードに対応した第２のワー
   ドアドレスを生成し、ブロック内の最終ワードアドレス
   になったことを前記ロードアドレス制御部へ通知するこ
   とにより前記ロードアドレス制御部で前記第２のブロッ
   クアドレスを更新させるワードアドレス生成部と、 前記ブロックアドレス生成部で生成された前記第２のブ
   ロックアドレスと前記ワードアドレス生成部で生成され
   た前記第２のワードアドレスから前記主記憶装置へアク
   セスすべきアドレスを生成する第２アドレス格納部と、 複数のブロックアドレスを保持し、前記ブロックアドレ
   ス生成部で生成された前記第２のブロックアドレスと一
   致するブロックアドレスが前記複数のブロックアドレス
   中にあるかをサーチして一致したかどうかを示すヒット
   信号を前記ロードアドレス制御部と前記制御部へ通知す
   ることによりキャッシュミスヒットを前記ロードアドレ
   ス制御部と前記制御部とに知らせるタグ記憶部と、 前記タグ記憶部からのエントリアドレスによりデータの
   書き込み、および読み出しを行うデータ記憶部と、 前記タグ記憶部からのエントリアドレスをもとに次にリ
   プレースすべきエントリアドレスを決定して前記タグ記
   憶部に指示するリプレースメント制御部と、 前記主記憶装置から読み出されたデータおよび前記プロ
   セッサからのデータを一時的に保持して前記データ記憶
   部へ与える書き込みデータ格納部と、 前記データ記憶部からのデータを一時的に保持して前記
   プロセッサへ与える読み出しデータ格納部とを備えたこ
   とを特徴とするキャッシュメモリ装置。
5. 【請求項５】 第１比較部は、予め第３アドレス格納部
   に設定されたアドレスとプロセッサからのメモリアドレ
   スとを比較し、一致もしくは大小関係が成立した場合
   に、キャッシュミスヒット時に複数ブロックに跨ってラ
   ップアラウンドした順にデータをロードすることを要求
   するラップアラウンド信号をロードアドレス制御部に与
   えることを特徴とする請求項４記載のキャッシュメモリ
   装置。
6. 【請求項６】 プロセッサと主記憶装置との間に置かれ
   たキャッシュメモリ装置であって、 前記プロセッサが前記主記憶装置にアクセスする時に出
   力されるメモリアドレスから第１のブロックアドレスと
   第１のワードアドレスを生成する第１アドレス格納部
   と、 前記プロセッサから与えられるアドレスを格納する第４
   アドレス格納部と、 前記第４アドレス格納部からのアドレスと前記プロセッ
   サからのメモリアドレスを比較する第２比較部と、 前記プロセッサからのメモリアクセス要求信号、および
   前記第２比較部からのプリフェッチ要求信号を受け、メ
   モリアクセス完了を前記プロセッサへ通知する制御部
   と、 キャッシュミスヒット時に前記主記憶装置からロードす
   るブロック数を保持するロードブロック数格納部と、 前記第１アドレス格納部から前記第１のブロックアドレ
   スを受け、次にロードすべきブロックに対応した第２の
   ブロックアドレスを生成するブロックアドレス生成部
   と、 前記ロードブロック数格納部から与えられるブロック数
   とキャッシュミスヒット時に複数ブロックに跨ってラッ
   プアラウンドした順にデータをロードすることを要求す
   る前記プロセッサからのラップアラウンド信号からキャ
   ッシュミスヒット時に次にロードすべきブロックに対応
   した前記第２のブロックアドレスを生成するように前記
   ブロックアドレス生成部を制御するロードアドレス制御
   部と、 前記第１アドレス格納部から前記第１のワードアドレス
   を受け、次にロードすべきワードに対応した第２のワー
   ドアドレスを生成し、ブロック内の最終ワードアドレス
   になったことを前記ロードアドレス制御部へ通知するこ
   とにより前記ロードアドレス制御部で前記第２のブロッ
   クアドレスを更新させるワードアドレス生成部と、 前記ブロックアドレス生成部で生成された前記第２のブ
   ロックアドレスと前記ワードアドレス生成部で生成され
   た前記第２のワードアドレスから前記主記憶装置へアク
   セスすべきアドレスを生成する第２アドレス格納部と、 複数のブロックアドレスを保持し、前記ブロックアドレ
   ス生成部で生成された前記第２のブロックアドレスと一
   致するブロックアドレスが前記複数のブロックアドレス
   中にあるかをサーチして一致したかどうかを示すヒット
   信号を前記ロードアドレス制御部と前記制御部へ通知す
   ることによりキャッシュミスヒットを前記ロードアドレ
   ス制御部と前記制御部とに知らせるタグ記憶部と、 前記タグ記憶部からのエントリアドレスによりデータの
   書き込み、および読み出しを行うデータ記憶部と、 前記タグ記憶部からのエントリアドレスをもとに次にリ
   プレースすべきエントリアドレスを決定して前記タグ記
   憶部に指示するリプレースメント制御部と、 前記主記憶装置から読み出されたデータおよび前記プロ
   セッサからのデータを一時的に保持して前記データ記憶
   部へ与える書き込みデータ格納部と、 前記データ記憶部からのデータを一時的に保持して前記
   プロセッサへ与える読み出しデータ格納部とを備えたこ
   とを特徴とするキャッシュメモリ装置。
7. 【請求項７】 第２比較部は、予め第４アドレス格納部
   に設定されたアドレスとプロセッサからのメモリアドレ
   スとを比較し、一致もしくは大小関係が成立した場合
   に、キャッシュミスヒット時に主記憶装置から連続して
   複数ブロックをロードすることを要求するプリフェッチ
   要求信号を制御部に与えることを特徴とする請求項６記
   載のキャッシュメモリ装置。
8. 【請求項８】 プロセッサと主記憶装置との間に置かれ
   たキャッシュメモリ装置であって、 前記プロセッサが前記主記憶装置にアクセスする時に出
   力されるメモリアドレスから第１のブロックアドレスと
   第１のワードアドレスを生成する第１アドレス格納部
   と、 前記プロセッサからのメモリアクセス要求信号、および
   キャッシュミスヒット時に前記主記憶装置から連続して
   複数ブロックをロードすることを要求するプリフェッチ
   要求信号を受け、メモリアクセス完了を前記プロセッサ
   へ通知する制御部と、 キャッシュミスヒット時に前記主記憶装置からロードす
   るブロック数を保持するロードブロック数格納部と、 前記プロセッサから与えられるアドレスを格納する第５
   アドレス格納部と、 前記第５アドレス格納部からのアドレスと前記プロセッ
   サからのメモリアドレスを比較する第３比較部と、 前記第１アドレス格納部から前記第１のブロックアドレ
   スを受け、次にロードすべきブロックに対応した第２の
   ブロックアドレスを生成するブロックアドレス生成部
   と、 前記第３比較部からのロードブロック数選択信号により
   選択された前記ロードブロック数格納部から与えられる
   ブロック数とキャッシュミスヒット時に複数ブロックに
   跨ってラップアラウンドした順にデータをロードするこ
   とを要求する前記プロセッサからのラップアラウンド信
   号からキャッシュミスヒット時に次にロードすべきブロ
   ックに対応した前記第２のブロックアドレスを生成する
   ように前記ブロックアドレス生成部を制御するロードア
   ドレス制御部と、 前記第１アドレス格納部から前記第１のワードアドレス
   を受け、次にロードすべきワードに対応した第２のワー
   ドアドレスを生成し、ブロック内の最終ワードアドレス
   になったことを前記ロードアドレス制御部へ通知するこ
   とにより前記ロードアドレス制御部で前記第２のブロッ
   クアドレスを更新させるワードアドレス生成部と、 前記ブロックアドレス生成部で生成された前記第２のブ
   ロックアドレスと前記ワードアドレス生成部で生成され
   た前記第２のワードアドレスから前記主記憶装置へアク
   セスすべきアドレスを生成する第２アドレス格納部と、 複数のブロックアドレスを保持し、前記ブロックアドレ
   ス生成部で生成された前記第２のブロックアドレスと一
   致するブロックアドレスが前記複数のブロックアドレス
   中にあるかをサーチして一致したかどうかを示すヒット
   信号を前記ロードアドレス制御部と前記制御部へ通知す
   ることによりキャッシュミスヒットを前記ロードアドレ
   ス制御部と前記制御部とに知らせるタグ記憶部と、 前記タグ記憶部からのエントリアドレスによりデータの
   書き込み、および読み出しを行うデータ記憶部と、 前記タグ記憶部からのエントリアドレスをもとに次にリ
   プレースすべきエントリアドレスを決定して前記タグ記
   憶部に指示するリプレースメント制御部と、 前記主記憶装置から読み出されたデータおよび前記プロ
   セッサからのデータを一時的に保持して前記データ記憶
   部へ与える書き込みデータ格納部と、 前記データ記憶部からのデータを一時的に保持して前記
   プロセッサへ与える読み出しデータ格納部とを備えたこ
   とを特徴とするキャッシュメモリ装置。