JP2001344152A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュミスが生じた際に、外部メモリア
クセスによる待ち時間や、先行的に外部メモリ装置に対
して行った無駄なアクセスを無くすこと。 【解決手段】 キャッシュメモリ装置１Ａにおいて、先
行ミス検出回路２３と置換制御回路２４とプリフェッチ
バッファ２５を設ける。先行ミス検出回路２３はアドレ
ス４で指定されたエントリーの次のエントリーの次第２
タグ３７とアドレス４の第２タグ３２とを比較し、先行
ミス信号３８を出力する。置換制御回路２４は先行ミス
信号３８が与えられると、アドレス４をインクリメント
し、外部メモリ装置３から次のエントリーのデータを読
み出し、プリフェッチバッファ２５へ格納する。こうし
てデータのプリフェッチを効率よく行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、先行的に外部メモ
リよりデータの読み出しを行うキャッシュメモリ装置に
関する。

【０００２】

【従来の技術】近年の電子技術の発展により、マイクロ
コンピュータを用いた情報処理装置が普及し、あらゆる
分野で用いられている。情報処理装置において、中央処
理装置であるＣＰＵの動作速度は外部メモリ装置の読み
出し速度と比べ非常に速い。このため情報処理装置に
は、ＣＰＵと外部メモリ装置の速度差を吸収するため、
アクセス頻度の高いデータを一時的に保持するキャッシ
ュメモリ装置が設けらる。キャッシュメモリ装置は外部
メモリ装置に比べて小容量であるが、高速動作が可能な
ことを特徴とする。

【０００３】ＣＰＵはデータをアクセスするに際し、先
ずキャッシュメモリ装置をアクセスし、必要なデータが
存在する場合、即ちキャッシュがヒットすると、高速に
データの読み出し又は書き込みを行う。必要なデータが
キャッシュメモリ装置に存在しない場合、即ちキャッシ
ュがミスすると、外部メモリ装置をアクセスし、必要な
データをキャッシュメモリ装置へ転送し、ＣＰＵはその
データに対して読み出し又は書き込みを行う。

【０００４】図１５に従来のキャッシュメモリ装置を用
いた情報処理装置の構成図を示す。本図において情報処
理装置は、破線部で示すキャッシュメモリ装置１０１、
中央処理装置（ＣＰＵ）２、外部メモリ装置３を含んで
構成される。キャッシュメモリ装置１０１はタグメモリ
１０２、データメモリ１０３、ヒット検出回路１０７、
置換制御回路１０８を有している。タグメモリ１０２は
複数のタグエントリー１０４を備え、データメモリ１０
８は各タグエントリー１０４に対応した複数のデータエ
ントリー１０５を備えている。タグエントリー１０４は
タグ部１０６と有効ビットＶから構成される。ヒット検
出回路１０７はアドレス４中のタグ部１２１と、タグメ
モリ１０２のタグ部１０６及び有効ビットＶとを入力
し、キャッシュがヒットしたか否かを検出する回路であ
る。置換制御回路１０８はキャッシュがヒットしなかっ
た（ミスした）場合に、必要なデータを外部メモリ装置
３から読み出して、データメモリ１０３とタグメモリ１
０２への書き込みを制御する回路である。

【０００５】図１５を用いてＣＰＵ２がキャッシュメモ
リ装置１０１からデータを読み出す場合の動作を説明す
る。先ずＣＰＵ２はキャッシュメモリ装置１０１に対し
てアドレス４を出力する。アドレス４の上位ビットをタ
グ部１２１とし、下位ビットをオフセット１２０とす
る。キャッシュメモリ装置１０１はこのオフセット１２
０を用いて、タグメモリ１０２とデータメモリ１０３を
アクセスし、タグエントリー１０４のデータとデータエ
ントリ１０５のデータを夫々読み出す。ヒット検出回路
１０７は読み出されたタグエントリー１０４とアドレス
４の上位ビットのタグ部１２１を調べる。タグエントリ
ー１０４の有効ビットＶが１で、且つタグ部１０６とア
ドレス４のタグ部１２１とが一致する場合、ヒット検出
回路１０７はキャッシュがヒットしたとしてヒット信号
６を出力する。キャッシュがヒットすると、ＣＰＵ２は
データメモリ１０３から読み出されたデータ５を受け取
って使用する。

【０００６】キャッシュがミスした場合、即ちタグエン
トリー１０４の有効ビットＶが０、又はタグ部１０６と
アドレス４のタグ部１２１とが一致しない場合、置換制
御回路１０８はＣＰＵ２が要求するデータがキャッシュ
メモリ装置１０１に格納されていないと判断して、外部
メモリ装置３より必要なデータを読み出す。この場合、
置換制御回路１０８はアドレス４をアドレス１１０とし
て外部メモリ装置３へ与え、データ１１１を読み出す。
外部メモリ装置３より一度に読み出せるデータのビット
幅が、データエントリー１０５のビット幅より小さい場
合、置換制御回路１０８はアドレス１１０をインクリメ
ントしながら複数回に渡って外部メモリ装置３からデー
タを読み出す。そして置換制御回路１０８は、読み出し
たデータ１１１をデータエントリー１０５へ書き込むと
共に、データ１１１を情報処理用のデータ５としてＣＰ
Ｕ２に転送する。同時にタグエントリー１０４のタグ部
１０６にアドレス４の上位ビットのタグ部１２１のデー
タを書き込み、有効ビットＶを１にセットする。

【０００７】ＣＰＵ２がデータを書き込む場合も同様
に、キャッシュがヒットするかどうかをヒット検出回路
１０７が検出する。キャッシュがヒットした場合、ＣＰ
Ｕ２が出力するデータを、アドレス４のオフセット１２
０でアクセスされるデータエントリー１０５に書き込
む。キャッシュがミスした場合、置換制御回路１０９が
アドレス４を用いて、外部メモリ装置３より必要なデー
タを読み出してデータエントリー１０５に書き込んだ
後、ＣＰＵ２が出力するデータ５をデータエントリー１
０５の該当する部分へ書き込む。

【０００８】このようにして、小容量であるが高速なキ
ャッシュメモリ装置を用いることで、キャッシュがヒッ
トする場合は高速にデータを読み出して書き込みを行
い、ＣＰＵの高い処理性能を実現することができる。

【０００９】

【発明が解決しようとする課題】キャッシュがヒットし
た場合は、高い処理性能を実現することができるが、キ
ャッシュがミスした場合は、外部メモリ装置をアクセス
するため、情報処理装置の処理性能が低下するという問
題がある。

【００１０】図１６に従来例におけるキャッシュの読み
出し動作のタイミング図を示す。この図は特にプログラ
ムの命令や画像データなど、連続したアドレスにおける
データを読み出す場合を示す。ここでは、100 番地から
クロックサイクル毎にアドレス４をインクリメントしな
がら３２ビット単位のデータを読み出すものとする。キ
ャッシュメモリ装置１０１の１つのタグエントリー１０
４に対応したデータエントリー１０５のサイズは１２８
ビット( ＝１６バイト) とする。１つのタグエントリー
１０４に対応したアドレス100 番地、104 番地、108 番
地、及び10c 番地のデータはキャッシュメモリ装置１０
１に存在するので、これらのアドレスによる読み出しで
はキャッシュヒットを生じ、読み出されたデータ５はす
ぐにＣＰＵ２へ転送処理される。このデータエントリー
の次のエントリーに対応するデータ、即ちアドレス110
番地、114 番地、118 番地、及び11c 番地のデータがキ
ャッシュメモリ装置１０１に格納されていないとする
と、キャッシュミスを生じる。この場合、外部メモリ装
置３へ外部アドレス１１０が出力され、外部メモリ装置
３から読み出されたデータ１１１はキャッシュメモリ装
置１０１へ格納され、これと同時にＣＰＵ２へ転送され
る。

【００１１】このように、キャッシュミスが生じると、
読み出し時間が長い外部メモリ装置３からデータを読み
出す必要が生じる。このため、外部メモリ装置３からデ
ータを読み出すまでＣＰＵ２の処理が待たされ、情報処
理装置としての性能が低下する。

【００１２】また、ＣＰＵ２が要求するアドレス４に対
して、キャッシュメモリ装置１０１をアクセスしている
とき、そのアドレス４に対応するｎ番目のデータエント
リー１０５の次以降のｎ番目、ｎ＋１番目・・のデータ
エントリー１０５のデータを外部メモリ装置３から事前
に読み出すことも可能であるが、この場合、ＣＰＵ２が
要求するアドレス４でキャッシュメモリ装置１０１をア
クセスしている間は、次以降のタグエントリー１０４を
検査することができない。このため、データエントリー
１０５にキャッシュのデータがあるかどうかを確認する
ことなく、外部メモリ装置３をアクセスすることにな
る。このようにキャッシュメモリ装置１０１にデータが
既に存在するのにも係わらず、外部メモリ装置３をアク
セスした場合、無駄なアクセスを行ったことになり、こ
の無駄な外部メモリ装置３へのアクセスのために、他の
必要な外部メモリ装置３へのアクセスが待たされ、情報
処理において性能の低下を生じてしまう。

【００１３】このように、キャッシュミスが生じたとき
の外部メモリ装置３へのアクセスによる待ち時間の発生
や、先行的に外部メモリ装置３に対して行った無駄なア
クセスによる障害が生じ、その結果情報処理装置の性能
低下をもたらすという問題点があった。

【００１４】本発明は、このような従来の問題点に鑑み
てなされたものであって、ＣＰＵから出力されたアドレ
スに対したキャッシュメモリ装置のデータをアクセスす
ると同時に、次のタグエントリーを読み出し、次のエン
トリーに対するキャッシュミスの有無を検出し、キャッ
シュミスが予想される場合には、事前に外部メモリ装置
よりデータを効率よく読み出すことにより、情報処理装
置の性能を向上させるキャッシュメモリ装置を実現する
ことを目的とする。

【００１５】

【課題を解決するための手段】本願の請求項１の発明
は、第１タグ、第２タグ、有効ビットを夫々格納するタ
グエントリーを複数有し、入力アドレスにより選択され
た第ｎ番目のタグエントリーの前記第１タグ、前記第２
タグ、前記有効ビットを、夫々第１タグ出力、第２タグ
出力、有効信号として出力し、第ｎ＋１番目のタグエン
トリーの前記第２タグを次第２タグ出力として出力する
タグメモリと、前記タグメモリの夫々のタグエントリー
に対応したデータを格納するデータエントリーを複数有
するデータメモリと、前記タグメモリから出力される第
１タグ出力、第２タグ出力、有効信号に対して、前記入
力アドレスで指示される第１タグ、第２タグを参照し、
参照結果に基づいてキャッシュヒットの有無を検出して
ヒット信号を出力するヒット検出手段と、前記タグメモ
リから出力される次第２タグ出力に対して、前記入力ア
ドレスで指示される第２タグを参照し、前記第ｎ＋１番
目のタグエントリーに対するキャッシュミスの有無を検
出し、参照結果に基づいて先行ミス信号を出力する先行
ミス検出手段と、前記ヒット検出手段のヒット信号によ
りキャッシュヒットしなかったことが示されると、前記
入力アドレスを用いて外部メモリ装置よりデータを読み
出し、前記読み出したデータを前記データメモリの第ｎ
番目のデータエントリーに格納し、前記タグメモリの第
ｎ番目のタグエントリーを更新すると共に、前記先行ミ
ス信号により前記第ｎ＋１番目のタグエントリーに対す
るキャッシュミスが示されると、前記入力アドレスに対
応する前記第ｎ＋１番目のタグエントリーに対するアド
レスを生成して出力し、前記外部メモリ装置より前記第
ｎ＋１番目のタグエントリーに対するデータを読み出し
て、第ｎ＋１番目のデータエントリーに格納し、前記第
ｎ＋１番目のタグエントリーを更新する置換制御手段
と、を具備することを特徴とするものである。

【００１６】本願の請求項２の発明は、第１タグ、第２
タグ、有効ビットを夫々格納するタグエントリーを複数
有し、入力アドレスにより選択された第ｎ番目のタグエ
ントリーの前記第１タグ、前記第２タグ、前記有効ビッ
トを、夫々第１タグ出力、第２タグ出力、有効信号とし
て出力し、第ｎ＋１番目のタグエントリーの前記第２タ
グを次第２タグ出力として出力するタグメモリと、前記
タグメモリの夫々のタグエントリーに対応したデータを
格納するデータエントリーを複数有するデータメモリ
と、前記タグメモリから出力される第１タグ出力、第２
タグ出力、有効信号に対して、前記入力アドレスで指示
される第１タグ、第２タグを参照し、参照結果に基づい
てキャッシュヒットの有無を検出してヒット信号を出力
するヒット検出手段と、前記タグメモリから出力される
次第２タグ出力に対して、前記入力アドレスで指示され
る第２タグを参照し、前記第ｎ＋１番目のタグエントリ
ーに対するキャッシュミスの有無を検出し、参照結果に
基づいて先行ミス信号を出力する先行ミス検出手段と、
前記ヒット検出手段のヒット信号によりキャッシュヒッ
トしなかったことが示されると、前記入力アドレスを用
いて外部メモリ装置よりデータを読み出し、前記読み出
したデータを前記データメモリの第ｎ番目のデータエン
トリーに格納し、前記タグメモリの第ｎ番目のタグエン
トリーを更新すると共に、前記先行ミス信号により前記
第ｎ＋１番目のタグエントリーに対するキャッシュミス
が示されると、前記入力アドレスに対応する前記第ｎ＋
１番目のタグエントリーに対するアドレスを生成してプ
リフェッチアドレスとして出力し、前記外部メモリ装置
よりデータを読み出す置換制御手段と、前記先行ミス信
号に応じて、前記置換制御手段が出力したプリフェッチ
アドレスと前記外部メモリ装置より読み出されたデータ
とを格納するプリフェッチエントリーを１つ又は複数有
し、新たな入力アドレスと前記プリフェッチエントリー
に格納されたアドレスとを比較し、アドレスが一致する
場合プリフェッチヒット信号を出力すると共に、一致し
た前記プリフェッチエントリーのデータを出力するプリ
フェッチバッファと、を具備し、前記置換制御手段は、
前記プリフェッチヒット信号が出力されると、前記プリ
フェッチバッファから出力されるデータを前記新たな入
力アドレスで選択される前記データエントリーへ格納
し、対応する前記タグエントリーのデータを更新するこ
とを特徴とするものである。

【００１７】本願の請求項３の発明は、第１タグ、第２
タグ、有効ビットを夫々格納するタグエントリーを複数
有し、入力アドレスにより選択された第ｎ番目のタグエ
ントリーの前記第１タグ、前記第２タグ、前記有効ビッ
トを、夫々第１タグ出力、第２タグ出力、有効信号とし
て出力し、第ｎ＋１番目のタグエントリーの前記第２タ
グを次第２タグ出力として出力するタグメモリと、前記
タグメモリの夫々のタグエントリーに対応したデータを
格納するデータエントリーを複数有するデータメモリ
と、前記タグメモリから出力される第１タグ出力、第２
タグ出力、有効信号に対して、前記入力アドレスで指示
される第１タグ、第２タグを参照し、参照結果に基づい
てキャッシュヒットの有無を検出してヒット信号を出力
するヒット検出手段と、前記タグメモリから出力される
次第２タグ出力に対して、前記入力アドレスで指示され
る第２タグを参照し、前記第ｎ＋１番目のタグエントリ
ーに対するキャッシュミスの有無を検出し、参照結果に
基づいて先行ミス信号を出力する先行ミス検出手段と、
分岐先アドレスと分岐予測ビットを格納する分岐予測エ
ントリーを複数有し、前記入力アドレスにより選択され
た前記分岐予測エントリーの分岐先アドレスと前記分岐
予測ビットを用いて分岐の発生を予測する分岐予測信号
を出力する分岐予測手段と、前記ヒット検出手段のヒッ
ト信号によりキャッシュヒットしなかったことが示され
ると、前記入力アドレスを用いて外部メモリ装置よりデ
ータを読み出し、前記読み出したデータを前記データメ
モリの第ｎ番目のデータエントリーに格納し、前記タグ
メモリの第ｎ番目のタグエントリーを更新すると共に、
前記先行ミス信号により前記第ｎ＋１番目のタグエント
リーに対するキャッシュミスが示され、且つ前記分岐予
測信号により分岐の発生が予測されない場合、前記入力
アドレスに対応する前記第ｎ＋１番目のタグエントリー
に対するアドレスを生成して出力し、前記外部メモリ装
置より前記第ｎ＋１番目のタグエントリーに対するデー
タを読み出して、第ｎ＋１番目のデータエントリーに格
納し、前記第ｎ＋１番目のタグエントリーを更新する置
換制御手段と、を具備することを特徴とするものであ
る。

【００１８】本願の請求項４の発明は、第１タグ、第２
タグ、有効ビットを夫々格納するタグエントリーを複数
有し、入力アドレスにより選択された第ｎ番目のタグエ
ントリーの前記第１タグ、前記第２タグ、前記有効ビッ
トを、夫々第１タグ出力、第２タグ出力、有効信号とし
て出力し、第ｎ＋１番目のタグエントリーの前記第２タ
グを次第２タグ出力として出力するタグメモリと、前記
タグメモリの夫々のタグエントリーに対応したデータを
格納するデータエントリーを複数有するデータメモリ
と、前記タグメモリから出力される第１タグ出力、第２
タグ出力、有効信号に対して、前記入力アドレスで指示
される第１タグ、第２タグを参照し、参照結果に基づい
てキャッシュヒットの有無を検出してヒット信号を出力
するヒット検出手段と、前記タグメモリから出力される
次第２タグ出力に対して、前記入力アドレスで指示され
る第２タグを参照し、前記第ｎ＋１番目のタグエントリ
ーに対するキャッシュミスの有無を検出し、参照結果に
基づいて先行ミス信号を出力する先行ミス検出手段と、
分岐先アドレスと分岐予測ビットを格納する分岐予測エ
ントリーを複数有し、前記入力アドレスにより選択され
た前記分岐予測エントリーの分岐先アドレスと前記分岐
予測ビットを用いて分岐の発生を予測する分岐予測信号
を出力する分岐予測手段と、前記ヒット検出手段のヒッ
ト信号によりキャッシュヒットしなかったことが示され
ると、前記入力アドレスを用いて外部メモリ装置よりデ
ータを読み出し、前記読み出したデータを前記データメ
モリの第ｎ番目のデータエントリーに格納し、前記タグ
メモリの第ｎ番目のタグエントリーを更新すると共に、
前記先行ミス信号により前記第ｎ＋１番目のタグエント
リーに対するキャッシュミスが示され、且つ前記分岐予
測手段の分岐予測信号により分岐の発生が予測されない
場合、前記入力アドレスに対応する前記第ｎ＋１番目の
タグエントリーに対するアドレスを生成してプリフェッ
チアドレスとして出力し、前記外部メモリ装置よりデー
タを読み出す置換制御手段と、前記先行ミス信号に応じ
て、前記置換制御手段が出力したプリフェッチアドレス
と前記外部メモリ装置より読み出されたデータとを格納
するプリフェッチエントリーを１つ又は複数有し、新た
な入力アドレスと前記プリフェッチエントリーに格納さ
れたアドレスとを比較し、アドレスが一致する場合プリ
フェッチヒット信号を出力すると共に、一致した前記プ
リフェッチエントリーのデータを出力するプリフェッチ
バッファと、を具備し、前記置換制御手段は、前記プリ
フェッチヒット信号が出力されると、前記プリフェッチ
バッファから出力されるデータを前記新たな入力アドレ
スで選択される前記データエントリーへ格納し、対応す
る前記タグエントリーのデータを更新することを特徴と
するものである。

【００１９】本願の請求項５の発明は、第１タグ、第２
タグ、有効ビット、プリフェッチ禁止ビットを夫々格納
するタグエントリーを複数有し、入力アドレスにより選
択された第ｎ番目のタグエントリーの前記第１タグ、前
記第２タグ、前記有効ビット、前記プリフェッチ禁止ビ
ットを、夫々第１タグ出力、第２タグ出力、有効信号、
プリフェッチ禁止信号として出力し、第ｎ＋１番目のタ
グエントリーの前記第２タグを次第２タグ出力として出
力するタグメモリと、前記タグメモリの夫々のタグエン
トリーに対応したデータを格納するデータエントリーを
複数有するデータメモリと、前記タグメモリから出力さ
れる第１タグ出力、第２タグ出力、有効信号に対して、
前記入力アドレスで指示される第１タグ、第２タグを参
照し、参照結果に基づいてキャッシュヒットの有無を検
出してヒット信号を出力するヒット検出手段と、前記タ
グメモリから出力される次第２タグ出力と前記プリフェ
ッチ禁止信号とに対して、前記入力アドレスで指示され
る第２タグを参照し、参照結果に基づいて前記第ｎ＋１
番目のタグエントリーに対するキャッシュミスの有無を
検出し、キャッシュミスが有り且つ前記プリフェッチ禁
止信号が偽であれば、先行ミス信号を真として出力し、
それ以外は先行ミス信号を偽として出力する先行ミス検
出手段と、前記ヒット信号によりキャッシュヒットしな
かったことが示されると、前記入力アドレスを用いて外
部メモリ装置よりデータを読み出し、前記読み出したデ
ータを前記データメモリの第ｎ番目のデータエントリー
に格納し、前記タグメモリの第ｎ番目のタグエントリー
を更新すると共に、前記先行ミス信号により前記第ｎ＋
１番目のタグエントリーに対するキャッシュミスが示さ
れると、前記入力アドレスに対応する前記第ｎ＋１番目
のタグエントリーに対するアドレスを生成してプリフェ
ッチアドレスとして出力し、前記外部メモリ装置よりデ
ータを読み出す置換制御手段と、前記先行ミス信号に応
じて、前記置換制御手段が出力した前記プリフェッチア
ドレスと前記外部メモリ装置より読み出されたデータと
を格納するプリフェッチエントリーを１つ又は複数有
し、新たな入力アドレスと前記プリフェッチエントリー
に格納されたプリフェッチアドレスとを比較し、アドレ
スが一致する場合プリフェッチヒット信号及び一致した
前記プリフェッチエントリーのデータを出力し、前記プ
リフェッチエントリーに格納されたデータが使用されず
に置き換えられる場合、プリフェッチ無効信号及び前記
置き換えられるデータのプリフェッチアドレスに対応す
るタグエントリーの１つ前の前記タグエントリーのアド
レスを無効アドレスとして出力するプリフェッチバッフ
ァと、具備し、前記置換制御手段は、前記プリフェッチ
ヒット信号が出力されると、前記プリフェッチバッファ
が出力するデータを新たな入力アドレスで選択される前
記データエントリーへ格納して、対応する前記タグエン
トリーのデータを更新すると共に、前記プリフェッチ無
効信号が与えられると、プリフェッチを禁止するように
前記プリフェッチバッファから出力される前記無効アド
レスで選択される前記タグエントリーのプリフェッチ禁
止ビットを真に設定することを特徴とするものである。

【００２０】本願の請求項６の発明は、請求項５のキャ
ッシュメモリ装置において、前記キャッシュミスに対応
して前記タグエントリーを更新する場合、及び前記プリ
フェッチヒット信号に対応して前記タグエントリーを更
新する場合、プリフェッチを禁止しないように前記タグ
エントリーのプリフェッチ禁止ビットを偽に設定するこ
とを特徴とするものである。

【００２１】本願の請求項７の発明は、タグ部、有効ビ
ット、次のタグエントリーに対するプリフェッチの許可
を示すプリフェッチ許可ビットを夫々格納するタグエン
トリーを複数有し、入力アドレスにより選択された第ｎ
番目のタグエントリーの前記タグ部、前記有効ビット、
前記プリフェッチ許可ビットを、夫々タグ部出力、有効
信号、プリフェッチ要求信号として出力するタグメモリ
と、前記タグメモリの夫々のタグエントリーに対応した
データを格納するデータエントリーを複数有するデータ
メモリと、前記タグ部出力及び前記有効信号に対して、
前記入力アドレスのタグ部を参照し、参照結果に基づい
てキャッシュヒットの有無を検出してヒット信号を出力
するヒット検出手段と、前記ヒット検出手段のヒット信
号によりキャッシュがミスしたことが示されると、前記
入力アドレスを用いて外部メモリ装置よりデータを読み
出し、前記読み出したデータを前記データメモリの第ｎ
番目のデータエントリーに格納し、前記タグメモリの第
ｎ番目のタグエントリーを更新すると共に、前記プリフ
ェッチ要求信号により第ｎ＋１番目のタグエントリーに
対するプリフェッチが要求されると、前記入力アドレス
を用いて前記第ｎ＋１番目のタグエントリーに対するア
ドレスを生成してプリフェッチアドレスとして出力し、
前記外部メモリ装置よりデータを読み出す置換制御手段
と、前記プリフェッチ要求信号に応じて、前記置換制御
手段が出力した前記プリフェッチアドレスと前記外部メ
モリ装置より読み出されたデータとを格納するプリフェ
ッチエントリーを１つ又は複数有し、新たな入力アドレ
スと前記プリフェッチエントリーに格納されたプリフェ
ッチアドレスを比較し、アドレスが一致する場合プリフ
ェッチヒット信号及び一致した前記プリフェッチエント
リーのデータを出力し、前記プリフェッチエントリーに
格納されたデータが使用されずに置き換えられる場合、
プリフェッチ無効信号及び前記置き換えられるデータの
プリフェッチアドレスを無効アドレスとして出力するプ
リフェッチバッファと、を具備し、前記置換制御手段
は、前記プリフェッチヒット信号が出力されると、前記
プリフェッチバッファが出力するデータを新たな入力ア
ドレスで選択される前記データエントリーへ格納して、
対応する前記タグエントリーを更新すると共に、前記キ
ャッシュミスに対応して前記タグエントリーを更新する
場合、及び前記プリフェッチヒット信号により入力アド
レスに対応するタグエントリーを更新する場合、更に前
記入力アドレスに対応するタグエントリーの１つ前のタ
グエントリーの前記プリフェッチ許可ビットを更新する
ことを特徴とするものである。

【００２２】本願の請求項８の発明は、請求項７のキャ
ッシュメモリ装置において、前記プリフェッチバッファ
は、前記プリフェッチエントリーに格納されたデータが
使用されずに置き換えられる場合、プリフェッチ無効信
号及び前記置き換えられるデータに対応するプリフェッ
チアドレスを無効アドレスとして出力し、前記置換制御
手段は、前記プリフェッチ無効信号が与えられると、前
記無効アドレスで選択される前記タグエントリーの１つ
前のタグエントリーのプリフェッチ許可ビットをプリフ
ェッチを要求しないように更新することを特徴とするも
のである。

【００２３】

【発明の実施の形態】以下、本発明の各実施の形態にお
けるキャッシュメモリ装置について、図面を参照しつつ
説明する。 （実施の形態１）本発明の実施の形態１におけるキャッ
シュメモリ装置を用いた情報処理装置の全体構成を図１
に示す。この情報処理装置は、破線部で示すキャッシュ
メモリ装置１Ａ、中央処理装置（ＣＰＵ）２、外部メモ
リ装置３を含んで構成される。キャッシュメモリ装置１
Ａは、タグメモリ２０、データメモリ２１、ヒット検出
回路２２、先行ミス検出回路２３、置換制御回路２４、
プリフェッチバッファ２５Ａを有している。

【００２４】タグメモリ２０は複数のタグエントリー２
６を備え、各タグエントリー２６には、第１タグ３４、
第２タグ３５、有効ビットＶ（有効ビット３６）のデー
タ領域が設けられている。ＣＰＵ２から与えられるアド
レス４の上位ビットは第１タグ３４に格納され、次の上
位ビットは第２タグ３５に格納され、そのエントリーが
有効であることを示す有効ビット３６が有効ビットＶの
領域に格納される。

【００２５】データメモリ２１は各タグエントリー２６
に対応した複数のデータエントリー２７を備えている。
ヒット検出回路２２は、ＣＰＵ２が出力するアドレス４
中の第１タグ３１及び第２タグ３２と、タグメモリ２０
の第１タグ３４（第１タグ出力）及び第２タグ３５（第
２タグ出力）と、有効ビット３６（有効信号）とを入力
し、キャッシュがヒットするか否かを検出し、ヒット信
号を出力する回路である。

【００２６】先行ミス検出回路２３はアクセスされたエ
ントリーの次のエントリーに対してキャッシュがミスす
るか否かを検出する回路である。即ち、現在アクセスさ
れたタグエントリーを第ｎエントリーとすると、アドレ
ス４の第２タグ３２と、第ｎ＋１エントリーにおけるタ
グエントリー２６の次第２タグ３７（第２タグ出力）と
を入力し、その値が一致するかを調べ、不一致の場合は
先行ミス信号３８を１として出力し、一致の場合は先行
ミス信号３８を０として出力する。

【００２７】置換制御回路２４はキャッシュがミスした
場合に、必要なデータを外部メモリ装置３から読み出し
て、データメモリ２１に書き込み、対応するタグエント
リー２６を更新する回路である。プリフェッチバッファ
２５Ａは外部メモリ装置３から読み出されたデータを一
時的に保持するバッファである。図２はプリフェッチバ
ッファ２５Ａの内部構成図であり、複数のプリフェッチ
エントリー４０ａ，４０ｂ，・・を有している。各プリ
フェッチエントリー４０には、データ部４１、アドレス
部４２、比較部４３が設けられている。データ部４１は
外部メモリ装置３から読み出されたデータ８を格納する
領域である。アドレス部４２はデータのアドレスを格納
する領域である。比較部４３は対応するプリフェッチエ
ントリー４０のアドレス部４２の値と、ＣＰＵ２から出
力されたアドレス４とを比較し、一致する場合はプリフ
ェッチヒット信号４４を１として出力し、一致しない場
合はプリフェッチヒット信号４４を０として出力するも
のである。

【００２８】以上のように構成されたキャッシュメモリ
装置１Ａにおいて、キャッシュの読み出し動作について
説明する。先ず、ＣＰＵ２はアドレス４を出力して、キ
ャッシュメモリ装置１Ａからデータの読み出しを要求す
る。アドレス４は上位ビットの第１タグ３１と、次の上
位ビットの第２タグ３２と、下位ビットのオフセット３
３とに分けられる。このオフセット３３を用いてタグエ
ントリー２６とデータエントリー２７の各データが読み
出される。このとき、オフセット３３で選択されたエン
トリーの次のエントリーの次第２タグ３７も読み出され
る。例えばオフセット３３によって、第ｎエントリーが
アクセスされるとすると、第ｎエントリーの第１タグ３
４と第２タグ３５と有効ビット３６とが読み出されると
同時に、次のエントリー、即ち第ｎ＋１エントリーの第
２タグが次第２タグ３７として読み出される。

【００２９】ヒット検出回路２２は、読み出された第ｎ
タグエントリー２６の第１タグ３４と、ＣＰＵ２が出力
するアドレス４の第１タグ３１とが一致し、且つ読み出
された第ｎエントリーの第２タグ３５と、アドレス４の
第２タグ３２とが一致し、しかも読み出された第ｎエン
トリーの有効ビットＶが１である場合、キャッシュがヒ
ットしたとして、ヒット信号６を１として出力する。そ
れ以外の場合、即ちキャッシュがミスした場合、ヒット
検出回路２２はヒット信号６を０として出力する。

【００３０】タグエントリー２６が読み出されると同時
に、データエントリー２７が読み出される。ヒット信号
６によってキャッシュがヒットしたことが示されると
（ヒット信号６が１を示す）、読み出されたデータの
内、ＣＰＵ２が必要とする部分のデータ５がＣＰＵ２に
転送される。ヒット信号６によってキャッシュがミスし
たことが示されると、置換制御回路２４は、アドレス４
をアドレス７として出力して、外部メモリ装置３より必
要なデータを読み出す。データエントリー２７のデータ
サイズが外部メモリ装置３から一度に読み出されるデー
タのサイズより大きい場合、置換制御回路２４はアドレ
ス７を増加させながら、複数回に渡って外部メモリ装置
３のアクセスを行い、データを読み出す。

【００３１】外部メモリ装置３よりデータ８が読み出さ
れると、置換制御回路２４はそのデータをデータエント
リー２７へ書き込み、同時にアドレス４の第１タグ３１
と第２タグ３２をタグエントリー２６のタグ部に書き込
み、有効ビットＶに１を書き込む。これと同時にアドレ
ス４に対応したデータをＣＰＵ２へ与える。

【００３２】次にデータのプリフェッチ動作について説
明する。ＣＰＵ２が出力するアドレス４によって、第ｎ
エントリーがアクセスされるとき、同時に第ｎ＋１エン
トリーの第２タグが次第２タグ３７として読み出され
る。先行ミス検出回路２３は、読み出された次第２タグ
３７と、アドレス４の第２タグ３２とを比較し、２つの
タグが一致しない場合、第ｎ＋１エントリーがキャッシ
ュミスを生じる可能性があると推定し、先行ミス信号３
８を１として出力する。これを先行ミスと呼ぶ。

【００３３】置換制御回路２４は、先行ミス信号３８に
よって第ｎ＋１エントリーに対する先行ミスが報知され
ると、ヒット信号６によって第ｎエントリーに対するキ
ャッシュヒットが示される場合はすぐに、キャッシュヒ
ットが示されない場合は、第ｎエントリーに対する外部
メモリ装置３の読み出しが完了した後に、アドレス４に
データエントリー２７のサイズ分を加算した値を第ｎ＋
１エントリーのアドレスとしてアドレス７を出力する。
そして、第ｎ＋１エントリーに対する外部メモリ装置３
のデータを読み出し、プリフェッチを行う。

【００３４】プリフェッチされた第ｎ＋１エントリーの
データは、一旦プリフェッチバッファ２５Ａ内のプリフ
ェッチエントリー４０のデータ部４１へ格納され、アド
レス７はプリフェッチエントリー４０のアドレス部４２
へ格納される。プリフェッチバッファ２５Ａが複数のプ
リフェッチエントリー４０ａ，４０ｂ，・・を持つ場合
は、データを格納するための１つのプリフェッチエント
リー４０が適当な方法で選択される。例えば図示してい
ないが、プリフェッチエントリー４０を選択するための
カウンタを設け、データを格納する度にカウンタの値を
インクリメントすることで、順番にプリフェッチエント
リー４０ａ，４０ｂ，・・を選択することができる。

【００３５】次に、ＣＰＵ２が第ｎ＋１エントリーのデ
ータを読み出す場合、タグメモリ２０とデータメモリ２
７をアクセスすると同時に、アドレス４をプリフェッチ
バッファ２５Ａにも与える。プリフェッチバッファ２５
Ａ内の比較部４３は、入力されたアドレス４とプリフェ
ッチエントリー４０のアドレス部４２とを比較する。ア
ドレス４と同じアドレスを保持するプリフェッチエント
リー４０がある場合、比較部４３はプリフェッチヒット
信号４４を出力し、該当するプリフェッチエントリー４
０のデータ部４１に保持されているデータを出力するよ
う指示する。

【００３６】プリフェッチヒット信号４４が出力される
と、置換制御回路２４はプリフェッチエントリー４０か
ら読み出されたデータ５を、アドレス４のオフセット３
３で選択される第ｎ＋１のデータエントリー２７に格納
すると同時に、アドレス４の第１タグ３１と第２タグ３
２を第ｎ＋１のタグエントリー２６へ格納し、有効ビッ
トＶに１を格納する。更にプリフェッチエントリー４０
から出力されたデータ５はＣＰＵ２に出力される。

【００３７】図３及び図４にタグメモリ２０の具体的な
回路構成例を示す。図３に示すように、１つのタグエン
トリー２６は２つのデータライン（１ポート）を有する
複数のメモリセル２８（ＭＣ１）と、４つのデータライ
ン（２ポート）を有する複数のメモリセル２９（ＭＣ
２）とで構成される。タグエントリー２６の第２タグ３
５は２ポートの複数のメモリセル２９を複数用いて構成
され、１つのポートは１つ前のタグエントリーのワード
ライン５０に接続されている。タグエントリー２６のデ
ータを読み出す場合、図３ではアドレスデコーダは図示
していないが、ＣＰＵ２が出力するアドレス４のオフセ
ット３３をデコードし、ワードライン５０を駆動する。

【００３８】例えば、アドレス４のオフセット３３が図
３に示す第ｎ番目のタグエントリー２６を指定している
場合、第ｎワードライン５０が駆動される。第ｎワード
ライン５０は第ｎタグエントリーのメモリセル２８，２
９に接続されると共に、第（ｎ＋１）タグエントリーの
第２タグのメモリセル２９にも接続されている。従っ
て、第ｎワードライン５０が駆動されると、第ｎエント
リーの第１タグ、第２タグ、及び有効ビットＶが読み出
されると同時に、第（ｎ＋１）タグエントリーの第２タ
グも読み出される。読み出された値は図４に示すセンス
アンプＳＡで増幅され、夫々第１タグ３４、第２タグ３
５、有効ビット３６、次第２タグ３７として出力され
る。

【００３９】図６及び図７は本実施の形態におけるキャ
ッシュメモリ装置１Ａの動作を示すタイミング図であ
る。図６はＣＰＵ２の動作サイクルＣ１〜Ｃ１４を時間
軸として、アドレス４における第１タグ３１、第２タグ
３２、オフセット３３の値と、タグメモリ２０における
第１タグ３４、第２タグ３５の値の変化を示すタイミン
グ図である。図７はＣＰＵ２の動作サイクルＣ１〜Ｃ１
４を時間軸として、タグメモリ２０における次第２タグ
３７、ヒット検出回路２２におけるヒット信号６、先行
ミス検出回路２３における先行ミス信号３８、データメ
モリ２１又はプリフェッチバッファ２５から出力される
データ５及びプリフェッチヒット信号４４、置換制御回
路２４から出力される外部アドレス７、外部メモリ装置
３から出力される外部データ８等を示すタイミング図で
ある。ここで、データ５及び外部データ８中の（）の中
の数字は、データのアドレスの下位３桁（１６進数）を
表すものとする。

【００４０】図５に示すように、ＣＰＵ２のアドレス４
は３２ビット幅を有し、アドレスのビット３１〜ビット
２０は第１タグ３１であり、ビット１９〜ビット１２は
第２タグ３２である。ビット１１〜ビット０はオフセッ
ト３３である。１つのデータエントリー２７に格納され
るデータのサイズを１２８ビット、即ち１６バイトとす
ると、オフセット３３のうちの最下位４ビット、即ちビ
ット３〜ビット０は、データエントリー２７のうちの必
要なデータの位置を示す働きをする。オフセット３３の
うちのビット１１〜ビット４は、タグエントリー２６と
データエントリー２７の選択に用いられる。

【００４１】例えば、アドレス0x20001100で選択される
タグエントリー２６及びデータエントリー２７は第0x10
番目、即ち第１６番目のエントリーである。アドレス0x
20001110、0x20001120、0x20001130で選択されるタグエ
ントリー２６及びデータエントリー２７は、夫々第１７
番目、第１８番目、第１９番目のエントリーである。

【００４２】図５に示すように現在は、第１６番目のタ
グエントリー２６の第１タグ３４、第２タグ３５、有効
ビット３６には、0x200 、0x01、1 が夫々格納されてい
る。また第１７番目のタグエントリー２６の第１タグ３
４、第２タグ３５、有効ビット３６には、0x200 、0x0
1、1 が夫々格納されている。第１８番目のタグエント
リー２６の第１タグ３４、第２タグ３５、有効ビット３
６には、0x200 、0x03、1 が夫々格納されている。更に
第１９番目のタグエントリー２６の第１タグ３４、第２
タグ３５、有効ビット３６には、0x200 、0x04、1 が夫
々格納されている。

【００４３】図６に示すように、サイクルＣ１にＣＰＵ
２からアドレス４として0x20001100が出力され、キャッ
シュの読み出しが要求される。このアドレス４の第１タ
グ３１は0x200 、第２タグ３２は0x01、オフセット３３
は0x100 である。このオフセット３３によって図５に示
す第１６番目のタグエントリー２６が読み出される。読
み出された第１タグ３４は0x200 、第２タグ３５は0x0
1、有効ビット３６は１であり、この第１タグ３４及び
第２タグ３５はアドレス４の第１タグ３１及び第２タグ
３２と一致する。このためキャッシュがヒットしたこと
を示すヒット信号６として１が出力される。これと同時
に第１７番目のタグエントリー２６の第２タグ３７の値
として0x01が読み出され、これは、アドレス４の第２タ
グ３２の値と一致するので、第１７番目のタグエントリ
ー２６はキャッシュヒットとなる可能性が大と判断さ
れ、先行ミス信号３８として０が出力される。

【００４４】ヒット信号６に１が出力されると、データ
エントリー２７から読み出されたデータ５は図１のＣＰ
Ｕ２へ与えられる。また現在は、ヒット信号５が１であ
り、先行ミス信号が０であるので、置換制御回路２４は
外部メモリ装置３のアクセスを行わない。ＣＰＵ２は３
２ビットのデータ５を受取り、以降は４ずつアドレス４
を増加させて、データの読み出しを要求する。図６及び
図７に示すように、0x20001104番地、0x20001108番地、
0x2000110c番地の読み出し要求に対して、同様にヒット
信号６が１となり、先行ミス信号３８が０となる。

【００４５】図６のサイクルＣ５で、ＣＰＵ２が0x2000
1110番地の読み出しを要求すると、オフセット３３の値
0x110 によって第１７番地のタグエントリー２６が読み
出される。このタグエントリー２６の第１タグは0x200
、第２タグは0x01、有効ビットは１であり、この第１
タグ３４及び第２タグ３５はＣＰＵ２のアドレス４の第
１タグ３１及び第２タグ３２と一致する。このためキャ
ッシュヒットのヒット信号６として１が出力される。こ
れと同時に第１８番目のタグエントリー２６の次第２タ
グ３７が読み出される。読み出された値は0x03であり、
アドレス４の第２タグ３２の値0x01と異なるので、後続
の読み出しでキャッシュミスが生じる可能性が大と判断
され、図７に示すように先行ミス信号３８として１が出
力される。

【００４６】現在はヒット信号６が１であるので、読み
出されたデータエントリー２７のうちの必要な部分のデ
ータ５がＣＰＵ２へ与えられる。これと同時に、先行ミ
ス信号３８が１であるので、置換制御回路２４はアドレ
ス４の値0x20001110に0x10を加算して、次のデータエン
トリー２７に対するアドレス４を生成して、外部メモリ
装置３より0x20001120番地のデータ８を読み出す。外部
メモリ装置３のデータ８のサイズは３２ビットであるの
で、１２８ビットのデータエントリー分を外部メモリ装
置３から読み出すために、アドレスを４ずつ増加させな
がら、４回連続して外部メモリ装置３よりデータを読み
出す。

【００４７】読み出されたデータ８はアドレスと一緒
に、プリフェッチバッファ２５のプリフェッチエントリ
ー４０へ格納される。図６及び図７に示すように、0x20
001114番地、0x20001118番地、0x2000111c番地の読み出
し要求に対して、同様にヒット信号が１となり、読み出
されたデータ５がＣＰＵ２へ与えられる。図６におい
て、次にサイクルＣ９でＣＰＵ２が0x20001120番地の読
み出しを要求すると、第１８番目のタグエントリー２６
が読み出される。第１８番目のタグエントリー２６の第
１タグ３４、第２タグ３５、有効ビット３６は夫々0x20
0 、0x03、1 であり、アドレス４の第２タグ３２である
0x01と一致しない。このためキャッシュミスが生じたと
判断され、ヒット信号６として０が出力される。同時に
アドレス４の値0x20001120と、プリフェッチバッファ２
５Ａのプリフェッチエントリー４０に格納されているア
ドレス４２を比較すると一致するので、プリフェッチヒ
ット信号４４として１が出力される。このとき、必要な
データが既に外部メモリ装置３より読み出され、プリフ
ェッチバッファ２５Ａに格納されているので、プリフェ
ッチバッファ２５Ａのデータ５が読み出される。

【００４８】読み出されたデータ５はＣＰＵ２へ与えら
れると同時に、キャッシュメモリ装置１Ａの１８番目の
データエントリー２７へ格納される。これと同時に１８
番目のタグエントリー２６の第１タグ３４、第２タグ３
５には、夫々ＣＰＵ２が出力したアドレス４の第１タグ
３１及び第２タグ３２、即ち0x200 及び0x01が格納され
る。このときは、まだデータエントリー２７に全てのデ
ータが格納されていないので、有効ビットＶには０が格
納される。有効ビットＶには、データエントリー２７に
全てデータが格納されたときに１が格納される。ＣＰＵ
２からの後続のアドレス４である0x20001124、0x200011
28、0x2000112cについても、プリフェッチヒットとし
て、図７に示すように外部メモリ装置３からデータ８が
読み出されると、すぐにそのデータはＣＰＵ２へ転送さ
れ、同時にキャッシュメモリ装置１Ａのデータエントリ
ー２７へ格納される。

【００４９】また、0x20001120番地の読み出しが行われ
たとき、第１９番目のタグエントリー２６の次第２タグ
３７の値として0x04が読み出されるが、0x20001120の第
２タグ３２の値0x01と一致しないので、先行ミス信号３
８として再び１が出力される。このとき、置換制御回路
２４は外部メモリ装置３から第１８番目のエントリーに
対するデータの読み出しを行っているので、第１８番目
のエントリーに対する４回の外部メモリ装置３の読み出
しが完了した後に、直ちに第１９番目のエントリーに対
するデータ、即ち0x20001130番地のデータ８が外部メモ
リ装置３より読み出される。

【００５０】このように、アドレス４で指定されるタグ
エントリー２６の読み出しと同時に、その次のエントリ
ーの次第２タグ３７が読み出されるので、次のエントリ
ーに対するキャッシュのヒットの可能性を予め調べるこ
とができる。即ちＣＰＵ２がデータを要求する前に、外
部メモリ装置３よりデータを読み出すことができるの
で、キャッシュミスによるデータの待ち時間を少なくす
ることができ、情報処理装置としての性能向上を図るこ
とができる。

【００５１】ここでは第２タグはアドレス４のタグ部で
あるビット３１〜ビット１２のうちの一部としているの
で、先行ミス信号３８の生成において、次エントリーの
次第２タグ３７とアドレス４の第２タグ３２が一致して
先行ミス信号が０となっても、次エントリーの次第１タ
グとアドレス４の第１タグが一致しなければ、実際には
キャッシュミスが生じてしまう恐れがある。この場合に
は、外部メモリ装置３から予めデータを読み出すことは
できないが、キャッシュミスの発生により後から外部メ
モリ装置３からデータを読み出すことになるので、デー
タのアクセスとしての誤動作は生じない。このような可
能性は第２タグのビット数が少ない程大きくなるが、一
方、回路規模が小さくなるという長所が得られる。従っ
て第２タグのビット数は、情報処理装置の性能と回路規
模を基に任意に設定すれば良い。またアドレス４のタグ
部の全てを第２タグとしても構わない。

【００５２】また、先行ミス信号３８が１になって置換
制御回路２４が外部メモリ装置３からデータを読み出し
ても、ＣＰＵ２がそのデータをすぐに要求しないことも
起こり得る。この場合は、プリフェッチバッファ２５Ａ
にそのデータが保持され、後にＣＰＵ２が要求したとき
に出力される。

【００５３】このように、すぐに使わないデータのキャ
ッシュメモリ装置への格納を避けることができるので、
キャッシュメモリ装置を有効に使用することができ、性
能向上を図ることができる。またプリフェッチバッファ
２５Ａに複数のプリフェッチエントリー４０を備えるこ
とにより、すぐには使われなかったデータを保持したま
ま、新たな先行ミスに対する外部メモリ装置３からのプ
リフェッチを行うことができ、プリフェッチしたデータ
を有効に使うことができる。

【００５４】尚、プリフェッチバッファ２５Ａは必ずし
も設けなくてもよい。この場合は、置換制御手段２４
は、ヒット検出回路２２のヒット信号６によりキャッシ
ュヒットしなかったことが示されると、アドレス４を用
いて外部メモリ装置３よりデータを読み出し、読み出し
たデータをデータメモリ２１の第ｎ番目のデータエント
リー２７に格納し、タグメモリ２０の第ｎ番目のタグエ
ントリー２６を更新する。また、先行ミス信号３８によ
り第ｎ＋１番目のタグエントリー２６に対するキャッシ
ュミスが示されると、置換制御手段２４はアドレス４を
用いて第ｎ＋１番目のタグエントリーに対するアドレス
を生成して出力し、外部メモリ装置３より第ｎ＋１番目
のタグエントリーに対するデータを読み出して、第ｎ＋
１番目のデータエントリー２７に格納し、第ｎ＋１番目
のタグエントリーを更新するものとする。

【００５５】（実施の形態２）次に本発明の実施の形態
２におけるキャッシュメモリ装置について、図面を参照
しつつ説明する。図８は本実施の形態におけるキャッシ
ュメモリ装置を用いた情報処理装置の全体構成図であ
り、実施の形態１と同一部分は同一の符号を付け、構成
説明と動作説明は省略する。この情報処理装置は、破線
部で示すキャッシュメモリ装置１Ｂ、中央処理装置（Ｃ
ＰＵ）２、外部メモリ装置３を含んで構成される。キャ
ッシュメモリ装置１Ｂは、タグメモリ２０、データメモ
リ２１、ヒット検出回路２２、先行ミス検出回路２３、
置換制御回路２４、プリフェッチバッファ２５Ａに加え
て、分岐予測回路５５を有している。図９は分岐予測回
路５５の構成図である。

【００５６】ＣＰＵ２の命令（コマンド）を格納するた
めに実施の形態１のキャッシュメモリ装置１Ａを用いた
場合、プログラムの分岐が生じたときには、先行ミスに
よりプリフェッチしたデータ、即ち命令がすぐには使用
されない可能性が高くなる。無駄なプリフェッチによ
り、外部メモリ装置３をアクセスするためにバスの使用
効率が悪くなり、情報処理装置の性能が低下する。これ
を解決するため、本実施の形態のキャッシュメモリ装置
１Ｂでは、分岐予測回路５５を備えることを特徴とす
る。

【００５７】図９に示すように分岐予測回路５５は複数
の分岐エントリー５６を備える。夫々の分岐エントリー
５６には分岐先アドレスＴＡと分岐予測ビットＰを格納
する領域が設けられている。ＣＰＵ２から、命令の読み
出しのためのアドレス４が出力されると、このアドレス
４は図８のタグメモリ２０とデータメモリ２１へ与えら
れ共に、分岐予測回路５５へも与えられる。そしてこの
アドレス４を用いてデータの読み出しが行われると同時
に、アドレス４に対応する分岐エントリー５６が選択さ
れる。読み出された分岐予測ビットＰにより、与えられ
たアドレス４の命令において分岐を発生することが予測
された場合には、分岐予測回路５５より分岐先アドレス
５７と分岐予測信号５８が出力される。

【００５８】分岐予測信号５８が出力されると、ＣＰＵ
２は分岐命令の実行によって分岐先アドレスと分岐条件
が確定していなくても、分岐予測回路５５が出力する分
岐先アドレス５７を用いて分岐先の命令をデータメモリ
２１又は外部メモリ装置３から読み出すようにしてい
る。こうすることにより、分岐の確定が遅いことによる
情報処理装置の性能低下を防ぐことができる。尚、分岐
予測が間違った場合は、読み出された分岐先の命令は実
行されない。確定した分岐成立の有無の結果は、分岐エ
ントリー５６の分岐予測ビットＰの更新に用いられる。
また、分岐エントリー５６に格納されていない分岐の実
行に対しては、分岐命令のアドレスに対応した分岐エン
トリー５６に分岐先アドレスが新たに格納され、分岐予
測ビットＰに適当な値が設定される。分岐予測信号５８
はＣＰＵ２と同時に置換制御回路２４にも与えられる。
置換制御回路２４はＣＰＵ２が出力するアドレス４に対
する先行ミス信号３８が１であっても、分岐予測信号５
８によって分岐することが予測された場合、アドレス４
の次のエントリーに対するプリフェッチを行わない。

【００５９】このように分岐予測回路５５を備え、分岐
の予測結果によりプリフェッチの動作を制御することに
より、プログラムに分岐が生じる場合、分岐命令の後続
のエントリーにデータを保持し、すぐには使わない可能
性が高いデータのプリフェッチを抑制することができ
る。このことによって外部メモリ装置３の無駄なアクセ
スを減らすことができ、キャッシュメモリ装置１Ｂの使
用効率を向上させ、情報処理装置としての性能向上を図
ることができる。

【００６０】尚、本実施の形態においても、プリフェッ
チバッファ２５Ａを必ずしも設けなくてもよい。この場
合は、置換制御手段２４は、ヒット検出回路２２のヒッ
ト信号によりキャッシュヒットしなかったことが示され
ると、アドレス４を用いて外部メモリ装置３よりデータ
を読み出し、読み出したデータをデータメモリ２１の第
ｎ番目のデータエントリー２７に格納し、タグメモリ２
０の第ｎ番目のタグエントリ２６ーを更新する。そして
置換制御手段２４は先行ミス信号３８により第ｎ＋１番
目のタグエントリーに対するキャッシュミスが示され、
且つ分岐予測信号５８により分岐の発生が予測されない
場合、アドレス４を用いて第ｎ＋１番目のタグエントリ
ー２６に対するアドレスを生成して出力し、外部メモリ
装置３より第ｎ＋１番目のタグエントリーに対するデー
タを読み出して、第ｎ＋１番目のデータエントリー２７
に格納し、第ｎ＋１番目のタグエントリーのデータを更
新するものとする。

【００６１】（実施の形態３）次に本発明の実施の形態
３におけるキャッシュメモリ装置について、図面を参照
しつつ説明する。図１０は本実施の形態におけるキャッ
シュメモリ装置を用いた情報処理装置の全体構成図であ
り、実施の形態１と同一部分は同一の符号を付け、構成
説明と動作説明は省略する。この情報処理装置は、破線
部で示すキャッシュメモリ装置１Ｃ、中央処理装置（Ｃ
ＰＵ）２、外部メモリ装置３を含んで構成される。キャ
ッシュメモリ装置１Ｃは、タグ部メモリ２０、データメ
モリ２１、ヒット検出回路２２、先行ミス検出回路２
３、置換制御回路２４、プリフェッチバッファ２５Ｃ、
選択回路６１を有している。図１１はプリフェッチバッ
ファ２５Ｃの構成図である。

【００６２】以下では、実施の形態１のキャッシュメモ
リ装置１Ａと本実施の形態のキャッシュメモリ装置１Ｃ
との違いについて説明する。図１０に示す各タグエント
リー２６は、図１に示される第１タグ３４、第２タグ３
５、有効ビットＶ３６の他に、プリフェッチ禁止ビット
ＰＩのデータ領域を有する。プリフェッチ禁止ビットＰ
Ｉが１（真）の場合は、そのエントリーの次のエントリ
ーに対するプリフェッチが禁止されていることを示すプ
リフェッチ禁止信号が出力され、０（偽）の場合はプリ
フェッチが禁止されていないことを示す信号が出力され
る。キャッシュヒットの検出方法は図１に示すキャッシ
ュメモリ装置１Ａと同様である。図１０においても、図
１の場合と同様にアドレス４のオフセット３３によって
第ｎ番目のタグエントリー２６が選択されると、同時に
第ｎ＋１番目のタグエントリー２６の第２タグが次第２
タグ３７として読み出される。

【００６３】先行ミス検出回路２３は、アドレス４の第
２タグ３２と次第２タグ３７とが異なり、且つプリフェ
ッチ禁止ビット６０が０であれば、先行ミス信号３８に
１を出力して第ｎ＋１エントリーに対するプリフェッチ
の要求を行う。アドレス４の第２タグ３２と次第２タグ
３７とが一致するか、又はプリフェッチ禁止ビット６０
が１の場合は、先行ミス信号３８として０を出力し、プ
リフェッチの要求を行わない。先行ミス信号３８によっ
てプリフェッチの要求が行われると、置換制御回路２４
は実施の形態１の場合と同様に、アドレス４にデータエ
ントリー２７のサイズ分を加算して、次のエントリーに
対するアドレス７を算出し、外部メモリ装置３へ出力し
てデータの読み出しを行う。

【００６４】外部メモリ装置３から読み出されたデータ
８は、そのアドレス７と一緒に図１１に示すプリフェッ
チバッファ２５Ｃのプリフェッチエントリー４０に格納
される。その後、ＣＰＵ２のデータの読み出し要求に対
し、アドレス４がプリフェッチエントリー４０に格納さ
れているアドレス４２と一致すると、プリフェッチバッ
ファ２５Ｃはプリフェッチヒット信号４４と対応するデ
ータとを出力する。

【００６５】置換制御回路２４はプリフェッチヒット信
号４４を受け取ると、制御信号７４を選択回路６１に出
力する。また置換制御回路２４はプリフェッチバッファ
２５から出力されるデータを、アドレス４のオフセット
３３で選択されるデータエントリー２７に格納し、更に
対応するタグエントリー２６にアドレス４の第１タグ３
１と第２タグ３２とを格納し、有効ビットＶを１にし、
プリフェッチ禁止ビットＰＩを０に設定する。これと同
時に、プリフェッチバッファ２５Ｃから出力されたデー
タ５はＣＰＵ２へ転送される。

【００６６】プリフェッチとして外部メモリ装置３から
読み出され、プリフェッチバッファ２５に格納されたデ
ータがＣＰＵ２からすぐに要求されず、新たなプリフェ
ッチが発生したとする。この場合、新たなプリフェッチ
によるデータもプリフェッチバッファ２５Ｃに格納され
るが、プリフェッチエントリー４０が不足すると、複数
のプリフェッチエントリー４０の内、最も古いデータの
エントリーが新たなプリフェッチのデータで書き換えら
れる。この場合、置き換えられたデータのプリフェッチ
は効果が無かったと見なすことができる。そこで、以降
はこのデータが再びプリフェッチされることが抑止され
ると、外部メモリ装置３をアクセスするバスの有効利用
の点で有益となる。

【００６７】新たなプリフェッチにより、プリフェッチ
エントリー４０の書き換えが生じると、プリフェッチバ
ッファ２５Ｃは置換制御回路２４に対してプリフェッチ
無効信号７６を出力する。そして減算器６２は置き換え
られるデータのアドレス４２からデータエントリーのデ
ータサイズ分を減算して、そのデータの１つ前のタグエ
ントリーのアドレス６３を生成し、選択回路６１に出力
する。

【００６８】置換制御回路２４はプリフェッチ無効信号
７６が与えられると、選択回路６１を介して減算器６２
から出力されたアドレス６３をタグメモリ２０に与え、
アドレス６３のオフセット部を用いて選択されるタグエ
ントリー２６のプリフェッチ禁止ビットＰＩを１に設定
する。以後、このタグエントリーが読み出されると、プ
リフェッチ禁止ビットＰＩが１であるので、先行ミス検
出回路２３は先行ミス信号３８として０を出力し、プリ
フェッチの要求を行わない。尚、キャッシュミス及びプ
リフェッチヒットによりタグエントリー２６が更新され
る場合、そのタグエントリー２６のプリフェッチ禁止ビ
ットＰＩは０に設定される。

【００６９】このように、タグエントリー２６にプリフ
ェッチ禁止ビットＰＩを設け、プリフェッチされたデー
タがＣＰＵ２から要求されずに、新たなプリフェッチに
よってデータが書き換えられると、書き換えられるデー
タの１つ前のタグエントリー３６のプリフェッチ禁止ビ
ットＰＩを１に設定することによって、不要なプリフェ
ッチの発生を禁止する。こうすると、外部メモリ装置３
の効率的なアクセスが実現でき、情報処理装置の性能を
向上することができる。

【００７０】（実施の形態４）次に本発明の実施の形態
４におけるキャッシュメモリ装置について、図面を参照
しつつ説明する。図１２は本実施の形態におけるキャッ
シュメモリ装置を用いた情報処理装置の全体構成であ
り、実施の形態１と同一部分は同一の符号を付け、構成
説明と動作説明は省略する。この情報処理装置は、破線
部で示すキャッシュメモリ装置１Ｄ、中央処理装置（Ｃ
ＰＵ）２、外部メモリ装置３を含んで構成される。キャ
ッシュメモリ装置１Ｄは、タグメモリ２０、データメモ
リ２１、ヒット検出回路２２、先行ミス検出回路２３、
置換制御回路２４、プリフェッチバッファ２５Ａ、アド
レス制御回路７３を有している。プリフェッチバッファ
２５Ａの構成は図２に示すものと同一である。

【００７１】以下では、従来例のキャッシュメモリ装置
１０１と本実施の形態のキャッシュメモリ装置１Ｄとの
違いについて説明する。タグメモリ２０は、図３に示す
回路において、第１タグで用いられるメモリセルＭＣ１
のみを用いてタグ部７０が構成される。即ちタグ部のビ
ット幅を２０ビットとすると、構成の簡単な１ポートの
メモリセルＭＣ１が用いられる。従って本実施の形態の
キャッシュメモリ装置１Ｄは、次第２タグを用いた先行
ミス検出機能は持たないことになる。

【００７２】各タグエントリー２６は上記のようなタグ
部７１、有効ビット３６の他に、プリフェッチ許可ビッ
トＰＥのデータ領域を有する。タグ部７１から出力され
た信号をタグ出力と呼び、有効ビットＶから出力された
信号を有効信号と呼ぶ。またプリフェッチ許可ビットＰ
Ｅから出力された１の信号をプリフェッチ要求信号と呼
び、０の信号をプリフェッチ無効信号と呼ぶ。プリフェ
ッチ許可ビットＰＥ（プリフェッチ許可信号７２）が１
の場合は、そのエントリーの次のエントリーに対するプ
リフェッチが許可されていることを示し、０の場合はプ
リフェッチが許可されていないことを示す。初期状態で
は各タグエントリー２６のプリフェッチ許可ビットＰＥ
は１に設定されている。

【００７３】ＣＰＵ２がアドレス４を出力してキャッシ
ュメモリ装置１Ｄにデータの読み出しを要求すると、ア
ドレス制御回路７３を介し、アドレス４のオフセット３
３を用いてタグエントリー２６とデータエントリー２７
のデータが読み出される。ヒット検出回路２２は、選択
されたタグエントリー２６から読み出されたタグ部７１
と、アドレス４のタグ部７０が一致し、且つ読み出され
た有効ビット３６が１であると、キャッシュヒットが生
じたとして、ヒット信号６として１を出力する。そして
データメモリ２１の特定のデータエントリー２７から読
み出されたデータ５をＣＰＵ２へ転送する。このとき選
択されたタグエントリー２６のプリフェッチ許可ビット
ＰＥがプリフェッチ要求信号７２として出力される。こ
のプリフェッチ要求信号７２が１であると、置換制御回
路２４は次のエントリーに対するプリフェッチを行う。

【００７４】置換制御回路２４はＣＰＵ２が出力するア
ドレス４にデータエントリー２７のサイズ分を加算し
て、次のエントリーのアドレス７を生成して外部メモリ
装置３へ出力し、データの読み出しを行う。読み出され
たデータ８は、そのアドレス７と一緒にプリフェッチバ
ッファ２５Ａが有する複数のプリフェッチエントリー４
０の１つに格納される。その後のＣＰＵ２からの読み出
し要求に対して、プリフェッチバッファ２５Ａはアドレ
ス４とプリフェッチエントリー４０に格納されているア
ドレス４２とを比較部４３によって比較する。

【００７５】ＣＰＵ２からの読み出し要求に対して、キ
ャッシュがヒットした場合は、データメモリ２１のデー
タエントリー２７のデータがＣＰＵ２へ出力される。キ
ャッシュがミスし、且つプリフェッチエントリーのアド
レス４２とＣＰＵ２が出力するアドレス４が一致する場
合、プリフェッチヒットが生じたとして、プリフェッチ
バッファ２５Ａはプリフェッチヒット信号４４を出力
し、対応するデータをＣＰＵ２に与える。

【００７６】プリフェッチヒット信号４４が与えられる
と、置換制御回路２４は制御信号７４を出力して、プリ
フェッチバッファ２５Ａから読み出されたデータ５をデ
ータエントリー２７へ格納する。更にこのとき、対応す
るタグエントリー２６のタグ部７１に対してアドレス４
のタグ部７０を格納し、有効ビットＶには１を、プリフ
ェッチ許可ビットＰＥには１を格納する。更にアドレス
制御回路７３はアドレス４からデータエントリーのサイ
ズ分を減算することで、１つ前のタグエントリーのアド
レスを生成して１つ前のタグエントリーを選択して、そ
のプリフェッチ許可ビットＰＥとして０を格納する。プ
リフェッチヒットが生じて、プリフェッチバッファ２５
Ａから読み出し、データを格納したエントリーを第ｎ番
目のエントリーとすると、この後、第ｎ−１番目のエン
トリーへのアクセスに対して、第ｎ番目のエントリーに
対するプリフェッチを行わないようにする。

【００７７】第ｎ番目のエントリーに対してキャッシュ
がミスし、プリフェッチバッファ２５Ａがミスした場
合、置換制御回路２４はアドレス４を用いて外部メモリ
装置３よりデータを読み出し、読み出されたデータ５を
ＣＰＵ２へ出力する。これと同時に、置換制御回路２４
はこのデータ５を第ｎ番目のデータエントリー２７へ格
納すると共に、第ｎ番目のタグエントリー２６のタグ部
７１にアドレス４のタグ部７０を格納し、有効ビットＶ
を１に、プリフェッチ許可ビットＰＥを１に設定する。
更にアドレス制御回路７３は、アドレス４からデータエ
ントリーのサイズ分を減算することで、１つ前のタグエ
ントリー２６のアドレスを生成して、第ｎ−１番目のタ
グエントリーをアクセスし、そのプリフェッチ許可ビッ
トＰＥを１に設定する。

【００７８】尚、第ｎ−１番目のタグエントリーのプリ
フェッチ許可ビットＰＥに常に１を格納するのではな
く、第ｎ−１番目のタグエントリーのタグ部７１がアド
レス４のタグ部７０と異なる場合のみプリフェッチ許可
ビットＰＥに１を格納し、それ以外は０を格納するとし
てもよい。

【００７９】プリフェッチとして外部メモリ装置３から
読み出され、プリフェッチバッファ２５Ａに格納された
データがＣＰＵ２からすぐに要求されず、新たなプリフ
ェッチに対してプリフェッチエントリー４０が不足し
て、最も古いデータのエントリーが書き換えられる場
合、最初に書き換えられたデータのプリフェッチは効果
が無かったと見なすことができる。そこで、新たなプリ
フェッチにより、プリフェッチエントリー４０の書き換
えが生じると、プリフェッチバッファ２５Ａは置換制御
回路２４に対してプリフェッチ無効信号７６を出力し、
置き換えられるデータのアドレス７５を出力する。

【００８０】置換制御回路２４は、プリフェッチ無効信
号７６が与えられると、アドレス制御回路７３でアドレ
ス７５からデータエントリー２１のデータサイズ分を減
算して、そのデータの１つ前のエントリーのアドレスを
生成して出力する。そして置換制御回路２４はタグエン
トリー２６を選択してそのエントリーのプリフェッチ許
可ビットＰＥを０に設定する。以後、このタグエントリ
ー２６が読み出されると、プリフェッチ要求信号７２が
０であるので（プリフェッチ許可ビットＰＥ＝０）、置
換制御回路２４はプリフェッチを行わない。

【００８１】図１３及び図１４は、本実施の形態による
キャッシュメモリ装置１Ｄにおいて、タグエントリー２
６のアクセス及び更新の仕方を具体的に示した説明図で
ある。図１３（ａ）に示すように、ＣＰＵ２から出力さ
れるアドレス４を３２ビット幅とし、そのうちタグ部は
ビット３１〜ビット１２、オフセットはビット１１〜ビ
ット０とする。また、第ｎ番目のタグエントリー２６の
タグ部７０をタグ部（ｎ）とし、プリフェッチ許可ビッ
ト７２をＰＥ（ｎ）とし、有効ビットをＶ（ｎ）とす
る。

【００８２】図１３の場合について説明する。タグエン
トリー２６には図１３（ｂ）に示されるような値が格納
されている。まず、動作（１）として、第ｎ番目のエン
トリーがアクセスされる。ここでアドレス４のタグ部は
0x20003 とする。これに対し、第ｎ−１番目〜第ｎ＋１
番目のタグエントリーのタグ部は0x20001 であるので、
キャッシュミスを生じる。このキャッシュミスに対し、
外部メモリ装置３からデータ８が読み出され、第ｎ番目
のエントリーにそのデータが格納される。このとき、第
ｎ番目のタグエントリーのタグ部（ｎ）には0x20003 が
格納され、ＰＥ（ｎ）には１が格納され、Ｖ（ｎ）には
１が格納される。更に第ｎ−１番目のタグエントリーの
ＰＥ（ｎ−１）には１が格納される。

【００８３】次に、動作（２）として、第ｎ番目のエン
トリーがアクセスされ、アドレス４のタグ部は0x20003
となっている。また前述した動作（１）で外部メモリ装
置３からデータが読み出され、既にキャッシュメモリ装
置１Ｄへデータが格納されているので、ここではキャッ
シュヒットを生じる。このとき、ＰＥ（ｎ）は１である
ので、第ｎ＋１番目のエントリーに対して、キャッシュ
ミスを生じる可能性があり、即ち先行ミスが示される。
このため第ｎ＋１番目のエントリーに対してプリフェッ
チが行われる。そして、読み出されたデータはプリフェ
ッチバッファ２５Ａに格納される。

【００８４】動作（３）では、第ｎ＋１番目のエントリ
ーに対して再度アクセスされる。これに対し、アドレス
４のタグ部は0x20003 であるのでキャッシュミスが生じ
るが、プリフェッチバッファ２５Ａに格納されているエ
ントリーと同じであるので、プリフェッチヒットが生
じ、プリフェッチバッファ２５Ａからデータが出力され
て、データメモリ２１にデータが格納される。このと
き、タグ部（ｎ＋１）には0x20003 が格納され、ＰＥ
（ｎ＋１）には１が格納され、Ｖ（ｎ＋１）には１が格
納される。さらに、ＰＥ（ｎ）には０が格納される。

【００８５】動作（４）では、第ｎ＋１番目のタグエン
トリーに対して再度アクセスされる。一方、第ｎ＋２番
目のエントリーに対する先行ミスが生じるので、プリフ
ェッチされる。

【００８６】動作（５）では、第ｎ＋２番目のエントリ
ーのアクセスに対し、アドレス４のタグ部７０は0x2000
3 であるので、キャッシュヒットを生じる。プリフェッ
チされたデータはすぐには使われなく、プリフェッチバ
ッファ２５Ａに保持される。また第ｎ＋３番目のエント
リーに対してプリフェッチが禁止されている。こうして
動作（５）が終わった時点で、タグエントリーの値を図
１３（ｃ）に示す。

【００８７】次に図１４の場合について説明する。ここ
では図１４（ａ）に示すように、動作（１）として、第
ｎ番目のエントリーがアクセスされる。ここでアドレス
４のタグ部は0x20002 とする。これに対し、第ｎ−１番
目、第ｎ番目のタグエントリーのタグ部は0x20002 であ
るので、キャッシュヒットが生じる。また第ｎ＋１番目
のエントリーに対するプリフェッチが行われる。

【００８８】動作（２）では、第ｎ＋１番目のエントリ
ーがアクセスされ、アドレス４のタグ部は0x20005 とす
る。ここでは第ｎ＋１番目のエントリーに対してキャッ
シュミスが生じる。このキャッシュミスに対し、外部メ
モリ装置３からデータ８が読み出され、第ｎ＋１番目の
エントリーにそのデータが格納される。このとき、第ｎ
＋１番目のタグエントリーのタグ部（ｎ＋１）には0x20
005 が格納され、ＰＥ（ｎ＋１）には１が格納され、Ｖ
（ｎ＋１）には１が格納される。

【００８９】動作（３）では、第ｎ＋１番目のエントリ
ーが再度アクセスされる。アドレス４のタグ部は0x2000
5 であり、タグ部（ｎ＋１）には0x20005 が格納されて
いるので、第ｎ＋１番目のエントリーに対してキャッシ
ュヒットとなる。ＰＥ（ｎ＋１）が１であるので、第ｎ
＋２番目のエントリーに対してプリフェッチが行われ
る。

【００９０】動作（４）では、第ｎ＋２番目のエントリ
ーがアクセスされる。アドレス４のタグ部は0x20004 と
すると、タグ部（ｎ＋２）には0x20004 が格納されてい
るので、第ｎ＋２番目のエントリーに対してキャッシュ
ヒットとなる。またＰＥ（ｎ＋２）が１であるので、第
ｎ＋３番目のエントリーに対してプリフェッチが行われ
る。このためプリフェッチバッファ２５Ａのデータが書
き換えられ、第ｎ＋１番目のエントリーに対するＰＥ
（ｎ）には０が格納される。

【００９１】動作（５）では、第ｎ＋３番目のエントリ
ーがアクセスされる。アドレス４のタグ部は0x20004 と
すると、第ｎ＋３番目のエントリーに対してプリフェッ
チヒットとなる。そしてタグ部（ｎ＋３）には0x20002
に代わって0x20004 が書き換えられる。またＰＥ（ｎ＋
３）には１が格納され、Ｖ（ｎ＋３）には１が格納され
る。そしてＰＥ（ｎ＋２）には０が格納される。以上の
結果、動作（５）の終了後の状態は図１４（ｂ）のよう
になる。

【００９２】このように動作（１）、動作（３）、動作
（４）で先行ミスを生じ、プリフェッチが行われるが、
動作（１）でプリフェッチしたデータは使われず、プリ
フェッチバッファ２５Ａに保持されたままである。この
例では、プリフェッチバッファ２５Ａが有するプリフェ
ッチエントリー４０は２つしか設けられていないので、
動作（１）のときのプリフェッチのデータは、動作
（４）で行ったプリフェッチのデータで置き換えられ
る。動作（１）のときのプリフェッチは第ｎ＋１番目の
エントリーに対するもので、プリフェッチエントリーの
値が書き換えられる前に、保持されているアドレスを用
いて、第ｎ番目のタグエントリーがアクセスされ、図１
４（ｂ）に示すようにＰＥ（ｎ）に０が設定される。

【００９３】このように、タグエントリー２６に、次の
エントリーに対してプリフェッチを行うかどうかを示す
プリフェッチ許可ビットＰＥを備えることにより、プリ
フェッチが指示されると、ＣＰＵ２から要求される前に
外部メモリ装置３の読み出しを開始することができる。
このため、情報処理装置としての性能向上を図ることが
できる。

【００９４】また、プリフェッチされたデータをキャッ
シュメモリ装置１Ｄに格納するときに、対応するタグエ
ントリー２６のプリフェッチ許可ビットＰＥとして１を
格納し、１つ前のエントリーのプリフェッチ許可ビット
ＰＥとして０を格納することにより、その後のキャッシ
ュのアクセスに対し、同じエントリーに対するプリフェ
ッチを繰り返すことによる外部メモリ装置３の使用効率
の低下を防ぐことができる。

【００９５】更に、プリフェッチしたデータがすぐに使
われない場合には、プリフェッチの必要性が少ないとし
て、その１つ前のエントリーのプリフェッチ許可ビット
ＰＥを０に設定することにより、そのエントリーに対し
て、不要なプリフェッチを繰り返さないように制御する
ことができる。このため情報処理装置の性能向上を図る
ことができる。

【００９６】なお、以上の本発明の実施の形態１〜４の
説明において、キャッシュメモリ装置はダイレクトマッ
プ方式の構成を有するとして説明したが、セットアソシ
アティブ方式の構成を有する場合についても、前述した
各手段を用いることにより、同様の効果が得られる。

【００９７】また、タグエントリー２６の有効ビットは
１ビットとして説明を行ったが、データエントリー２７
のサイズが外部メモリ装置３から一度に読み出すデータ
のサイズより大きい場合、有効ビットを複数ビット設け
て、外部メモリ装置３から読み出されたデータ毎にデー
タの有効性を示し、そのデータ毎にキャッシュのヒット
を検出するようにしてもよい。

【００９８】

【発明の効果】請求項１記載の発明によれば、ＣＰＵか
ら要求されるデータのアクセスを行うとき、同時にアク
セスしているタグエントリーの次のエントリーを調べ、
キャッシュがミスするかどうかを事前に検出することが
できる。このため、ＣＰＵが実際に要求する前に外部メ
モリ装置からデータの読み出しを開始することができ
る。

【００９９】また請求項２記載の発明によれば、アドレ
スで指定されるタグエントリーの読み出しと同時に、そ
の次のエントリーの次第２タグが読み出されるので、次
のエントリーに対するキャッシュのヒットの可能性を予
め調べることができる。即ちＣＰＵがデータを要求する
前に、外部メモリ装置よりデータを読み出すことができ
るので、キャッシュミスによるデータの待ち時間を少な
くすることができ、情報処理装置としての性能向上を図
ることができる。またプリフェッチバッファに複数のプ
リフェッチエントリーを備えることにより、すぐには使
われなかったデータを保持したまま、新たな先行ミスに
対する外部メモリ装置からのプリフェッチを行うことが
でき、プリフェッチしたデータを有効に使うことができ
る。

【０１００】また請求項３，４記載の発明によれば、分
岐予測手段を備え、分岐の予測結果によりプリフェッチ
の動作を制御することにより、プログラムに分岐が生じ
る場合、分岐命令の後続のエントリーにデータを保持
し、すぐには使わない可能性が高いデータのプリフェッ
チを抑制することができる。このことによって外部メモ
リ装置の無駄なアクセスを減らすことができ、キャッシ
ュメモリ装置の使用効率を向上させ、情報処理装置とし
ての性能向上を図ることができる。

【０１０１】また請求項５，６記載の発明によれば、タ
グエントリーにプリフェッチ禁止ビットＰＩを設け、プ
リフェッチされたデータがＣＰＵから要求されずに、新
たなプリフェッチによってデータが書き換えられると、
書き換えられるデータの１つ前のタグエントリーのプリ
フェッチ禁止ビットを１に設定することによって、不要
なプリフェッチの発生を禁止することができる。こうす
ると、外部メモリ装置の効率的なアクセスが実現でき、
情報処理装置の性能を向上することができる。

【０１０２】また請求項７，８記載の発明によれば、タ
グエントリーにプリフェッチ許可ビットＰＥを備えるこ
とにより、タグメモリの構造を簡略化できる。そしてプ
リフェッチが指示されると、ＣＰＵから要求される前に
外部メモリ装置のデータを読み出し開始することができ
るので、情報処理装置としての性能向上を図ることがで
きる。またプリフェッチされたデータを格納するとき
に、対応するタグエントリーのプリフェッチ許可ビット
ＰＥとして１を格納し、１つ前のエントリーのプリフェ
ッチ許可ビットＰＥとして０を格納することにより、そ
の後のキャッシュのアクセスに対し、同じエントリーに
対するプリフェッチを繰り返すことによる外部メモリ装
置の使用効率の低下を防ぐことができる。更に、プリフ
ェッチしたデータがすぐに使われない場合には、プリフ
ェッチの必要性が少ないとして、その１つ前のエントリ
ーのプリフェッチ許可ビットＰＥを０に設定することに
より、そのエントリーに対して、不要なプリフェッチを
繰り返さないように制御することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるキャッシュメモ
リ装置を用いた情報処理装置の構成図である。

【図２】実施の形態１のキャッシュメモリ装置に用いら
れるプリフェッチバッファの内部構成図である。

【図３】本発明の各実施の形態によるキャッシュメモリ
装置において、タグメモリの具体的構成例を示す回路図
（その１）である。

【図４】本発明の各実施の形態によるキャッシュメモリ
装置において、タグメモリの具体的構成例を示す回路図
（その２）である。

【図５】実施の形態１のキャッシュメモリ装置におい
て、タグメモリの記憶内容を示す説明図である。

【図６】実施の形態１のキャッシュメモリ装置の動作を
示すタイミング図（その１）である。

【図７】実施の形態１のキャッシュメモリ装置の動作を
示すタイミング図（その２）である。

【図８】本発明の実施の形態２におけるキャッシュメモ
リ装置を用いた情報処理装置の構成図である。

【図９】実施の形態２のキャッシュメモリ装置に用いら
れる分岐予測回路の構成図である。

【図１０】本発明の実施の形態３におけるキャッシュメ
モリ装置を用いた情報処理装置の構成図である。

【図１１】実施の形態３のキャッシュメモリ装置に用い
られるプリフェッチバッファの内部構成図である。

【図１２】本発明の実施の形態４におけるキャッシュメ
モリ装置を用いた情報処理装置の構成図である。

【図１３】実施の形態４におけるタグエントリーのデー
タの更新動作（その１）を示す説明図である。

【図１４】実施の形態４におけるタグエントリーのデー
タの更新動作（その２）を示す説明図である。

【図１５】従来例のキャッシュメモリ装置を用いた情報
処理装置の構成図である。

【図１６】従来例のキャッシュメモリ装置の動作を示す
タイミング図である。

【符号の説明】

１Ａ，１Ｂ，１Ｃ，１Ｄ キャッシュメモリ装置 ２ ＣＰＵ ３ 外部メモリ装置 ４，７ アドレス ５，８ データ ６ ヒット信号 ２０ タグメモリ ２１ データメモリ ２６ タグエントリー ２７ データエントリー ２２ ヒット検出回路 ２３ 先行ミス検出回路 ２４ 置換制御回路 ２５Ａ，２５Ｃ プリフェッチバッファ ４０ プリフェッチエントリー ４３ 比較部 ３８ 先行ミス信号 ５５ 分岐予測回路 ５７ 分岐先アドレス ５８ 分岐予測信号 ６２ 減算器 ６１ 選択回路 ７３ アドレス制御回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１タグ、第２タグ、有効ビットを夫々
   格納するタグエントリーを複数有し、入力アドレスによ
   り選択された第ｎ番目のタグエントリーの前記第１タ
   グ、前記第２タグ、前記有効ビットを、夫々第１タグ出
   力、第２タグ出力、有効信号として出力し、第ｎ＋１番
   目のタグエントリーの前記第２タグを次第２タグ出力と
   して出力するタグメモリと、 前記タグメモリの夫々のタグエントリーに対応したデー
   タを格納するデータエントリーを複数有するデータメモ
   リと、 前記タグメモリから出力される第１タグ出力、第２タグ
   出力、有効信号に対して、前記入力アドレスで指示され
   る第１タグ、第２タグを参照し、参照結果に基づいてキ
   ャッシュヒットの有無を検出してヒット信号を出力する
   ヒット検出手段と、 前記タグメモリから出力される次第２タグ出力に対し
   て、前記入力アドレスで指示される第２タグを参照し、
   前記第ｎ＋１番目のタグエントリーに対するキャッシュ
   ミスの有無を検出し、参照結果に基づいて先行ミス信号
   を出力する先行ミス検出手段と、 前記ヒット検出手段のヒット信号によりキャッシュヒッ
   トしなかったことが示されると、前記入力アドレスを用
   いて外部メモリ装置よりデータを読み出し、前記読み出
   したデータを前記データメモリの第ｎ番目のデータエン
   トリーに格納し、前記タグメモリの第ｎ番目のタグエン
   トリーを更新すると共に、前記先行ミス信号により前記
   第ｎ＋１番目のタグエントリーに対するキャッシュミス
   が示されると、前記入力アドレスに対応する前記第ｎ＋
   １番目のタグエントリーに対するアドレスを生成して出
   力し、前記外部メモリ装置より前記第ｎ＋１番目のタグ
   エントリーに対するデータを読み出して、第ｎ＋１番目
   のデータエントリーに格納し、前記第ｎ＋１番目のタグ
   エントリーを更新する置換制御手段と、を具備すること
   を特徴とするキャッシュメモリ装置。
2. 【請求項２】 第１タグ、第２タグ、有効ビットを夫々
   格納するタグエントリーを複数有し、入力アドレスによ
   り選択された第ｎ番目のタグエントリーの前記第１タ
   グ、前記第２タグ、前記有効ビットを、夫々第１タグ出
   力、第２タグ出力、有効信号として出力し、第ｎ＋１番
   目のタグエントリーの前記第２タグを次第２タグ出力と
   して出力するタグメモリと、 前記タグメモリの夫々のタグエントリーに対応したデー
   タを格納するデータエントリーを複数有するデータメモ
   リと、 前記タグメモリから出力される第１タグ出力、第２タグ
   出力、有効信号に対して、前記入力アドレスで指示され
   る第１タグ、第２タグを参照し、参照結果に基づいてキ
   ャッシュヒットの有無を検出してヒット信号を出力する
   ヒット検出手段と、 前記タグメモリから出力される次第２タグ出力に対し
   て、前記入力アドレスで指示される第２タグを参照し、
   前記第ｎ＋１番目のタグエントリーに対するキャッシュ
   ミスの有無を検出し、参照結果に基づいて先行ミス信号
   を出力する先行ミス検出手段と、 前記ヒット検出手段のヒット信号によりキャッシュヒッ
   トしなかったことが示されると、前記入力アドレスを用
   いて外部メモリ装置よりデータを読み出し、前記読み出
   したデータを前記データメモリの第ｎ番目のデータエン
   トリーに格納し、前記タグメモリの第ｎ番目のタグエン
   トリーを更新すると共に、前記先行ミス信号により前記
   第ｎ＋１番目のタグエントリーに対するキャッシュミス
   が示されると、前記入力アドレスに対応する前記第ｎ＋
   １番目のタグエントリーに対するアドレスを生成してプ
   リフェッチアドレスとして出力し、前記外部メモリ装置
   よりデータを読み出す置換制御手段と、 前記先行ミス信号に応じて、前記置換制御手段が出力し
   たプリフェッチアドレスと前記外部メモリ装置より読み
   出されたデータとを格納するプリフェッチエントリーを
   １つ又は複数有し、新たな入力アドレスと前記プリフェ
   ッチエントリーに格納されたアドレスとを比較し、アド
   レスが一致する場合プリフェッチヒット信号を出力する
   と共に、一致した前記プリフェッチエントリーのデータ
   を出力するプリフェッチバッファと、を具備し、 前記置換制御手段は、 前記プリフェッチヒット信号が出力されると、前記プリ
   フェッチバッファから出力されるデータを前記新たな入
   力アドレスで選択される前記データエントリーへ格納
   し、対応する前記タグエントリーのデータを更新するこ
   とを特徴とするキャッシュメモリ装置。
3. 【請求項３】 第１タグ、第２タグ、有効ビットを夫々
   格納するタグエントリーを複数有し、入力アドレスによ
   り選択された第ｎ番目のタグエントリーの前記第１タ
   グ、前記第２タグ、前記有効ビットを、夫々第１タグ出
   力、第２タグ出力、有効信号として出力し、第ｎ＋１番
   目のタグエントリーの前記第２タグを次第２タグ出力と
   して出力するタグメモリと、 前記タグメモリの夫々のタグエントリーに対応したデー
   タを格納するデータエントリーを複数有するデータメモ
   リと、 前記タグメモリから出力される第１タグ出力、第２タグ
   出力、有効信号に対して、前記入力アドレスで指示され
   る第１タグ、第２タグを参照し、参照結果に基づいてキ
   ャッシュヒットの有無を検出してヒット信号を出力する
   ヒット検出手段と、 前記タグメモリから出力される次第２タグ出力に対し
   て、前記入力アドレスで指示される第２タグを参照し、
   前記第ｎ＋１番目のタグエントリーに対するキャッシュ
   ミスの有無を検出し、参照結果に基づいて先行ミス信号
   を出力する先行ミス検出手段と、 分岐先アドレスと分岐予測ビットを格納する分岐予測エ
   ントリーを複数有し、前記入力アドレスにより選択され
   た前記分岐予測エントリーの分岐先アドレスと前記分岐
   予測ビットを用いて分岐の発生を予測する分岐予測信号
   を出力する分岐予測手段と、 前記ヒット検出手段のヒット信号によりキャッシュヒッ
   トしなかったことが示されると、前記入力アドレスを用
   いて外部メモリ装置よりデータを読み出し、前記読み出
   したデータを前記データメモリの第ｎ番目のデータエン
   トリーに格納し、前記タグメモリの第ｎ番目のタグエン
   トリーを更新すると共に、前記先行ミス信号により前記
   第ｎ＋１番目のタグエントリーに対するキャッシュミス
   が示され、且つ前記分岐予測信号により分岐の発生が予
   測されない場合、前記入力アドレスに対応する前記第ｎ
   ＋１番目のタグエントリーに対するアドレスを生成して
   出力し、前記外部メモリ装置より前記第ｎ＋１番目のタ
   グエントリーに対するデータを読み出して、第ｎ＋１番
   目のデータエントリーに格納し、前記第ｎ＋１番目のタ
   グエントリーを更新する置換制御手段と、を具備するこ
   とを特徴とするキャッシュメモリ装置。
4. 【請求項４】 第１タグ、第２タグ、有効ビットを夫々
   格納するタグエントリーを複数有し、入力アドレスによ
   り選択された第ｎ番目のタグエントリーの前記第１タ
   グ、前記第２タグ、前記有効ビットを、夫々第１タグ出
   力、第２タグ出力、有効信号として出力し、第ｎ＋１番
   目のタグエントリーの前記第２タグを次第２タグ出力と
   して出力するタグメモリと、 前記タグメモリの夫々のタグエントリーに対応したデー
   タを格納するデータエントリーを複数有するデータメモ
   リと、 前記タグメモリから出力される第１タグ出力、第２タグ
   出力、有効信号に対して、前記入力アドレスで指示され
   る第１タグ、第２タグを参照し、参照結果に基づいてキ
   ャッシュヒットの有無を検出してヒット信号を出力する
   ヒット検出手段と、 前記タグメモリから出力される次第２タグ出力に対し
   て、前記入力アドレスで指示される第２タグを参照し、
   前記第ｎ＋１番目のタグエントリーに対するキャッシュ
   ミスの有無を検出し、参照結果に基づいて先行ミス信号
   を出力する先行ミス検出手段と、 分岐先アドレスと分岐予測ビットを格納する分岐予測エ
   ントリーを複数有し、前記入力アドレスにより選択され
   た前記分岐予測エントリーの分岐先アドレスと前記分岐
   予測ビットを用いて分岐の発生を予測する分岐予測信号
   を出力する分岐予測手段と、 前記ヒット検出手段のヒット信号によりキャッシュヒッ
   トしなかったことが示されると、前記入力アドレスを用
   いて外部メモリ装置よりデータを読み出し、前記読み出
   したデータを前記データメモリの第ｎ番目のデータエン
   トリーに格納し、前記タグメモリの第ｎ番目のタグエン
   トリーを更新すると共に、前記先行ミス信号により前記
   第ｎ＋１番目のタグエントリーに対するキャッシュミス
   が示され、且つ前記分岐予測手段の分岐予測信号により
   分岐の発生が予測されない場合、前記入力アドレスに対
   応する前記第ｎ＋１番目のタグエントリーに対するアド
   レスを生成してプリフェッチアドレスとして出力し、前
   記外部メモリ装置よりデータを読み出す置換制御手段
   と、 前記先行ミス信号に応じて、前記置換制御手段が出力し
   たプリフェッチアドレスと前記外部メモリ装置より読み
   出されたデータとを格納するプリフェッチエントリーを
   １つ又は複数有し、新たな入力アドレスと前記プリフェ
   ッチエントリーに格納されたアドレスとを比較し、アド
   レスが一致する場合プリフェッチヒット信号を出力する
   と共に、一致した前記プリフェッチエントリーのデータ
   を出力するプリフェッチバッファと、を具備し、 前記置換制御手段は、 前記プリフェッチヒット信号が出力されると、前記プリ
   フェッチバッファから出力されるデータを前記新たな入
   力アドレスで選択される前記データエントリーへ格納
   し、対応する前記タグエントリーのデータを更新するこ
   とを特徴とするキャッシュメモリ装置。
5. 【請求項５】 第１タグ、第２タグ、有効ビット、プリ
   フェッチ禁止ビットを夫々格納するタグエントリーを複
   数有し、入力アドレスにより選択された第ｎ番目のタグ
   エントリーの前記第１タグ、前記第２タグ、前記有効ビ
   ット、前記プリフェッチ禁止ビットを、夫々第１タグ出
   力、第２タグ出力、有効信号、プリフェッチ禁止信号と
   して出力し、第ｎ＋１番目のタグエントリーの前記第２
   タグを次第２タグ出力として出力するタグメモリと、 前記タグメモリの夫々のタグエントリーに対応したデー
   タを格納するデータエントリーを複数有するデータメモ
   リと、 前記タグメモリから出力される第１タグ出力、第２タグ
   出力、有効信号に対して、前記入力アドレスで指示され
   る第１タグ、第２タグを参照し、参照結果に基づいてキ
   ャッシュヒットの有無を検出してヒット信号を出力する
   ヒット検出手段と、 前記タグメモリから出力される次第２タグ出力と前記プ
   リフェッチ禁止信号とに対して、前記入力アドレスで指
   示される第２タグを参照し、参照結果に基づいて前記第
   ｎ＋１番目のタグエントリーに対するキャッシュミスの
   有無を検出し、キャッシュミスが有り且つ前記プリフェ
   ッチ禁止信号が偽であれば、先行ミス信号を真として出
   力し、それ以外は先行ミス信号を偽として出力する先行
   ミス検出手段と、 前記ヒット信号によりキャッシュヒットしなかったこと
   が示されると、前記入力アドレスを用いて外部メモリ装
   置よりデータを読み出し、前記読み出したデータを前記
   データメモリの第ｎ番目のデータエントリーに格納し、
   前記タグメモリの第ｎ番目のタグエントリーを更新する
   と共に、前記先行ミス信号により前記第ｎ＋１番目のタ
   グエントリーに対するキャッシュミスが示されると、前
   記入力アドレスに対応する前記第ｎ＋１番目のタグエン
   トリーに対するアドレスを生成してプリフェッチアドレ
   スとして出力し、前記外部メモリ装置よりデータを読み
   出す置換制御手段と、 前記先行ミス信号に応じて、前記置換制御手段が出力し
   た前記プリフェッチアドレスと前記外部メモリ装置より
   読み出されたデータとを格納するプリフェッチエントリ
   ーを１つ又は複数有し、新たな入力アドレスと前記プリ
   フェッチエントリーに格納されたプリフェッチアドレス
   とを比較し、アドレスが一致する場合プリフェッチヒッ
   ト信号及び一致した前記プリフェッチエントリーのデー
   タを出力し、前記プリフェッチエントリーに格納された
   データが使用されずに置き換えられる場合、プリフェッ
   チ無効信号及び前記置き換えられるデータのプリフェッ
   チアドレスに対応するタグエントリーの１つ前の前記タ
   グエントリーのアドレスを無効アドレスとして出力する
   プリフェッチバッファと、具備し、 前記置換制御手段は、 前記プリフェッチヒット信号が出力されると、前記プリ
   フェッチバッファが出力するデータを新たな入力アドレ
   スで選択される前記データエントリーへ格納して、対応
   する前記タグエントリーのデータを更新すると共に、前
   記プリフェッチ無効信号が与えられると、プリフェッチ
   を禁止するように前記プリフェッチバッファから出力さ
   れる前記無効アドレスで選択される前記タグエントリー
   のプリフェッチ禁止ビットを真に設定することを特徴と
   するキャッシュメモリ装置。
6. 【請求項６】 前記キャッシュミスに対応して前記タグ
   エントリーを更新する場合、及び前記プリフェッチヒッ
   ト信号に対応して前記タグエントリーを更新する場合、
   プリフェッチを禁止しないように前記タグエントリーの
   プリフェッチ禁止ビットを偽に設定することを特徴とす
   る請求項５記載のキャッシュメモリ装置。
7. 【請求項７】 タグ部、有効ビット、次のタグエントリ
   ーに対するプリフェッチの許可を示すプリフェッチ許可
   ビットを夫々格納するタグエントリーを複数有し、入力
   アドレスにより選択された第ｎ番目のタグエントリーの
   前記タグ部、前記有効ビット、前記プリフェッチ許可ビ
   ットを、夫々タグ部出力、有効信号、プリフェッチ要求
   信号として出力するタグメモリと、 前記タグメモリの夫々のタグエントリーに対応したデー
   タを格納するデータエントリーを複数有するデータメモ
   リと、 前記タグ部出力及び前記有効信号に対して、前記入力ア
   ドレスのタグ部を参照し、参照結果に基づいてキャッシ
   ュヒットの有無を検出してヒット信号を出力するヒット
   検出手段と、 前記ヒット検出手段のヒット信号によりキャッシュがミ
   スしたことが示されると、前記入力アドレスを用いて外
   部メモリ装置よりデータを読み出し、前記読み出したデ
   ータを前記データメモリの第ｎ番目のデータエントリー
   に格納し、前記タグメモリの第ｎ番目のタグエントリー
   を更新すると共に、前記プリフェッチ要求信号により第
   ｎ＋１番目のタグエントリーに対するプリフェッチが要
   求されると、前記入力アドレスを用いて前記第ｎ＋１番
   目のタグエントリーに対するアドレスを生成してプリフ
   ェッチアドレスとして出力し、前記外部メモリ装置より
   データを読み出す置換制御手段と、 前記プリフェッチ要求信号に応じて、前記置換制御手段
   が出力した前記プリフェッチアドレスと前記外部メモリ
   装置より読み出されたデータとを格納するプリフェッチ
   エントリーを１つ又は複数有し、新たな入力アドレスと
   前記プリフェッチエントリーに格納されたプリフェッチ
   アドレスを比較し、アドレスが一致する場合プリフェッ
   チヒット信号及び一致した前記プリフェッチエントリー
   のデータを出力し、前記プリフェッチエントリーに格納
   されたデータが使用されずに置き換えられる場合、プリ
   フェッチ無効信号及び前記置き換えられるデータのプリ
   フェッチアドレスを無効アドレスとして出力するプリフ
   ェッチバッファと、を具備し、 前記置換制御手段は、 前記プリフェッチヒット信号が出力されると、前記プリ
   フェッチバッファが出力するデータを新たな入力アドレ
   スで選択される前記データエントリーへ格納して、対応
   する前記タグエントリーを更新すると共に、前記キャッ
   シュミスに対応して前記タグエントリーを更新する場
   合、及び前記プリフェッチヒット信号により入力アドレ
   スに対応するタグエントリーを更新する場合、更に前記
   入力アドレスに対応するタグエントリーの１つ前のタグ
   エントリーの前記プリフェッチ許可ビットを更新するこ
   とを特徴とするキャッシュメモリ装置。
8. 【請求項８】 前記プリフェッチバッファは、 前記プリフェッチエントリーに格納されたデータが使用
   されずに置き換えられる場合、プリフェッチ無効信号及
   び前記置き換えられるデータに対応するプリフェッチア
   ドレスを無効アドレスとして出力し、 前記置換制御手段は、 前記プリフェッチ無効信号が与えられると、前記無効ア
   ドレスで選択される前記タグエントリーの１つ前のタグ
   エントリーのプリフェッチ許可ビットをプリフェッチを
   要求しないように更新することを特徴とする請求項７記
   載のキャッシュメモリ装置。