JP2870207B2 - 延滞キャッシュ・ロードを有するデータプロセッサ - Google Patents
延滞キャッシュ・ロードを有するデータプロセッサInfo
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的にデータプロセ
ッサに関する。さらに詳しくはキャッシュを有するデー
タプロセッサに関する。
ッサに関する。さらに詳しくはキャッシュを有するデー
タプロセッサに関する。
【０００２】
【従来の技術】従来のパイプラインを持たないデータプ
ロセッサでは、各命令は、次の命令が始まる前に最後ま
で実行される。全体の性能を高めながら、機械操作の効
率を向上させるためには、従来のデータプロセッサ設計
にパイプラインを有するデータ処理装置が実現された。
これらのパイプラインをもつデータプロセッサは、継続
する命令のサブ操作を重ね合わせることにより、いくつ
かの命令を平行に実行することができる。パイプライン
をもつデータプロセッサが１つの新しい命令を取り出
し、クロック・サイクル毎に他の命令の実行を完了させ
ることが最適である。このため、複雑な命令に必要な実
際の実行時間は変化するが、全体的な実行速度はクロッ
ク・サイクル毎の１個の命令に近づくことになる。その
結果、パイプラインを有するプロセッサを用いることに
より、データプロセッサの全体的な性能が著しく向上す
る。
ロセッサでは、各命令は、次の命令が始まる前に最後ま
で実行される。全体の性能を高めながら、機械操作の効
率を向上させるためには、従来のデータプロセッサ設計
にパイプラインを有するデータ処理装置が実現された。
これらのパイプラインをもつデータプロセッサは、継続
する命令のサブ操作を重ね合わせることにより、いくつ
かの命令を平行に実行することができる。パイプライン
をもつデータプロセッサが１つの新しい命令を取り出
し、クロック・サイクル毎に他の命令の実行を完了させ
ることが最適である。このため、複雑な命令に必要な実
際の実行時間は変化するが、全体的な実行速度はクロッ
ク・サイクル毎の１個の命令に近づくことになる。その
結果、パイプラインを有するプロセッサを用いることに
より、データプロセッサの全体的な性能が著しく向上す
る。
【０００３】
【発明が解決しようとする課題】１個のサイクル命令実
行を行うためには、命令先取り（プリフェッチ）ユニッ
ト（ＩＰＵ：Ｉｎｓｔｒｕｃｔｉｏｎ Ｐｒｅｆｅｔｃ
ｈ Ｕｎｉｔ）は、クロック・サイクル毎に必要な数の
命令を命令パイプラインにロードすることのできる命令
の流れを保たなければならない。もしＩＰＵが、必要な
命令の流れを維持することができなければ、そして命令
パイプラインに必要な数の命令語がロードされなけれ
ば、パイプラインの機能停止が起こる。一般的に、今日
の高性能なパイプラインを有するデータプロセッサで
は、命令キャッシュを用いてＩＰＵが命令データ（オペ
ランド）に迅速にアクセスできるようになっている。典
型的なものとしては、命令キャッシュがキャッシュ・コ
ントローラによって維持されて、キャッシュ・コントロ
ーラがＩＰＵと連動して命令を検索（先取り）し、命令
バッファ（キュー）をロードされた状態に保つ。従っ
て、プロセッサが命令先取りをリクエストすると、キャ
ッシュ・コントローラは先取りリクエストを受信して、
その命令が命令キャッシュ内にあるか否かを判定する。
リクエストされた命令がキャッシュ内にある場合は、先
取りの「ヒット」が起こり、キャッシュ・コントローラ
は命令キャッシュから直接命令バッファをロードする。
もしリクエストされた命令がキャッシュ内にない場合
は、先取りの「ミス」が起こり、キャッシュ・コントロ
ーラは、バス転送をリクエストして外部メモリから必要
なキャッシュ・ラインを検索する。
行を行うためには、命令先取り（プリフェッチ）ユニッ
ト（ＩＰＵ：Ｉｎｓｔｒｕｃｔｉｏｎ Ｐｒｅｆｅｔｃ
ｈ Ｕｎｉｔ）は、クロック・サイクル毎に必要な数の
命令を命令パイプラインにロードすることのできる命令
の流れを保たなければならない。もしＩＰＵが、必要な
命令の流れを維持することができなければ、そして命令
パイプラインに必要な数の命令語がロードされなけれ
ば、パイプラインの機能停止が起こる。一般的に、今日
の高性能なパイプラインを有するデータプロセッサで
は、命令キャッシュを用いてＩＰＵが命令データ（オペ
ランド）に迅速にアクセスできるようになっている。典
型的なものとしては、命令キャッシュがキャッシュ・コ
ントローラによって維持されて、キャッシュ・コントロ
ーラがＩＰＵと連動して命令を検索（先取り）し、命令
バッファ（キュー）をロードされた状態に保つ。従っ
て、プロセッサが命令先取りをリクエストすると、キャ
ッシュ・コントローラは先取りリクエストを受信して、
その命令が命令キャッシュ内にあるか否かを判定する。
リクエストされた命令がキャッシュ内にある場合は、先
取りの「ヒット」が起こり、キャッシュ・コントローラ
は命令キャッシュから直接命令バッファをロードする。
もしリクエストされた命令がキャッシュ内にない場合
は、先取りの「ミス」が起こり、キャッシュ・コントロ
ーラは、バス転送をリクエストして外部メモリから必要
なキャッシュ・ラインを検索する。
【０００４】既知のキャッシュ・コントローラはバース
ト・モード転送を用いて、１回のメモリ・アクセスでキ
ャッシュ・ライン（たとえば１６バイト）を転送する。
バースト・モードでは、開始アドレスの１６バイトのみ
がメモリに転送されるのが普通で、そのため必要なメモ
リ・アクセスは１回で済む。通常は、データが有効にな
った直後に、キャッシュ・コントローラが命令キャッシ
ュに必要なキャッシュ・ラインをロードする。そのた
め、プロセッサからの次の先取りは１回のキャッシュ・
ロード・サイクルの間中断される。命令キャッシュ・ロ
ードに必要とされるプロセッサの中断の結果として、パ
フォーマンス・ペナルティ（Ｐｅｒｆｏｒｍａｎｃｅ
Ｐｅｎａｌｔｙ）が起こる。データ・バスからのキャッ
シュ書き込みに帰するパフォーマンス・ペナルティを改
善するための努力は、一時的にデータを記憶してキャッ
シュ・ロードを保留するためのバッファを用いることに
集中していた。これらのバッファ（普通は「プッシュ」
バッファと呼ばれる）は、内部バスを介して整数ユニッ
トにリクエストされたデータを送るのが普通である。通
常、以前のシステムは、同一のキャッシュ・ラインに対
する次の先取りリクエスト中にプッシュ・バッファ内に
記憶されているキャッシュ・ラインに直接アクセスする
ための機構を設けていなかった。このため、プッシュ・
バッファを用いることによって１回のキャッシュ・ロー
ド・サイクル中にプロセッサが停止する問題を軽減する
ことはできても、これらのプッシュ・バッファは命令キ
ャッシュと平行にアクセスすることはできない。その結
果、プッシュ・バッファ内に記憶されているキャッシュ
・ラインにあるデータに対して、プロセッサからの先取
りリクエストがあると、他のバス転送によって外部メモ
リから必要なデータを検索することになる。このように
バス転送が重複することにより、新たなパフォーマンス
・ペナルティの問題が起きてくる。
ト・モード転送を用いて、１回のメモリ・アクセスでキ
ャッシュ・ライン（たとえば１６バイト）を転送する。
バースト・モードでは、開始アドレスの１６バイトのみ
がメモリに転送されるのが普通で、そのため必要なメモ
リ・アクセスは１回で済む。通常は、データが有効にな
った直後に、キャッシュ・コントローラが命令キャッシ
ュに必要なキャッシュ・ラインをロードする。そのた
め、プロセッサからの次の先取りは１回のキャッシュ・
ロード・サイクルの間中断される。命令キャッシュ・ロ
ードに必要とされるプロセッサの中断の結果として、パ
フォーマンス・ペナルティ（Ｐｅｒｆｏｒｍａｎｃｅ
Ｐｅｎａｌｔｙ）が起こる。データ・バスからのキャッ
シュ書き込みに帰するパフォーマンス・ペナルティを改
善するための努力は、一時的にデータを記憶してキャッ
シュ・ロードを保留するためのバッファを用いることに
集中していた。これらのバッファ（普通は「プッシュ」
バッファと呼ばれる）は、内部バスを介して整数ユニッ
トにリクエストされたデータを送るのが普通である。通
常、以前のシステムは、同一のキャッシュ・ラインに対
する次の先取りリクエスト中にプッシュ・バッファ内に
記憶されているキャッシュ・ラインに直接アクセスする
ための機構を設けていなかった。このため、プッシュ・
バッファを用いることによって１回のキャッシュ・ロー
ド・サイクル中にプロセッサが停止する問題を軽減する
ことはできても、これらのプッシュ・バッファは命令キ
ャッシュと平行にアクセスすることはできない。その結
果、プッシュ・バッファ内に記憶されているキャッシュ
・ラインにあるデータに対して、プロセッサからの先取
りリクエストがあると、他のバス転送によって外部メモ
リから必要なデータを検索することになる。このように
バス転送が重複することにより、新たなパフォーマンス
・ペナルティの問題が起きてくる。
【０００５】従って、本発明の目的は、キャッシュ・ロ
ードと命令先取りとに関連するパフォーマンス・ペナル
ティををなくすることのできる改良されたデータプロセ
ッサを提供することである。
ードと命令先取りとに関連するパフォーマンス・ペナル
ティををなくすることのできる改良されたデータプロセ
ッサを提供することである。
【０００６】本発明の他の目的は、延滞キャッシュ・ロ
ードを有する改良されたデータプロセッサを提供するこ
とである。
ードを有する改良されたデータプロセッサを提供するこ
とである。
【０００７】本発明のさらに他の目的は、命令パイプラ
インの中断を起こさずに、命令キャッシュ・ロードを延
滞させることのできるデータプロセッサを提供すること
である。
インの中断を起こさずに、命令キャッシュ・ロードを延
滞させることのできるデータプロセッサを提供すること
である。
【０００８】
【課題を解決するための手段】これらのおよびその他の
目的は、パイプラインをもつデータプロセッサを有する
改良されたデータ処理システムによって実現される。こ
のデータプロセッサには、複数のデータ・エントリを二
次的なメモリから先取りする命令先取りユニットが備え
られ、各エントリは、メモリ・アドレスによって識別さ
れ、さらにこのユニットは複数のデータ・エントリをパ
イプラインをもつデータプロセッサ内の命令パイプライ
ン内に供給する。データ処理システムは：外部メモリに
結合され、バス転送リクエスト信号に応答して、外部メ
モリからのメモリ・アドレスによって識別される複数の
データ・エントリを含むリクエストされたキャッシュ・
ラインを検索し、内部データ・バスに複数のデータ・エ
ントリを含むキャッシュ・ラインを転送するバス・コン
トローラから構成される。二次キャッシュは、バス・コ
ントローラと命令パイプラインとに結合され、バス・コ
ントローラからリクエストされたキャッシュ・ラインを
受け取り、第１制御信号に応答してリクエストされたキ
ャッシュ・ライン内の所定数の複数のデータ・エントリ
を命令パイプライン内にロードし、さらに第２制御信号
に応答して、一次キャッシュ・メモリにリクエストされ
たキャッシュ・ラインをロードする。メモリ・コントロ
ーラは、パイプラインをもつデータプロセッサ，バス・
コントローラ，一次キャッシュおよび二次キャッシュに
結合され、キャッシュ・メモリおよび二次キャッシュ内
の先取りアドレス・ミスが起こるとバス転送リクエスト
信号が発生して、第１制御信号を発して二次キャッシュ
にリクエストされたキャッシュ・ラインをロードする。
メモリ・コントローラは第２制御信号を発生して、一次
キャッシュに二次キャッシュからのリクエストされたキ
ャッシュ・ラインがロードされるのを延滞させる。これ
は、二次キャッシュ内にあるリクエストされたキャッシ
ュ・ライン以外のキャッシュ・ラインに対する先取りア
ドレス・ミスが一次キャッシュメモリ内で次に起こるま
で続き、さらに第３制御信号を発生する。メモリ・コン
トローラに結合されたアドレス・ロジックは、二次キャ
ッシュ内に格納されているリクエストされたキャッシュ
・ラインに対応するメモリ・アドレスを格納して、メモ
リ・コントローラからの第３制御信号に応答して、その
メモリ・アドレスを、命令先取りユニットからの次の先
取りリクエストに対応する次のメモリ・アドレスと比較
する。アドレス・ロジックはメモリ・コントローラへの
マッチ信号を設け、それによって次の先取りリクエスト
が二次キャッシュ内に格納されているキャッシュ・ライ
ンに対するものであるか否かを示す。
目的は、パイプラインをもつデータプロセッサを有する
改良されたデータ処理システムによって実現される。こ
のデータプロセッサには、複数のデータ・エントリを二
次的なメモリから先取りする命令先取りユニットが備え
られ、各エントリは、メモリ・アドレスによって識別さ
れ、さらにこのユニットは複数のデータ・エントリをパ
イプラインをもつデータプロセッサ内の命令パイプライ
ン内に供給する。データ処理システムは：外部メモリに
結合され、バス転送リクエスト信号に応答して、外部メ
モリからのメモリ・アドレスによって識別される複数の
データ・エントリを含むリクエストされたキャッシュ・
ラインを検索し、内部データ・バスに複数のデータ・エ
ントリを含むキャッシュ・ラインを転送するバス・コン
トローラから構成される。二次キャッシュは、バス・コ
ントローラと命令パイプラインとに結合され、バス・コ
ントローラからリクエストされたキャッシュ・ラインを
受け取り、第１制御信号に応答してリクエストされたキ
ャッシュ・ライン内の所定数の複数のデータ・エントリ
を命令パイプライン内にロードし、さらに第２制御信号
に応答して、一次キャッシュ・メモリにリクエストされ
たキャッシュ・ラインをロードする。メモリ・コントロ
ーラは、パイプラインをもつデータプロセッサ，バス・
コントローラ，一次キャッシュおよび二次キャッシュに
結合され、キャッシュ・メモリおよび二次キャッシュ内
の先取りアドレス・ミスが起こるとバス転送リクエスト
信号が発生して、第１制御信号を発して二次キャッシュ
にリクエストされたキャッシュ・ラインをロードする。
メモリ・コントローラは第２制御信号を発生して、一次
キャッシュに二次キャッシュからのリクエストされたキ
ャッシュ・ラインがロードされるのを延滞させる。これ
は、二次キャッシュ内にあるリクエストされたキャッシ
ュ・ライン以外のキャッシュ・ラインに対する先取りア
ドレス・ミスが一次キャッシュメモリ内で次に起こるま
で続き、さらに第３制御信号を発生する。メモリ・コン
トローラに結合されたアドレス・ロジックは、二次キャ
ッシュ内に格納されているリクエストされたキャッシュ
・ラインに対応するメモリ・アドレスを格納して、メモ
リ・コントローラからの第３制御信号に応答して、その
メモリ・アドレスを、命令先取りユニットからの次の先
取りリクエストに対応する次のメモリ・アドレスと比較
する。アドレス・ロジックはメモリ・コントローラへの
マッチ信号を設け、それによって次の先取りリクエスト
が二次キャッシュ内に格納されているキャッシュ・ライ
ンに対するものであるか否かを示す。
【０００９】
【実施例】「アサート」および「ネゲート」という用語
を用いて、「高論理で活性（Ａｃｔｉｖｅ Ｈｉｇ
ｈ）」と「低論理で活性（Ａｃｔｉｖｅ Ｌｏｗ）」の
信号が混合したものを扱う場合の混乱を回避する。「ア
サート」は、信号が活性状態であるかまたは論理的に真
であることを示すために用いる。「ネゲート」は、信号
が不活性状態であるかまたは論理的に偽であることを示
すために用いる。
を用いて、「高論理で活性（Ａｃｔｉｖｅ Ｈｉｇ
ｈ）」と「低論理で活性（Ａｃｔｉｖｅ Ｌｏｗ）」の
信号が混合したものを扱う場合の混乱を回避する。「ア
サート」は、信号が活性状態であるかまたは論理的に真
であることを示すために用いる。「ネゲート」は、信号
が不活性状態であるかまたは論理的に偽であることを示
すために用いる。
【００１０】図１に示すのは、本発明の好適な実施例に
よるデータ処理システム１０の構造を示すブロック図で
ある。データ処理システム１０は、整数ユニット１２，
命令メモリユニット１４，バス・インターフェース・コ
ントローラ（ＢＩＣ：ＢｕｓＩｎｔｅｒｆａｃｅ Ｃｏ
ｎｔｒｏｌｌｅｒ）１６，システム・バス１８およびメ
モリ２０とから構成されている。本発明の好適な実施例
においては、命令メモリ・ユニット１４は、命令キャッ
シュ・コントローラ２２，命令キャッシュ・アドレス・
メモリ管理ユニット（ＣＡＭＭＵ：Ｉｎｓｕｒｕｃｔｉ
ｏｎＣａｃｈｅ Ａｄｄｒｅｓｓ Ｍｅｍｏｒｙ Ｍａ
ｎａｇｅｍｅｎｔ Ｕｎｉｔ）２４，命令キャッシュ２
６，第１ラッチ（ＬＡＴＣＨＡ）２８，第２ラッチ（Ｌ
ＡＴＣＨＢ）３０，コンパレータ（ＣＯＭＰ：Ｃｏｍｐ
ａｒａｔｏｒ）３２，二次キャッシュ３４，命令キャッ
シュ保持レジスタ３６，マルチプレクサ４０およびラッ
チ４２とから構成されている。命令キャッシュ２６は、
４方向設定連想キャッシュで、４個の１６バイトからな
る６４組のキャッシュ・ラインを持ち、各キャッシュ・
ラインは４個の長語（ＬＷ０−ＬＷ３：Ｌｏｎｇ Ｗｏ
ｒｄ０−３）からなり、各長語（ＬＷ）は、２個の連続
ビットからなっている。従って、命令キャッシュ２６
は、合計４ＫＢの記憶容量を有している。
よるデータ処理システム１０の構造を示すブロック図で
ある。データ処理システム１０は、整数ユニット１２，
命令メモリユニット１４，バス・インターフェース・コ
ントローラ（ＢＩＣ：ＢｕｓＩｎｔｅｒｆａｃｅ Ｃｏ
ｎｔｒｏｌｌｅｒ）１６，システム・バス１８およびメ
モリ２０とから構成されている。本発明の好適な実施例
においては、命令メモリ・ユニット１４は、命令キャッ
シュ・コントローラ２２，命令キャッシュ・アドレス・
メモリ管理ユニット（ＣＡＭＭＵ：Ｉｎｓｕｒｕｃｔｉ
ｏｎＣａｃｈｅ Ａｄｄｒｅｓｓ Ｍｅｍｏｒｙ Ｍａ
ｎａｇｅｍｅｎｔ Ｕｎｉｔ）２４，命令キャッシュ２
６，第１ラッチ（ＬＡＴＣＨＡ）２８，第２ラッチ（Ｌ
ＡＴＣＨＢ）３０，コンパレータ（ＣＯＭＰ：Ｃｏｍｐ
ａｒａｔｏｒ）３２，二次キャッシュ３４，命令キャッ
シュ保持レジスタ３６，マルチプレクサ４０およびラッ
チ４２とから構成されている。命令キャッシュ２６は、
４方向設定連想キャッシュで、４個の１６バイトからな
る６４組のキャッシュ・ラインを持ち、各キャッシュ・
ラインは４個の長語（ＬＷ０−ＬＷ３：Ｌｏｎｇ Ｗｏ
ｒｄ０−３）からなり、各長語（ＬＷ）は、２個の連続
ビットからなっている。従って、命令キャッシュ２６
は、合計４ＫＢの記憶容量を有している。
【００１１】好適な実施例においては、整数ユニット１
２はパイプラインをもつ実行ユニットで、命令先取り、
有効アドレス計算および有効アドレス先取りサブ操作を
パイプラインでつなぐことのできる命令パイプライン
（ＰＩＰＥ）を備えている。整数ユニット１２には、命
令メモリ・ユニット１４と連動する命令先取りユニット
が含まれ、キャッシュ・ライン保持レジスタ３６をロー
ド状態に保っている。これは同時出願され、本出願の譲
渡人に譲渡されているＲｕｓｓｅｌｌ Ｒｅｉｎｉｎｇ
ｅｒ他による「１，２または３語の命令を順次先取りす
る方法」という標題の米国特許第ＳＣ−００７７０Ａに
開示されているのと同様である。命令先取りサイクル中
に、整数ユニット１２は命令メモリ・ユニット１４から
６４ビット（キャッシュ半直線）の先取りをリクエスト
して、それによってＰＩＰＥまでの命令の安定した流れ
を確保する。従って、動作中は整数ユニット１２は命令
メモリ・ユニット１４に対してＰＲＥＦＥＴＣＨ ＲＥ
ＱＵＥＳＴ（先取りリクエスト）信号を発する。命令メ
モリ・ユニット１４が先取りリクエストを受け取ると、
整数ユニット１２はリクエストされた命令に対する論理
アドレスをＣＡＭＭＵ２４に転送する。ＣＡＭＭＵ２４
は、その論理アドレスを対応する物理アドレスに変換し
て、物理アドレス・バス（ＰＡ：Ｐｈｙｓｉｃａｌ Ａ
ｄｄｒｅｓｓＢＵＳ）上に置く。好適な実施例において
は、命令キャッシュ２６はＣＡＭＭＵ２４によって変換
されない所定数のアドレス・ビットを用いてアクセスさ
れる。このためＣＡＭＭＵ２４は、命令キャッシュ２６
アクセスと同時にアドレス変換を行う。先取りの「ヒッ
ト」が起こると、先取りリクエストに対応する命令キャ
ッシュ２６半直線は、レジスタ３６に転送される。同じ
サイクル中に、整数ユニット１２からのＦＥＴＣＨ Ｒ
ＥＱＵＥＳＴ信号に応答して、所定数の命令語がＭＵＸ
４０を介してＰＩＰＥに転送される。
２はパイプラインをもつ実行ユニットで、命令先取り、
有効アドレス計算および有効アドレス先取りサブ操作を
パイプラインでつなぐことのできる命令パイプライン
（ＰＩＰＥ）を備えている。整数ユニット１２には、命
令メモリ・ユニット１４と連動する命令先取りユニット
が含まれ、キャッシュ・ライン保持レジスタ３６をロー
ド状態に保っている。これは同時出願され、本出願の譲
渡人に譲渡されているＲｕｓｓｅｌｌ Ｒｅｉｎｉｎｇ
ｅｒ他による「１，２または３語の命令を順次先取りす
る方法」という標題の米国特許第ＳＣ−００７７０Ａに
開示されているのと同様である。命令先取りサイクル中
に、整数ユニット１２は命令メモリ・ユニット１４から
６４ビット（キャッシュ半直線）の先取りをリクエスト
して、それによってＰＩＰＥまでの命令の安定した流れ
を確保する。従って、動作中は整数ユニット１２は命令
メモリ・ユニット１４に対してＰＲＥＦＥＴＣＨ ＲＥ
ＱＵＥＳＴ（先取りリクエスト）信号を発する。命令メ
モリ・ユニット１４が先取りリクエストを受け取ると、
整数ユニット１２はリクエストされた命令に対する論理
アドレスをＣＡＭＭＵ２４に転送する。ＣＡＭＭＵ２４
は、その論理アドレスを対応する物理アドレスに変換し
て、物理アドレス・バス（ＰＡ：Ｐｈｙｓｉｃａｌ Ａ
ｄｄｒｅｓｓＢＵＳ）上に置く。好適な実施例において
は、命令キャッシュ２６はＣＡＭＭＵ２４によって変換
されない所定数のアドレス・ビットを用いてアクセスさ
れる。このためＣＡＭＭＵ２４は、命令キャッシュ２６
アクセスと同時にアドレス変換を行う。先取りの「ヒッ
ト」が起こると、先取りリクエストに対応する命令キャ
ッシュ２６半直線は、レジスタ３６に転送される。同じ
サイクル中に、整数ユニット１２からのＦＥＴＣＨ Ｒ
ＥＱＵＥＳＴ信号に応答して、所定数の命令語がＭＵＸ
４０を介してＰＩＰＥに転送される。
【００１２】本発明においては、整数ユニット１２から
の先取りが命令キャッシュ２６と二次キャッシュ３４内
とでミスすると、命令キャッシュ・コントローラ２２は
先取りの「ミス」を検出して、ＢＵＲＳＴ ＲＥＱＵＥ
ＳＴ（バースト・リクエスト）信号をＢＩＣ１６に対し
て発して、それによりバースト転送をリクエストし、メ
モリ２０からキャッシュ・ライン（１２８ビット）を検
索する。命令キャッシュ・コントローラ２２はまた、Ｂ
ＩＣ１６に対して物理アドレスを転送する。ＢＩＣ１６
がＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を認定すると、命令
キャッシュ・コントローラ２２はＬＯＡＤ信号をアサー
トし、それによってＬＡＴＣＨＡ２８はＰＡ ＢＵＳ上
の物理アドレスをラッチすることができる。ＬＡＴＣＨ
Ｂ３０は、次の機械サイクル、たとえば図２および図３
に示されるように、８番目の機械サイクルの最後でＬＡ
ＴＣＨＡ２８の内容をラッチすることができる。ＢＩＣ
１６はメモリ２０から、システム・バス１８を介して、
リクエストされたキャッシュ・ライン（先取りリクエス
トに対するデータを含む）を検索する。１組のＳＴＡＴ
ＵＳ（ステータス）信号により、命令キャッシュ・コン
トローラ２２に、命令キャッシュ・コントローラ２２に
よりリクエストされたバス転送のステータスを知らせ
る。ＢＩＣ１６がデータ・バス上にリクエストされたキ
ャッシュ・ラインを転送すると、１２８ビットの二次キ
ャッシュ３４にデータがロードされる。同時に命令キャ
ッシュ・コントローラ２２はＷＲＩＴＥ ＣＯＮＴＲＯ
Ｌ（書き込み制御）信号をアサートして、それにより二
次キャッシュ３４は、長語がデータ・バス上で有効にな
るのと同じサイクル中に、先取りリクエストされたキャ
ッシュ半直線（たとえばＬＷ０，ＬＷ１）をキャッシュ
・ライン保持レジスタ３６内に書き込む。
の先取りが命令キャッシュ２６と二次キャッシュ３４内
とでミスすると、命令キャッシュ・コントローラ２２は
先取りの「ミス」を検出して、ＢＵＲＳＴ ＲＥＱＵＥ
ＳＴ（バースト・リクエスト）信号をＢＩＣ１６に対し
て発して、それによりバースト転送をリクエストし、メ
モリ２０からキャッシュ・ライン（１２８ビット）を検
索する。命令キャッシュ・コントローラ２２はまた、Ｂ
ＩＣ１６に対して物理アドレスを転送する。ＢＩＣ１６
がＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を認定すると、命令
キャッシュ・コントローラ２２はＬＯＡＤ信号をアサー
トし、それによってＬＡＴＣＨＡ２８はＰＡ ＢＵＳ上
の物理アドレスをラッチすることができる。ＬＡＴＣＨ
Ｂ３０は、次の機械サイクル、たとえば図２および図３
に示されるように、８番目の機械サイクルの最後でＬＡ
ＴＣＨＡ２８の内容をラッチすることができる。ＢＩＣ
１６はメモリ２０から、システム・バス１８を介して、
リクエストされたキャッシュ・ライン（先取りリクエス
トに対するデータを含む）を検索する。１組のＳＴＡＴ
ＵＳ（ステータス）信号により、命令キャッシュ・コン
トローラ２２に、命令キャッシュ・コントローラ２２に
よりリクエストされたバス転送のステータスを知らせ
る。ＢＩＣ１６がデータ・バス上にリクエストされたキ
ャッシュ・ラインを転送すると、１２８ビットの二次キ
ャッシュ３４にデータがロードされる。同時に命令キャ
ッシュ・コントローラ２２はＷＲＩＴＥ ＣＯＮＴＲＯ
Ｌ（書き込み制御）信号をアサートして、それにより二
次キャッシュ３４は、長語がデータ・バス上で有効にな
るのと同じサイクル中に、先取りリクエストされたキャ
ッシュ半直線（たとえばＬＷ０，ＬＷ１）をキャッシュ
・ライン保持レジスタ３６内に書き込む。
【００１３】先取りリクエストされたキャッシュ半直線
に対する第２長語（ＬＷ１）がデータ・バスから受信さ
れると、命令キャッシュ・コントローラ２２は次のサイ
クルで、整数ユニット１２から次の先取りリクエストを
受け取る。この先取りと平行して、命令キャッシュ・コ
ントローラ２２は二次キャッシュ３４が、前回のバース
ト・リクエストに対応するデータを、データ・バスから
引続きロードすることを可能にする。二次キャッシュ３
４がレジスタ３６内にキャッシュ半直線の書き込みを完
了した後、命令メモリ・コントローラ１４は整数ユニッ
ト１２から次の先取りを受け取り、二次キャッシュ３４
に、データバスから残りの２個の長語をロードする。キ
ャッシュ・ラインは、二次キャッシュ３４内に格納され
たもの以外のキャッシュ・ラインに対する先取り「ミ
ス」が、命令キャッシュ２６内で起こるまでは、二次キ
ャッシュ３４に格納されたままになっている。このた
め、命令キャッシュ２６内で先取りリクエストがミス
し、リクエストに対応する命令データが二次キャッシュ
３４内にあるときは、整数ユニット１２は二次キャッシ
ュ３４から命令データを得る。本来、命令キャッシュ・
コントローラ２２はＬＡＴＣＨＡ２８，ＬＡＴＣＨＢ３
０およびＣＯＭＰ３２を用いて、二次キャッシュ３４の
内容を確認する。
に対する第２長語（ＬＷ１）がデータ・バスから受信さ
れると、命令キャッシュ・コントローラ２２は次のサイ
クルで、整数ユニット１２から次の先取りリクエストを
受け取る。この先取りと平行して、命令キャッシュ・コ
ントローラ２２は二次キャッシュ３４が、前回のバース
ト・リクエストに対応するデータを、データ・バスから
引続きロードすることを可能にする。二次キャッシュ３
４がレジスタ３６内にキャッシュ半直線の書き込みを完
了した後、命令メモリ・コントローラ１４は整数ユニッ
ト１２から次の先取りを受け取り、二次キャッシュ３４
に、データバスから残りの２個の長語をロードする。キ
ャッシュ・ラインは、二次キャッシュ３４内に格納され
たもの以外のキャッシュ・ラインに対する先取り「ミ
ス」が、命令キャッシュ２６内で起こるまでは、二次キ
ャッシュ３４に格納されたままになっている。このた
め、命令キャッシュ２６内で先取りリクエストがミス
し、リクエストに対応する命令データが二次キャッシュ
３４内にあるときは、整数ユニット１２は二次キャッシ
ュ３４から命令データを得る。本来、命令キャッシュ・
コントローラ２２はＬＡＴＣＨＡ２８，ＬＡＴＣＨＢ３
０およびＣＯＭＰ３２を用いて、二次キャッシュ３４の
内容を確認する。
【００１４】上記の説明により、整数ユニット１２は、
論理アドレスと共に先取りリクエストを命令メモリユニ
ット１４に発する。先取りリクエストが命令メモリ・ユ
ニット１４に受け取られると、ＣＡＭＭＵ２４は論理ア
ドレスを対応する物理アドレスに変換して、ＰＡ ＢＵ
Ｓ上に置く。物理アドレスは、命令キャッシュ２６を経
由して、命令キャッシュ２６内のインデックス・エント
リと比較され、同時にＣＯＭＰ３２を経由する。ＣＯＭ
Ｐ３２は、今回の先取りの物理アドレスをＬＡＴＣＨＢ
３０内の物理アドレスと比較する。これは、二次キャッ
シュ３４内に現在あるラインに対応するものである。こ
のように、ＣＯＭＰ３２は、先取りリクエストに対し
て、二次キャッシュ３４内でヒットが起こっているの
か、またはミスが起こっているのかを判定する。命令キ
ャッシュ２６内で先取りリクエストがヒットすると、命
令キャッシュ２６は、レジスタ３６内に転送される命令
データのソースとなる。二次キャッシュ３４内で先取り
リクエストがヒットすると、リクエストされた半直線の
ソースは、二次キャッシュ３４となるので、二次キャッ
シュ３４が命令データをレジスタ３６に転送する。その
ため、二次キャッシュ３４内のデータは、命令キャッシ
ュ２６内に実在するかのように、整数ユニット１２に対
してアクセス可能となる。
論理アドレスと共に先取りリクエストを命令メモリユニ
ット１４に発する。先取りリクエストが命令メモリ・ユ
ニット１４に受け取られると、ＣＡＭＭＵ２４は論理ア
ドレスを対応する物理アドレスに変換して、ＰＡ ＢＵ
Ｓ上に置く。物理アドレスは、命令キャッシュ２６を経
由して、命令キャッシュ２６内のインデックス・エント
リと比較され、同時にＣＯＭＰ３２を経由する。ＣＯＭ
Ｐ３２は、今回の先取りの物理アドレスをＬＡＴＣＨＢ
３０内の物理アドレスと比較する。これは、二次キャッ
シュ３４内に現在あるラインに対応するものである。こ
のように、ＣＯＭＰ３２は、先取りリクエストに対し
て、二次キャッシュ３４内でヒットが起こっているの
か、またはミスが起こっているのかを判定する。命令キ
ャッシュ２６内で先取りリクエストがヒットすると、命
令キャッシュ２６は、レジスタ３６内に転送される命令
データのソースとなる。二次キャッシュ３４内で先取り
リクエストがヒットすると、リクエストされた半直線の
ソースは、二次キャッシュ３４となるので、二次キャッ
シュ３４が命令データをレジスタ３６に転送する。その
ため、二次キャッシュ３４内のデータは、命令キャッシ
ュ２６内に実在するかのように、整数ユニット１２に対
してアクセス可能となる。
【００１５】先取りリクエストが命令キャッシュ２６
と、二次キャッシュ３４の両方でミスすると、命令キャ
ッシュ・コントローラ２２は、上記のようにＢＩＣ１６
に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。Ｂ
ＩＣ１６がバス転送を実行中に、命令キャッシュ・コン
トローラ２２は命令キャッシュ２６に、現在二次キャッ
シュ３４に格納されているキャッシュ・ラインをロード
する。このため、先取り「ミス」の後でも、命令キャッ
シュ２６のローディングは、整数ユニット１２からの先
取りを中断することはない。
と、二次キャッシュ３４の両方でミスすると、命令キャ
ッシュ・コントローラ２２は、上記のようにＢＩＣ１６
に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。Ｂ
ＩＣ１６がバス転送を実行中に、命令キャッシュ・コン
トローラ２２は命令キャッシュ２６に、現在二次キャッ
シュ３４に格納されているキャッシュ・ラインをロード
する。このため、先取り「ミス」の後でも、命令キャッ
シュ２６のローディングは、整数ユニット１２からの先
取りを中断することはない。
【００１６】本発明の好適な実施例においては、整数ユ
ニット１２は半直線毎に、命令メモリユニット１４から
の先取りをリクエストする。その結果、命令メモリユニ
ット１４は、先取りサイクル毎に、キャッシュ・ライン
保持レジスタ３６に、６４ビット（キャッシュ半直線）
をロードする。ＢＩＣ１６は、データのキャッシュ・ラ
イン全体のバースト転送を実行することができるので、
先取り「ミス」により命令キャッシュ・コントローラ２
２はキャッシュ・ライン全体に対してＢＵＲＳＴ ＲＥ
ＱＵＥＳＴ信号をアサートする（このキャッシュ・ライ
ンには、先取りリクエスト半直線が含まれる）。二次キ
ャッシュ３４は、１２８ビット（キャッシュ・ライン全
体）の記憶容量を有しており、そのため、バースト転送
からの４個の長語（ＬＷ０−ＬＷ３）の全てが二次キャ
ッシュ３４に格納される。従って命令キャッシュ・コン
トローラ２２は二次キャッシュ３４に、データ・バスか
ら２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
る。ＢＩＣ１６は、二次キャッシュ３４にロードされた
各長語に対して、有効ビットをラッチ４２に転送する。
第２有効ビット（ＬＷ１に対応する）を受け取った後、
ラッチ４２はラッチ制御信号を介して、命令キャッシュ
・コントローラ２２に、ＢＩＣ１６が二次キャッシュ３
４に２個の有効な長語をロードしたことを知らせる。ラ
ッチ制御信号に応答して、命令キャッシュ・コントロー
ラ２２は整数ユニット１２からの次の先取りリクエスト
を受け取る。このように本発明においては、ＢＩＣ１６
がバースト転送を完了する前に、命令キャッシュ・コン
トローラ２２は現在の先取りリクエストを満足させ、整
数ユニット１２からの次の先取りリクエストを受け取る
ことができる。次の先取りリクエスト中に、ＢＩＣ１６
は二次キャッシュ３４に前回のバースト・リクエストか
らの入来データ（ＬＷ２，ＬＷ３）を引続きロードす
る。
ニット１２は半直線毎に、命令メモリユニット１４から
の先取りをリクエストする。その結果、命令メモリユニ
ット１４は、先取りサイクル毎に、キャッシュ・ライン
保持レジスタ３６に、６４ビット（キャッシュ半直線）
をロードする。ＢＩＣ１６は、データのキャッシュ・ラ
イン全体のバースト転送を実行することができるので、
先取り「ミス」により命令キャッシュ・コントローラ２
２はキャッシュ・ライン全体に対してＢＵＲＳＴ ＲＥ
ＱＵＥＳＴ信号をアサートする（このキャッシュ・ライ
ンには、先取りリクエスト半直線が含まれる）。二次キ
ャッシュ３４は、１２８ビット（キャッシュ・ライン全
体）の記憶容量を有しており、そのため、バースト転送
からの４個の長語（ＬＷ０−ＬＷ３）の全てが二次キャ
ッシュ３４に格納される。従って命令キャッシュ・コン
トローラ２２は二次キャッシュ３４に、データ・バスか
ら２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
る。ＢＩＣ１６は、二次キャッシュ３４にロードされた
各長語に対して、有効ビットをラッチ４２に転送する。
第２有効ビット（ＬＷ１に対応する）を受け取った後、
ラッチ４２はラッチ制御信号を介して、命令キャッシュ
・コントローラ２２に、ＢＩＣ１６が二次キャッシュ３
４に２個の有効な長語をロードしたことを知らせる。ラ
ッチ制御信号に応答して、命令キャッシュ・コントロー
ラ２２は整数ユニット１２からの次の先取りリクエスト
を受け取る。このように本発明においては、ＢＩＣ１６
がバースト転送を完了する前に、命令キャッシュ・コン
トローラ２２は現在の先取りリクエストを満足させ、整
数ユニット１２からの次の先取りリクエストを受け取る
ことができる。次の先取りリクエスト中に、ＢＩＣ１６
は二次キャッシュ３４に前回のバースト・リクエストか
らの入来データ（ＬＷ２，ＬＷ３）を引続きロードす
る。
【００１７】図２は、本発明の好適な実施例による、命
令キャッシュ２６のオーバーラップした、延滞ロードの
タイミングを表す。ゼロ番目の機械サイクル（前Ｔ１）
中に、整数ユニット１２はＰＲＥＦＥＴＣＨ ＲＥＱＵ
ＥＳＴ信号を発して、１６進アドレス＄００に格納され
た命令データを検索する。命令キャッシュ・コントロー
ラ２２は、先取りミスが起こったために、ＢＩＣ１６に
対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。その
結果ＢＩＣ１６は二次キャッシュ３４にアドレス＄００
に格納されている命令のキャッシュ・ラインをロードす
る。
令キャッシュ２６のオーバーラップした、延滞ロードの
タイミングを表す。ゼロ番目の機械サイクル（前Ｔ１）
中に、整数ユニット１２はＰＲＥＦＥＴＣＨ ＲＥＱＵ
ＥＳＴ信号を発して、１６進アドレス＄００に格納され
た命令データを検索する。命令キャッシュ・コントロー
ラ２２は、先取りミスが起こったために、ＢＩＣ１６に
対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。その
結果ＢＩＣ１６は二次キャッシュ３４にアドレス＄００
に格納されている命令のキャッシュ・ラインをロードす
る。
【００１８】従って、第１機械サイクルのはじめで、Ｂ
ＩＣ１６に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発
し、ＢＩＣ１６にアドレス＄００を転送することによ
り、命令キャッシュ・コントローラ２２はアドレス＄０
０の先取りを開始する。第１機械サイクル中にＢＩＣ１
６はアドレス＄００に対してバス転送を開始する。一
方、整数ユニット１２は次の順次アドレス＄０８に対し
て命令キャッシュ・コントローラ２２にＰＲＥＦＥＴＣ
Ｈ ＲＥＱＵＥＳＴ信号を発する。第２機械サイクルで
は、ＢＩＣ１６は、リクエストされたキャッシュ・ライ
ン（ＬＷ０−ＬＷ３）に対応するデータのデータ・バス
上への転送を開始する。第３および第４機械サイクルＴ
３＆Ｔ４中は、ＢＩＣ１６は二次キャッシュ３４に、最
初の２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
るが、これらは前述したように、キャッシュ・ライン保
持レジスタ３６にロードされる。二次キャッシュ３４が
レジスタ３６にキャッシュ半直線の書き込みを終了した
後、命令キャッシュ・コントローラ２２は次の先取り
（アドレス＄０８）を整数ユニット１２から受取る。ま
た第５および第６機械サイクルＴ５＆Ｔ６中に二次キャ
ッシュ３４に残りの２個の長語（たとえばＬＷ２，ＬＷ
３）をロードする。同じキャッシュ・ラインが先取りさ
れているので、二次キャッシュ３４はリクエストされた
データ（たとえばＬＷ２，ＬＷ３）を供給する。その結
果、命令キャッシュ・コントローラ２２はバス転送をリ
クエストせず、アドレス＄０８に格納されているデータ
をメモリ２０から検索する。
ＩＣ１６に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発
し、ＢＩＣ１６にアドレス＄００を転送することによ
り、命令キャッシュ・コントローラ２２はアドレス＄０
０の先取りを開始する。第１機械サイクル中にＢＩＣ１
６はアドレス＄００に対してバス転送を開始する。一
方、整数ユニット１２は次の順次アドレス＄０８に対し
て命令キャッシュ・コントローラ２２にＰＲＥＦＥＴＣ
Ｈ ＲＥＱＵＥＳＴ信号を発する。第２機械サイクルで
は、ＢＩＣ１６は、リクエストされたキャッシュ・ライ
ン（ＬＷ０−ＬＷ３）に対応するデータのデータ・バス
上への転送を開始する。第３および第４機械サイクルＴ
３＆Ｔ４中は、ＢＩＣ１６は二次キャッシュ３４に、最
初の２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
るが、これらは前述したように、キャッシュ・ライン保
持レジスタ３６にロードされる。二次キャッシュ３４が
レジスタ３６にキャッシュ半直線の書き込みを終了した
後、命令キャッシュ・コントローラ２２は次の先取り
（アドレス＄０８）を整数ユニット１２から受取る。ま
た第５および第６機械サイクルＴ５＆Ｔ６中に二次キャ
ッシュ３４に残りの２個の長語（たとえばＬＷ２，ＬＷ
３）をロードする。同じキャッシュ・ラインが先取りさ
れているので、二次キャッシュ３４はリクエストされた
データ（たとえばＬＷ２，ＬＷ３）を供給する。その結
果、命令キャッシュ・コントローラ２２はバス転送をリ
クエストせず、アドレス＄０８に格納されているデータ
をメモリ２０から検索する。
【００１９】整数ユニット１２は、第５機械サイクルＴ
５中に、次の順次アドレス＄１０に対するＰＲＥＦＥＴ
ＣＨ ＲＥＱＵＥＳＴ信号を発する。第６機械サイクル
Ｔ６中には、アドレス＄０８に対する先取りリクエスト
の最後の長語がレジスタ３６にロードされ、先取りリク
エストは満足される。同様に第７機械サイクルＴ７中
に、アドレス＄１２０に対する次の先取りリクエストが
受け取られる。整数ユニット１２からの先取りリクエス
トは、二次キャッシュ３４内に格納されているもの以外
のキャッシュ・ラインに対するものであるので、先取り
「ミス」が起こり、他のバス転送がリクエストされたキ
ャッシュ・ラインを検索することが必要になる。従っ
て、命令キャッシュ・コントローラ２２はＢＩＣ１６に
対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発し、第７機
械サイクルＴ７中にリクエストされたキャッシュ・ライ
ンの先取りを開始する。ＢＩＣ１６は第７機械サイクル
Ｔ７の後半でバス転送を開始するが、一方整数ユニット
１２は次の順次アドレス＄１８に対してＰＲＥＦＥＴＣ
Ｈ ＲＥＱＵＥＳＴ信号を発する。
５中に、次の順次アドレス＄１０に対するＰＲＥＦＥＴ
ＣＨ ＲＥＱＵＥＳＴ信号を発する。第６機械サイクル
Ｔ６中には、アドレス＄０８に対する先取りリクエスト
の最後の長語がレジスタ３６にロードされ、先取りリク
エストは満足される。同様に第７機械サイクルＴ７中
に、アドレス＄１２０に対する次の先取りリクエストが
受け取られる。整数ユニット１２からの先取りリクエス
トは、二次キャッシュ３４内に格納されているもの以外
のキャッシュ・ラインに対するものであるので、先取り
「ミス」が起こり、他のバス転送がリクエストされたキ
ャッシュ・ラインを検索することが必要になる。従っ
て、命令キャッシュ・コントローラ２２はＢＩＣ１６に
対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発し、第７機
械サイクルＴ７中にリクエストされたキャッシュ・ライ
ンの先取りを開始する。ＢＩＣ１６は第７機械サイクル
Ｔ７の後半でバス転送を開始するが、一方整数ユニット
１２は次の順次アドレス＄１８に対してＰＲＥＦＥＴＣ
Ｈ ＲＥＱＵＥＳＴ信号を発する。
【００２０】ＢＩＣ１６がメモリ２０からリクエストさ
れたキャッシュ・ラインを検索する間、命令キャッシュ
・コントローラ２２は命令キャッシュ２６に、二次キャ
ッシュ３４に格納されているアドレス＄００におけるデ
ータ（ＬＷ０−ＬＷ３）をロードする。このため、先取
り「ミス」が起こると、命令キャッシュ２６のロード
は、第８機械サイクルＴ８が開始されるまで延滞する。
第６機械サイクルＴ６中に整数ユニット１２は、アドレ
ス＄１０に対して先取りリクエストを発しているので、
キャッシュのロード画題８機械サイクルまで延滞して
も、整数ユニット１２は中断しない。ＢＩＣ１６は、第
８機械サイクルＴ８の後半で、リクエストされた命令デ
ータのデータ・バス上への転送を開始する。
れたキャッシュ・ラインを検索する間、命令キャッシュ
・コントローラ２２は命令キャッシュ２６に、二次キャ
ッシュ３４に格納されているアドレス＄００におけるデ
ータ（ＬＷ０−ＬＷ３）をロードする。このため、先取
り「ミス」が起こると、命令キャッシュ２６のロード
は、第８機械サイクルＴ８が開始されるまで延滞する。
第６機械サイクルＴ６中に整数ユニット１２は、アドレ
ス＄１０に対して先取りリクエストを発しているので、
キャッシュのロード画題８機械サイクルまで延滞して
も、整数ユニット１２は中断しない。ＢＩＣ１６は、第
８機械サイクルＴ８の後半で、リクエストされた命令デ
ータのデータ・バス上への転送を開始する。
【００２１】本発明の代替の実施例においては、整数ユ
ニット１２は全キャッシュ・ライン毎に命令キャッシュ
２６にアクセスするために、命令メモリユニット１４
は、先取りサイクル毎にキャッシュ・ライン保持レジス
タ３６に４個の長語（１２８ビット）をロードする。従
って、命令先取りサイクルは重なることはない。図３
は、本発明の代替の実施例による、命令キャッシュ２６
の重ならない延滞ロードに対するタイミングを示す。図
３に示されるように、二次キャッシュ３４を用いると、
命令キャッシュ２６のローディングによって整数ユニッ
ト１２からの次の先取りが中断することはない。従っ
て、整数ユニット１２からの先取りリクエストに応答し
て、命令キャッシュ・コントローラ２２は第１機械サイ
クルの前半でアドレス＄００のキャッシュ先取りを開始
する。本発明においては、命令キャッシュ・コントロー
ラ２２は第１機械サイクルでアドレス＄００に対する先
取りサイクルを開始し、同時にＬＡＴＣＨＡ２８内にア
ドレス＄００をロードする。リクエストされたアドレス
（＄００）が命令キャッシュ２６または二次キャッシュ
３４内にないことを判定するとすぐに、命令キャッシュ
・コントローラ２２はＢＩＣ１６に対してデータ・バス
変換のリクエストを発する。第１機械サイクルＴ１の後
半で、ＢＩＣ１６はバス転送を開始して、メモリ２０か
らリクエストされたキャッシュ・ラインの間作を行う。
また整数ユニット１２は次のアドレス＄１０に対する先
取りリクエストを発する。命令キャッシュ・コントロー
ラ２２は、第１機械サイクルＴ１の後半で、ＬＡＴＣＨ
１２８からＬＡＴＣＨＢ３０にアドレス＄００を転送す
る。一方、ＢＩＣ１６はリクエストされたデータ（ＬＷ
０−ＬＷ３）のデータ・バス上への転送を開始する。命
令データ（ＬＷ０−ＬＷ３）がデータ・バス上で有効に
なると、ＢＩＣ１６は第３機械サイクルＴ３の前半で、
二次キャッシュ３４のロードを開始する。データにＶＡ
ＬＩＤとマーキングした後、ＢＩＣ１６はＳＴＡＴＵＳ
信号を命令キャッシュ・コントローラ２２に転送し、そ
れによって第６機械サイクルＴ６の後半で、バス転送が
終了したことを示す。
ニット１２は全キャッシュ・ライン毎に命令キャッシュ
２６にアクセスするために、命令メモリユニット１４
は、先取りサイクル毎にキャッシュ・ライン保持レジス
タ３６に４個の長語（１２８ビット）をロードする。従
って、命令先取りサイクルは重なることはない。図３
は、本発明の代替の実施例による、命令キャッシュ２６
の重ならない延滞ロードに対するタイミングを示す。図
３に示されるように、二次キャッシュ３４を用いると、
命令キャッシュ２６のローディングによって整数ユニッ
ト１２からの次の先取りが中断することはない。従っ
て、整数ユニット１２からの先取りリクエストに応答し
て、命令キャッシュ・コントローラ２２は第１機械サイ
クルの前半でアドレス＄００のキャッシュ先取りを開始
する。本発明においては、命令キャッシュ・コントロー
ラ２２は第１機械サイクルでアドレス＄００に対する先
取りサイクルを開始し、同時にＬＡＴＣＨＡ２８内にア
ドレス＄００をロードする。リクエストされたアドレス
（＄００）が命令キャッシュ２６または二次キャッシュ
３４内にないことを判定するとすぐに、命令キャッシュ
・コントローラ２２はＢＩＣ１６に対してデータ・バス
変換のリクエストを発する。第１機械サイクルＴ１の後
半で、ＢＩＣ１６はバス転送を開始して、メモリ２０か
らリクエストされたキャッシュ・ラインの間作を行う。
また整数ユニット１２は次のアドレス＄１０に対する先
取りリクエストを発する。命令キャッシュ・コントロー
ラ２２は、第１機械サイクルＴ１の後半で、ＬＡＴＣＨ
１２８からＬＡＴＣＨＢ３０にアドレス＄００を転送す
る。一方、ＢＩＣ１６はリクエストされたデータ（ＬＷ
０−ＬＷ３）のデータ・バス上への転送を開始する。命
令データ（ＬＷ０−ＬＷ３）がデータ・バス上で有効に
なると、ＢＩＣ１６は第３機械サイクルＴ３の前半で、
二次キャッシュ３４のロードを開始する。データにＶＡ
ＬＩＤとマーキングした後、ＢＩＣ１６はＳＴＡＴＵＳ
信号を命令キャッシュ・コントローラ２２に転送し、そ
れによって第６機械サイクルＴ６の後半で、バス転送が
終了したことを示す。
【００２２】本発明においては、命令キャッシュ２６の
ローディングは、二次キャッシュ３４内に格納されてい
るもの以外のキャッシュ・ラインに対しては、次の先取
り「ミス」が起こるまで延滞される。従って、ＢＩＣ１
６からＳＴＡＴＵＳ信号を受け取ると、命令キャッシュ
・コントローラ２２はアドレス＄１０の先取りを開始し
て、同時に第７機械サイクルＴ７のはじめに、アドレス
（＄１０）をＬＡＴＣＨＡ２８にラッチする。＄１０は
命令キャッシュ２６または二次キャッシュ３４内にはな
いので、次の先取り「ミス」が起こる。その結果命令キ
ャッシュ・コントローラ２２はＢＩＣ１６に対して、バ
ス転送のリクエスト信号を発して、メモリ２０からリク
エストされたキャッシュ・ライン（アドレス＄１０のは
じめ）を検索する。従って、ＢＩＣ１６は第７機械サイ
クルＴ７の後半でアドレス＄１０に格納されている命令
データのバス転送を開始する。一方、整数ユニット１２
は次のアドレス＄２０に対する先取りリクエストを発す
る。ＢＩＣ１６がバス転送を実行中に、命令キャッシュ
・コントローラ２２は第８機械サイクルＴ８中に、二次
キャッシュ３４から命令キャッシュ２６のロードを行
う。本発明においては、命令キャッシュ・コントローラ
２２は前回の先取り（＄００）の終了直後に次のアドレ
ス（＄１０）に対する先取りリクエストを受け取るの
で、キャッシュ・ロード・サイクルによって整数ユニッ
ト１２が中断することはない。ＢＩＣ１６は第８機械サ
イクルＴ８の後半で、リクエストされたデータ（アドレ
ス＄１０からの）のデータ・バス上への転送を開始す
る。一方、命令キャッシュ・コントローラ２２はＬＡＴ
ＣＨＡ２８からＬＡＴＣＨＢ３０へアドレス＄１０を転
送する。
ローディングは、二次キャッシュ３４内に格納されてい
るもの以外のキャッシュ・ラインに対しては、次の先取
り「ミス」が起こるまで延滞される。従って、ＢＩＣ１
６からＳＴＡＴＵＳ信号を受け取ると、命令キャッシュ
・コントローラ２２はアドレス＄１０の先取りを開始し
て、同時に第７機械サイクルＴ７のはじめに、アドレス
（＄１０）をＬＡＴＣＨＡ２８にラッチする。＄１０は
命令キャッシュ２６または二次キャッシュ３４内にはな
いので、次の先取り「ミス」が起こる。その結果命令キ
ャッシュ・コントローラ２２はＢＩＣ１６に対して、バ
ス転送のリクエスト信号を発して、メモリ２０からリク
エストされたキャッシュ・ライン（アドレス＄１０のは
じめ）を検索する。従って、ＢＩＣ１６は第７機械サイ
クルＴ７の後半でアドレス＄１０に格納されている命令
データのバス転送を開始する。一方、整数ユニット１２
は次のアドレス＄２０に対する先取りリクエストを発す
る。ＢＩＣ１６がバス転送を実行中に、命令キャッシュ
・コントローラ２２は第８機械サイクルＴ８中に、二次
キャッシュ３４から命令キャッシュ２６のロードを行
う。本発明においては、命令キャッシュ・コントローラ
２２は前回の先取り（＄００）の終了直後に次のアドレ
ス（＄１０）に対する先取りリクエストを受け取るの
で、キャッシュ・ロード・サイクルによって整数ユニッ
ト１２が中断することはない。ＢＩＣ１６は第８機械サ
イクルＴ８の後半で、リクエストされたデータ（アドレ
ス＄１０からの）のデータ・バス上への転送を開始す
る。一方、命令キャッシュ・コントローラ２２はＬＡＴ
ＣＨＡ２８からＬＡＴＣＨＢ３０へアドレス＄１０を転
送する。
【００２３】本発明においては、ＢＩＣ２０からのバス
・スヌープ・リクエスト（ＢｕｓＳｎｏｏｐ Ｒｅｑｕ
ｅｓｔ）は二次キャッシュ３４内にあるキャッシュ・ラ
インを無効にする。この点は、Ｗｉｌｌｉａｍ Ｂ．
Ｌｅｄｂｅｔｔｅｒ他による、本出願の譲渡人に譲渡さ
れた、同時出願「Ａ Ｄａｔａ Ｂｕｓ Ｓｎｏｏｐ
Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｃｏｎｃｕｒｒｅｎｔ
ＲｅａｄａｎｄＩｎｖａｌｉｄａｔｅ Ｍｅｍｏｒｙ
Ｏｐｅｒａｔｉｏｎ」、番号０７／３５１，８９８に
示されている。さらに、整数ユニット１２により発生し
たキャッシュ無効リクエスト信号は、二次キャッシュ３
４内にあるキャッシュ・ラインをも無効にする。このた
め、二次キャッシュ３４はキャッシュ構造の機能特性の
全てを備える。
・スヌープ・リクエスト（ＢｕｓＳｎｏｏｐ Ｒｅｑｕ
ｅｓｔ）は二次キャッシュ３４内にあるキャッシュ・ラ
インを無効にする。この点は、Ｗｉｌｌｉａｍ Ｂ．
Ｌｅｄｂｅｔｔｅｒ他による、本出願の譲渡人に譲渡さ
れた、同時出願「Ａ Ｄａｔａ Ｂｕｓ Ｓｎｏｏｐ
Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｃｏｎｃｕｒｒｅｎｔ
ＲｅａｄａｎｄＩｎｖａｌｉｄａｔｅ Ｍｅｍｏｒｙ
Ｏｐｅｒａｔｉｏｎ」、番号０７／３５１，８９８に
示されている。さらに、整数ユニット１２により発生し
たキャッシュ無効リクエスト信号は、二次キャッシュ３
４内にあるキャッシュ・ラインをも無効にする。このた
め、二次キャッシュ３４はキャッシュ構造の機能特性の
全てを備える。
【００２４】本発明は好適な実施例において解説されて
いるが、開示された発明がさまざまな方法に改良され、
上記に特定され説明されたもの以外の多くの実施例が想
定されることは、当業者には明白であろう。たとえば、
本発明は、命令メモリユニット１４と同様の機能的な対
応部分を有するデータ・メモリ・ユニット（図示され
ず）を組み込んだシステムに用いることもできる。これ
により、二次キャッシュ３４はデータのキャッシュ・ラ
インを格納し、データ・キャッシュ・コントローラと連
動して、延滞データ・キャッシュ・ロードを実行するこ
とができる。さらに、代替の実施例に示されたように、
整数ユニット１２を改良して、各先取りサイクル毎に命
令データのキャッシュ・ライン全体にアクセスさせた
り、二次キャッシュ３４を改良してその記憶容量を拡大
または縮小させることもできる。従って、添付された請
求項は、本発明の信念と範囲内に当てはまる全ての修正
を含むものとする。
いるが、開示された発明がさまざまな方法に改良され、
上記に特定され説明されたもの以外の多くの実施例が想
定されることは、当業者には明白であろう。たとえば、
本発明は、命令メモリユニット１４と同様の機能的な対
応部分を有するデータ・メモリ・ユニット（図示され
ず）を組み込んだシステムに用いることもできる。これ
により、二次キャッシュ３４はデータのキャッシュ・ラ
インを格納し、データ・キャッシュ・コントローラと連
動して、延滞データ・キャッシュ・ロードを実行するこ
とができる。さらに、代替の実施例に示されたように、
整数ユニット１２を改良して、各先取りサイクル毎に命
令データのキャッシュ・ライン全体にアクセスさせた
り、二次キャッシュ３４を改良してその記憶容量を拡大
または縮小させることもできる。従って、添付された請
求項は、本発明の信念と範囲内に当てはまる全ての修正
を含むものとする。
【図１】本発明によるデータ処理システムのブロック図
である。
である。
【図２】本発明により機能するデータ処理システムのタ
イミング図である。
イミング図である。
【図３】図１のデータ処理システムの代替のタイミング
図である。
図である。
１０ データ処理システム １２ 整数ユニット １４ 命令メモリ・ユニット １６ バス・インターフェース・コントローラ １８ システム・バス ２０ メモリ ２２ 命令キャッシュ・コントローラ ２４ 命令キャッシュ・アドレス・メモリ管理ユニット ２６ 命令キャッシュ ２８，３０，４２ ラッチ ３２ コンパレータ ３４ 二次キャッシュ ３６ 命令キャッシュ保持レジスタ ４０ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブラドリー・マーチン アメリカ合衆国テキサス州オースチン、 ウェスト・９−１／２・ストリート・ 1311 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 12/08
Claims (14)
- 【請求項１】メモリから複数のデータ・エントリを先取
りする命令先取りユニットを備えたパイプラインをもつ
データプロセッサを有するデータ処理システムであっ
て、各エントリはメモリ・アドレスによって識別され、
かつ前記命令先取りユニットは、前記複数のデータ・エ
ントリを前記パイプラインをもつデータプロセッサ内の
命令パイプラインに供給するところのデータ処理システ
ムであって：外部メモリに結合され、前記複数のデータ
・エントリを含むリクエストされたキャッシュ・ライン
を検索するバス・コントローラであって、前記データ・
エントリはバス転送リクエスト信号に応答して前記外部
メモリからのメモリ・アドレスによって識別され、さら
に前記複数のデータ・エントリを含む前記キャッシュ・
ラインを内部データ・バス上に転送するところのバス・
コントローラ；一次キャッシュ；前記バス・コントロー
ラ，前記命令パイプラインおよび前記一次キャッシュに
結合された二次キャッシュであって、前記バス・コント
ローラからの前記リクエストされたキャッシュ・ライン
を検索し、第１制御信号に応答して、前記リクエストさ
れたキャッシュ・ライン内の所定数の前記複数のデータ
・エントリを前記命令パイプライン内にロードし、さら
に、第２制御信号に応答して、前記一次キャッシュ・メ
モリに前記リクエストされたキャッシュ・ラインをロー
ドするところの二次キャッシュ；前記パイプラインをも
つデータプロセッサ，前記バス・コントローラ，前記一
次キャッシュおよび前記二次キャッシュに結合されたメ
モリ・コントローラであって、前記一次キャッシュおよ
び前記二次キャッシュの両方で先取りアドレス・ミスが
起こった場合に前記バス転送リクエスト信号を発し、前
記第１制御信号を発生して前記二次キャッシュに前記リ
クエストされたキャッシュ・ラインをロードさせ、前記
第２制御信号を発生して、前記二次キャッシュ内にある
前記リクエストされたキャッシュ・ライン以外のキャッ
シュ・ラインに対する、先取りアドレス・ミスが前記一
次キャッシュ・メモリ内で次に起こるまで、前記二次キ
ャッシュからの前記リクエストされたキャッシュ・ライ
ンの前記一次キャッシュ・メモリへのローディングを延
滞させ、および第３制御信号を発生するところのメモリ
・コントローラ；および前記メモリ・コントローラに結
合されたアドレス手段であって、前記二次キャッシュ内
に格納されている前記リクエストされたキャッシュ・ラ
インに対応する前記メモリ・アドレスを格納し、前記第
３制御信号に応答して、前記メモリ・アドレスを前記命
令先取りユニットからの次の先取りリクエストに対応す
る次のメモリ・アドレスと比較しおよび前記メモリ・コ
ントローラにマッチ信号を発生してこれにより、前記次
の先取りリクエストが、前記二次キャッシュ内に格納さ
れている前記キャッシュ・ラインに対するものであるか
否かを示すところのアドレス手段；とから構成されるこ
とを特徴とするデータ処理システム。 - 【請求項２】前記バス・コントローラ手段と前記二次キ
ャッシュとに結合され、前記二次キャッシュ内にロード
された前記複数のデータ・エントリのそれぞれに対応す
る有効ビットを、前記内部データバスから受け取るラッ
チ手段からさらに構成されることを特徴とする、請求項
１記載のデータ処理システム。 - 【請求項３】前記命令先取りユニットから前記次の先取
りリクエストを受け取った後、前記メモリ・コントロー
ラが前記一次キャッシュに、前記二次キャッシュからの
前記リクエストされたキャッシュ・ラインをロードする
ところの請求項２記載のデータ処理システム。 - 【請求項４】前記アドレス手段が：前記二次キャッシュ
内に格納されている前記リクエストされたキャッシュ・
ラインに対応する前記メモリ・アドレスを記憶する記憶
手段：および前記二次キャッシュに格納された前記リク
エストされたキャッシュ・ラインに対応する前記メモリ
・アドレスと、前記命令先取りユニットからの前記次の
先取りリクエストに対応する前記次のメモリ・アドレス
とを比較するコンパレータ手段；とから構成されること
を特徴とする、請求項３記載のデータ処理システム。 - 【請求項５】前記メモリ・コントローラが：前記一次キ
ャッシュおよび前記命令先取りユニットに結合されたメ
モリ管理ユニットであって、先取りアドレスを受け取っ
て前記先取りアドレスを前記メモリ・アドレスに変換
し、前記メモリ・アドレスが前記複数のキャッシュ・ラ
インの１つのキャッシュアドレスに合致したときに第４
制御信号を発生し、さらに前記メモリ・アドレスが前記
複数のキャッシュ・ラインの１つの前記キャッシュ・ア
ドレスと合致しなかった場合に第５制御信号を発生する
ところのメモリ管理ユニット；および前記一次キャッシ
ュと前記メモリ管理ユニットとに結合されたキャッシュ
・コントローラであって、前記第４制御信号を受け取っ
て、レジスタに応答して前記複数のキャッシュ・ライン
のうち前記の合致する信号をレジスタに結合させ、前記
第５制御信号を受け取って前記転送リクエスト信号を前
記バス・コントローラに応答して前記バス・コントロー
ラに転送するところのキャッシュ・コントローラ；とか
ら構成されることを特徴とする、請求項４記載のデータ
処理システム。 - 【請求項６】前記メモリ・コントローラが前記レジスタ
に第６制御信号を与えて、それにより前記レジスタが、
前記リクエストされたキャッシュ・ライン内の前記複数
のデータ・エントリのうち所定数のものを前記命令パイ
プラインにロードさせるところの、請求項５記載のデー
タ処理システム。 - 【請求項７】メモリから複数のデータ・エントリを先取
りする命令先取りユニットを備えたパイプラインをもつ
データプロセッサを有するデータ処理システムであっ
て、各エントリはメモリ・アドレスによって識別され、
かつ前記命令先取りユニットは、前記複数のデータ・エ
ントリを前記パイプラインをもつデータプロセッサ内の
命令パイプラインに供給するところのデータ処理システ
ムであって：外部メモリに結合され、前記複数のデータ
・エントリを含むリクエストされたキャッシュ・ライン
を検索するバス・コントローラであって、前記データ・
エントリはバス転送リクエスト信号に応答して前記外部
メモリからのメモリ・アドレスによって識別され、さら
に前記複数のデータ・エントリを含む前記キャッシュ・
ラインを内部データ・バス上に転送するところのバス・
コントローラ；一次キャッシュ；前記バス・コントロー
ラ，前記命令パイプラインおよび前記一次キャッシュに
結合された二次キャッシュであって、前記バス・コント
ローラからの前記リクエストされたキャッシュ・ライン
を検索し、第１制御信号に応答して、前記リクエストさ
れたキャッシュ・ライン内の所定数の前記複数のデータ
・エントリを前記命令パイプライン内にロードし、さら
に第２制御信号に応答して、前記一次キャッシュ・メモ
リに前記リクエストされたキャッシュ・ラインをロード
するところの二次キャッシュ；前記パイプラインでつな
がれたデータプロセッサ，前記バス・コントローラ，前
記一次キャッシュ・メモリおよび前記二次キャッシュに
結合されたメモリ・コントローラであって、前記一次キ
ャッシュおよび前記二次キャッシュの両方で先取りアド
レス・ミスが起こった場合に前記バス転送リクエスト信
号を発生し、前記第１制御信号を発生させて前記二次キ
ャッシュに前記リクエストされたキャッシュ・ラインを
ロードさせ、前記第２制御信号を発生して、前記二次キ
ャッシュ内に格納されている前記リクエストされたキャ
ッシュ・ライン以外のキャッシュ・ラインに対する先取
りアドレス・ミスが、前記一次キャッシュ・メモリ内で
次に起こるまで、前記二次キャッシュからの前記リクエ
ストされたキャッシュ・ラインの前記一次キャッシュ・
メモリへのローディングを延滞させ、および第３制御信
号を発生するところのメモリ・コントローラであって、
前記メモリ・コントローラは：前記一次キャッシュおよ
び前記命令先取りユニットに結合されたメモリ管理ユニ
ットであって、前記命令先取りユニットからの先取りア
ドレスを前記メモリ・アドレスに変換し、前記メモリ・
アドレスが前記複数のキャッシュ・ラインの１つのキャ
ッシュアドレスに合致したときに第３制御信号を発生
し、さらに前記メモリ・アドレスが前記複数のキャッシ
ュ・ラインの１つの前記キャッシュ・アドレスと合致し
なかった場合に第４制御信号を発生するところの、メモ
リ管理ユニット；および前記一次キャッシュと前記メモ
リ管理ユニットとに結合されたキャッシュ・コントロー
ラであって、前記第４制御信号を受け取って、レジスタ
に応答して前記複数のキャッシュ・ラインのうち前記の
合致する信号をレジスタに結合させ、前記第５制御信号
を受け取って前記転送リクエスト信号を前記バス・コン
トローラに応答して前記バス・コントローラに転送する
ところのキャッシュ・コントローラ；とから構成される
ところのメモリ・コントローラ；および前記メモリ・コ
ントローラに結合されたアドレス手段であって、前記二
次キャッシュ内に格納されている前記リクエストされた
キャッシュ・ラインに対応する前記メモリ・アドレスを
格納し、前記メモリ・コントローラからの第３制御信号
に応答して、前記メモリ・アドレスを次の先取りリクエ
ストに対応する次の先取りアドレスと比較しおよび前記
メモリ・コントローラにマッチ信号を発生して、前記次
の先取りリクエストが、前記二次キャッシュ内に格納さ
れている前記キャッシュ・ラインに対するものであるか
否かを示すところのアドレス手段；とから構成されるこ
とを特徴とするデータ処理システム。 - 【請求項８】前記バス・コントローラ手段と前記二次キ
ャッシュとに結合され、前記二次キャッシュ内にロード
された前記複数のデータ・エントリのそれぞれに対応す
る有効ビットを、前記内部データバスから受け取るラッ
チ手段からさらに構成されることを特徴とする、請求項
７記載のデータ処理システム。 - 【請求項９】前記命令先取りユニットから前記次の先取
りリクエストを受け取った後、前記メモリ・コントロー
ラが前記一次キャッシュに、前記二次キャッシュからの
前記リクエストされたキャッシュ・ラインをロードする
ところの、請求項８記載のデータ処理システム。 - 【請求項１０】前記アドレス手段が：前記二次キャッシ
ュ内に格納されている前記リクエストされたキャッシュ
・ラインに対応する前記メモリ・アドレスを記憶する記
憶手段：および前記二次キャッシュに格納された前記リ
クエストされたキャッシュ・ラインに対応する前記メモ
リ・アドレスと、前記命令先取りユニットからの前記次
の先取りリクエストに対応する前記次のメモリ・アドレ
スとを比較するコンパレータ手段；とから構成されるこ
とを特徴とする、請求項９記載のデータ処理システム。 - 【請求項１１】メモリから複数のデータ・エントリを先
取りする命令先取りユニットを備えたパイプラインをも
つデータプロセッサを有するデータ処理システムであっ
て、各エントリはメモリ・アドレスによって識別され、
かつ前記命令先取りユニットは、前記複数のデータ・エ
ントリを前記パイプラインをもつデータプロセッサ内の
命令パイプラインに供給するところのデータ処理システ
ムであって：外部メモリに結合され、バス転送信号に応
答して、メモリ・アドレスによって識別される前記複数
のデータ・エントリを前記外部メモリから検索し、前記
複数データ・エントリを内部データ・バス上に転送する
バス・コントローラ；一次キャッシュ；前記バス・コン
トローラ，前記命令パイプラインおよび前記一次キャッ
シュに結合された二次キャッシュであって、前記バス・
コントローラからの前記複数データ・エントリを受け取
り、第１制御信号に応答して、所定数の前記複数のデー
タ・エントリを前記命令パイプライン内にロードし、さ
らに、第２制御信号に応答して、一次キャッシュ・メモ
リに前記複数データ・エントリをロードするところの二
次キャッシュ；前記パイプラインをもつデータプロセッ
サ，前記バス・コントローラ，前記一次キャッシュ・メ
モリおよび前記二次キャッシュに結合されたメモリ・コ
ントローラであって、前記命令先取りユニットからの先
取りアドレスを受け取り、前記先取りアドレスを対応す
るメモリ・アドレスに変換し、前記一次キャッシュ内で
先取りアドレス・ヒットが起こった場合に、前記対応メ
モリ・アドレスに記憶されている前記複数のデータ・エ
ントリを前記一次キャッシュから検索して、前記一次キ
ャッシュおよび前記二次キャッシュ内に先取りアドレス
・ミスが起こったときに前記バス転送リクエスト信号を
発生するメモリ・コントローラであって、前記メモリ・
コントローラは：前記一次キャッシュおよび前記命令先
取リユニットに結合されたメモリ管理ユニットであっ
て、前記先取りアドレスを対応するメモリ・アドレスに
変換し、前記メモリ・アドレスが複数のアドレス可能な
キャッシュ・ラインの１つのキャッシュアドレスに合致
したときに第３制御信号を発生し、さらに前記メモリ・
アドレスが前記複数のアドレス可能なキャッシュ・ライ
ンの１つの前記キャッシュ・アドレスと合致しなかった
場合に第４制御信号を発生するところのメモリ管理ユニ
ット；および前記一次キャッシュと前記メモリ管理ユニ
ットとに結合されたキャッシュ・コントローラであっ
て、前記第３制御信号を受け取って、レジスタに応答し
て前記複数のアドレス可能なキャッシュ・ラインのうち
前記の合致する信号をレジスタに結合させ、前記第２制
御信号を受け取って前記転送リクエスト信号を前記バス
・コントローラに応答して前記バス・コントローラに転
送し、前記第１制御信号を発生して前記二次キャッシュ
にリクエストされたキャッシュ・ラインをロードし、さ
らに前記第２制御信号を発生して前記一次キャッシュに
前記二次キャッシュ内にある前記リクエストされたキャ
ッシュ・ラインをロードするところのキャッシュ・コン
トローラ；とから構成されるところのメモリ・コントロ
ーラ；および前記メモリ・コントローラに結合されたア
ドレス手段であって、前記二次キャッシュ内に格納され
ている前記リクエストされたキャッシュ・ラインに対応
する前記メモリ・アドレスを格納し、前記メモリ・コン
トローラからの第５制御信号に応答して、前記メモリ・
アドレスを次の先取りリクエストに対応する次のメモリ
・アドレスと比較しおよび前記メモリ・コントローラに
マッチ信号を発して、前記次の先取りリクエストが、前
記二次キャッシュ内に格納されている前記複数データ・
エントリに対するものであるか否かを示すところのアド
レス手段；とから構成されることを特徴とするデータ処
理システム。 - 【請求項１２】前記バス・コントローラ手段と前記二次
キャッシュとに結合され、前記二次キャッシュ内にロー
ドされた前記複数のデータ・エントリのそれぞれに対応
する有効ビットを、前記内部データバスから受け取るラ
ッチ手段からさらに構成されることを特徴とする、請求
項１１記載のデータ処理システム。 - 【請求項１３】前記命令先取りユニットから前記次の先
取りリクエストを受け取った後、前記メモリ・コントロ
ーラが前記一次キャッシュに、前記二次キャッシュから
の前記リクエストされたキャッシュ・ラインをロードす
るところの請求項１２記載のデータ処理システム。 - 【請求項１４】前記アドレス手段が：前記二次キャッシ
ュ内に格納されている前記リクエストされたキャッシュ
・ラインに対応する前記メモリ・アドレスを記憶する記
憶手段：および前記メモリ・アドレスと前記命令先取り
ユニットからの次の先取りリクエストに対応する次のメ
モリ・アドレスとを比較するコンパレータ手段；とから
構成されることを特徴とする、請求項１３記載のデータ
処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US468,021 | 1990-01-22 | ||
| US07/468,021 US5170476A (en) | 1990-01-22 | 1990-01-22 | Data processor having a deferred cache load |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218835A JPH04218835A (ja) | 1992-08-10 |
| JP2870207B2 true JP2870207B2 (ja) | 1999-03-17 |
Family
ID=23858121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073570A Expired - Lifetime JP2870207B2 (ja) | 1990-01-22 | 1991-01-18 | 延滞キャッシュ・ロードを有するデータプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5170476A (ja) |
| EP (1) | EP0439025B1 (ja) |
| JP (1) | JP2870207B2 (ja) |
| KR (1) | KR910014818A (ja) |
| DE (1) | DE69129913T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247632A (en) * | 1989-01-23 | 1993-09-21 | Eastman Kodak Company | Virtual memory management arrangement for addressing multi-dimensional arrays in a digital data processing system |
| US5335335A (en) * | 1991-08-30 | 1994-08-02 | Compaq Computer Corporation | Multiprocessor cache snoop access protocol wherein snoop means performs snooping operations after host bus cycle completion and delays subsequent host bus cycles until snooping operations are completed |
| GB2260628A (en) * | 1991-10-11 | 1993-04-21 | Intel Corp | Line buffer for cache memory |
| US5649154A (en) * | 1992-02-27 | 1997-07-15 | Hewlett-Packard Company | Cache memory system having secondary cache integrated with primary cache for use with VLSI circuits |
| JP2737820B2 (ja) * | 1992-09-24 | 1998-04-08 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリアクセス方法およびシステム |
| JPH06222990A (ja) * | 1992-10-16 | 1994-08-12 | Fujitsu Ltd | データ処理装置 |
| GB2273181A (en) * | 1992-12-02 | 1994-06-08 | Ibm | Cache/non-cache access control. |
| US5590368A (en) * | 1993-03-31 | 1996-12-31 | Intel Corporation | Method and apparatus for dynamically expanding the pipeline of a microprocessor |
| JP2596712B2 (ja) * | 1993-07-01 | 1997-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 近接した分岐命令を含む命令の実行を管理するシステム及び方法 |
| US5515521A (en) * | 1994-02-08 | 1996-05-07 | Meridian Semiconductor, Inc. | Circuit and method for reducing delays associated with contention interference between code fetches and operand accesses of a microprocessor |
| US5551001A (en) * | 1994-06-29 | 1996-08-27 | Exponential Technology, Inc. | Master-slave cache system for instruction and data cache memories |
| US5692152A (en) * | 1994-06-29 | 1997-11-25 | Exponential Technology, Inc. | Master-slave cache system with de-coupled data and tag pipelines and loop-back |
| SE515718C2 (sv) * | 1994-10-17 | 2001-10-01 | Ericsson Telefon Ab L M | System och förfarande för behandling av minnesdata samt kommunikationssystem |
| SE503506C2 (sv) * | 1994-10-17 | 1996-06-24 | Ericsson Telefon Ab L M | System och förfarande för behandling av data samt kommunikationssystem med dylikt system |
| US5577228A (en) * | 1994-12-08 | 1996-11-19 | Sony Corporation Of Japan | Digital circuit for performing multicycle addressing in a digital memory |
| US5586291A (en) * | 1994-12-23 | 1996-12-17 | Emc Corporation | Disk controller with volatile and non-volatile cache memories |
| US5835949A (en) * | 1994-12-27 | 1998-11-10 | National Semiconductor Corporation | Method of identifying and self-modifying code |
| US5809529A (en) * | 1995-08-23 | 1998-09-15 | International Business Machines Corporation | Prefetching of committed instructions from a memory to an instruction cache |
| US5860150A (en) * | 1995-10-06 | 1999-01-12 | International Business Machines Corporation | Instruction pre-fetching of a cache line within a processor |
| US6085291A (en) * | 1995-11-06 | 2000-07-04 | International Business Machines Corporation | System and method for selectively controlling fetching and prefetching of data to a processor |
| US5835946A (en) * | 1996-04-18 | 1998-11-10 | International Business Machines Corporation | High performance implementation of the load reserve instruction in a superscalar microprocessor that supports multi-level cache organizations |
| US5835947A (en) * | 1996-05-31 | 1998-11-10 | Sun Microsystems, Inc. | Central processing unit and method for improving instruction cache miss latencies using an instruction buffer which conditionally stores additional addresses |
| US5983321A (en) * | 1997-03-12 | 1999-11-09 | Advanced Micro Devices, Inc. | Cache holding register for receiving instruction packets and for providing the instruction packets to a predecode unit and instruction cache |
| US6122729A (en) | 1997-05-13 | 2000-09-19 | Advanced Micro Devices, Inc. | Prefetch buffer which stores a pointer indicating an initial predecode position |
| US6470444B1 (en) * | 1999-06-16 | 2002-10-22 | Intel Corporation | Method and apparatus for dividing a store operation into pre-fetch and store micro-operations |
| US6898694B2 (en) * | 2001-06-28 | 2005-05-24 | Intel Corporation | High instruction fetch bandwidth in multithread processor using temporary instruction cache to deliver portion of cache line in subsequent clock cycle |
| KR100546403B1 (ko) * | 2004-02-19 | 2006-01-26 | 삼성전자주식회사 | 감소된 메모리 버스 점유 시간을 가지는 시리얼 플레쉬메모리 컨트롤러 |
| US8055821B2 (en) * | 2004-11-17 | 2011-11-08 | International Business Machines Corporation | Apparatus, system, and method for converting a synchronous interface into an asynchronous interface |
| WO2007099582A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | プリフェッチ制御装置 |
| US9086889B2 (en) * | 2010-04-27 | 2015-07-21 | Oracle International Corporation | Reducing pipeline restart penalty |
| US10210090B1 (en) * | 2017-10-12 | 2019-02-19 | Texas Instruments Incorporated | Servicing CPU demand requests with inflight prefetchs |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701844A (en) * | 1984-03-30 | 1987-10-20 | Motorola Computer Systems, Inc. | Dual cache for independent prefetch and execution units |
| DE3650584T2 (de) * | 1985-02-22 | 1997-06-26 | Intergraph Corp | Anordnung von Cachespeicherverwaltungseinheiten |
| US4853846A (en) * | 1986-07-29 | 1989-08-01 | Intel Corporation | Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors |
| US4888689A (en) * | 1986-10-17 | 1989-12-19 | Amdahl Corporation | Apparatus and method for improving cache access throughput in pipelined processors |
| ATE63011T1 (de) * | 1987-02-16 | 1991-05-15 | Siemens Ag | Verfahren zur steuerung des datenaustausches zwischen verarbeitungseinheiten und einem speichersystem mit cachespeicher in datenverarbeitungsanlagen, sowie ein entsprechend arbeitender cachespeicher. |
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