JPH0340047A - キヤツシユ・ライン・ストア方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、一般的には、マルチプロセッサ環境におけ
るキャッシュに関し、より詳しくは、ダーティである可
能性のあるキャッシュからデータのラインをフェッチす
るための方法に関する。

Ｂ、従来の技術 最近の高性能ストアト・プログラム・ディジタル・コン
ピュータは、慣用的に、命令及びデータを主記憶からフ
ェッチし、そのフェッチした命令及びデータをキャッシ
ュに格納するようにしている。キャッシュは、典型的に
は、コンピュータの主記憶よりもはるかに小さくはるか
に高速の局所メモリである。実質的にすべての高性能デ
ィジタル・コンピュータがキャッシュを使用しており、
市販されているマイクロコンピュータでさえ゛も、局所
キャッシュをもつものがある。

キャッシュは、適当なコストで、最近のパイプライン・
プロセッサに適合するアクセス時間により動作する超大
型メモリを構築するのが不可能であるがゆえに、開発さ
れた。しかし、プロセッサに追従することができる、安
価で小型のメモリを構築することは可能である。キャッ
シュ中の命令とそれに必要なデータは、プロセッサによ
って直ちにアクセスすることができるので、キャッシュ
は通常、コンピュータの性能を高速化する。

通常、プロセッサ（ｃＰ）は、そのキャッシュを通じて
主記憶（ＭＳ）にアクセスする。キャッシュは通常、２
次元アレイとして構成され、そのめいめいのアレイ・エ
ントリが、ラインと呼ばれる、ＭＳデータの固定サイズ
のブロックを含む。

キャッシュのディレクトリが、そのラインのアドレッシ
ング情報を記述する。ＣＰによってアクセスされる命令
またはデータが、ディレクトリ・ルックアップによって
見出された時、そのアクセスは、キャッシュをヒツトし
たと言われる。そうで一 なければ、アクセスは、キャッシュ中で当り損なってい
る。キャッシュの当り損ないが生じると、キャッシュ制
御機能が、要求されたラインをキャッシュ中に移動させ
る要求を発生する。そのラインがキャッシュ中に押入さ
れたとき、それは既存のラインに置き代わることになる
。キャッシュは通常、最も以前に使用されたものを置き
換える（ＬＲＵ置換）アルゴリズムなどのよく知られた
ある種の置換方策により管理される。キャッシュの設計
に応じて、キャッシュからのラインの置換は、記憶の一
貫性を維持するために、ＭＳに対する置換内容の更新を
要求することがある。

キャッシュは、マルチプロセッサと単一プロセッサのど
ちらでも使用することができる。複数のＣＰが、共通の
オペレーティング・システム及びメモリを共有する自分
用のキャッシュをもつような緊結合マルチ・プロセッサ
・システムとして知られるタイプのマルチプロセッサ（
ＭＰ）システムにおいては、各プロセッサのキャッシュ
が複数のキャッシュで同時にラインに起こっていること
４ を知る必要があるために、余分な問題が惹起される。同
一の主記憶を共有する複数のＣＰが存在するようなマル
チプロセッサ・システムにおいては、各ＣＰは、アクセ
スが発行された時点でのアーキテクチャ仕様に従うデー
タの最新バージョンを入手する必要がある。この必要条
件により、しばしばキャッシュ・コヒーレンス問題とし
て知られる、キャッシュ間のデータ一貫性を常に監視す
ることが必要になる。

従来技術のマルチプロセッサ・システムではさまざまな
タイプのキャッシュが存在する。１つのタイプのキャッ
シュとしては、米国特許第４１４２２３４号に記載され
ているようなストアスルー（ＳＴ）キャッシュがある。

そのようなキャッシュは、ＩＢＭシステム／３７０モデ
ル３０３３ＭＰに採用されている。ＳＴキャッシュ・デ
ザインは、常時、主記憶に対するデータの変更を更新す
るため、主記憶（または第２レベルのキャッシュ〉に直
接データを記憶するＣＰと干渉しないようにするもので
ある。主記憶に対するストアスルーの更新時に、記憶さ
れたキャッシュ・ラインの可能的な遠隔コピーを無効化
するために、適当な相互的無効化処置がとられる。記憶
制御要素（ＳＣＥ）が、バッファ制御要素の間のＭＳ制
御要求及び標準的通信をキューするために適切なスタッ
クを維持し、ＳＣＥが記憶スタック・オーバーフロー状
態を回避する。そして、ＳＣＥ記憶スタックが一杯にな
った時、それに関連するＢＣＥが、スタック・オーバー
フロー状態がクリアされるまで、そのＭＳ記憶を保持す
ることになる。

別のタイプのキャッシュ・デザインとしてストア・イン
・キャッシュ（Ｓ　Ｉ　Ｃ）がある。ＳＩＣは、米国特
許第３７３５３６０号に記載されている。ＳＩＣキャッ
シュ・ディレクトリがまた、米国特許第４３９４７３１
号に記載されており、これにおいては、ストア・イン・
キャッシュの各ラインが排他的／読み取り専用（ＥＸ／
ＲＯ）ビットによって制御されるマルチプロセッサ共有
可能性を有する。ＳＴとＳＩＣの間の主要な相違点は、
ＳＩＣ中のすべての記憶が、キャッシュそれ自体に指向
されていることである（このことは、もし記憶されてい
るラインがＳＩＣキャッシュ中にあるなら、キャッシュ
当り損ないを生じることになる）。もしコピーが遠隔キ
ャッシュ中にあるなら、フェッチし損ないに際してのデ
ータ転送が、キャッシュを通じてキャッシュ転送バス（
ｃＴＣ）に行うことができることが、米国特許第４５０
３４９７号でも提案されている。このとき、各キャッシ
ュ中のディレクトリのコピーを含むＳＣＥが使用される
。このことは、交差的問い合わせ（Ｘ　Ｉ　）の決定を
ＳＣＥで解決するすることを可能ならしめる。通常、ラ
インがキャッシュから置き換えられるとき、キャッシュ
・ラインの変更は、主記憶に対してのみ更新される。

ＲＯ（読み取り専用）であるキャッシュ・ラインは、読
み取り専用状態でのみ有効である。それらのラインへの
格納は禁止される。ＲＯキャッシュ・ラインは、異なる
キャッシュの間で同時に共有することができる。

ＥＸ（排他的）であるキャッシュ・ラインは、有効であ
るが、１つのプロセッサのキャッシュにのみあられれる
。それは、ほかのどの（遠隔）キャッシュにも駐在しな
い。そして、（所有権をもつ〉プロセッサのみがそのラ
インに格納することを許可される。

ＣＨ（変更された）であるキャッシュ・ラインは、その
ラインが、有効且つＥＸであるのみならず、それに格納
がなされた（すなわち、変更された）ことを示唆する。

すなわち、主記憶中のコピーは、最新のものであっては
ならない。ＣＨラインが置き換えられた時、コピーがキ
ャストアウト動作を介して主記憶に送られる。

ＩＮＶキャッシュ・ラインは、無効であるキャッシュ・
ラインである。

典型的なコンピュータ・システムにおいては、第１のＣ
ＰであるＰｌが、キャッシュ中の１つのラインからの命
令またはデータにアクセスすることがある。そして、そ
のキャッシュがチエツクされ、もしその特定の要求され
たラインが読み取り専用（ＲＯ）であるなら、そのプロ
セッサは、格８ 納要求を出し、記憶制御要素（ＳＣＥ＞を通じて、その
ラインを排他的（ＥＸ）にする。そのラインが一旦排他
的になされると、ＳＣＥは他のキャッシュに、そのライ
ンが無効であってその第１のキャッシュがそのラインに
自由に書き込みできることを示唆する。

マルチプロセッサ・キャッシュ環境においては、異なる
プロセッサによる同一データ・ラインの、比較的密なア
クセスの結果として、相互的問い合わせ（ＸＩ＞の問題
が生じる。例えば、もしあるラインがＣＰ　　Ｐｉによ
って変更されている時、もしＰｌによる変更がメモリに
対して更新される前にラインＬがメモリからフェッチさ
れるなら、別のＣＰは、ラインＬのダーティなコピーを
フェッチすることがある。

尚、説明の便宜上、以下では、Ｎ個のＣＰ　（Ｐｉｌｌ
≦ｉ≦Ｎ）があり、各Ｐｌ毎に個別のＣｉがあるような
マルチプロセッサ・システムが考慮される。さらに説明
の便宜上、共有主記憶が個別のキャッシュよりも上位に
あるようなメモリ階層が想定される。

ＳＴキャッシュ・デザインに係わる主要な問題として、
システム中の全てのＣＰによって発生されるトラフィッ
クがある。しかし、将来のＭＰシステムの傾向は、全て
のプロセッサ間の高性能共有記憶の可用性である。その
ような高速共有記憶の例として、共有された第２レベル
のキャッシュ（Ｌ２）がある。そのような高性能共有記
憶を設けることにより、より多くのＣＰをサポートしつ
つＳＴキャッシュでＭＰシステムを実現することが魅力
的になっている。しかし、ＳＴデザインに関連する別の
問題は、米国特許第４１４２２３４号に示されているよ
うなＳＣＥ問題に係わる記憶のビジー・ハンドシェーキ
ングである。そのようなデザインにおいては、ＣＰによ
って格納されつつあるデータ項目を、そのＣＰがＳＣＥ
から格納の承認を受は取るまで、そのＣＰがフェッチす
ることができない、ということがある。そのようなビジ
ー・ハンドシェークは、プロセッサのパイプライン動作
を低下させるばかりか、複数のＣＰが存在するとき、Ｓ
ＣＥが全ての記憶動作を直列化するのを困難にもする。

ＳＴデザインのための、ビジー記憶ハンドシェーク問題
に対する、知られている１つの技法として、ＳＩＣデザ
インからのＥＸ／ＲＯ状態を採用することがある。ここ
で、任意の時点で、キャッシュ・ラインが、ＩＮＶ、Ｒ
ＯまたはＥＸという３つの状態のどれかをもつようなス
トアスルー・キャッシュＭＰ環境を考慮してみよう。こ
のとき、ＩＮＶは無効を表し、ＲＯは、２つ以」−のＣ
Ｐからラインの異なるコピーを同時にアクセスする可能
性を示す。ＥＸは、別のキャッシュがアクセスのための
そのラインのコピーをもたない、ということを保証する
。このマルチプロセッサ・キャッシュ・スキームの典型
的な動作は、次の通りである。すなわち、ライン上のフ
ェッチの際、そのラインが（特定の瞬間または特定のキ
ャッシュ・スキームに応じて）ＲＯまたはＥＸ″ａＢで
搬入される。しかし、格納がそのライン上で要求された
時、システムは、そのラインに格納ができるようにな１
− る前にそのラインに対するＥＸ状態を保ｉ１［するべき
である。このＥＸ状態の保証には、別のキャッシュから
のそのラインのコピーを無効化するためにＸＩ動作が関
与することがある。例えば、Ｐｌがその局所キャッシュ
でＲＯに保持されているライン上に書き込みを行う時、
そのバッファ制御要素（ＢＣＥ）は、その書き込みをキ
ャッシュ中に行ってしまうことができるようになる荊に
、ＬのためにＥＸ状態を要求する。例えば、米国特許第
４３９４７３１号及び第４５０３４９７号に記載されて
いるようなＭＰシステムにおいては、キャッシュは、デ
ータのコヒーレンスを保証するためにＥＸ状態が獲得さ
れるまで、後のアクセスからブロックされる。あるＭＰ
デザインにおいては、ＥＸ状況要求に際してのキャッシ
ュ・アクセスのそのような保持は、重大な性能上の不利
を招くものである。より慣用的なＭＰデザインにおいて
、ＢＣＥがラインのＥＸ状況を待っている時に、ＣＰで
後のキャッシュ・アクセスを禁止する主要な理由は、遠
隔ＣＰからの格納無効化によって、そ１２ の後のフェッチが陳腐化するかもしれない、という配慮
による。例えば、ＣＰでの〈−・Ｉｉ　・・・Ｉｊ＞と
いう命令ストリームを考慮してみよう。

Ｉｉがライン上のＥＸ状況要求をトリガし、Ｉｊが、Ｅ
ＸがＬのために獲得される前にダブルワードＡをフェッ
チすると仮定する。もし、Ｉｉからの格納のためにＥＸ
状況が獲得される時までに、Ａを含むラインが遠隔プロ
セッサからの格納によって無効化されるならば、Ｉｊの
実行が、Ａのアクセスによってアーキテクチャ規則違反
を生じることがある。作業負荷分析から、ＥＸ状況が十
分迅速に獲得できるような典型的なデザインの場合、Ｅ
Ｘ状況獲得のウィンドウの間にＣＰが遠隔的に無効化さ
れたデータを使用する機会はかなり小さいことが観察さ
れた。その結果、ＣＰがラインのＥＸ状況を獲得しつつ
ある間にキャッシュがアクセスするのを禁止することが
、不必要且つ非生産的にＣＰの実行を保持することは極
めてありそうなことである。

最近のプロセッサ・デザインにおける別の知られている
技法として、分岐予測に基づく条件付き命令実行がある
。そのようなデザインによれば、分岐命令発生の予測に
基づき、デコード及び実行のために命令ストリームがフ
ェッチされる。誤った予測に基づき命令が不正に開始さ
れる場合、それらは後で取り消される。命令の確認の前
に、完了時の最終リリースのために、条件付分岐から生
じるストア要求が、保留ストア・スタック（ＰＳＳ）に
格納される。命令の終了と、保留ストアのリリースとは
、ともに、アーキテクチャ・シーケンスの順序に従い実
行されるが、命令は、完了の前に、入来シーケンスから
外れて実行されることがある。条件付命令ストリームが
取り消された時、関連する全ての命令キューとＰＳＳ中
の保留ストアは、適切にリセットされる。

しかし、予想的される後のデータ・アクセスを通じて、
ＥＸ状況獲得によってもたらされる遅延を最小限にとど
めることに指向された技術は存在しない。ＭＰキャッシ
ュ・デザインの既知の方法はすべて、保留のＥＸ状況要
求がないときのみ、ＣＰにキャッシュ・ラインにアクセ
スすることを許容する。すると、先行いるＥＸ状況要求
が完了するまで、ＣＰキャッシュは、それに対するアク
セスを禁止されるのである。

Ｃ０発明が解決しようとする課題 本発明の目的は、ＥＸ状況獲得による性能の問題を克服
するためしこ、キャッシュ・ラインを早期にフェッチす
るための方法を提供することにある。

本発明の別の目的は、命令の実行の不必要な遅延を回避
することにある。

本発明のさらに別の目的は、有効性の決定の前にキャッ
シュ・ラインを使用することを可能ならしめることにあ
る。

０１課題を解決するための手段 本発明に従えば、ＥＸ状況要求が完了する前に、ＣＰが
そのキャッシュにアクセスする能力が与えられる。その
結果、比較的希なケースで、ＥＸ状況獲得の際にＣＰに
よってアクセスされるラインがダーティであることが分
かり、適切な命令のバックアップをもたらすことがある
。このことは、１５ ＥＸ状況要求に関連するＣＰ実行の殆どの混乱を回避す
るがゆえに、性能に著しい利点をもたらす。

この発明は、ＳＴキャッシュ・デザインと、ＥＸ／ＲＯ
状態によるＳＩＣタイプのキャッシュ・コヒーレンス管
理をもつＭＰシステムを利用する。

また、比較的高速の主記憶及び共有されたＬ２が想定さ
れている。ＥＸ要求状況が生じると、ＣＰがＲＯライン
のための要求されたＥＸ状況を受信する前に、オペラン
ド・データのフェッチまたは使用が許容される。そのよ
うなＥＸ状況が獲得される前は、以下のどのようなオペ
ランド・アクセスも無効と判断される。ＣＰによって不
確かな有効性をもつラインが使用される時はいつでも、
そのラインの有効性に依存する命令の実行結果は、その
有効性が認証されるまでは外部に委ねられるべきではな
い。

ＥＸ状況獲得に際して条件付でフェッチされたオペラン
ドの有効性をＢＣＥが決定する方法は、遠隔無効信号を
関しすることを通じてである。条件付でフェッチされた
オペランドは、局所ＣＰか６− らのＥＸ状況が解決される前にそれが遠隔的に１１（（
効化されたキャッシュ・ラインによってカバーされてい
るなら、ダーティであると考慮される。ＣＰのＢＣＥは
、条件付実行の状況と、条件付フェーズの間に発行され
たオペランド・フェッチを記憶しているべきである。

するＣＰＩＯ乃至１３によって独占的に使用される全て
のプロセッサ・キャッシュ制御をもつプロセッサ・スト
アスルー（ＳＴ）キャッシュを有する。ＣＰは一般的に
は、オペランドによって要求されるダブルワード（ＤＷ
）毎にフェッチまたはストア・コマンドを発行する。Ｉ
Ｅユニットからのストア要求のうちのいくつかのために
、ダブルワード内のデータの連続的な部分を記述するこ
とができる。例えば、バイトへのストアをＢＣＥに要求
することができる。そのようなダブルワードの部分集合
に対するストアは、部分的（ＤＷ）ストアと呼ばれる。

もしＤＷを含むキャッシュ・ラインがＰＤ中にあるなら
、それはキャッシュ・ヒツト状況と呼ばれ、ＤＷは、そ
のコマンドに従いキャッシュ中にストアまたはフェッチ
される。たまたま要求されたＤＷがキャッシュ中にない
と、それは、キャッシュの当するＣＰＩＯ乃至１３によ
って独占的に使用される全てのプロセッサ・キャッシュ
制御をもつプロセッサ・ストアスルー（ＳＴ）キャッシ
ュを有する。ＣＰは一般的には、オペランドによって要
求されるダブルワード（ＤＷ〉毎にフェッチまたはスト
ア・コマンドを発行する。ＩＥユニットからのストア要
求のうちのいくつかのために、ダブルワード内のデータ
の連続的な部分を記述することができる。例えば、バイ
トへのストアをＢＣＥに要求することができる。

そのようなダブルワードの部分集合に対するストアは、
部分的（ＤＷ）ストアと呼ばれる。もしＤＷを含むキャ
ッシュ・ラインがＰＤ中にあるなら、それはキャッシュ
・ヒツト状況と呼ばれ、ＤＷは、そのコマンドに従いキ
ャッシュ中にストアまたはフェッチされる。たまたま要
求されたＤＷがキャッシュ中にないと、それは、キャッ
シュの当り損ない（キャッシュ・ミス）をもたらす。

ＩＥフェッチ−コマンドを完了することができるように
なる前に、ＤＷを含むラインは先ず主記憶からキャッシ
ュヘフェッチされていなくてはならない。これを行うた
めに、ＢＣＥが対応するフェッチ・ミス・コマンドを発
生し、これは、記憶制御ユニット（ＳＣＥ）３０に、Ｉ
Ｅによって主記憶５０から要求されたＤＷをもつデータ
のライン単位を入手するように要求する。このライン単
位は、主記憶５０中のライン境界にあるが、要求された
ＤＷは、見失われたラインの転送の完了にＩＥ要求が先
行するようにしておくために、要求元のＢＣＥ２０乃至
２３に戻されるべき、フェッチされたライン中の最初の
ＤＷとなる。

この特定の実施例では、ＩＥは、常にそのラインをキャ
ッシュに駐在させるように要求されている訳ではない。

ＩＢＭ／３７０モデル３０３３システムのストア・スル
ー・キャッシュ・デザインにおいては、もし命令を発行
するＣＰのためのキャッシュ中にそのラインが見出され
なかったならば、ＩＥユニットからのストアは直接主記
憶に送９ ることかできる。そのようにすることの１つの欠点は、
主記憶の８３Ｍ６０乃至６７で部分マージ機能が必要と
なることである。例えば、ストアが、ＤＷベースで発生
されたエラー訂正コード（ＦＣＣ）とともに主記憶５０
に格納されると仮定する。

すると、主記憶５０での部分的ダブルワード・ストアに
は、それを主記憶アレイに格納することができるように
なる前にデータのマージを通じてＥＣＣを再生すること
が必要である。この実施例においては、すべての部分的
マージがキャッシュ制御で行なわれると仮定されている
。それゆえ、部分的ＤＷストアは常に、ラインを、発行
元のＣＰに在駐ことを要求することになる。しかし、Ｉ
ＥからのＤＷ全全体ストアは、もしラインがＣＰキャッ
シュ中にないなら、ライン・ミスフェッチを引き起こす
ことなく主記憶への格納のため５ＣＥ３０に送ってもよ
い。いかなる場合でも、ストアがＢＣＥに送られる時そ
のストアがキャッシュに入れられるかどうかについての
ＭＳＯＮＬＹビットをＩＥがセットする、と仮定されて
いる。

２Ｏ− ＳＣＥ３０は、ＣＰＩＯ乃至１３と主記憶５０へ接続さ
れている。主記憶５０は、複数の基本的記憶モジュール
（ＢＳＭ）コントローラＢ５Ｃ０乃至Ｂ５Ｃ５（参照番
号５１乃至５４が割当てられている〉からなり、各記憶
制御コントローラ（ＢＳＣ）５１乃至５４には、ＢＳＭ
Ｏ（参照番号６０．６２．６４及び６Ｇが割当てられて
いる）とＢ５Ｃｌ　（参照番号６１．６３．６５及び６
７が割当てられている）が接続されている。４つのＢ５
Ｃ５１乃至５４は、それぞれ５ＣＥ３０に接続されてい
る。

５ＣＥ３０は、４つのコピー・ディレクトリ（ｃＤ）３
１．３２．３３及び３４を含む。各ＣＤは、米国特許第
４３９４７３１号に記載されているのと同様の様式でＢ
ＣＥのうちの１つの対応するプロセッサ・キャッシュ・
ディレクトリ（ＰＤ）の内容の写しを含む。ＰＤとＣＤ
はともに、論理アドレスからの同一のビット位置によっ
てアドレスされる。ＣＤはすべての相互的問い合わせ（
Ｘ　Ｉ　）要求を処理し、以てよりよくその個々のＣＰ
にサービスすることができる。主記憶中の各ＢＳＭ８０
乃至６７と各ＳＣＥボートの間には、各５ＣＥ３０から
各ＣＰ及びＩ１０チャネル・コントローラ・プロセッサ
４０までダブルワード幅のデータ・バスが設けられてい
る。そのデータ・バスとともに、制御及びアドレス信号
のための個別のコマンド・バスの組もある。ＣＰがＤＷ
アクセス要求に際してキャッシュ・ミスに遭遇する時、
そのＢＣＥ２０乃至２３は、ミス−コマンドを５ＣＥ３
０に送ることによって主記憶に対するライン・アクセス
要求を開始し、５ＣＥ３０は、次に、主記憶中の要求さ
れた８３Ｍ６０乃至６７に対してそのコマンドを再発行
する。ＢＳＭのビジー条件の場合、５ＣＥ３０はその要
求をコマンド・キューに格納し、要求された８３Ｍ６０
乃至６７が後で可屈となったときに、それを再発行する
。５ＣＥ３０はまた、ＸＩ論理によってキャッシュ衝突
が見出されたときを除けば、特定のＢＳＭに対するすべ
てのコマンドが先入れ先だしくＦＩＦＯ）の順序で発行
されるように主記憶コマンドを順序的な様式で順序付け
する。主記憶要求を処理する通常のシーケンスの間は、
５ＣＥ３０が主記憶の状況を常に監視し、保護キーとす
べてのキャッシュ・ディレクトリの問い合わせ結果を解
析し、現在５ＣＥ３０に保持されているすべての保留コ
マンドの更新された状況を検査し、ＢＣＥ２０乃至２３
中で、５ＣＥ３０によって受信されるのを待つ新しいＢ
ＣＥコマンドを探す。

５ＣＥ３０は、めいめいが対応するＣＰの１６ＤＷまで
の主記憶ストア要求を保持するためのものである、複数
のストア・スタックＳＳＯ乃至ＳＳ３を維持する。５Ｃ
Ｅ３０は、主記憶アドレス及び有効性の表示のためのス
トア・スタックの十分なディレクトリ情報を維持する。

そして、ストア・スタック３０がオーバーフローの危険
を生じる時、ＢＣＥ２０乃至２３が５ＣＥ３０から、ス
トア・スタックの満杯を解消させる信号を後で受は取る
までそれ以上のストア要求の送信を保留するために、５
ＣＥ３０が優先権要求を関連するＢＣＥ２０乃至２３に
送る。ストア・スタック中の２３ データは、各ストア・スタック内の入来順序を維持する
ように適当なスケジューリングにより主記憶に対して更
新される。ＣＰからのライン・フェッチ要求は、ＳＣＥ
が、そのストア・スタック中のラインに対する既存のす
べてのストアが関連するＢＳＭ６０乃至６７に送られて
しまったことを確認するまで、５ＣＥ３０によって保留
される。

第２図は、各ＣＰ毎のＩＥユニットにおける命令制御の
背景構成を示す図である。各ＣＰにおけるＩＥは、条件
付で命令を実行する能力をもつ。

また、必要ではないけれども、分岐予測を採用してもよ
い。ここでは説明の便宜上、条件付実行の唯一の原因が
、ＢＣＥがＳＣＥからのライン上のＥＸ状況を待ってい
る時にダーティの可能性があるデータをフェッチするこ
とによる、と単純化して仮定する。しかし、条件付実行
の制御は、分岐予測マシン０ための制御と相当の類似点
を有する。

特に、実行がバックアップされる時、ＩＥユニットは、
マシン状況（レジスタ）を、その実行が開始された時点
までリセットする。１６個の半ワー２４− ドを含む７０個の命令バッファ（ＩＢＵＦ）が存在する
。ＩＢＭ３７０アーキテクチャにおいては、各半ワード
（ＨＷ）が２バイト長であって、おのおのの命令コード
が１乃至３半ワードの長さであることに留意されたい。

本発明の実施例を単純化するために、シーケンス内の（
ｉｎ−ｓｅｑｕｅｎｃｅ）直列的実行のみが想定されて
いるけれども、本発明の概念は、シーケンスから外れた
より複雑な実際構成を除外するものではない。命令は、
条件付実行命令を含む命令ストリームにおいて、論理シ
ーケンスに従ってのみ実行される。オペランド・フェッ
チ及びストアは、その論理シーケンスに従ってのみ実行
される。ＩＥユニットは、現在実行された命令が条件付
かどうかを示す単一のフラグ−レジスタＣＮＦＬＧ７１
を維持する。ＩＥはまた、レジスタＣＮＩＡＤＤＲ７２
を維持する。ＣＮＦＬＧ＝１である条件付実行フェーズ
のもとでは、ＣＮＩＡＤＤＲが、主記憶からのデータの
条件付フェッチを最初に開始した命令のアドレスを保持
する。

第３図は、ＢＣＥ　（例えば参照番号２０）の全体構成
を示す図である。ＢＣＥは、変換ルックアサイド・バッ
ファ（ＴＬＢ）制御８１を介して、論理主記憶アクセス
・アドレスを実アドレスに変換するために、変換ルック
アサイド・バッファを維持する。ＰＤ８２は、プロセッ
サ・キャッシュ・ディレクトリである。キャッシュ・ア
レイ８３は、実際のキャッシュ・データを含む。保留ス
トア・スタック（ＰＳＳ）８４は、８つのエントリを含
む。ＢＣＥ制御は、その瞬間にダーティである可能性が
あるキャッシュ・ライン・フェッチが存在するかどうか
を示すフラグＣＮＰＨＡＳＥ　（２ビツト）８５を維持
する。ＣＮＰＨＡＳＥが°０Ｏｂ（両方のビットがＯ）
である時、関連するＲＯラインに関して継続中であるス
トア活動が存在しない。ＣＮＰＨＡＳＥが°０１°ｂで
ある時、キャッシュ中のＲＯラインにおける（ダブルワ
ード）ストア配置（ｐｕｔａｗａｙ）が存在する。ＣＮ
ＰＨＡＳＥが°１１°ｂに等しい時、キャッシュ中のＲ
Ｏラインに対するストア配置が存在するのみならず、早
期の配置ストアがオペランドとしてフェッチされ、これ
は後で無効化されるなら、取り消しされる。ＢＣＥはま
た、ＣＮ　Ｐ　ＨＡ　Ｓ　Ｅ≠’ｏｏ’ｂである時にキ
ャッシュ中のＲＯラインに配置された可能性があるデー
タ・ストアのためのダブルワード・アドレスを記録する
アドレス・レジスタＲ○５ＴＲＤＷ８８を維持する。

ＢＣＥはまた、ＩＥが条件付でオペランドをフェッチし
たラインの実アドレスを記録する８つのエントリをもつ
スタック・ディレクトリＣＮＦＥＴＬＮ９０を維持する
。ＣＮ＝’ｌ　１°ｂであるとき、ＢＣＥは、ＳＣＥか
らライン無効化信号を受は取る際に、条件付フェーズで
ダーティ・データず使用されたかどうかを決定するため
に、ＣＮＦＥＴＬＮ９０スタックを使用する。ＢＣＥは
また、ＣＮＦＥＴＬＮ９０のオーバーフロー条件を示す
フラグを維持する。ライン・アドレスをＣＮＦＥＴＬＮ
ＮＦＥＴ化記録すべきとき、もしそれが既に存在してい
るのでないならば、アドレスがスタックにブツシュされ
る。その押入時点でＣＮＦＥ２７ ＴＬＮ９０が満杯なら、オーバーフロー・フラグがセッ
トされ、押入は行なわれない。さらに、ＢＣＥは、後述
するある目的のために、フラグ−ビットＭＳＯＮＬＹＦ
ＬＧ　（１ビツト）８７を維持する。ＭＳＯＮＬＹＦＬ
Ｇ８７は初期化されており、正常の環境ではＯにとどま
る。第４図は、米国特許第４４８４２６７号に記載され
ているものに類似する、ＢＣＥ内の典型的なキャッシュ
制御８０を示す。ＩＥからのフェッチまたはストア要求
アドレス（実または論理的）は、プロセッサ・キャッシ
ュ・ディレクトリ（ＰＤ）９１からの合同クラスを選択
するために使用される。ここに示されている４路セツト
連想的キヤツシユ・デザインにおいては、選択された合
同クラスから読み出された４つのディレクトリ・エント
リが存在する。

これら４つのＰＤエントリＡ乃至りで記録された絶対ラ
イン・アドレスは、アドレス比較手段９２で、アドレス
変換機構９３から得られた絶対要求アドレスと比較され
る。これらのアドレスは、そのラインがキャッシュ中で
ヒツトし損なっている８− かどうか、または、５ＥＬＡ、５ＥＬＢ、５ＥＬＣ１及
び５ＥＬＤ信号によって表示される、４つのラインのう
ちのどれにヒツトしているかを決定するために比較され
る。このアドレス比較の結果は、ＩＦユニット及びアレ
イ制御手段の両方に渡される。置換制御手段９４は、置
換状況アレイを維持し、必要な時にこれらの状況を更新
し、新しいラインがＭＳからフェッチされる時に置換さ
れるべきライン・エントリを選択する。ＰＤエントリ書
き込み制御手段は、ＰＤエントリの更新を制御する。Ｄ
Ｗフェッチ要求に対して、ＰＤ読み出し及び変換処理と
並列的に、ディレクトリ・アドレス比較９２が完了した
時、選択された合同クラス中の４つのＤＷ、Ａ乃至りが
、最近選択アレイ読取制御９７のためにそのアレイから
読み出される。制御９８による決定に従い、参照番号１
０４の箇所でＤＷデータが必要に応じてＩＥユニットま
たはＭＳに読み出される。

米国特許第４３９４７３１号に説明されているように、
ＩＥからのＤＷストアが以前のサイクルの間にストア問
い合わせ（ＳＩ）要求に先行されている。このＳＩ要求
は、そのストアが、キー違反、キャッシュ・ミス、ＥＸ
状況の欠如などの衝突なしで実行され得ることを確認す
るものである。

ＳＩサイクルの後、実際のＤＷストアは、もし遅延すべ
き理由が他にないなら、正しいアレイ位置への直接の配
置（ｐｕｔａｗａｙ）なくＩＥによって発行することが
できる。この実施例では、ＩＥからＢＣＥへのＳＩ要求
も、関連するＤＷストアが部分的であるか否かを示唆す
るフラグ・ビットを含むと仮定している。さらにまた、
米国特許第４３９４７３１号に説明されているような、
ＳＩ要求によってテストされてはいるがそれの実際のス
トアがまだＢＣＥに送られていないようなストアを記録
するために複数のレジスタが使用され、以てＩＥオペラ
ンド・フェッチ要求が、以前のオーバーラツプするスト
アを見失うことなく適切に保持されるようにした慣用的
な技術も使用されると想定している。

この実施例では、ラインがキャッシュ中で見失おれるか
、またはＲ○状況を伴って在駐するなら、ＣＰ動作は必
ずしも保持されない。ＥＸ状況が、関連するストア配置
のために実際に必要である時は、可能なときＢＣＥが条
件付実行フェーズに対処する。アレイ９６は、ライン書
込み制御９９とアレイ・ストア制御９５の制御のもとで
、部分的ＤＷ配装の能力によって、ラインまたはＤＷ単
位で更新される。アレイ−ストアのためのデータは、参
照番号１０３の箇所で、ＩＥまたは主記憶から入来する
。キャッシュにおけるデータ保護のためには、バイト毎
に１つのパリティ−ビットが必要である。

第５Ａ及び第５Ｂ図は、それぞれ、ＰＤ（１１０）及び
ＣＤ（１２０）エントリのフォーマットを与える。これ
は、米国特許第４３９４７３１号記載のものと類似して
いる。これにおいて、■（１１６，１２２＞は、そのデ
ィレクトリ・エントリのための有効ビットである。有効
ラインは、もし関連するＥＸビット（１１５，１２１＞
が１であるなら排他（ＥＸ）状態にあり、そうでない１
− なら読み取り専用（Ｒ○）状態にある。

各ＰＤライン・エントリは、さらに、保護キー（ＰＲＯ
Ｔ　　ＫＥＹ）１１１と、ライン変更（ＬＣＣＨ）ビッ
ト１１３と、フェッチ保護（ＦＰＲＯＴ）ビット１１２
と、ページ変更（ＰＧＣＨ）ビット１１４を含む。

ＳＣＥにおけるＣＤは、米国特許第４３９４７３１号に
説明されているのと同一の様式によって、対応するＢＣ
ＥにおいてＰＤに対する鏡像として維持される。ＣＤエ
ントリの内容（ＥＸ、Ｖ、及びＡＢＳ　　ＡＤＤＲ１１
７及び１２３〉は、状況変更の遷移フェーズの期間を除
いては、対応するＰＤエントリの内容と同一でなくては
ならない。

ここで、本発明のＳＴキャッシュ・デザインを使用する
と、キャッシュに対する全てのＣＰストアがもとに反映
されるので、キャッシュ・ラインがデータを保持してい
るかどうかを示唆する、ＰＤエントリにおけるＬＮ／Ｃ
Ｈ（ライン変更）フィールド１１３を主記憶に送るよう
にスケジュールする必要がなくなる、ということに留意
されたい。

２− ＳＴデザインを使用すると、ＢＣＥからＳ　ＣＩＥへの
キャストアウト・コマンドが、米国特ＩＦ第４３９４７
３１号に記述されるように、ＳＩＣ中の変更されたライ
ンを、５ＣＥ３０を通じて主記憶で更新させる。また、
ＳＴデザインを使用すると、キャストアウト−コマンド
がＤＷストア・コマンドで置き換えられ、これによって
、ＩＥストアの際に主記憶の更新のために、ＢＣＥがＤ
Ｗストア要求を５ＣＥ３０に送ることになる。ＢＣＥに
よってＳＣＥに対するストア要求がなされる時、そのス
トアのためのＤＷ要求はデータ・バスを介して並列的に
送り出されることになる。ＳＣＥは、正常の状態で、Ｂ
ＣＥがらのストア要求が常にＳＣＥでの関連ストア・ス
タック（ＳＳ）に受領されるように、個々のＢＣＥと調
整しなくてはならない。ＣＤを検査することによるＳＣ
Ｅにおける相互的問い合わせ（ＸＩ）処理は、米国特許
第４３９４７３１号に記載の処理と同様である。

ＩＥは、やはり米国特許第４３９４７３１号に記載され
ているように、ＥＸ意図をもつフェッチまたはＳｌ要求
を発行することができる。そのような要求は、要求され
たＤＷヒツトが、ＥＸビットがオンであるキャッシュ・
ラインにヒツトする時のみ成功裡に完了することができ
る。ＲＯ意図をもつフェッチ要求は、Ｖビットがオンで
ある、キャッシュ中の有効なラインのみを要求するもの
である。キャッシュ・アクセスにおける保護エラー及び
その他の例外は、特別の例外論理によって処理されるこ
とになる。

第６Ａ図には、ＢＣＥ　（例えば参照番号２０）におけ
る保留ストア・スタック（ＰＳＳ）、１３２が示されて
いる。ＰＳＳ１３２は、０乃至７とラベルされた８個の
エントリをもつ環状ＦＩＦＯキューとして実現されてい
る。各ＰＳＳエントリは、ＩＥから発行されるストアの
ためのＤＷデータを含む。第６Ｂ図は、ＰＳＳディレク
トリ・エントリ１４０のフォーマットが示されており、
そこには、サイズがビットで付記されている。各ＰＳＳ
ディレクトリ・エントリには少なくとも４つのフィール
ドがある。すなわち、絶対（バイト）アドレス・フィー
ルド５ＴＲＡＤＤＲ（３１ビツト）１４４、データ長フ
ィールドＬＮＧＴ＋−１（３ビツト）１４５．５つのフ
ラグ・ビットＣＲＬ　Ｓ　Ｅ（１ビツト）１４１、ＭＳ
ＯＮＬＹ　（１ビツト）１４２、ＲＯ５ＴＲ（１ビツト
）、ＳＴＲＭＳ（１ビツト）１４７及びＵＮＣＯＮＤ　
（１ビツト）１４８と、ストアされるＤＷのためのキャ
ッシュ位置を記録するフィールド５ＴＲＣＯＯＲＤ１４
３である。ＬＮＧＴＨは、（ダブルワード内の）ストア
・データの１乃至８バイトの間を表す。ＬＮＧＴＨ中の
３ビツト全てがＯであるとき、ストアはダブルワードの
全幅に亙り、そうでないならば、部分的なりＷストアを
指定する。ＣＲＬＳＥビットがオンであるとき、ＤＷス
トアは条件付フェーズにあり、主記憶にリリースするこ
とはできない。ＭＳＯＮＬＹ１４２ビットがＰＳＳエン
トリに対してオンであるとき、ストアが既にキャッシュ
に配置されているか、または、ストアはキャッシュに配
置される必要がない（キャッシュで見失われたラインへ
のＤＷ全全体ストアの場合）か３５− のどちらかである。ＲＯ３ＴＲ１４６は、現在ＲＯであ
るラインに関連付けられたストアを示す。

ＳＴＲＭＳ１４７は、ミス・ライン・フェッチに遭遇す
るストアを示す。ＵＮＤＯＮＤ１４Ｂは、そのストアが
、ＥＸ状況が獲得された時のみラインへと配置されるべ
きであることを指定する。

ＩＥユニットからのストアは、必要時に保留ストア・ス
タック（ＰＳＳ）１３２に配置することができる。ＰＳ
Ｓ１３２が挿入時満杯である場合、ＩＥユニットは、後
のサイクルでＰＳＳ上に空きが生じるまで、単にその動
作を保留する。ＢＣＥは常に、その時点でＰＳＳが空で
ないなら、ストア配置のために、ＰＳＳ中の最初のＤＷ
を探す。

ＰＳＳ中の全てのストアは、入来順に処理される。

ＩＥユニットからのキャッシュ・ストア要求は、ＭＳＯ
ＮＬＹ、ＣＲＬＳＥ、ＵＮＣＯＮＤ、ＲＯ５ＴＲ及びＳ
ＴＲＭＳという追加的な５ビット信号を含む。これらの
５ビツトの解釈は、ＰＳＳのために説明した通りである
。ＩＥからのストア要求がＰＳＳ上にキューされた時、
これら５つのビ６− ット及び他の情報は、対応するＰＳＳディレクトリ中に
記録される。

以下の説明では、実行は、特定の構成によって許容され
た適切な点でのみバックアップし再開することができる
、と想定する。ＩＥユニットは、条件付フェーズの間に
ある命令またはデータ・アクセスを保留し、且つあるデ
ータ・ストアの条件付処理を禁止するべくＵＮＣＯＮＤ
＝１フラグを使用するための制御を有する。

任意の時点で、ライン上でＲＯ状況をもつＢＣＥにおけ
るキャッシュへのストア配置は、高々１つしか存在する
ことができない。有得べき実行バックアップのためＰＳ
Ｓ上には以前の配置ストアが残っていることがあり、そ
のことは、それ以降の、ＥＸ状況が許可される前のスト
アをブロックする目的を果たす。本発明の説明の便宜上
、終了または無条件実行命令のためにＰＳＳから主記憶
へストアがリリースされることを除けば、各ＢＣＥは任
意の時点で２つの以上の未解決の要求がＳＣＥに発行さ
れるのを許容しないように要求されるとする。また、以
下の記載は、例外条件の処理を無視するものとする。

第７Ａ及び第７Ｂ図は、ＩＥからＲＯ意図をもつフェッ
チ要求（２００）を受領した時のＢＣＥ処理を示すフロ
ーチャートである。キャッシュ・ミス（２０４，２０１
）の場合、ＢＣＥは可能な時に、ＳＣＥに対してＲＯ意
図をもつミス・フェッチ要求を発行する（ステップ２０
２）。もしＣＮＰＡＨＡＳＥ８５が°０１°ｂまたは°
１１°ｂに等しいなら（２０１＞、ＣＮＰＡＨ３Ｅ８５
が後でクリアされるまで、ミス・フェッチが保持される
ことになる（ステップ２０３）。ＩＥはアイドルして見
出されなかったＤＷが主記憶５０から到来するのを待つ
。キャッシュ・ヒツトの場合、もしＰＳＳ中の現存する
可能なりＷストアのどれとも衝突しないなら、そのＤＷ
が遅延なくキャッシュからアクセスされる（ステップ２
０５）。そのような衝突の検出は、オペランド・ストア
比較を通じてなされ、これは要求されたフェッチＤＷを
、ＰＳＳ中のＭＳＯＮＬＹ＝Ｏである全ての有効アドレ
スに対して照合するものである。もし一致が見出された
ら衝突が検出され、その場合、衝突条件が解消された後
でフェッチが再発行されることになる。ＤＷフェッチは
、もし衝突がないならキャッシュ・アレイから読み出さ
れる（ステップ２１１〉。フェッチされたＤＷが、ＲＯ
８ＴＲＤＷ８８レジスタに記録されたアドレスにあると
き特殊な状況が生じる（ステップ２０８）。この場合、
ＣＮＰＨＡＳＥ８５を°１１°ｂにセットし、ＢＣＥの
ＣＮＦＥＴＬＮ９０スタックをクリアし、ＣＮＦＥＴＬ
Ｎスタック上のライン・アドレスを記録し、ＩＥユニッ
トにおいてＣＮＦＬＡＧ７１及び７２を適切にセットす
ることによって実行を条件付フェーズに切替ることかで
きる（ステップ２０９）。ＣＮＰＨＡＳＥ≠’ｏｏ’ｂ
であるときフェッチされるオペランドをもつ命令は、条
件性であると見なされ、後の可能的バックアップを施さ
れる（ステップ２０６．２０７）。ＣＮＰＨＡＳＥ＝’
ｌｌ°ｂで条件付オペランド・フェッチが実行された時
、ライン・アドレスは、ＣＮＦＥＴＬ９− Ｎ９０スタツクに記録される（ステップ２１０）。

第７Ｃ図は、ＩＥユニットからＥＸ意図をもつフェッチ
要求を受は取った時のＢＣＥ処理のためのフローチャー
トを含む（ステップ２２０）。もしＤＷがキャッシュ中
のＲＯラインにヒツトするなら（ステップ２２１）、Ｂ
ＣＥが可能な時にＳＣＨに対してＥＸ状況のための要求
を発生する（ステップ２２７）。もしそのラインがキャ
ッシュで見当らないなら（ステップ２２１）、ＢＣＥは
可能な時ＳＣＥに対してＥＸ意図をもつミス・フェッチ
要求を発行する。そのような５ＣＥ９求は、もし条件付
実行が行なわれるなら保留される（ステップ２２３及び
２２４〉。もしオペランドとストアの比較の間に保留ス
トアについての衝突が見出されたなら、フェッチは保留
される。もしそのラインがＥＸ状況をもって（ステップ
２２４）キャッシュ中に在駐するならくステップ２２１
〉、フェッチが実行され（ステップ２２４）、アドレス
されたラインは、ＣＮＦＥＬＮスタックに記録される。

しかし、そのラインがＲＯであるとき、４〇− ＢＣＥは、ＣＮＰＨＡＳＥ＝’ＯＯ’ｂであるときのみ
ＳＣＥからＥＸ状況を要求する（ステップ２３２〉。

この実施例では、ＩＥユニットがＢＣＥに送る各ストア
問い合わせ（ＳＩ）要求は余分な信号線５ＴＲＨＩＴで
拡張されていると想定する。５ＴＲＨＩＴ＝１であると
き、そのストアＤＷをカバーするラインがキャッシュに
あることを要求される。例えば、部分的ストアのための
ＳＩ要求は、５ＴＲＨＩＴラインを立ち上がらせること
になる。

第７Ｄ図は、ＩＥユニットからストア問い合わせ（ＳＩ
）要求を受は取ったときのＢＣＥ処理のフローチャート
を含む。ＳＩ要求に対して、ＢＣＥは保護違反がないか
どうかをチエツクする。例えば、ＢＣＥがＳＩ要求のた
めのキー違反を検出したとき、ある例外処理が行なわれ
ることになる。

以下では、キャッシュ・ディレクトリ問い合わせのため
の手続きのみが説明される。キャッシュ・ミスが生じる
と（ステップ２４１）、もしその要求で５ＴＲＨＩＴフ
ラグがオフであるなら（ステップ２４２）、ＳＩが完了
することになる（ステップ２４３）。もし５ＴＲＨＩＴ
フラグが立っているなら、ＢＣＥは可能ならＳＣＥに対
してＥＸ意図をもつライン・ミス・フェッチのための要
求をスケジュールする。ミス・フェッチ要求がＳＣＥに
対して発行された時、ＢＣＥはまた、その見当らないラ
インが到来していないことを示唆するためにそのフラグ
・ビットＳＴＲＭＦＬＧを立ち上げる。そのラインがキ
ャッシュ中でＥＸであるなら（ステップ２５０）　、Ｓ
Ｉ要求が完了する（ステップ２５１）。そのラインがキ
ャッシュ中でＥＸであると分かった時（ステップ２５２
）、ＢＣＥは、ＳＣＥに対してＥＸ状態へのアップグレ
ードの要求を発行することが可能になるまでその要求を
保留する（ステップ２５４）。ＥＸへのアップグレード
要求がＳＣＥに送られた時、ＢＣＥにおけるフラグＲＯ
３ＴＲＥＸ８９もＯにセットされ、これは発行されたＥ
Ｘ状況が許可されていないことを示唆する。いかなる場
合にも、発行元ＩＥユニットに対するＢＣＥ応答は、キ
ャッシュ・ミスまたはＲ○ライン・ヒツトが関与してい
るかどうかを表示するタグを含んでいるべきである。キ
ャッシュ中にＳＩラインが見出される時、ＩＥはまた、
ＢＣＥからキャッシュ座標を受は取る。ＩＥユニットは
次に、ＢＣＥ応答に基づき、実際のＤＷストアについて
の決定を行う。尚、ステップ２４５では、ＳＴＲＭＳＦ
ＬＧ８６がターンオフされる時、もしＳＴＲＭＳＦＬＧ
＝１ならそれがＯになるまでＢＣＥが保留となることに
留意されたい。同様に、ＲＯＳＴＲＥＸ８９がターンオ
フされる時（ステップ２５４）　、ＢＣＥはＲＯ３ＴＲ
ＥＸ８９がＯになるまで保留となる。

第７Ｅ図は、■Ｅユニットからのストア要求が優先権を
得る時のＢＣＥ処理のためのフローチャートを含む。Ｉ
Ｅからのストアは、関連する以前のＳＩ！求によって決
定されるフラグ・ビットＭＳＯＮＬＹ、’ＳＴＲＭＳ及
びＲＯ３ＴＲに加えて、ＩＥ自体によって決定されるフ
ラグ・ビットＣＲＬＳＥ及びＵＮＣＯＮＤをもつ。ここ
では、ＩＥユニットが無条件ストア（ＵＮＣＯＮＤ＝１
）を３ 発行する時、ＩＥユニットは、そのストアが保留される
唯一の状況はそのストアが何時ＲＯラインになるか（Ｒ
Ｏ３ＴＲ＝１）であり、そのＥＸ状況がＳＣＥによって
許可されていないことを保証する。条件付実行の場合、
ＣＮＰＡＨ３Ｅ＝’１１°ｂの場合（ステップ２６１）
、もし可能ならＤＷストアが（ｃＲＬＳＥ＝’ｌ　１°
ｂとして）ＰＳＳ上に配置される。ＰＳＳが満杯のとき
（ステップ２６３）　、そのストアは、ＰＳＳが可屈な
空きをもつようになるまで保留される。ＣＮＰＨＡＳＥ
≠゛１１°ｂときのストア要求に対して（ステップ２６
４）　、ＢＣＥはもし、さらに別の保留ストアがあるな
らＰＳＳ上にＤＷストアをキューしようと試み、もしＰ
ＳＳが満杯ならそのストアは保留されることになる。Ｃ
ＮＰＨＡＳＥ≠°１１゜ｂである時ＰＳＳが空の場合、
ＢＣＥは、第７Ｅ図に記述されているようなストア配置
動作を実行しようと試みる。

第７Ｅ図において、ＢＣＥは先ず、そのストアはキャッ
シュ・アレイに配置する必要があるかど４− うかを調べるために判断する（ステップ２７０）。

もしＭＳＯＮＬＹ＝０且っＭＳＯＮＬＹＦＬＧ＝Ｏでキ
ャッシュ配置の必要性が示唆されるなら、ＢＣＥは、そ
のストアにキャッシュ・ラインのヒツトし損ないが関与
しているがどうかをチエツクする（ステップ２７１）。

もしそうなら、そのストア要求に対してＳＴＲＭＳ＝１
の時に、且つそのラインがキャッシュにまだ到来してい
ないならば（ステップ２７７）　、そのラインが入った
時に配置のためそのストアがＰＳＳ上に保持される（ス
テップ２７８〉。もしそのストア要求にはヒツトし損な
いがないなら（ステップ２１７）、ＲＯ６ＴＲビットが
ＲＯラインへのストアの条件についてテストされる（ス
テップ２７２）。もしＲＯ３ＴＲ＝１でＲＯ３ＴＲＥＸ
＝Ｏなら（ステップ２７３）　、ＥＸ状況はそのライン
上で許可されておらず、そのストアがキャッシュ−アレ
イ中に配置されると同時に、ストア要求が無条件的であ
る時（ＵＮＣＯＮＤ＝１、ステップ２７５）を除きその
ストアがＰＳＳ上にキューされる（ステップ２７６）。

もしそのストアがＲＯクライン中配置されるなら（ステ
ップ２８１）、ＣＮＰＨＡＳＥ８５が′０１ｂにセット
され、ＭＳＯＮＬＹビットが１にセットされる。無条件
ストア要求（ＵＮＣＯＮＤ＝１）は、ＲＯクライン中は
ストアされず、その代わりにＰＳＳ８４上で保留される
（ステップ２８１〉。もし要求されたストアがＥＸライ
ンへの配置の準備完了なら、ＤＷがキャッシュに入れら
れ（ステップ２７９）　、ＢＣＥが、主記憶更新のため
にそのＤＷをＳＣＥストア・スタックに送ることができ
るかどうかをチエツクする（ステップ２８０）。もしそ
のＤＷをＳＣＥストア・スタックに送ることができない
なら、そのＤＷは、それを主記憶に送ることができるよ
うになるまで、ＭＳＯＮＬＹビットをオンにしてＰＳｓ
上で保留される。そのストア要求が当初ＭＳＯＮＬＹ＝
１をもつ場合（ステップ２８１）、ＢＣＥは可能ならそ
のストア要求を主記憶に送りさえすればよい（ステップ
２８２〉。

ＳＣＥがＣＰｉからＤＷストア要求を受は取る時、その
要求は単にＳＣＥのストア・スタックＳＳｉ上にキュー
される。ＳＣＥは可能な時、そのストア・スタックから
主記憶にＤＷストアを常に更新する。

ＤＷストア要求以外に、ＳＣＥは、ＢＣＥから３つの主
要な要求を受は取ることがある。ＲＯ意図をもつミス・
フェッチは、ＲＯ状態で以て主記憶からキャッシュ・ラ
イン転送を要求する。ＥＸ意図をもつミス・フェッチは
、ＥＸ状況で以て主記憶からライン転送を要求する。第
３の要求タイプは、Ｒ○状態で以てＢＣＥに既に在駐す
るキャッシュ・ラインのためにＥＸ状況のみを要求する
ＥＸ状況へのアップグレードである。慣用的なＳＣＥデ
ザイン・スキームの多くは、この実施例に適用可能であ
ろう。その例として、米国特許第４３９４７３１号に記
載されているＳＣＥデザインがある。また、ＢＣＥから
のミス・フェッチ要求の場合、ＳＣＥが必要な動作を実
行し最終的に要求された状態（ＲＯまたはＥＸ）をもつ
ラインを７− 戻す、と想定する。ＢＣＥからＥＸ状況要求へのアップ
グレードの場合、ＳＣＥは最終的に、ＢＣＥに要求され
たＥＸ状況の許可を通知することになる。しかし、ＳＣ
Ｅデザインは本出願の主要な関心事項ではないので、Ｓ
ＣＥ動作のための詳細な手続きはここでは示さない。

ＣＰのＢＣＥは、ＳＣＥから、（ＲＯまたはＥＸ状況を
もつ）受信ライン、ＣＥＲＯ（ラインのＥＸからＲＯ状
況への変更）、及びライン無効化、という３つの主要な
信号を受は取り得る。

ＳＣＥからの受信ライン信号の場合、ＢＣＥ処理は全く
標準的である。すなわち、ＢＣＥは入来データ・ライン
に対して準備完了となる。そのラインのディレクトリ・
エントリは、要求された状況（ＲＯまたはＥＸ）により
有効化される。典型的なデザインにおいては、データは
、サイクル毎にダブルワードでキャッシュに到来する。

受信される最初のＤＷは、通常、キャッシュ・ミスの際
にＩＥによって要求されるものであり、もしそれがフェ
ッチ・ミスなら実行の再開のためにＩＥユ４８− ニットにバイパスされる。そのデータが来る直前に、Ｂ
ＣＥはＳＴＲＭＳＦＬＧ８７フラグをターンオフするこ
とがあり、そのことは、キャッシュに自由にアクセスで
きるときに、ストアーミスの処理を可能ならしめる。

ここで、ＳＴＲＭＳＦＬＧ８７は、キャッシュ・ミスが
ＳＣＥに発行される時にＳＩ処理の間にＢＣＥによって
ターンオンされ（ステップ２４５、第７Ｃ図）、ＢＣＥ
がＳＴＲＭＳ＝１をもつストア要求を処理する時テスト
される（ステップ２１７、第７Ｅ図）ことを思い出され
たい。

第８Ａ図は、ＳＣＥからＣＥＲＯ要求を受信するときの
ＢＣＥ動作を記述するものである（ステップ２９０）。

もしそのラインがキャッシュにないか、キャッシュ中で
ＲＯであるなら（ステップ２９１）、ＢＣＥはＳＣＥに
完了を報告する（ステップ２９６）。もしそのラインが
まだキャッシュ中でＥＸであるなら、ＢＣＥは、ＣＥＲ
Ｏ処理を完了する前にすべての可能な保留効果を一掃す
る必要がある。ＣＥＲＯが処理される前に、ＢＣＥは、
ＳＩ要求の後すべてのストアがＩＥによって発行された
ことを確認する。ＳＩ要求をもち完了されたストアは最
初にＰＳＳに対して発行されるべきである。ＢＣＥは次
に、ＰＳＳ上の無条件ストア（ｃＲＬＳＥ＝Ｏ）との衝
突があるかどうかをチエツクする（ステップ２９２）。

衝突とは、ＣＥＲＯラインによってカバーされるＤＷア
ドレスとストアの一致のことである。そのような衝突す
る保留ストアはすべて、主記憶が適切に更新されるよう
にするために、最初にＳＣＥに対して発行されるべきで
ある（ステップ２９３）。次にＢＣＥは、ＰＳＳ上で保
留状態にある条件付ストア（ｃＲＬＳＥ＝１）と衝突が
ないかどうかチエツクしくステップ２９４）　、もしそ
のような衝突が見付かると（ステップ２９５）　、全て
の条件付実行を打消しさせる。もし条件付保留ストアと
の衝突が見出されなかったなら、ＢＣＥはＣＮＦＥＴＬ
Ｎ９０スタックを通じて、条件付実行中のオペランド・
フェッチとの可能的な衝突をチエツクする。その衝突は
、ＣＮＦＥＴＬＮ９０がオーバーフローした時、または
ＣＮＦＥＴＬＮ９０ＮＦＥＴ中の有効エントリとのＣＥ
ＲＯライン・アドレスとの一致が存在する時に決定され
、その場合、すべての条件付実行は、５ＣＥＩＪ＜ＣＥ
ＲＯ処理を完了を通知される前に、全ての条件付実行が
取り消されるべきである（ステップ２９５）。尚、ＣＮ
ＦＥＴＬＮ９０スタックは、ＣＮ　Ｐ　ＨＡ　Ｓ　Ｅ≠
゛１１°ｂである無条件実行フェーズの間は、常に空に
維持されることに留意されたい。

ＢＣＥが条件付実行を取り止める時、ＢＣＥは、（ｃＲ
ＬＳＥ＝１）であるＰＳＳ８４上の全ての条件付ストア
をクリアする。ＢＣＥはまた、ＣＮＦＥＴＬＮ９０スタ
ックをもクリアする。ＢＣＥは、ＩＥユニットに、バッ
クアップ点（ｃＮＩＡＤＤＲ７２レジスタに記録されて
いる命令アドレスの点）での再実行開始のために実行状
況をリセットし、ＣＮＦＬ′Ｇ７１をＯにリセットする
ように通知する。

第８Ｂ図及び第８Ｃ図は、５ＣＥ３００からライン無効
化要求を受は取った時のＢＣＥ動作を示５１− す。このＢＣＥ処理は、もしそのラインがキャッシュ中
にないなら（ステップ３０１）直ちに完了する（ステッ
プ３０２）。そうでないなら、ＢＣＥは、第８Ａ図に示
すように、最初に、ＰＳＳ上の無条件ストアとの全ての
衝突をクリアする（ステップ３０３及び３０４）。次に
そのディレクトリ中のライン・エントリが無効化される
（ステップ３０５〉。ＣＮＰＨＡＳＥ−“ｏｏ’ｂの場
合、すなわちＲＯライン中にストアがなされていない場
合、ＢＣＥは、そのラインがキャッシュ中でＥＸかどう
かを判断する（ステップ３１２）。もしそのラインがＥ
Ｘであるなら無効化処理が完了し、ＢＣＥはＳＣＥにそ
のＥＸラインの無効化の完了を通知する（ステップ３１
３）。そのラインがＲＯである場合（ステップ３１２）
、ＢＣＥは、無効化されつつあるラインのためにＳＣＥ
に送出されたＥＸ状況に対するアップグレード要求が既
にあるかどうかを決定する（ステップ３１４）。もしそ
うなら、ＢＣＥは、ＳＣＥに対してＥχ意図をもつ要求
ライン・フェッチを求める要求を発行５２ することによって無効化処理を完了する（このような状
況では、このＢＣＥがら以前に発行されたＲＯ状況から
ＥＸへのアップグレードを求めるもとの要求が自動的に
棄却されるものと想定されている）。もしＣＮＰＨＡＳ
Ｅ＝’ｌ　１°ｂであるなら（ステップ３０７）　、こ
れは条件付実行の存在を示唆するので、ＢＣＥはＰＳＳ
上の条件付ストア（ｃＲＬＳＥ＝１）及びＣＮＦＥＴＬ
Ｎ９０の内容との衝突をチエツクする（ステップ３０８
〉。

衝突が見付かると、全ての条件付実行が取り消されるこ
とになる（ステップ３０９）。いかなる場合にも、もし
ＣＮＰＨＡＳＥ≠’ｏｏ’ｂなら、ＢＣＥは、ＲＯＳＴ
ＲＤＷ８８レジスタ中のアドレスとの比較を行うことに
よって、ストアされたＲＯラインの無効化の可能性をチ
エツクする（ステップ３１０）。そしてもし一致が見出
されたなら、ＢＣＥはＳＣＥに対してＥＸ意図をもつラ
イン・フェッチ要求を発行する必要がある（ステップ３
１１）。その場合、フェッチされたラインは、もとの無
効化されたキャッシュ・エントリ中に配置されることに
なる。また、ＢＣＥは、ＭＳＯＮＬＹＦＬＧ８７をＯに
セットし、ＳＴＲＭＳＦＬＧを１にセットする（ステッ
プ３１１〉。ＭＳＯＮＬＹＦＬＧ＝Ｏにセットすること
は、もともとＲＯライン中に配置されたＤＷストアを、
後で、新しくフェッチされたＥＸライン中に配置するこ
とを可能ならしめる。ここで、第７Ｅ図において、スト
アがキャッシュに配置される時（ステップ２７９）ＭＳ
ＯＮＬＹＦＬＧ８７がＯにリセットされ、ストアがＲＯ
ライン中に配置される時（ステップ２７６）ＭＳＯＮＬ
ＹＦＬＧが１にセットされ、ストアのキャッシュ配置の
必要性のチエツクは、ＭＳＯＮＬＹＬ４２とＭＳＯＮＬ
ＹＦＬＧ８７がともにＯであるかどうがをチエツクする
ことによって行なわれる（ステップ２７０．第７Ｅ図）
ことを思い出されたい。ＳＴＲＭＳＦＬＧ＝１にセット
することは、ＥＸラインがＳＣＥから入来するときの通
常のストア・キャッシュ・ミス処理と同様にしてＤＷス
トアをキャッシュ中に配置することを可能ならしめる。

実行の再開には、特定の構成に従い、マシン状態を適切
に再開させることが関与する。その１つの簡単な技術は
、ＩＥが、条件付実行の前に１）ＳＷ及びＧＰＲのよう
なマシン状態をコピーするようにすることである。特定
の構成に従い、命令の実行のバックアップまたはシステ
ム回復の完了が望ましくなくなる時に条件付実行を保留
または取り消すことが恩恵をもたらすことがある。例え
ば、デザインにより、比較及びスワップ（ｃＳ）のよう
な直列化命令に対する条件付実行が禁止されることがあ
る。その極端な場合、デザインはいかなる条件付実行も
行わず、ストアをＲＯラインに前以て配置することだけ
を許容しくＣＮＩ）ＨＡＳＥ＝’ｏｏ’ｂのとき）、あ
るいはＲＯＳＴＲＤＷ８８レジスタ中に記録されたアド
レスにおけるＤＷに対して最初のフェッチのみを許容す
る（ｃＮＰＡＨ５Ｅ＝’０１°ｂ）。

ＢＣＥが条件付実行の間にダーティである可能性のある
オペランド・フェッチを監視するために記述された機構
は、ＣＮＦＥＴＬＮ９０ＮＦＥＴ−５５＝ 上にライン・アドレスを記録することを通じてのもので
ある。しかし、ＣＮＦＥＴＬＮ９０ＮＦＥＴ上にはライ
ン・アドレス全体を記録することは必要ではない。例え
ば、ある部分アドレス・ビットを使用してもよい。また
、特殊なＣＮＦＥＴＢＩＴビットを各キャッシュ・ライ
ン・エントリ毎に関連付けることによって、ＢＣＥがオ
ペランド・フェッチの履歴を記録することも可能である
。条件付実行フェーズの間に、あるラインに対するオペ
ランド・フェッチは、対応するＣＮＦＥＴＢＩＴのター
ンオンをもたらすことになる。そして、条件付実行フェ
ーズが終わった時、全てのＣＮＦＥＴＢＩＴはターンオ
フされる。このデザインの場合、ステップ２９４（第８
Ａ図）及びステップ３０８（第８Ｂ図〉は、第９図のス
テップ３２０の処理と置換される。

尚、この実施例の説明は、条件付実行はバックアップす
ることができ、その命令レベルでのみ再開することがで
きると想定した。しかし、より込み入ったデザインでは
、もし多重フェッチ及びオー５６− ベランドに関与するある命令の実行の途中の間にマシン
実行状態をバックアップするための適当な機構が設けら
れるなら、この想定は緩和することができる。

また、この発明は、ＲＯ及びＥＸ状態をもつＭＰキャッ
シュ・デザインの脈絡で説明されてきたが、同様の概念
と技術は、前以でのデータ・ストアの配置、及び前以て
のオペランド・フェッチを許容するためのＥＸ／ＲＯ状
態をもたないストアスルーＭＰキャッシュにも適用する
ことができる。

さらに、この発明の技術は、ＥＸ状況獲得によるプロセ
ッサ遅延を低減するためのストアイン・キャッシュ・デ
ザインにも適用することができる。

１０発明の詳細 な説明したように、本発明に従えば、ＥＸ状況要求が完
了する前に、プロセッサがそのキャッシュにアクセスす
る能力が与えられる。

【図面の簡単な説明】

第１図は、本発明が適用されるマルチプロセッサ・シス
テムの概要図、 第２図は、ＩＥユニットにおける命令制御の背景的な構
成を示す図、 第３図は、ＢＣＥの全体的な構成を示す図、第４図は、
ＢＣＥ内の典型的なキャッシュ制御の構成を示す図、 第５Ａ及び第５Ｂ図は、それぞれ、プロセッサディレク
トリ・エントリと、キャッシュ・ディレクトリ・エント
リのフォーマットを示す図、第５Ｃ図は、プロセッサ・
ディレクトリ・エントリの変更されたフォーマットを示
す図、第６Ａ図は、ＢＣＥにおける保留ストア・スタッ
クを示す図、 第６Ｂ図は、保留ストア・スタック・ディレクトリ・エ
ントリのフォーマットを示す図、第７Ａ及び第７Ｂ図は
、ＩＥユニットからＲＯの意図をもつフェッチ要求を受
は取ったときに、ＢＣＥ処理を行うためのフローチャー
ト、第７Ｃ図は、ＩＥユニットがらＥＸの意図をもつフ
ェッチ要求を受は取ったときに、ＢＣＥ処理を行うため
のフローチャート、 第７Ｄ図は、ＩＥユニットからストア問い合わせ（ＳＩ
）要求を受は取ったときに、ＢＣＥ処理を行うためのフ
ローチャート、 第７Ｅ及び第７Ｆ図は、ＩＥユニットからのストア要求
が優先権を受は取ったときに、ＢＣＥ処理を行うための
フローチャート、 第８Ａ図は、Ｓ”ＣＥからＣＥＲＯ要求を受は取ったと
きのＢＣＥ動作を記述するフローチャート、第８Ａ及び
第８Ｂ図は、ＳＣＥからライン無効化要求を受は取った
ときの、ＢＣＥ動作を示す図、第９図は、条件付実行の
間に、ＢＣＥがダーティの可能性があるオペランド・フ
ェッチを監視するための別の方法を示す図である。

Claims (1)

1. 【特許請求の範囲】 めいめいが局所キャッシュをもつ複数のプロセッサと、
   主記憶と、キャッシュ・ラインの読み書き制御を行うた
   めの記憶制御要素をもつマルチプロセッサ・システムに
   おいて、非排他的キャッシュ・ラインにストアするため
   の方法であって、 （ａ）上記非排他的ラインにストアする段階と、 （ｂ）以後の命令の処理を継続する段階と、 （ｃ）現在の命令と、そのデコードと実行が現在の命令
   の結果に依存するような以後の命令または、現在の命令
   の処理が解決されるまでオペランド・フェッチを必要と
   するような以後の命令の結果を保持する段階と、 （ｄ）上記段階（ａ）と同時に、上記ラインのために排
   他的状態を要求する段階と、 （ｅ）上記プロセッサにおける先行するストアの解決以
   前にフエッチされた相互問い合わせ無効化されたデータ
   を使用する命令を無効にして、該無効化された命令を再
   実行する段階を有する、 キャッシュ・ライン・ストア方法。