JPH04218835A - 延滞キャッシュ・ロードを有するデータプロセッサ - Google Patents
延滞キャッシュ・ロードを有するデータプロセッサInfo
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- JPH04218835A JPH04218835A JP3073570A JP7357091A JPH04218835A JP H04218835 A JPH04218835 A JP H04218835A JP 3073570 A JP3073570 A JP 3073570A JP 7357091 A JP7357091 A JP 7357091A JP H04218835 A JPH04218835 A JP H04218835A
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- 238000012545 processing Methods 0.000 claims description 29
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- 230000004044 response Effects 0.000 claims description 22
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 230000011664 signaling Effects 0.000 claims 2
- 239000000872 buffer Substances 0.000 description 10
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- KDPSGIFCBZTBEZ-UHFFFAOYSA-N 1-[2-(1h-benzimidazol-2-ylsulfanyl)ethyl]-3-methylbenzimidazole-2-thione Chemical compound C1=CC=C2NC(SCCN3C4=CC=CC=C4N(C3=S)C)=NC2=C1 KDPSGIFCBZTBEZ-UHFFFAOYSA-N 0.000 description 3
- 101100058337 Arabidopsis thaliana BIC1 gene Proteins 0.000 description 3
- 101100204264 Arabidopsis thaliana STR4 gene Proteins 0.000 description 1
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- 238000013519 translation Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
-
- G—PHYSICS
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- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にデータプロセ
ッサに関する。さらに詳しくはキャッシュを有するデー
タプロセッサに関する。
ッサに関する。さらに詳しくはキャッシュを有するデー
タプロセッサに関する。
【０００２】
【従来の技術】従来のパイプラインを持たないデータプ
ロセッサでは、各命令は、次の命令が始まる前に最後ま
で実行される。全体の性能を高めながら、機械操作の効
率を向上させるためには、従来のデータプロセッサ設計
にパイプラインを有するデータ処理装置が実現された。 これらのパイプラインをもつデータプロセッサは、継続
する命令のサブ操作を重ね合わせることにより、いくつ
かの命令を平行に実行することができる。パイプライン
をもつデータプロセッサが１つの新しい命令を取り出し
、クロック・サイクル毎に他の命令の実行を完了させる
ことが最適である。このため、複雑な命令に必要な実際
の実行時間は変化するが、全体的な実行速度はクロック
・サイクル毎の１個の命令に近づくことになる。その結
果、パイプラインを有するプロセッサを用いることによ
り、データプロセッサの全体的な性能が著しく向上する
。
ロセッサでは、各命令は、次の命令が始まる前に最後ま
で実行される。全体の性能を高めながら、機械操作の効
率を向上させるためには、従来のデータプロセッサ設計
にパイプラインを有するデータ処理装置が実現された。 これらのパイプラインをもつデータプロセッサは、継続
する命令のサブ操作を重ね合わせることにより、いくつ
かの命令を平行に実行することができる。パイプライン
をもつデータプロセッサが１つの新しい命令を取り出し
、クロック・サイクル毎に他の命令の実行を完了させる
ことが最適である。このため、複雑な命令に必要な実際
の実行時間は変化するが、全体的な実行速度はクロック
・サイクル毎の１個の命令に近づくことになる。その結
果、パイプラインを有するプロセッサを用いることによ
り、データプロセッサの全体的な性能が著しく向上する
。
【０００３】
【発明が解決しようとする課題】１個のサイクル命令実
行を行うためには、命令先取り（プリフェッチ）ユニッ
ト（ＩＰＵ：Ｉｎｓｔｒｕｃｔｉｏｎ Ｐｒｅｆｅｔ
ｃｈ Ｕｎｉｔ）は、クロック・サイクル毎に必要な
数の命令を命令パイプラインにロードすることのできる
命令の流れを保たなければならない。もしＩＰＵが、必
要な命令の流れを維持することができなければ、そして
命令パイプラインに必要な数の命令語がロードされなけ
れば、パイプラインの機能停止が起こる。一般的に、今
日の高性能なパイプラインを有するデータプロセッサで
は、命令キャッシュを用いてＩＰＵが命令データ（オペ
ランド）に迅速にアクセスできるようになっている。典
型的なものとしては、命令キャッシュがキャッシュ・コ
ントローラによって維持されて、キャッシュ・コントロ
ーラがＩＰＵと連動して命令を検索（先取り）し、命令
バッファ（キュー）をロードされた状態に保つ。従って
、プロセッサが命令先取りをリクエストすると、キャッ
シュ・コントローラは先取りリクエストを受信して、そ
の命令が命令キャッシュ内にあるか否かを判定する。 リクエストされた命令がキャッシュ内にある場合は、先
取りの「ヒット」が起こり、キャッシュ・コントローラ
は命令キャッシュから直接命令バッファをロードする。 もしリクエストされた命令がキャッシュ内にない場合は
、先取りの「ミス」が起こり、キャッシュ・コントロー
ラは、バス転送をリクエストして外部メモリから必要な
キャッシュ・ラインを検索する。
行を行うためには、命令先取り（プリフェッチ）ユニッ
ト（ＩＰＵ：Ｉｎｓｔｒｕｃｔｉｏｎ Ｐｒｅｆｅｔ
ｃｈ Ｕｎｉｔ）は、クロック・サイクル毎に必要な
数の命令を命令パイプラインにロードすることのできる
命令の流れを保たなければならない。もしＩＰＵが、必
要な命令の流れを維持することができなければ、そして
命令パイプラインに必要な数の命令語がロードされなけ
れば、パイプラインの機能停止が起こる。一般的に、今
日の高性能なパイプラインを有するデータプロセッサで
は、命令キャッシュを用いてＩＰＵが命令データ（オペ
ランド）に迅速にアクセスできるようになっている。典
型的なものとしては、命令キャッシュがキャッシュ・コ
ントローラによって維持されて、キャッシュ・コントロ
ーラがＩＰＵと連動して命令を検索（先取り）し、命令
バッファ（キュー）をロードされた状態に保つ。従って
、プロセッサが命令先取りをリクエストすると、キャッ
シュ・コントローラは先取りリクエストを受信して、そ
の命令が命令キャッシュ内にあるか否かを判定する。 リクエストされた命令がキャッシュ内にある場合は、先
取りの「ヒット」が起こり、キャッシュ・コントローラ
は命令キャッシュから直接命令バッファをロードする。 もしリクエストされた命令がキャッシュ内にない場合は
、先取りの「ミス」が起こり、キャッシュ・コントロー
ラは、バス転送をリクエストして外部メモリから必要な
キャッシュ・ラインを検索する。
【０００４】既知のキャッシュ・コントローラはバース
ト・モード転送を用いて、１回のメモリ・アクセスでキ
ャッシュ・ライン（たとえば１６バイト）を転送する。 バースト・モードでは、開始アドレスの１６バイトのみ
がメモリに転送されるのが普通で、そのため必要なメモ
リ・アクセスは１回で済む。通常は、データが有効にな
った直後に、キャッシュ・コントローラが命令キャッシ
ュに必要なキャッシュ・ラインをロードする。そのため
、プロセッサからの次の先取りは１回のキャッシュ・ロ
ード・サイクルの間中断される。命令キャッシュ・ロー
ドに必要とされるプロセッサの中断の結果として、パフ
ォーマンス・ペナルティ（Ｐｅｒｆｏｒｍａｎｃｅ
Ｐｅｎａｌｔｙ）が起こる。データ・バスからのキャッ
シュ書き込みに帰するパフォーマンス・ペナルティを改
善するための努力は、一時的にデータを記憶してキャッ
シュ・ロードを保留するためのバッファを用いることに
集中していた。これらのバッファ（普通は「プッシュ」
バッファと呼ばれる）は、内部バスを介して整数ユニッ
トにリクエストされたデータを送るのが普通である。通
常、以前のシステムは、同一のキャッシュ・ラインに対
する次の先取りリクエスト中にプッシュ・バッファ内に
記憶されているキャッシュ・ラインに直接アクセスする
ための機構を設けていなかった。このため、プッシュ・
バッファを用いることによって１回のキャッシュ・ロー
ド・サイクル中にプロセッサが停止する問題を軽減する
ことはできても、これらのプッシュ・バッファは命令キ
ャッシュと平行にアクセスすることはできない。その結
果、プッシュ・バッファ内に記憶されているキャッシュ
・ラインにあるデータに対して、プロセッサからの先取
りリクエストがあると、他のバス転送によって外部メモ
リから必要なデータを検索することになる。このように
バス転送が重複することにより、新たなパフォーマンス
・ペナルティの問題が起きてくる。
ト・モード転送を用いて、１回のメモリ・アクセスでキ
ャッシュ・ライン（たとえば１６バイト）を転送する。 バースト・モードでは、開始アドレスの１６バイトのみ
がメモリに転送されるのが普通で、そのため必要なメモ
リ・アクセスは１回で済む。通常は、データが有効にな
った直後に、キャッシュ・コントローラが命令キャッシ
ュに必要なキャッシュ・ラインをロードする。そのため
、プロセッサからの次の先取りは１回のキャッシュ・ロ
ード・サイクルの間中断される。命令キャッシュ・ロー
ドに必要とされるプロセッサの中断の結果として、パフ
ォーマンス・ペナルティ（Ｐｅｒｆｏｒｍａｎｃｅ
Ｐｅｎａｌｔｙ）が起こる。データ・バスからのキャッ
シュ書き込みに帰するパフォーマンス・ペナルティを改
善するための努力は、一時的にデータを記憶してキャッ
シュ・ロードを保留するためのバッファを用いることに
集中していた。これらのバッファ（普通は「プッシュ」
バッファと呼ばれる）は、内部バスを介して整数ユニッ
トにリクエストされたデータを送るのが普通である。通
常、以前のシステムは、同一のキャッシュ・ラインに対
する次の先取りリクエスト中にプッシュ・バッファ内に
記憶されているキャッシュ・ラインに直接アクセスする
ための機構を設けていなかった。このため、プッシュ・
バッファを用いることによって１回のキャッシュ・ロー
ド・サイクル中にプロセッサが停止する問題を軽減する
ことはできても、これらのプッシュ・バッファは命令キ
ャッシュと平行にアクセスすることはできない。その結
果、プッシュ・バッファ内に記憶されているキャッシュ
・ラインにあるデータに対して、プロセッサからの先取
りリクエストがあると、他のバス転送によって外部メモ
リから必要なデータを検索することになる。このように
バス転送が重複することにより、新たなパフォーマンス
・ペナルティの問題が起きてくる。
【０００５】従って、本発明の目的は、キャッシュ・ロ
ードと命令先取りとに関連するパフォーマンス・ペナル
ティををなくすることのできる改良されたデータプロセ
ッサを提供することである。
ードと命令先取りとに関連するパフォーマンス・ペナル
ティををなくすることのできる改良されたデータプロセ
ッサを提供することである。
【０００６】本発明の他の目的は、延滞キャッシュ・ロ
ードを有する改良されたデータプロセッサを提供するこ
とである。
ードを有する改良されたデータプロセッサを提供するこ
とである。
【０００７】本発明のさらに他の目的は、命令パイプラ
インの中断を起こさずに、命令キャッシュ・ロードを延
滞させることのできるデータプロセッサを提供すること
である。
インの中断を起こさずに、命令キャッシュ・ロードを延
滞させることのできるデータプロセッサを提供すること
である。
【０００８】
【課題を解決するための手段】これらのおよびその他の
目的は、パイプラインをもつデータプロセッサを有する
改良されたデータ処理システムによって実現される。こ
のデータプロセッサには、複数のデータ・エントリを二
次的なメモリから先取りする命令先取りユニットが備え
られ、各エントリは、メモリ・アドレスによって識別さ
れ、さらにこのユニットは複数のデータ・エントリをパ
イプラインをもつデータプロセッサ内の命令パイプライ
ン内に供給する。データ処理システムは：外部メモリに
結合され、バス転送リクエスト信号に応答して、外部メ
モリからのメモリ・アドレスによって識別される複数の
データ・エントリを含むリクエストされたキャッシュ・
ラインを検索し、内部データ・バスに複数のデータ・エ
ントリを含むキャッシュ・ラインを転送するバス・コン
トローラから構成される。二次キャッシュは、バス・コ
ントローラと命令パイプラインとに結合され、バス・コ
ントローラからリクエストされたキャッシュ・ラインを
受け取り、第１制御信号に応答してリクエストされたキ
ャッシュ・ライン内の所定数の複数のデータ・エントリ
を命令パイプライン内にロードし、さらに第２制御信号
に応答して、一次キャッシュ・メモリにリクエストされ
たキャッシュ・ラインをロードする。メモリ・コントロ
ーラは、パイプラインをもつデータプロセッサ，バス・
コントローラ，一次キャッシュおよび二次キャッシュに
結合され、キャッシュ・メモリおよび二次キャッシュ内
の先取りアドレス・ミスが起こるとバス転送リクエスト
信号が発生して、第１制御信号を発して二次キャッシュ
にリクエストされたキャッシュ・ラインをロードする。 メモリ・コントローラは第２制御信号を発生して、一次
キャッシュに二次キャッシュからのリクエストされたキ
ャッシュ・ラインがロードされるのを延滞させる。これ
は、二次キャッシュ内にあるリクエストされたキャッシ
ュ・ライン以外のキャッシュ・ラインに対する先取りア
ドレス・ミスが一次キャッシュメモリ内で次に起こるま
で続き、さらに第３制御信号を発生する。メモリ・コン
トローラに結合されたアドレス・ロジックは、二次キャ
ッシュ内に格納されているリクエストされたキャッシュ
・ラインに対応するメモリ・アドレスを格納して、メモ
リ・コントローラからの第３制御信号に応答して、その
メモリ・アドレスを、命令先取りユニットからの次の先
取りリクエストに対応する次のメモリ・アドレスと比較
する。アドレス・ロジックはメモリ・コントローラへの
マッチ信号を設け、それによって次の先取りリクエスト
が二次キャッシュ内に格納されているキャッシュ・ライ
ンに対するものであるか否かを示す。
目的は、パイプラインをもつデータプロセッサを有する
改良されたデータ処理システムによって実現される。こ
のデータプロセッサには、複数のデータ・エントリを二
次的なメモリから先取りする命令先取りユニットが備え
られ、各エントリは、メモリ・アドレスによって識別さ
れ、さらにこのユニットは複数のデータ・エントリをパ
イプラインをもつデータプロセッサ内の命令パイプライ
ン内に供給する。データ処理システムは：外部メモリに
結合され、バス転送リクエスト信号に応答して、外部メ
モリからのメモリ・アドレスによって識別される複数の
データ・エントリを含むリクエストされたキャッシュ・
ラインを検索し、内部データ・バスに複数のデータ・エ
ントリを含むキャッシュ・ラインを転送するバス・コン
トローラから構成される。二次キャッシュは、バス・コ
ントローラと命令パイプラインとに結合され、バス・コ
ントローラからリクエストされたキャッシュ・ラインを
受け取り、第１制御信号に応答してリクエストされたキ
ャッシュ・ライン内の所定数の複数のデータ・エントリ
を命令パイプライン内にロードし、さらに第２制御信号
に応答して、一次キャッシュ・メモリにリクエストされ
たキャッシュ・ラインをロードする。メモリ・コントロ
ーラは、パイプラインをもつデータプロセッサ，バス・
コントローラ，一次キャッシュおよび二次キャッシュに
結合され、キャッシュ・メモリおよび二次キャッシュ内
の先取りアドレス・ミスが起こるとバス転送リクエスト
信号が発生して、第１制御信号を発して二次キャッシュ
にリクエストされたキャッシュ・ラインをロードする。 メモリ・コントローラは第２制御信号を発生して、一次
キャッシュに二次キャッシュからのリクエストされたキ
ャッシュ・ラインがロードされるのを延滞させる。これ
は、二次キャッシュ内にあるリクエストされたキャッシ
ュ・ライン以外のキャッシュ・ラインに対する先取りア
ドレス・ミスが一次キャッシュメモリ内で次に起こるま
で続き、さらに第３制御信号を発生する。メモリ・コン
トローラに結合されたアドレス・ロジックは、二次キャ
ッシュ内に格納されているリクエストされたキャッシュ
・ラインに対応するメモリ・アドレスを格納して、メモ
リ・コントローラからの第３制御信号に応答して、その
メモリ・アドレスを、命令先取りユニットからの次の先
取りリクエストに対応する次のメモリ・アドレスと比較
する。アドレス・ロジックはメモリ・コントローラへの
マッチ信号を設け、それによって次の先取りリクエスト
が二次キャッシュ内に格納されているキャッシュ・ライ
ンに対するものであるか否かを示す。
【０００９】
【実施例】「アサート」および「ネゲート」という用語
を用いて、「高論理で活性（Ａｃｔｉｖｅ Ｈｉｇｈ
）」と「低論理で活性（Ａｃｔｉｖｅ Ｌｏｗ）」の
信号が混合したものを扱う場合の混乱を回避する。「ア
サート」は、信号が活性状態であるかまたは論理的に真
であることを示すために用いる。「ネゲート」は、信号
が不活性状態であるかまたは論理的に偽であることを示
すために用いる。
を用いて、「高論理で活性（Ａｃｔｉｖｅ Ｈｉｇｈ
）」と「低論理で活性（Ａｃｔｉｖｅ Ｌｏｗ）」の
信号が混合したものを扱う場合の混乱を回避する。「ア
サート」は、信号が活性状態であるかまたは論理的に真
であることを示すために用いる。「ネゲート」は、信号
が不活性状態であるかまたは論理的に偽であることを示
すために用いる。
【００１０】図１に示すのは、本発明の好適な実施例に
よるデータ処理システム１０の構造を示すブロック図で
ある。データ処理システム１０は、整数ユニット１２，
命令メモリユニット１４，バス・インターフェース・コ
ントローラ（ＢＩＣ：ＢｕｓＩｎｔｅｒｆａｃｅ Ｃ
ｏｎｔｒｏｌｌｅｒ）１６，システム・バス１８および
メモリ２０とから構成されている。本発明の好適な実施
例においては、命令メモリ・ユニット１４は、命令キャ
ッシュ・コントローラ２２，命令キャッシュ・アドレス
・メモリ管理ユニット（ＣＡＭＭＵ：Ｉｎｓｕｒｕｃｔ
ｉｏｎＣａｃｈｅ Ａｄｄｒｅｓｓ Ｍｅｍｏｒｙ
Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）２４，命令キ
ャッシュ２６，第１ラッチ（ＬＡＴＣＨＡ）２８，第２
ラッチ（ＬＡＴＣＨＢ）３０，コンパレータ（ＣＯＭＰ
：Ｃｏｍｐａｒａｔｏｒ）３２，二次キャッシュ３４，
命令キャッシュ保持レジスタ３６，マルチプレクサ４０
およびラッチ４２とから構成されている。命令キャッシ
ュ２６は、４方向設定連想キャッシュで、４個の１６バ
イトからなる６４組のキャッシュ・ラインを持ち、各キ
ャッシュ・ラインは４個の長語（ＬＷ０−ＬＷ３：Ｌｏ
ｎｇ Ｗｏｒｄ０−３）からなり、各長語（ＬＷ）は
、２個の連続ビットからなっている。従って、命令キャ
ッシュ２６は、合計４ＫＢの記憶容量を有している。
よるデータ処理システム１０の構造を示すブロック図で
ある。データ処理システム１０は、整数ユニット１２，
命令メモリユニット１４，バス・インターフェース・コ
ントローラ（ＢＩＣ：ＢｕｓＩｎｔｅｒｆａｃｅ Ｃ
ｏｎｔｒｏｌｌｅｒ）１６，システム・バス１８および
メモリ２０とから構成されている。本発明の好適な実施
例においては、命令メモリ・ユニット１４は、命令キャ
ッシュ・コントローラ２２，命令キャッシュ・アドレス
・メモリ管理ユニット（ＣＡＭＭＵ：Ｉｎｓｕｒｕｃｔ
ｉｏｎＣａｃｈｅ Ａｄｄｒｅｓｓ Ｍｅｍｏｒｙ
Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）２４，命令キ
ャッシュ２６，第１ラッチ（ＬＡＴＣＨＡ）２８，第２
ラッチ（ＬＡＴＣＨＢ）３０，コンパレータ（ＣＯＭＰ
：Ｃｏｍｐａｒａｔｏｒ）３２，二次キャッシュ３４，
命令キャッシュ保持レジスタ３６，マルチプレクサ４０
およびラッチ４２とから構成されている。命令キャッシ
ュ２６は、４方向設定連想キャッシュで、４個の１６バ
イトからなる６４組のキャッシュ・ラインを持ち、各キ
ャッシュ・ラインは４個の長語（ＬＷ０−ＬＷ３：Ｌｏ
ｎｇ Ｗｏｒｄ０−３）からなり、各長語（ＬＷ）は
、２個の連続ビットからなっている。従って、命令キャ
ッシュ２６は、合計４ＫＢの記憶容量を有している。
【００１１】好適な実施例においては、整数ユニット１
２はパイプラインをもつ実行ユニットで、命令先取り、
有効アドレス計算および有効アドレス先取りサブ操作を
パイプラインでつなぐことのできる命令パイプライン（
ＰＩＰＥ）を備えている。整数ユニット１２には、命令
メモリ・ユニット１４と連動する命令先取りユニットが
含まれ、キャッシュ・ライン保持レジスタ３６をロード
状態に保っている。これは同時出願され、本出願の譲渡
人に譲渡されているＲｕｓｓｅｌｌＲｅｉｎｉｎｇｅｒ
他による「１，２または３語の命令を順次先取りする方
法」という標題の米国特許第ＳＣ−００７７０Ａに開示
されているのと同様である。命令先取りサイクル中に、
整数ユニット１２は命令メモリ・ユニット１４から６４
ビット（キャッシュ半直線）の先取りをリクエストして
、それによってＰＩＰＥまでの命令の安定した流れを確
保する。従って、動作中は整数ユニット１２は命令メモ
リ・ユニット１４に対してＰＲＥＦＥＴＣＨ ＲＥＱ
ＵＥＳＴ（先取りリクエスト）信号を発する。命令メモ
リ・ユニット１４が先取りリクエストを受け取ると、整
数ユニット１２はリクエストされた命令に対する論理ア
ドレスをＣＡＭＭＵ２４に転送する。ＣＡＭＭＵ２４は
、その論理アドレスを対応する物理アドレスに変換して
、物理アドレス・バス（ＰＡ：Ｐｈｙｓｉｃａｌ Ａ
ｄｄｒｅｓｓＢＵＳ）上に置く。好適な実施例において
は、命令キャッシュ２６はＣＡＭＭＵ２４によって変換
されない所定数のアドレス・ビットを用いてアクセスさ
れる。このためＣＡＭＭＵ２４は、命令キャッシュ２６
アクセスと同時にアドレス変換を行う。先取りの「ヒッ
ト」が起こると、先取りリクエストに対応する命令キャ
ッシュ２６半直線は、レジスタ３０に転送される。同じ
サイクル中に、整数ユニット１２からのＦＥＴＣＨ
ＲＥＱＵＥＳＴ信号に応答して、所定数の命令語がＭＵ
Ｘ４０を介してＰＩＰＥに転送される。
２はパイプラインをもつ実行ユニットで、命令先取り、
有効アドレス計算および有効アドレス先取りサブ操作を
パイプラインでつなぐことのできる命令パイプライン（
ＰＩＰＥ）を備えている。整数ユニット１２には、命令
メモリ・ユニット１４と連動する命令先取りユニットが
含まれ、キャッシュ・ライン保持レジスタ３６をロード
状態に保っている。これは同時出願され、本出願の譲渡
人に譲渡されているＲｕｓｓｅｌｌＲｅｉｎｉｎｇｅｒ
他による「１，２または３語の命令を順次先取りする方
法」という標題の米国特許第ＳＣ−００７７０Ａに開示
されているのと同様である。命令先取りサイクル中に、
整数ユニット１２は命令メモリ・ユニット１４から６４
ビット（キャッシュ半直線）の先取りをリクエストして
、それによってＰＩＰＥまでの命令の安定した流れを確
保する。従って、動作中は整数ユニット１２は命令メモ
リ・ユニット１４に対してＰＲＥＦＥＴＣＨ ＲＥＱ
ＵＥＳＴ（先取りリクエスト）信号を発する。命令メモ
リ・ユニット１４が先取りリクエストを受け取ると、整
数ユニット１２はリクエストされた命令に対する論理ア
ドレスをＣＡＭＭＵ２４に転送する。ＣＡＭＭＵ２４は
、その論理アドレスを対応する物理アドレスに変換して
、物理アドレス・バス（ＰＡ：Ｐｈｙｓｉｃａｌ Ａ
ｄｄｒｅｓｓＢＵＳ）上に置く。好適な実施例において
は、命令キャッシュ２６はＣＡＭＭＵ２４によって変換
されない所定数のアドレス・ビットを用いてアクセスさ
れる。このためＣＡＭＭＵ２４は、命令キャッシュ２６
アクセスと同時にアドレス変換を行う。先取りの「ヒッ
ト」が起こると、先取りリクエストに対応する命令キャ
ッシュ２６半直線は、レジスタ３０に転送される。同じ
サイクル中に、整数ユニット１２からのＦＥＴＣＨ
ＲＥＱＵＥＳＴ信号に応答して、所定数の命令語がＭＵ
Ｘ４０を介してＰＩＰＥに転送される。
【００１２】本発明においては、整数ユニット１２から
の先取りが命令キャッシュ２６と二次キャッシュ３４内
とでミスすると、命令キャッシュ・コントローラ２２は
先取りの「ミス」を検出して、ＢＵＲＳＴ ＲＥＱＵ
ＥＳＴ（バースト・リクエスト）信号をＢＩＣ１６に対
して発して、それによりバースト転送をリクエストし、
メモリ２０からキャッシュ・ライン（１２８ビット）を
検索する。命令キャッシュ・コントローラ２２はまた、
ＢＩＣ１６に対して物理アドレスを転送する。ＢＩＣ１
６がＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を認定すると、
命令キャッシュ・コントローラ２２はＬＯＡＤ信号をア
サートし、それによってＬＡＴＣＨＡ２８はＰＡ Ｂ
ＵＳ上の物理アドレスをラッチすることができる。ＬＡ
ＴＣＨＢ３０は、次の機械サイクル、たとえば図２およ
び図３に示されるように、８番目の機械サイクルの最後
でＬＡＴＣＨＡ２８の内容をラッチすることができる。 ＢＩＣ１６はメモリ２０から、システム・バス１８を介
して、リクエストされたキャッシュ・ライン（先取りリ
クエストに対するデータを含む）を検索する。１組のＳ
ＴＡＴＵＳ（ステータス）信号により、命令キャッシュ
・コントローラ２２に、命令キャッシュ・コントローラ
２２によりリクエストされたバス転送のステータスを知
らせる。ＢＩＣ１６がデータ・バス上にリクエストされ
たキャッシュ・ラインを転送すると、１２８ビットの二
次キャッシュ３４にデータがロードされる。同時に命令
キャッシュ・コントローラ２２はＷＲＩＴＥ ＣＯＮ
ＴＲＯＬ（書き込み制御）信号をアサートして、それに
より二次キャッシュ３４は、長語がデータ・バス上で有
効になるのと同じサイクル中に、先取りリクエストされ
たキャッシュ半直線（たとえばＬＷ０，ＬＷ１）をキャ
ッシュ・ライン保持レジスタ３６内に書き込む。
の先取りが命令キャッシュ２６と二次キャッシュ３４内
とでミスすると、命令キャッシュ・コントローラ２２は
先取りの「ミス」を検出して、ＢＵＲＳＴ ＲＥＱＵ
ＥＳＴ（バースト・リクエスト）信号をＢＩＣ１６に対
して発して、それによりバースト転送をリクエストし、
メモリ２０からキャッシュ・ライン（１２８ビット）を
検索する。命令キャッシュ・コントローラ２２はまた、
ＢＩＣ１６に対して物理アドレスを転送する。ＢＩＣ１
６がＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を認定すると、
命令キャッシュ・コントローラ２２はＬＯＡＤ信号をア
サートし、それによってＬＡＴＣＨＡ２８はＰＡ Ｂ
ＵＳ上の物理アドレスをラッチすることができる。ＬＡ
ＴＣＨＢ３０は、次の機械サイクル、たとえば図２およ
び図３に示されるように、８番目の機械サイクルの最後
でＬＡＴＣＨＡ２８の内容をラッチすることができる。 ＢＩＣ１６はメモリ２０から、システム・バス１８を介
して、リクエストされたキャッシュ・ライン（先取りリ
クエストに対するデータを含む）を検索する。１組のＳ
ＴＡＴＵＳ（ステータス）信号により、命令キャッシュ
・コントローラ２２に、命令キャッシュ・コントローラ
２２によりリクエストされたバス転送のステータスを知
らせる。ＢＩＣ１６がデータ・バス上にリクエストされ
たキャッシュ・ラインを転送すると、１２８ビットの二
次キャッシュ３４にデータがロードされる。同時に命令
キャッシュ・コントローラ２２はＷＲＩＴＥ ＣＯＮ
ＴＲＯＬ（書き込み制御）信号をアサートして、それに
より二次キャッシュ３４は、長語がデータ・バス上で有
効になるのと同じサイクル中に、先取りリクエストされ
たキャッシュ半直線（たとえばＬＷ０，ＬＷ１）をキャ
ッシュ・ライン保持レジスタ３６内に書き込む。
【００１３】先取りリクエストされたキャッシュ半直線
に対する第２長語（ＬＷ１）がデータ・バスから受信さ
れると、命令キャッシュ・コントローラ２２は次のサイ
クルで、整数ユニット１２から次の先取りリクエストを
受け取る。この先取りと平行して、命令キャッシュ・コ
ントローラ２２は二次キャッシュ２８が、前回のバース
ト・リクエストに対応するデータを、データ・バスから
引続きロードすることを可能にする。二次キャッシュ３
４がレジスタ３６内にキャッシュ半直線の書き込みを完
了した後、命令メモリ・コントローラ４４は整数ユニッ
ト１２から次の先取りを受け取り、二次キャッシュ３４
に、データバスから残りの２個の長語をロードする。キ
ャッシュ・ラインは、二次キャッシュ３４内に格納され
たもの以外のキャッシュ・ラインに対する先取り「ミス
」が、命令キャッシュ２６内で起こるまでは、二次キャ
ッシュ３４に格納されたままになっている。このため、
命令キャッシュ２６内で先取りリクエストがミスし、リ
クエストに対応する命令データが二次キャッシュ３４内
にあるときは、整数ユニット１２は二次キャッシュ３４
から命令データを得る。本来、命令キャッシュ・コント
ローラ２２はＬＡＴＣＨＡ２８，ＬＡＴＣＨＢ３０およ
びＣＯＭＰ３２を用いて、二次キャッシュ２８の内容を
確認する。
に対する第２長語（ＬＷ１）がデータ・バスから受信さ
れると、命令キャッシュ・コントローラ２２は次のサイ
クルで、整数ユニット１２から次の先取りリクエストを
受け取る。この先取りと平行して、命令キャッシュ・コ
ントローラ２２は二次キャッシュ２８が、前回のバース
ト・リクエストに対応するデータを、データ・バスから
引続きロードすることを可能にする。二次キャッシュ３
４がレジスタ３６内にキャッシュ半直線の書き込みを完
了した後、命令メモリ・コントローラ４４は整数ユニッ
ト１２から次の先取りを受け取り、二次キャッシュ３４
に、データバスから残りの２個の長語をロードする。キ
ャッシュ・ラインは、二次キャッシュ３４内に格納され
たもの以外のキャッシュ・ラインに対する先取り「ミス
」が、命令キャッシュ２６内で起こるまでは、二次キャ
ッシュ３４に格納されたままになっている。このため、
命令キャッシュ２６内で先取りリクエストがミスし、リ
クエストに対応する命令データが二次キャッシュ３４内
にあるときは、整数ユニット１２は二次キャッシュ３４
から命令データを得る。本来、命令キャッシュ・コント
ローラ２２はＬＡＴＣＨＡ２８，ＬＡＴＣＨＢ３０およ
びＣＯＭＰ３２を用いて、二次キャッシュ２８の内容を
確認する。
【００１４】上記の説明により、整数ユニット１２は、
論理アドレスと共に先取りリクエストを命令メモリユニ
ット１４に発する。先取りリクエストが命令メモリ・ユ
ニット１４に受け取られると、ＣＡＭＭＵ４２は論理ア
ドレスを対応する物理アドレスに変換して、ＰＡ Ｂ
ＵＳ上に置く。物理アドレスは、命令キャッシュ２６を
経由して、命令キャッシュ２６内のインデックス・エン
トリと比較され、同時にＣＯＭＰ３２を経由する。ＣＯ
ＭＰ３２は、今回の先取りの物理アドレスをＬＡＴＣＨ
Ｂ３０内の物理アドレスと比較する。これは、二次キャ
ッシュ３４内に現在あるラインに対応するものである。 このように、ＣＯＭＰ３２は、先取りリクエストに対し
て、二次キャッシュ３４内でヒットが起こっているのか
、またはミスが起こっているのかを判定する。命令キャ
ッシュ２６内で先取りリクエストがヒットすると、命令
キャッシュ２６は、レジスタ３６内に転送される命令デ
ータのソースとなる。二次キャッシュ３４内で先取りリ
クエストがヒットすると、リクエストされた半直線のソ
ースは、二次キャッシュ３４となるので、二次キャッシ
ュ３４が命令データをレジスタ３６に転送する。そのた
め、二次キャッシュ３４内のデータは、命令キャッシュ
２６内に実在するかのように、整数ユニット１２に対し
てアクセス可能となる。
論理アドレスと共に先取りリクエストを命令メモリユニ
ット１４に発する。先取りリクエストが命令メモリ・ユ
ニット１４に受け取られると、ＣＡＭＭＵ４２は論理ア
ドレスを対応する物理アドレスに変換して、ＰＡ Ｂ
ＵＳ上に置く。物理アドレスは、命令キャッシュ２６を
経由して、命令キャッシュ２６内のインデックス・エン
トリと比較され、同時にＣＯＭＰ３２を経由する。ＣＯ
ＭＰ３２は、今回の先取りの物理アドレスをＬＡＴＣＨ
Ｂ３０内の物理アドレスと比較する。これは、二次キャ
ッシュ３４内に現在あるラインに対応するものである。 このように、ＣＯＭＰ３２は、先取りリクエストに対し
て、二次キャッシュ３４内でヒットが起こっているのか
、またはミスが起こっているのかを判定する。命令キャ
ッシュ２６内で先取りリクエストがヒットすると、命令
キャッシュ２６は、レジスタ３６内に転送される命令デ
ータのソースとなる。二次キャッシュ３４内で先取りリ
クエストがヒットすると、リクエストされた半直線のソ
ースは、二次キャッシュ３４となるので、二次キャッシ
ュ３４が命令データをレジスタ３６に転送する。そのた
め、二次キャッシュ３４内のデータは、命令キャッシュ
２６内に実在するかのように、整数ユニット１２に対し
てアクセス可能となる。
【００１５】先取りリクエストが命令キャッシュ２６と
、二次キャッシュ３４の両方でミスすると、命令キャッ
シュ・コントローラ２２は、上記のようにＢＩＣ１６に
対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。Ｂ
ＩＣ１６がバス転送を実行中に、命令キャッシュ・コン
トローラ２２は命令キャッシュ２６に、現在二次キャッ
シュ３４に格納されているキャッシュ・ラインをロード
する。このため、先取り「ミス」の後でも、命令キャッ
シュ２６のローディングは、整数ユニット１２からの先
取りを中断することはない。
、二次キャッシュ３４の両方でミスすると、命令キャッ
シュ・コントローラ２２は、上記のようにＢＩＣ１６に
対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。Ｂ
ＩＣ１６がバス転送を実行中に、命令キャッシュ・コン
トローラ２２は命令キャッシュ２６に、現在二次キャッ
シュ３４に格納されているキャッシュ・ラインをロード
する。このため、先取り「ミス」の後でも、命令キャッ
シュ２６のローディングは、整数ユニット１２からの先
取りを中断することはない。
【００１６】本発明の好適な実施例においては、整数ユ
ニット１２は半直線毎に、命令メモリユニット１４から
の先取りをリクエストする。その結果、命令メモリユニ
ット１４は、先取りサイクル毎に、キャッシュ・ライン
保持レジスタ３６に、６４ビット（キャッシュ半直線）
をロードする。ＢＩＣ１６は、データのキャッシュ・ラ
イン全体のバースト転送を実行することができるので、
先取り「ミス」により命令キャッシュ・コントローラ２
２はキャッシュ・ライン全体に対してＢＵＲＳＴ Ｒ
ＥＱＵＥＳＴ信号をアサートする（このキャッシュ・ラ
インには、先取りリクエスト半直線が含まれる）。二次
キャッシュ３４は、１２８ビット（キャッシュ・ライン
全体）の記憶容量を有しており、そのため、バースト転
送からの４個の長語（ＬＷ０−ＬＷ３）の全てが二次キ
ャッシュ３４に格納される。従って命令キャッシュ・コ
ントローラ２２は二次キャッシュ３４に、データ・バス
から２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
る。ＢＩＣ１６は、二次キャッシュ３４にロードされた
各長語に対して、有効ビットをラッチ４２に転送する。 第２有効ビット（ＬＷ１に対応する）を受け取った後、
ラッチ４２はラッチ制御信号を介して、命令キャッシュ
・コントローラ２２に、ＢＩＣ１６が二次キャッシュ３
４に２個の有効な長語をロードしたことを知らせる。ラ
ッチ制御信号に応答して、命令キャッシュ・コントロー
ラ２２は整数ユニット１２からの次の先取りリクエスト
を受け取る。このように本発明においては、ＢＩＣ１６
がバースト転送を完了する前に、命令キャッシュ・コン
トローラ２２は現在の先取りリクエストを満足させ、整
数ユニット１２からの次の先取りリクエストを受け取る
ことができる。次の先取りリクエスト中に、ＢＩＣ１６
は二次キャッシュ３４に前回のバースト・リクエストか
らの入来データ（ＬＷ２，ＬＷ３）を引続きロードする
。
ニット１２は半直線毎に、命令メモリユニット１４から
の先取りをリクエストする。その結果、命令メモリユニ
ット１４は、先取りサイクル毎に、キャッシュ・ライン
保持レジスタ３６に、６４ビット（キャッシュ半直線）
をロードする。ＢＩＣ１６は、データのキャッシュ・ラ
イン全体のバースト転送を実行することができるので、
先取り「ミス」により命令キャッシュ・コントローラ２
２はキャッシュ・ライン全体に対してＢＵＲＳＴ Ｒ
ＥＱＵＥＳＴ信号をアサートする（このキャッシュ・ラ
インには、先取りリクエスト半直線が含まれる）。二次
キャッシュ３４は、１２８ビット（キャッシュ・ライン
全体）の記憶容量を有しており、そのため、バースト転
送からの４個の長語（ＬＷ０−ＬＷ３）の全てが二次キ
ャッシュ３４に格納される。従って命令キャッシュ・コ
ントローラ２２は二次キャッシュ３４に、データ・バス
から２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
る。ＢＩＣ１６は、二次キャッシュ３４にロードされた
各長語に対して、有効ビットをラッチ４２に転送する。 第２有効ビット（ＬＷ１に対応する）を受け取った後、
ラッチ４２はラッチ制御信号を介して、命令キャッシュ
・コントローラ２２に、ＢＩＣ１６が二次キャッシュ３
４に２個の有効な長語をロードしたことを知らせる。ラ
ッチ制御信号に応答して、命令キャッシュ・コントロー
ラ２２は整数ユニット１２からの次の先取りリクエスト
を受け取る。このように本発明においては、ＢＩＣ１６
がバースト転送を完了する前に、命令キャッシュ・コン
トローラ２２は現在の先取りリクエストを満足させ、整
数ユニット１２からの次の先取りリクエストを受け取る
ことができる。次の先取りリクエスト中に、ＢＩＣ１６
は二次キャッシュ３４に前回のバースト・リクエストか
らの入来データ（ＬＷ２，ＬＷ３）を引続きロードする
。
【００１７】図２は、本発明の好適な実施例による、命
令キャッシュ２６のオーバーラップした、延滞ロードの
タイミングを表す。ゼロ番目の機械サイクル（前Ｔ１）
中に、整数ユニット１２はＰＲＥＦＥＴＣＨ ＲＥＱ
ＵＥＳＴ信号を発して、１６進アドレス＄００に格納さ
れた命令データを検索する。命令キャッシュ・コントロ
ーラ２２は、先取りミスが起こったために、ＢＩＣ１６
に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。 その結果ＢＩＣ１６は二次キャッシュ３４にアドレス＄
００に格納されている命令のキャッシュ・ラインをロー
ドする。
令キャッシュ２６のオーバーラップした、延滞ロードの
タイミングを表す。ゼロ番目の機械サイクル（前Ｔ１）
中に、整数ユニット１２はＰＲＥＦＥＴＣＨ ＲＥＱ
ＵＥＳＴ信号を発して、１６進アドレス＄００に格納さ
れた命令データを検索する。命令キャッシュ・コントロ
ーラ２２は、先取りミスが起こったために、ＢＩＣ１６
に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発する。 その結果ＢＩＣ１６は二次キャッシュ３４にアドレス＄
００に格納されている命令のキャッシュ・ラインをロー
ドする。
【００１８】従って、第１機械サイクルのはじめで、Ｂ
ＩＣ１６に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を
発し、ＢＩＣ１６にアドレス＄００を転送することによ
り、命令キャッシュ・コントローラ２２はアドレス＄０
０の先取りを開始する。第１機械サイクル中にＢＩＣ１
６はアドレス＄００に対してバス転送を開始する。一方
、整数ユニット１２は次の順次アドレス＄０８に対して
命令キャッシュ・コントローラ２２にＰＲＥＦＥＴＣＨ
ＲＥＱＵＥＳＴ信号を発する。第２機械サイクルで
は、ＢＩＣ１６は、リクエストされたキャッシュ・ライ
ン（ＬＷ０−ＬＷ３）に対応するデータのデータ・バス
上への転送を開始する。第３および第４機械サイクルＴ
３＆Ｔ４中は、ＢＩＣ１６は二次キャッシュ３４に、最
初の２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
るが、これらは前述したように、キャッシュ・ライン保
持レジスタ３６にロードされる。二次キャッシュ３４が
レジスタ３６にキャッシュ半直線の書き込みを終了した
後、命令キャッシュ・コントローラ２２は次の先取り（
アドレス＄０８）を整数ユニット１２から受取る。また
第５および第６機械サイクルＴ５＆Ｔ６中に二次キャッ
シュ３４に残りの２個の長語（たとえばＬＷ２，ＬＷ３
）をロードする。同じキャッシュ・ラインが先取りされ
ているので、二次キャッシュ３４はリクエストされたデ
ータ（たとえばＬＷ２，ＬＷ３）を供給する。その結果
、命令キャッシュ・コントローラ２２はバス転送をリク
エストせず、アドレス＄０８に格納されているデータを
メモリ２０から検索する。
ＩＣ１６に対してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を
発し、ＢＩＣ１６にアドレス＄００を転送することによ
り、命令キャッシュ・コントローラ２２はアドレス＄０
０の先取りを開始する。第１機械サイクル中にＢＩＣ１
６はアドレス＄００に対してバス転送を開始する。一方
、整数ユニット１２は次の順次アドレス＄０８に対して
命令キャッシュ・コントローラ２２にＰＲＥＦＥＴＣＨ
ＲＥＱＵＥＳＴ信号を発する。第２機械サイクルで
は、ＢＩＣ１６は、リクエストされたキャッシュ・ライ
ン（ＬＷ０−ＬＷ３）に対応するデータのデータ・バス
上への転送を開始する。第３および第４機械サイクルＴ
３＆Ｔ４中は、ＢＩＣ１６は二次キャッシュ３４に、最
初の２個の長語（たとえばＬＷ０，ＬＷ１）をロードす
るが、これらは前述したように、キャッシュ・ライン保
持レジスタ３６にロードされる。二次キャッシュ３４が
レジスタ３６にキャッシュ半直線の書き込みを終了した
後、命令キャッシュ・コントローラ２２は次の先取り（
アドレス＄０８）を整数ユニット１２から受取る。また
第５および第６機械サイクルＴ５＆Ｔ６中に二次キャッ
シュ３４に残りの２個の長語（たとえばＬＷ２，ＬＷ３
）をロードする。同じキャッシュ・ラインが先取りされ
ているので、二次キャッシュ３４はリクエストされたデ
ータ（たとえばＬＷ２，ＬＷ３）を供給する。その結果
、命令キャッシュ・コントローラ２２はバス転送をリク
エストせず、アドレス＄０８に格納されているデータを
メモリ２０から検索する。
【００１９】整数ユニット１２は、第５機械サイクルＴ
５中に、次の順次アドレス＄１０に対するＰＲＥＦＥＴ
ＣＨ ＲＥＱＵＥＳＴ信号を発する。第６機械サイク
ルＴ６中には、アドレス＄０８に対する先取りリクエス
トの最後の長語がレジスタ３６にロードされ、先取りリ
クエストは満足される。同様に第７機械サイクルＴ７中
に、アドレス＄１２０に対する次の先取りリクエストが
受け取られる。整数ユニット１２からの先取りリクエス
トは、二次キャッシュ３４内に格納されているもの以外
のキャッシュ・ラインに対するものであるので、先取り
「ミス」が起こり、他のバス転送がリクエストされたキ
ャッシュ・ラインを検索することが必要になる。従って
、命令キャッシュ・コントローラ２２はＢＩＣ１６に対
してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発し、第７機
械サイクルＴ７中にリクエストされたキャッシュ・ライ
ンの先取りを開始する。ＢＩＣ１６は第７機械サイクル
Ｔ７の後半でバス転送を開始するが、一方整数ユニット
１２は次の順次アドレス＄１８に対してＰＲＥＦＥＴＣ
Ｈ ＲＥＱＵＥＳＴ信号を発する。
５中に、次の順次アドレス＄１０に対するＰＲＥＦＥＴ
ＣＨ ＲＥＱＵＥＳＴ信号を発する。第６機械サイク
ルＴ６中には、アドレス＄０８に対する先取りリクエス
トの最後の長語がレジスタ３６にロードされ、先取りリ
クエストは満足される。同様に第７機械サイクルＴ７中
に、アドレス＄１２０に対する次の先取りリクエストが
受け取られる。整数ユニット１２からの先取りリクエス
トは、二次キャッシュ３４内に格納されているもの以外
のキャッシュ・ラインに対するものであるので、先取り
「ミス」が起こり、他のバス転送がリクエストされたキ
ャッシュ・ラインを検索することが必要になる。従って
、命令キャッシュ・コントローラ２２はＢＩＣ１６に対
してＢＵＲＳＴ ＲＥＱＵＥＳＴ信号を発し、第７機
械サイクルＴ７中にリクエストされたキャッシュ・ライ
ンの先取りを開始する。ＢＩＣ１６は第７機械サイクル
Ｔ７の後半でバス転送を開始するが、一方整数ユニット
１２は次の順次アドレス＄１８に対してＰＲＥＦＥＴＣ
Ｈ ＲＥＱＵＥＳＴ信号を発する。
【００２０】ＢＩＣ１６がメモリ２０からリクエストさ
れたキャッシュ・ラインを検索する間、命令キャッシュ
・コントローラ２２は命令キャッシュ２６に、二次キャ
ッシュ３４に格納されているアドレス＄００におけるデ
ータ（ＬＷ０−ＬＷ３）をロードする。このため、先取
り「ミス」が起こると、命令キャッシュ２６のロードは
、第８機械サイクルＴ８が開始されるまで延滞する。 第６機械サイクルＴ６中に整数ユニット１２は、アドレ
ス＄１０に対して先取りリクエストを発しているので、
キャッシュのロード画題８機械サイクルまで延滞しても
、整数ユニット１２は中断しない。ＢＩＣ１６は、第８
機械サイクルＴ８の後半で、リクエストされた命令デー
タのデータ・バス上への転送を開始する。
れたキャッシュ・ラインを検索する間、命令キャッシュ
・コントローラ２２は命令キャッシュ２６に、二次キャ
ッシュ３４に格納されているアドレス＄００におけるデ
ータ（ＬＷ０−ＬＷ３）をロードする。このため、先取
り「ミス」が起こると、命令キャッシュ２６のロードは
、第８機械サイクルＴ８が開始されるまで延滞する。 第６機械サイクルＴ６中に整数ユニット１２は、アドレ
ス＄１０に対して先取りリクエストを発しているので、
キャッシュのロード画題８機械サイクルまで延滞しても
、整数ユニット１２は中断しない。ＢＩＣ１６は、第８
機械サイクルＴ８の後半で、リクエストされた命令デー
タのデータ・バス上への転送を開始する。
【００２１】本発明の代替の実施例においては、整数ユ
ニット１２は全キャッシュ・ライン毎に命令キャッシュ
２６にアクセスするために、命令メモリユニット１４は
、先取りサイクル毎にキャッシュ・ライン保持レジスタ
３６に４個の長語（１２８ビット）をロードする。従っ
て、命令先取りサイクルは重なることはない。図３は、
本発明の代替の実施例による、命令キャッシュ２６の重
ならない延滞ロードに対するタイミングを示す。図３に
示されるように、二次キャッシュ３４を用いると、命令
キャッシュ２６のローディングによって整数ユニット１
２からの次の先取りが中断することはない。従って、整
数ユニット１２からの先取りリクエストに応答して、命
令キャッシュ・コントローラ２２は第１機械サイクルの
前半でアドレス＄００のキャッシュ先取りを開始する。 本発明においては、命令キャッシュ・コントローラ２２
は第１機械サイクルでアドレス＄００に対する先取りサ
イクルを開始し、同時にＬＡＴＣＨＡ２８内にアドレス
＄００をロードする。リクエストされたアドレス（＄０
０）が命令キャッシュ２６または二次キャッシュ３４内
にないことを判定するとすぐに、命令キャッシュ・コン
トローラ２２はＢＩＣ１６に対してデータ・バス変換の
リクエストを発する。第１機械サイクルＴ１の後半で、
ＢＩＣ１６はバス転送を開始して、メモリ２０からリク
エストされたキャッシュ・ラインの間作を行う。 また整数ユニット１２は次のアドレス＄１０に対する先
取りリクエストを発する。命令キャッシュ・コントロー
ラ２２は、第１機械サイクルＴ１の後半で、ＬＡＴＣＨ
１２８からＬＡＴＣＨＢ３０にアドレス＄００を転送す
る。一方、ＢＩＣ１６はリクエストされたデータ（ＬＷ
０−ＬＷ３）のデータ・バス上への転送を開始する。命
令データ（ＬＷ０−ＬＷ３）がデータ・バス上で有効に
なると、ＢＩＣ１６は第３機械サイクルＴ３の前半で、
二次キャッシュ３４のロードを開始する。データにＶＡ
ＬＩＤとマーキングした後、ＢＩＣ１６はＳＴＡＴＵＳ
信号を命令キャッシュ・コントローラ２２に転送し、そ
れによって第６機械サイクルＴ６の後半で、バス転送が
終了したことを示す。
ニット１２は全キャッシュ・ライン毎に命令キャッシュ
２６にアクセスするために、命令メモリユニット１４は
、先取りサイクル毎にキャッシュ・ライン保持レジスタ
３６に４個の長語（１２８ビット）をロードする。従っ
て、命令先取りサイクルは重なることはない。図３は、
本発明の代替の実施例による、命令キャッシュ２６の重
ならない延滞ロードに対するタイミングを示す。図３に
示されるように、二次キャッシュ３４を用いると、命令
キャッシュ２６のローディングによって整数ユニット１
２からの次の先取りが中断することはない。従って、整
数ユニット１２からの先取りリクエストに応答して、命
令キャッシュ・コントローラ２２は第１機械サイクルの
前半でアドレス＄００のキャッシュ先取りを開始する。 本発明においては、命令キャッシュ・コントローラ２２
は第１機械サイクルでアドレス＄００に対する先取りサ
イクルを開始し、同時にＬＡＴＣＨＡ２８内にアドレス
＄００をロードする。リクエストされたアドレス（＄０
０）が命令キャッシュ２６または二次キャッシュ３４内
にないことを判定するとすぐに、命令キャッシュ・コン
トローラ２２はＢＩＣ１６に対してデータ・バス変換の
リクエストを発する。第１機械サイクルＴ１の後半で、
ＢＩＣ１６はバス転送を開始して、メモリ２０からリク
エストされたキャッシュ・ラインの間作を行う。 また整数ユニット１２は次のアドレス＄１０に対する先
取りリクエストを発する。命令キャッシュ・コントロー
ラ２２は、第１機械サイクルＴ１の後半で、ＬＡＴＣＨ
１２８からＬＡＴＣＨＢ３０にアドレス＄００を転送す
る。一方、ＢＩＣ１６はリクエストされたデータ（ＬＷ
０−ＬＷ３）のデータ・バス上への転送を開始する。命
令データ（ＬＷ０−ＬＷ３）がデータ・バス上で有効に
なると、ＢＩＣ１６は第３機械サイクルＴ３の前半で、
二次キャッシュ３４のロードを開始する。データにＶＡ
ＬＩＤとマーキングした後、ＢＩＣ１６はＳＴＡＴＵＳ
信号を命令キャッシュ・コントローラ２２に転送し、そ
れによって第６機械サイクルＴ６の後半で、バス転送が
終了したことを示す。
【００２２】本発明においては、命令キャッシュ２６の
ローディングは、二次キャッシュ３４内に格納されてい
るもの以外のキャッシュ・ラインに対しては、次の先取
り「ミス」が起こるまで延滞される。従って、ＢＩＣ１
６からＳＴＡＴＵＳ信号を受け取ると、命令キャッシュ
・コントローラ２２はアドレス＄１０の先取りを開始し
て、同時に第７機械サイクルＴ７のはじめに、アドレス
（＄１０）をＬＡＴＣＨＡ２８にラッチする。＄１０は
命令キャッシュ２６または二次キャッシュ３４内にはな
いので、次の先取り「ミス」が起こる。その結果命令キ
ャッシュ・コントローラ２２はＢＩＣ１６に対して、バ
ス転送のリクエスト信号を発して、メモリ２０からリク
エストされたキャッシュ・ライン（アドレス＄１０のは
じめ）を検索する。従って、ＢＩＣ１６は第７機械サイ
クルＴ７の後半でアドレス＄１０に格納されている命令
データのバス転送を開始する。一方、整数ユニット１２
は次のアドレス＄２０に対する先取りリクエストを発す
る。ＢＩＣ１６がバス転送を実行中に、命令キャッシュ
・コントローラ２２は第８機械サイクルＴ８中に、二次
キャッシュ３４から命令キャッシュ２６のロードを行う
。本発明においては、命令キャッシュ・コントローラ２
２は前回の先取り（＄００）の終了直後に次のアドレス
（＄１０）に対する先取りリクエストを受け取るので、
キャッシュ・ロード・サイクルによって整数ユニット１
２が中断することはない。ＢＩＣ１６は第８機械サイク
ルＴ８の後半で、リクエストされたデータ（アドレス＄
１０からの）のデータ・バス上への転送を開始する。一
方、命令キャッシュ・コントローラ２２はＬＡＴＣＨＡ
２８からＬＡＴＣＨＢ３０へアドレス＄１０を転送する
。
ローディングは、二次キャッシュ３４内に格納されてい
るもの以外のキャッシュ・ラインに対しては、次の先取
り「ミス」が起こるまで延滞される。従って、ＢＩＣ１
６からＳＴＡＴＵＳ信号を受け取ると、命令キャッシュ
・コントローラ２２はアドレス＄１０の先取りを開始し
て、同時に第７機械サイクルＴ７のはじめに、アドレス
（＄１０）をＬＡＴＣＨＡ２８にラッチする。＄１０は
命令キャッシュ２６または二次キャッシュ３４内にはな
いので、次の先取り「ミス」が起こる。その結果命令キ
ャッシュ・コントローラ２２はＢＩＣ１６に対して、バ
ス転送のリクエスト信号を発して、メモリ２０からリク
エストされたキャッシュ・ライン（アドレス＄１０のは
じめ）を検索する。従って、ＢＩＣ１６は第７機械サイ
クルＴ７の後半でアドレス＄１０に格納されている命令
データのバス転送を開始する。一方、整数ユニット１２
は次のアドレス＄２０に対する先取りリクエストを発す
る。ＢＩＣ１６がバス転送を実行中に、命令キャッシュ
・コントローラ２２は第８機械サイクルＴ８中に、二次
キャッシュ３４から命令キャッシュ２６のロードを行う
。本発明においては、命令キャッシュ・コントローラ２
２は前回の先取り（＄００）の終了直後に次のアドレス
（＄１０）に対する先取りリクエストを受け取るので、
キャッシュ・ロード・サイクルによって整数ユニット１
２が中断することはない。ＢＩＣ１６は第８機械サイク
ルＴ８の後半で、リクエストされたデータ（アドレス＄
１０からの）のデータ・バス上への転送を開始する。一
方、命令キャッシュ・コントローラ２２はＬＡＴＣＨＡ
２８からＬＡＴＣＨＢ３０へアドレス＄１０を転送する
。
【００２３】本発明においては、ＢＩＣ２０からのバス
・スヌープ・リクエスト（ＢｕｓＳｎｏｏｐ Ｒｅｑ
ｕｅｓｔ）は二次キャッシュ３４内にあるキャッシュ・
ラインを無効にする。この点は、Ｗｉｌｌｉａｍ Ｂ
． Ｌｅｄｂｅｔｔｅｒ他による、本出願の譲渡人に
譲渡された、同時出願「Ａ Ｄａｔａ Ｂｕｓ
Ｓｎｏｏｐ Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｃ
ｏｎｃｕｒｒｅｎｔ ＲｅａｄａｎｄＩｎｖａｌｉｄ
ａｔｅ Ｍｅｍｏｒｙ Ｏｐｅｒａｔｉｏｎ」、番
号０７／３５１，８９８に示されている。さらに、整数
ユニット１２により発生したキャッシュ無効リクエスト
信号は、二次キャッシュ３４内にあるキャッシュ・ライ
ンをも無効にする。このため、二次キャッシュ３４はキ
ャッシュ構造の機能特性の全てを備える。
・スヌープ・リクエスト（ＢｕｓＳｎｏｏｐ Ｒｅｑ
ｕｅｓｔ）は二次キャッシュ３４内にあるキャッシュ・
ラインを無効にする。この点は、Ｗｉｌｌｉａｍ Ｂ
． Ｌｅｄｂｅｔｔｅｒ他による、本出願の譲渡人に
譲渡された、同時出願「Ａ Ｄａｔａ Ｂｕｓ
Ｓｎｏｏｐ Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｃ
ｏｎｃｕｒｒｅｎｔ ＲｅａｄａｎｄＩｎｖａｌｉｄ
ａｔｅ Ｍｅｍｏｒｙ Ｏｐｅｒａｔｉｏｎ」、番
号０７／３５１，８９８に示されている。さらに、整数
ユニット１２により発生したキャッシュ無効リクエスト
信号は、二次キャッシュ３４内にあるキャッシュ・ライ
ンをも無効にする。このため、二次キャッシュ３４はキ
ャッシュ構造の機能特性の全てを備える。
【００２４】本発明は好適な実施例において解説されて
いるが、開示された発明がさまざまな方法に改良され、
上記に特定され説明されたもの以外の多くの実施例が想
定されることは、当業者には明白であろう。たとえば、
本発明は、命令メモリユニット１４と同様の機能的な対
応部分を有するデータ・メモリ・ユニット（図示されず
）を組み込んだシステムに用いることもできる。これに
より、二次キャッシュ３４はデータのキャッシュ・ライ
ンを格納し、データ・キャッシュ・コントローラと連動
して、延滞データ・キャッシュ・ロードを実行すること
ができる。さらに、代替の実施例に示されたように、整
数ユニット１２を改良して、各先取りサイクル毎に命令
データのキャッシュ・ライン全体にアクセスさせたり、
二次キャッシュ３４を改良してその記憶容量を拡大また
は縮小させることもできる。従って、添付された請求項
は、本発明の信念と範囲内に当てはまる全ての修正を含
むものとする。
いるが、開示された発明がさまざまな方法に改良され、
上記に特定され説明されたもの以外の多くの実施例が想
定されることは、当業者には明白であろう。たとえば、
本発明は、命令メモリユニット１４と同様の機能的な対
応部分を有するデータ・メモリ・ユニット（図示されず
）を組み込んだシステムに用いることもできる。これに
より、二次キャッシュ３４はデータのキャッシュ・ライ
ンを格納し、データ・キャッシュ・コントローラと連動
して、延滞データ・キャッシュ・ロードを実行すること
ができる。さらに、代替の実施例に示されたように、整
数ユニット１２を改良して、各先取りサイクル毎に命令
データのキャッシュ・ライン全体にアクセスさせたり、
二次キャッシュ３４を改良してその記憶容量を拡大また
は縮小させることもできる。従って、添付された請求項
は、本発明の信念と範囲内に当てはまる全ての修正を含
むものとする。
【図１】本発明によるデータ処理システムのブロック図
である。
である。
【図２】本発明により機能するデータ処理システムのタ
イミング図である。
イミング図である。
【図３】図１のデータ処理システムの代替のタイミング
図である。
図である。
１０ データ処理システム
１２ 整数ユニット
１４ 命令メモリ・ユニット
１６ バス・インターフェース・コントローラ１８
システム・バス ２０ メモリ ２２ 命令キャッシュ・コントローラ２４ 命令キ
ャッシュ・アドレス・メモリ管理ユニット２６ 命令
キャッシュ ２８，３０，４２ ラッチ ３２ コンパレータ ３４ 二次キャッシュ ３６ 命令キャッシュ保持レジスタ ４０ マルチプレクサ
システム・バス ２０ メモリ ２２ 命令キャッシュ・コントローラ２４ 命令キ
ャッシュ・アドレス・メモリ管理ユニット２６ 命令
キャッシュ ２８，３０，４２ ラッチ ３２ コンパレータ ３４ 二次キャッシュ ３６ 命令キャッシュ保持レジスタ ４０ マルチプレクサ
Claims (14)
- 【請求項１】メモリから複数のデータ・エントリを先取
りする命令先取りユニットを備えたパイプラインをもつ
データプロセッサを有するデータ処理システムであって
、各エントリはメモリ・アドレスによって識別され、か
つ前記命令先取りユニットは、前記複数のデータ・エン
トリを前記パイプラインをもつデータプロセッサ内の命
令パイプラインに供給するところのデータ処理システム
であって：外部メモリに結合され、前記複数のデータ・
エントリを含むリクエストされたキャッシュ・ラインを
検索するバス・コントローラであって、前記データ・エ
ントリはバス転送リクエスト信号に応答して前記外部メ
モリからのメモリ・アドレスによって識別され、さらに
前記複数のデータ・エントリを含む前記キャッシュ・ラ
インを内部データ・バス上に転送するところのバス・コ
ントローラ；一次キャッシュ；前記バス・コントローラ
，前記命令パイプラインおよび前記一次キャッシュに結
合された二次キャッシュであって、前記バス・コントロ
ーラからの前記リクエストされたキャッシュ・ラインを
検索し、第１制御信号に応答して、前記リクエストされ
たキャッシュ・ライン内の所定数の前記複数のデータ・
エントリを前記命令パイプライン内にロードし、さらに
、第２制御信号に応答して、前記一次キャッシュ・メモ
リに前記リクエストされたキャッシュ・ラインをロード
するところの二次キャッシュ；前記パイプラインをもつ
データプロセッサ，前記バス・コントローラ，前記一次
キャッシュおよび前記二次キャッシュに結合されたメモ
リ・コントローラであって、前記一次キャッシュおよび
前記二次キャッシュの両方で先取りアドレス・ミスが起
こった場合に前記バス転送リクエスト信号を発し、前記
第１制御信号を発生して前記二次キャッシュに前記リク
エストされたキャッシュ・ラインをロードさせ、前記第
２制御信号を発生して、前記二次キャッシュ内にある前
記リクエストされたキャッシュ・ライン以外のキャッシ
ュ・ラインに対する、先取りアドレス・ミスが前記一次
キャッシュ・メモリ内で次に起こるまで、前記二次キャ
ッシュからの前記リクエストされたキャッシュ・ライン
の前記一次キャッシュ・メモリへのローディングを延滞
させ、および第３制御信号を発生するところのメモリ・
コントローラ；および前記メモリ・コントローラに結合
されたアドレス手段であって、前記二次キャッシュ内に
格納されている前記リクエストされたキャッシュ・ライ
ンに対応する前記メモリ・アドレスを格納し、前記第３
制御信号に応答して、前記メモリ・アドレスを前記命令
先取りユニットからの次の先取りリクエストに対応する
次のメモリ・アドレスと比較しおよび前記メモリ・コン
トローラにマッチ信号を発生してこれにより、前記次の
先取りリクエストが、前記二次キャッシュ内に格納され
ている前記キャッシュ・ラインに対するものであるか否
かを示すところのアドレス手段；とから構成されること
を特徴とするデータ処理システム。 - 【請求項２】前記バス・コントローラ手段と前記二次キ
ャッシュとに結合され、前記二次キャッシュ内にロード
された前記複数のデータ・エントリのそれぞれに対応す
る有効ビットを、前記内部データバスから受け取るラッ
チ手段からさらに構成されることを特徴とする、請求項
１記載のデータ処理システム。 - 【請求項３】前記命令先取りユニットから前記次の先取
りリクエストを受け取った後、前記メモリ・コントロー
ラが前記一次キャッシュに、前記二次キャッシュからの
前記リクエストされたキャッシュ・ラインをロードする
ところの請求項２記載のデータ処理システム。 - 【請求項４】前記アドレス手段が：前記二次キャッシュ
内に格納されている前記リクエストされたキャッシュ・
ラインに対応する前記メモリ・アドレスを記憶する記憶
手段：および前記二次キャッシュに格納された前記リク
エストされたキャッシュ・ラインに対応する前記メモリ
・アドレスと、前記命令先取りユニットからの前記次の
先取りリクエストに対応する前記次のメモリ・アドレス
とを比較するコンパレータ手段；とから構成されること
を特徴とする、請求項３記載のデータ処理システム。 - 【請求項５】前記メモリ・コントローラが：前記一次キ
ャッシュおよび前記命令先取りユニットに結合されたメ
モリ管理ユニットであって、先取りアドレスを受け取っ
て前記先取りアドレスを前記メモリ・アドレスに変換し
、前記メモリ・アドレスが前記複数のキャッシュ・ライ
ンの１つのキャッシュアドレスに合致したときに第４制
御信号を発生し、さらに前記メモリ・アドレスが前記複
数のキャッシュ・ラインの１つの前記キャッシュ・アド
レスと合致しなかった場合に第５制御信号を発生すると
ころのメモリ管理ユニット；および前記一次キャッシュ
と前記メモリ管理ユニットとに結合されたキャッシュ・
コントローラであって、前記第４制御信号を受け取って
、レジスタに応答して前記複数のキャッシュ・ラインの
うち前記の合致する信号をレジスタに結合させ、前記第
５制御信号を受け取って前記転送リクエスト信号を前記
バス・コントローラに応答して前記バス・コントローラ
に転送するところのキャッシュ・コントローラ；とから
構成されることを特徴とする、請求項４記載のデータ処
理システム。 - 【請求項６】前記メモリ・コントローラが前記レジスタ
に第６制御信号を与えて、それにより前記レジスタが、
前記リクエストされたキャッシュ・ライン内の前記複数
のデータ・エントリのうち所定数のものを前記命令パイ
プラインにロードさせるところの、請求項５記載のデー
タ処理システム。 - 【請求項７】メモリから複数のデータ・エントリを先取
りする命令先取りユニットを備えたパイプラインをもつ
データプロセッサを有するデータ処理システムであって
、各エントリはメモリ・アドレスによって識別され、か
つ前記命令先取りユニットは、前記複数のデータ・エン
トリを前記パイプラインをもつデータプロセッサ内の命
令パイプラインに供給するところのデータ処理システム
であって：外部メモリに結合され、前記複数のデータ・
エントリを含むリクエストされたキャッシュ・ラインを
検索するバス・コントローラであって、前記データ・エ
ントリはバス転送リクエスト信号に応答して前記外部メ
モリからのメモリ・アドレスによって識別され、さらに
前記複数のデータ・エントリを含む前記キャッシュ・ラ
インを内部データ・バス上に転送するところのバス・コ
ントローラ；一次キャッシュ；前記バス・コントローラ
，前記命令パイプラインおよび前記一次キャッシュに結
合された二次キャッシュであって、前記バス・コントロ
ーラからの前記リクエストされたキャッシュ・ラインを
検索し、第１制御信号に応答して、前記リクエストされ
たキャッシュ・ライン内の所定数の前記複数のデータ・
エントリを前記命令パイプライン内にロードし、さらに
第２制御信号に応答して、前記一次キャッシュ・メモリ
に前記リクエストされたキャッシュ・ラインをロードす
るところの二次キャッシュ；前記パイプラインでつなが
れたデータプロセッサ，前記バス・コントローラ，前記
一次キャッシュ・メモリおよび前記二次キャッシュに結
合されたメモリ・コントローラであって、前記一次キャ
ッシュおよび前記二次キャッシュの両方で先取りアドレ
ス・ミスが起こった場合に前記バス転送リクエスト信号
を発生し、前記第１制御信号を発生させて前記二次キャ
ッシュに前記リクエストされたキャッシュ・ラインをロ
ードさせ、前記第２制御信号を発生して、前記二次キャ
ッシュ内に格納されている前記リクエストされたキャッ
シュ・ライン以外のキャッシュ・ラインに対する先取り
アドレス・ミスが、前記一次キャッシュ・メモリ内で次
に起こるまで、前記二次キャッシュからの前記リクエス
トされたキャッシュ・ラインの前記一次キャッシュ・メ
モリへのローディングを延滞させ、および第３制御信号
を発生するところのメモリ・コントローラであって、前
記メモリ・コントローラは：前記一次キャッシュおよび
前記命令先取りユニットに結合されたメモリ管理ユニッ
トであって、前記命令先取りユニットからの先取りアド
レスを前記メモリ・アドレスに変換し、前記メモリ・ア
ドレスが前記複数のキャッシュ・ラインの１つのキャッ
シュアドレスに合致したときに第３制御信号を発生し、
さらに前記メモリ・アドレスが前記複数のキャッシュ・
ラインの１つの前記キャッシュ・アドレスと合致しなか
った場合に第４制御信号を発生するところの、メモリ管
理ユニット；および前記一次キャッシュと前記メモリ管
理ユニットとに結合されたキャッシュ・コントローラで
あって、前記第４制御信号を受け取って、レジスタに応
答して前記複数のキャッシュ・ラインのうち前記の合致
する信号をレジスタに結合させ、前記第５制御信号を受
け取って前記転送リクエスト信号を前記バス・コントロ
ーラに応答して前記バス・コントローラに転送するとこ
ろのキャッシュ・コントローラ；とから構成されるとこ
ろのメモリ・コントローラ；および前記メモリ・コント
ローラに結合されたアドレス手段であって、前記二次キ
ャッシュ内に格納されている前記リクエストされたキャ
ッシュ・ラインに対応する前記メモリ・アドレスを格納
し、前記メモリ・コントローラからの第３制御信号に応
答して、前記メモリ・アドレスを次の先取りリクエスト
に対応する次の先取りアドレスと比較しおよび前記メモ
リ・コントローラにマッチ信号を発生して、前記次の先
取りリクエストが、前記二次キャッシュ内に格納されて
いる前記キャッシュ・ラインに対するものであるか否か
を示すところのアドレス手段；とから構成されることを
特徴とするデータ処理システム。 - 【請求項８】前記バス・コントローラ手段と前記二次キ
ャッシュとに結合され、前記二次キャッシュ内にロード
された前記複数のデータ・エントリのそれぞれに対応す
る有効ビットを、前記内部データバスから受け取るラッ
チ手段からさらに構成されることを特徴とする、請求項
７記載のデータ処理システム。 - 【請求項９】前記命令先取りユニットから前記次の先取
りリクエストを受け取った後、前記メモリ・コントロー
ラが前記一次キャッシュに、前記二次キャッシュからの
前記リクエストされたキャッシュ・ラインをロードする
ところの、請求項８記載のデータ処理システム。 - 【請求項１０】前記アドレス手段が：前記二次キャッシ
ュ内に格納されている前記リクエストされたキャッシュ
・ラインに対応する前記メモリ・アドレスを記憶する記
憶手段：および前記二次キャッシュに格納された前記リ
クエストされたキャッシュ・ラインに対応する前記メモ
リ・アドレスと、前記命令先取りユニットからの前記次
の先取りリクエストに対応する前記次のメモリ・アドレ
スとを比較するコンパレータ手段；とから構成されるこ
とを特徴とする、請求項９記載のデータ処理システム。 - 【請求項１１】メモリから複数のデータ・エントリを先
取りする命令先取りユニットを備えたパイプラインをも
つデータプロセッサを有するデータ処理システムであっ
て、各エントリはメモリ・アドレスによって識別され、
かつ前記命令先取りユニットは、前記複数のデータ・エ
ントリを前記パイプラインをもつデータプロセッサ内の
命令パイプラインに供給するところのデータ処理システ
ムであって：外部メモリに結合され、バス転送信号に応
答して、メモリ・アドレスによって識別される前記複数
のデータ・エントリを前記外部メモリから検索し、前記
複数データ・エントリを内部データ・バス上に転送する
バス・コントローラ；一次キャッシュ；前記バス・コン
トローラ，前記命令パイプラインおよび前記一次キャッ
シュに結合された二次キャッシュであって、前記バス・
コントローラからの前記複数データ・エントリを受け取
り、第１制御信号に応答して、所定数の前記複数のデー
タ・エントリを前記命令パイプライン内にロードし、さ
らに、第２制御信号に応答して、一次キャッシュ・メモ
リに前記複数データ・エントリをロードするところの二
次キャッシュ；前記パイプラインをもつデータプロセッ
サ，前記バス・コントローラ，前記一次キャッシュ・メ
モリおよび前記二次キャッシュに結合されたメモリ・コ
ントローラであって、前記命令先取りユニットからの先
取りアドレスを受け取り、前記先取りアドレスを対応す
るメモリ・アドレスに変換し、前記一次キャッシュ内で
先取りアドレス・ヒットが起こった場合に、前記対応メ
モリ・アドレスに記憶されている前記複数のデータ・エ
ントリを前記一次キャッシュから検索して、前記一次キ
ャッシュおよび前記二次キャッシュ内に先取りアドレス
・ミスが起こったときに前記バス転送リクエスト信号を
発生するメモリ・コントローラであって、前記メモリ・
コントローラは：前記一次キャッシュおよび前記命令先
取リユニットに結合されたメモリ管理ユニットであって
、前記先取りアドレスを対応するメモリ・アドレスに変
換し、前記メモリ・アドレスが複数のアドレス可能なキ
ャッシュ・ラインの１つのキャッシュアドレスに合致し
たときに第３制御信号を発生し、さらに前記メモリ・ア
ドレスが前記複数のアドレス可能なキャッシュ・ライン
の１つの前記キャッシュ・アドレスと合致しなかった場
合に第４制御信号を発生するところのメモリ管理ユニッ
ト；および前記一次キャッシュと前記メモリ管理ユニッ
トとに結合されたキャッシュ・コントローラであって、
前記第３制御信号を受け取って、レジスタに応答して前
記複数のアドレス可能なキャッシュ・ラインのうち前記
の合致する信号をレジスタに結合させ、前記第２制御信
号を受け取って前記転送リクエスト信号を前記バス・コ
ントローラに応答して前記バス・コントローラに転送し
、前記第１制御信号を発生して前記二次キャッシュにリ
クエストされたキャッシュ・ラインをロードし、さらに
前記第２制御信号を発生して前記一次キャッシュに前記
二次キャッシュ内にある前記リクエストされたキャッシ
ュ・ラインをロードするところのキャッシュ・コントロ
ーラ；とから構成されるところのメモリ・コントローラ
；および前記メモリ・コントローラに結合されたアドレ
ス手段であって、前記二次キャッシュ内に格納されてい
る前記リクエストされたキャッシュ・ラインに対応する
前記メモリ・アドレスを格納し、前記メモリ・コントロ
ーラからの第５制御信号に応答して、前記メモリ・アド
レスを次の先取りリクエストに対応する次のメモリ・ア
ドレスと比較しおよび前記メモリ・コントローラにマッ
チ信号を発して、前記次の先取りリクエストが、前記二
次キャッシュ内に格納されている前記複数データ・エン
トリに対するものであるか否かを示すところのアドレス
手段；とから構成されることを特徴とするデータ処理シ
ステム。 - 【請求項１２】前記バス・コントローラ手段と前記二次
キャッシュとに結合され、前記二次キャッシュ内にロー
ドされた前記複数のデータ・エントリのそれぞれに対応
する有効ビットを、前記内部データバスから受け取るラ
ッチ手段からさらに構成されることを特徴とする、請求
項１１記載のデータ処理システム。 - 【請求項１３】前記命令先取りユニットから前記次の先
取りリクエストを受け取った後、前記メモリ・コントロ
ーラが前記一次キャッシュに、前記二次キャッシュから
の前記リクエストされたキャッシュ・ラインをロードす
るところの請求項１２記載のデータ処理システム。 - 【請求項１４】前記アドレス手段が：前記二次キャッシ
ュ内に格納されている前記リクエストされたキャッシュ
・ラインに対応する前記メモリ・アドレスを記憶する記
憶手段：および前記メモリ・アドレスと前記命令先取り
ユニットからの次の先取りリクエストに対応する次のメ
モリ・アドレスとを比較するコンパレータ手段；とから
構成されることを特徴とする、請求項１３記載のデータ
処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US468,021 | 1990-01-22 | ||
| US07/468,021 US5170476A (en) | 1990-01-22 | 1990-01-22 | Data processor having a deferred cache load |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218835A true JPH04218835A (ja) | 1992-08-10 |
| JP2870207B2 JP2870207B2 (ja) | 1999-03-17 |
Family
ID=23858121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073570A Expired - Lifetime JP2870207B2 (ja) | 1990-01-22 | 1991-01-18 | 延滞キャッシュ・ロードを有するデータプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5170476A (ja) |
| EP (1) | EP0439025B1 (ja) |
| JP (1) | JP2870207B2 (ja) |
| KR (1) | KR910014818A (ja) |
| DE (1) | DE69129913T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5649154A (en) * | 1992-02-27 | 1997-07-15 | Hewlett-Packard Company | Cache memory system having secondary cache integrated with primary cache for use with VLSI circuits |
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| JPH06222990A (ja) * | 1992-10-16 | 1994-08-12 | Fujitsu Ltd | データ処理装置 |
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