JP3295728B2 - パイプラインキャッシュメモリの更新回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリが
ミスヒットした際のデータブロックの更新回路に関する
もので、特にパイプライン構成のキャッシュにおける更
新回路に関するものである。

【０００２】

【従来の技術】コンピュータのメモリシステムは、大容
量、高速および低価格の３つの要求を満たす必要がある
ので、総てを１種類のメモリで実現することは不可能で
ある。このため、容量と速度の異なる複数のメモリを階
層的に組合わせたメモリシステムが採用されている。

【０００３】キャッシュメモリは、プロセッサと主メモ
リの速度差を埋めるためにプロセッサと主メモリの中間
に配置された高速、小容量のメモリである。プログラム
の局所性を利用して、最近利用された命令またはデータ
を格納しておき、メモリのアクセス性能を向上させる。

【０００４】このため、通常のキャッシュメモリはアク
セス時間が短いことが第一であり、パイプライン構造の
採用は積極的には行なわれていない。せいぜい、アドレ
スデコードと、メモリアレイ本体との２段のパイプライ
ン構成が採用されている程度である。

【０００５】しかし、マルチスレッドプロセッサなど特
殊なアーキテクチャを対象にした場合のキャッシュメモ
リは、アクセス時間ではなくスループットが問題となる
場合がある。つまり、レイテンシ(時間遅れ)は大きくて
もよいが、出来るだけ短いサイクル時間にデータを読み
上げることが重要となり、かかるプロセッサにおいては
本質的にパイプライン構造が適している。

【０００６】例えば、マルチスレッド型プロセッサにお
いては、キャッシュメモリへのアクセス要求は、毎サイ
クル、異なるスレッドからの要求であり、その要求のア
クセス時間には余裕があるので、キャッシュメモリをパ
イプラインで構成することができる。

【０００７】しかしながら、パイプライン構成のキャッ
シュでは、キャッシュアクセスがヒットのときは問題な
いが、ミスヒット時に、キャッシュエントリの更新（ア
ップデート）処理と、後続のスレッドからのアクセス処
理とを同時並行に行なわなければならず、主メモリアレ
イへのアクセスが競合してパイプライン動作が乱れ、ス
ループットが低下してしまうという問題点があった。

【０００８】

【発明が解決しようとする課題】したがって、本発明は
キャッシュメモリにパイプライン構造を適用した場合に
生ずる上記問題点に鑑みてなされたものであり、キャッ
シュミスヒット時のキャッシュエントリの更新処理と、
後続のスレッドからのアクセス処理との競合を回避し、
パイプライン動作の乱れを防止し、スループットが低下
しないようにすることをその目的とする。

【０００９】

【課題を解決するための手段】本発明は、かかる目的を
達成するよう、プロセッサと主メモリと間に配置されプ
ロセッサから要求される複数のスレッドに関して複数の
ステージでパイプライン処理を実行するようにパイプラ
イン構成されたキャッシュメモリにおいて、前記プロセ
ッサと前記キャッシュメモリとのインタフェースとなる
第１のパイプラインラッチと、パイプラインを構成する
中間ステージに配置された第２のパイプラインラッチ
と、前記主メモリと前記キャッシュメモリとのインタフ
ェースとなる外部ブロックバッファとを具備し、前記第
１のパイプラインラッチは処理すべきスレッドを識別す
るスレッド識別子とこのスレッドの状態を表示するフィ
ールドとを含み、前記第２のパイプラインラッチはこの
ステージで処理されるスレッド識別子を表示するフィー
ルドを含み、前記外部ブロックバッファは該ブロックに
対応するスレッド識別子、ブロックアドレス、およびセ
ット内ブロック番号を表示するフィールドを含み、そし
て、前記第１のパイプラインラッチの表示するスレッド
識別子と、前記外部ブロックバッファの表示するスレッ
ド識別子との一致、不一致を比較判定する比較回路とを
具備するキャッシュメモリ更新回路である。

【００１０】そして、本発明においては、前記キャッシ
ュメモリはセットアソシアティブキャッシュメモリであ
ることを可能とし、前記スレッドの状態を表示するフィ
ールドには前記キャッシュメモリが該当するスレッドに
関しミスヒットの場合に休止中である旨表示されること
を可能とし、前記比較回路が一致と判定した場合に前記
プロセッサの制御により該当するスレッドに係るデータ
更新処理が実行されることを可能とする。

【００１１】また、本発明においては、データ更新時に
おけるセット内ブロック番号の選択のためのランダム発
生器を具備することを可能とし、前記第１のパイプライ
ンラッチおよび第２のパイプラインラッチは読み出し要
求のあったデータのアドレスをデコードする各デコーダ
を介して次のステージに接続されていることを可能とす
る。

【００１２】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。本発明においては、キャッシュメ
モリ２のパイプラインラッチ（パイプラインステージの
情報を保持するレジスタ）２０、２１、２２、２３に、
アドレスフィールド１５〜１７およびデータフィールド
１３と共に、スレッド識別子を格納するフィールド５０
とスレッドの状態（活動中、休止中）を表示するフィー
ルド５４を設ける。

【００１３】かかるスレッドの状態を表示するフィール
ド５４を設けるのことにより、ヒットしたスレッドかミ
スヒットのスレッドかが表示され、そのスレッドがミス
ヒットであることがわかる。そして、例えミスヒットで
あった場合でも、ミスヒットのあったスレッドの各処理
はパイプラインの各ステージにおいてそれぞれ中止され
るが、パイプライン内においてはミスヒットのあったス
レッドを含めて連続したパイプライン処理がそのまま続
行される。

【００１４】一方、ミスヒットのあったスレッドについ
ては、主メモリ３から更新のためのデータを読み出して
そのスレッドの識別子と共に外部ブロックバッファ１１
０に格納する。ミスヒットの更新処理は、まず、キャッ
シュ部入口に配置された比較器すなわち比較回路１８に
よる比較により、データ更新のために主メモリ３から読
み出されそして外部ブロックバッファ１１０に格納され
たデータに係るスレッドの識別子２９と、パイプライン
で連続処理されているスレッド識別子１４とが比較され
る。そして、この比較の結果、双方のスレッド識別子一
致した場合のみに、処理が中止されたそのスレッド用の
パイプラインサイクル（空きサイクルという）を使用し
て他のスレッドの処理を乱すことなく連続的に更新処理
される。

【００１５】すなわち、上記外部ブロックバッファ１１
０には該当するアドレスが格納されているのでこのアド
レスによりアクセスし、データフィールド４９に格納さ
れたデータによって先にミスヒットしたタグメモリアレ
イ３１〜３４の内容および対応するデータメモリアレイ
４１〜４４のデータブロック内容のデータ更新が行なわ
れる。

【００１６】図１に示すパイプラインキャッシュ２は、
多段に構成されたアドレスデコーダ１１、１２とパイプ
ラインの各段毎に挿入されたパイプラインラッチ２０、
２１、２２、２３を有する。パイプラインラッチ２０は
プロセッサ１とキャッシュメモリ２とのインタフェース
となり、パイプラインラッチ２１、２２、２３はパイプ
ラインを構成する各中間ステージに配置される。

【００１７】このパイプラインキャッシュはさらに、複
数のタグメモリアレイ３１、３２、３３、３４と、同じ
く複数のデータメモリアレイ４１、４２、４３、４４
と、タグ比較を行なう複数の比較器３５、３６と、複数
の内部読みだしブロックバッファデータフィールド６
１、６２とを有し、さらに、１語幅のプロセッサバス７
と、ブロックサイズ幅の主メモリバス８と、ブロック選
択のためのランダム発生器９と、外部読みだしブロック
バッファ１００、１１０とスレッド識別子の一致判定回
路である比較器１８を含む。

【００１８】また、パイプラインラッチ２０、２１、２
２、２３、内部ブロックバッファ２４および外部ブロッ
クバッファ１００、１１０には、データフィールド１
３、４６、４９およびアドレスフィールド（１５、１
６、１７）、（２６、２７、２８）、４８、５１を設け
る。それと共に、各スレッドを識別するスレッド番号す
なわちスレッド識別子（図１において例えば２１１、２
２１、２３１、２４１、２５１、１０１、１１１のスレ
ッド番号により示される。）を格納するフィールド５
０、５１、５２、５３を設け、さらに、ミスヒットの場
合に空きサイクルであることを示すフィールド５４を設
ける。

【００１９】データメモリアレイ４１〜４４の容量が増
えた場合には、デコードの階層を増やし、パイプライン
の段数を増やすことが当然考えられる。図１のスレッド
番号２１１、２２１、２３１、２４１、２５１は、ある
時点においてパイプラインの格ステージでこれら表示さ
れたスレッドに係る処理が平行して行われていることを
示す。なお、図１はセットアソシアティブキャッシュメ
モリの例を示すが、本発明はセットアソシアティブキャ
ッシュメモリに限定されるものではない。

【００２０】図１の実施の形態においては、外部ブロッ
クバッファ１１０にもブロックアドレスを格納するアド
レスフィールドを設けている。このため、通常のキャッ
シュメモリのように入力（リード）要求したブロックの
アドレスを記憶しておく場所をキャッシュメモリ２内に
設ける必要がない。即ち、リード要求と共に主メモリ３
にアドレスを送り出し、該アドレスが更新データと共に
キャッシュメモリ２に戻ってくる構成を採用しているの
で、主メモリに対する応答が戻ってくるまでの間キャッ
シュメモリをウェイト状態にしてアドレスを保持してお
く必要がない。このため各スレッドに対するパイプライ
ン処理が継続して実行できる。さらにアドレスフィール
ドにはセットアソシアティブ方式の採用に対応し、セッ
ト内ブロック番号を格納するフィールドが設けられてい
る。

【００２１】hit／misの判定回路であるＮＡＮＤ回路３
７を有し、この回路３７はタグメモリアレイ３１〜３４
の出力側にある２つの比較器３５、３６の出力の否定の
ANDをとる。したがって、両方の比較器が不一致を出力
した場合にエントリが存在しない（ミス）ということに
なる。ＮＡＮＤ回路３７に接続されたラッチのフィール
ド３８はこのhit／misの判定結果を記憶し、フィールド
３９は両方の比較器３５、３６の比較結果を記憶する。

【００２２】hit／misの判定結果はプロセッサ１に接続
された経路を介してプロセッサに戻される（図示せ
ず）。プロセッサ１は自分のメモリ（図示せず）に各ス
レッド識別子に対応させてこの判定結果を例えばテーブ
ル形式で記憶し、ミスの判定のあったスレッドに関して
は、空きサイクルである旨の表示と共にスレッド識別子
をキャッシュメモリ２に送り、これらはパイプラインラ
ッチ２０に格納される。

【００２３】プロセッサ１とキャッシュメモリ２との間
は、図２（ａ）に示すように、１語幅のプロセッサバス
により接続される。キャッシュメモリ２と主メモリ３と
の間は１ブロック幅の主メモリバスにより接続される。
図２（ｂ）にプロセッサバスを７通るデータの構成を、
図２（ｃ）に主メモリバス８を通るデータの構成を示
す。

【００２４】図１の実施の形態においては、全体のパイ
プライン段数は５段とし、アドレスデコードのパイプラ
イン段数は２段、セットアソシアティブの連想度は２、
タグの比較器３５、３６の数は２としているが、一般に
はさらに多くのパイプライン段数とすること、あるいは
連想度を増やすことが可能である。上記セットなる用語
は、タグとデータブロックの対を要素として、連想度の
数だけ集まったものを意味する。

【００２５】以下（ａ）ヒット時のリードオペレーショ
ン、（ｂ）ミスヒット時のリードオペレーション、
（ｃ）ライトオペレーション（ヒット時）および（ｄ）
ライトオペレーション（ミスヒット時）に分けてこの実
施の態様の動作を説明する。

【００２６】（ａ）ヒット時のリードオペレーション まず通常のリードオペレーションを説明する。プロセッ
サ１から読み出し要求を受け、パイプラインラッチ２０
に格納されたアドレスは、スレッド識別子２１１と共に
アドレスデコーダ１１、パイプラインラッチ２１、アド
レスデコーダ１２、パイプラインラッチ２２を通り、タ
グメモリアレイ３１〜３４に到達する。

【００２７】上記アドレスのうち下位アドレス（１６、
１７に格納）はアドレスデコーダ１１および１２におい
てそれぞれデコードされる。すなわち、本実施の形態に
おいては、図１に示すように、階層的デコードを行なう
ためおよび以下に述べる理由により、デコーダを直列的
に接続されるデコーダ１１とデコーダ１２とに分けてい
る。各デコーダの論理は通常のデコーダの論理と同じで
あり、n本の信号から、２ⁿ (2のn乗) の信号に分解する
ものである。すなわち、下位アドレスをデコードするデ
コーダを複数のデコーダ１１、１２により形成し、一方
下位フィールドを複数のメモリ小アレイ１６、１７に分
配し、そこでそれぞれ用のデコーダによってデコードす
るようにしたものである。

【００２８】このように下位アドレスのフィールドを分
割してこれらを階層的にデコードすることにより、1)フ
ィールド長が短くなるためデコード時間が短縮され、さ
らに2)デコーダを小アレイに分散配置することにより、
配線遅延を短縮できる。

【００２９】デコーダ１１および１２によりデコードさ
れた下位アドレスにより、タグメモリアレイ３１〜３４
から下位アドレスに該当するタグが読み出される。読み
出されたタグは、上位アドレスのビットと比較器３５、
３６で比較される。これら比較器のうちいずれかが「等
しい」と判定すればすなわちヒットであるので、パイプ
ラインラッチ２３にラッチされているアドレスにより、
データメモリアレイ４１〜４４をアクセスする。データ
メモリアレイ４１〜４４はアクセスが完了すると読み出
されたデータを内部ブロックバッファ２４のデータフィ
ールド６１、６２にラッチし、プロセッサバス７を通じ
てプロセッサ１に送信する。

【００３０】以上の動作は、図３（ａ）に示すように、
（１）デコーダ１１によるアドレスデコード１、（２）
デコーダ１２によるアドレスデコード２、（３）タグ読
み出し、およびタグと上位アドレスとの比較、（４）デ
ータメモリアレイ４１〜４４にアクセスしデータ読み出
し、（５）プロセッサバス７を介してのプロセッサへの
データ送り出しの合計５段のパイプライン処理で行なわ
れる。このよう構成し動作させることにより、クロック
サイクル毎に新たなアドレスを受け付け、各５クロック
後に連続してキャッシュデータを得ることができる。

【００３１】（ｂ）ミスヒット時のリードオペレーショ
ン ミスヒット時のリードオペレーションを、ミスヒットの
検出、更新ブロックの選択、ダーティブロックのライト
バック、更新ブロックの読み出し、およびタグとブロッ
クの更新に分けて以下説明する。

【００３２】ｂ−１ ミスヒットの検出 まず、リードオペレーションのときにミスヒットが生じ
た場合を説明する。この場合、パイプライン処理におけ
る上記（３）のタグアクセスおよびタグと上位アドレス
との比較のステージまでは同様である。

【００３３】比較器３５、３６の出力が共に等しくない
とされた場合、すなわちミスヒットの場合であるが、こ
の場合もヒット時と同様にメモリアクセスを行ない、読
み出したデータをタグと共に内部ブロックバッファ２４
のデータフィールド６１〜６２にラッチする。この場合
のデータは、キャッシュアドレス(下位のアドレス)によ
って読み出されたタグとデータの対である。

【００３４】タグが一致しないのでミスと判定されるだ
けで、データメモリアレイ４１〜４４の読み出しはミ
ス、またはヒットにかかわらずまったく同じように行わ
れる。読み出されたデータはそのままプロセッサ１にも
送られるが、プロセッサ１はスレッド識別子と共にミス
ヒットである判定結果を受信しているので送られたデー
タを破棄する。ヒット時と異なる点は、プロセッサ１に
ミスヒットであることをスレッド識別子によって伝える
ことである。

【００３５】プロセッサ１は、ミスヒットとなったアク
セス要求を出したスレッドをスレッド識別子によって判
定して、該当するスレッドを空きサイクルにする。すな
わち、空きサイクルとなったスレッドはキャッシュメモ
リ２に対し空きサイクルであるという指示と共にスレッ
ド識別子を送る。この指示を受け、該当するスレッドに
ついては、パイプラインラッチ２０のスレッドの状態
（活動中、休止中）を表示するフィールド５４は休止中
であることを表示する。

【００３６】フィールド５４に空きサイクルを示す休止
中の表示がある場合、キャッシュメモリ２はこのスレッ
ドに関しては該当する各ステージにおいて実際のアクセ
ス動作（デコーダによるアドレスデコード、タグアクセ
スおよびタグと上位アドレスとの比較、メモリアレイア
クセス、データ送り出し）を行わない。プロセッサ１
は、空きサイクルのスレッド以外のスレッドからは（特
に命令キャッシュの場合）キャッシュメモリ２に毎サイ
クルアクセス要求が出される。

【００３７】ｂ−２ 更新ブロックの選択 ミスヒットとなったエントリは、更新を行なう必要があ
る。更新は、休止中のスレッドによる空きサイクルを使
って行なう。

【００３８】まず、更新するブロックのデータを主メモ
リ３に追い出す。この場合、更新するブロックを選択
（セット内ブロック番号）する必要がある。この選択に
おいては通常のキャッシュメモリにおける選択のよう
に、使用されずにいた時間が最も長いブロックを置き換
えるいわゆるＬＲＵ（least recently used）法を使
うことは困難である。

【００３９】なぜなら、パイプラインキャッシュメモリ
では、毎サイクルすべてのステージでの動作がある。ま
た、毎サイクル、タグメモリアレイ３１から３４および
データメモリアレイ４１から４４にアクセスが行なわれ
る。従って、ＬＲＵスタックを更新するための時間をと
ることが困難であり、ＬＲＵ法によっては高速なサイク
ル時間を実現することができないからである。このた
め、ＬＲＵ法に代わる方法を採用する必要がある。

【００４０】本実施の形態では、ランダムアルゴリズム
を採用している。ランダムアルゴリズムは比較的よい性
能を示す。すなわちブロックの選択（セット内ブロック
番号）はランダム発生器９の出力により決定する。セッ
ト内ブロック番号は、キャッシュミスのあった場合に追
い出しの選択されたブロックについて、セットを構成す
るタグとデータブロックの対に番号をつけたものであ
る。例えば、ｎ個のセットからなる連想度２のキャッシ
ュメモリにおいては、セット内ブロック番号は０または
１で規定される。

【００４１】一般に、選択されたブロック（セット内ブ
ロック番号）をＡとすると、このＡの決定は事前に行な
っておけばよい。すなわち、事前にランダム発生器９に
より生成しておいた値を得ればよい。ランダム発生器９
は次の要求に備えて次のランダム数を発生するよう動作
する。

【００４２】なお、このブロック番号を表示するブロッ
クアドレスは、通常下位アドレスの上位ビットで指定さ
れ、下位アドレスの下位のビットはブロック内の語を選
択する。

【００４３】ｂ−３ ダーティ（dirty）ブロックのラ
イトバック 追い出しブロックを決定した後、選択された追い出しブ
ロック内のデータを実際に主メモリにライトバックする
必要がある。すなわち、ブロックがダーティである場合
（ダーティ； 書き込みが行われたキャッシュの内容と
主メモリの内容が一致しない）、追い出しブロックのデ
ータを記憶している内部ブロックバッファ２４の内容を
主メモリバス８を通して、１クロックサイクルで主メモ
リ３へと送り出す。

【００４４】主メモリ３への書き込みアドレスは、内部
ブロックバッファ２４のアドレス記憶フィールド２６、
２７、２８に記憶されたタグおよび下位アドレスより生
成できる。数サイクルの書き込み時間の後に、主メモリ
３への書き込み動作は完了する。

【００４５】ｂ−４ 更新ブロックの読み出し キャッシュメモリのデータ更新のため、主メモリへの上
記書き込み動作の完了をまたずに、要求アドレス、スレ
ッド識別子、セット内ブロック番号の３つ組により、主
メモリに対しリードアクセス要求を行なう。要求後数サ
イクルの後に主メモリ３に対するアクセスが完了する。

【００４６】主メモリから読み出されたブロックは、リ
ードアクセス要求時のアドレス、スレッド識別子、セッ
ト内ブロック番号の３つ組に、データブロックを付け加
えた４つ組として、主メモリバス８を通じて送られ、外
部ブロックバッファ１１０に蓄えられる。その後、図１
の左側のライン１０（太線にて表示）を通じてキャッシ
ュ部入口のマルチプレクサ４まで送られ、図３（ｃ）に
示すパイプライン処理工程を経て、最終的にデータメモ
リアレイ４１〜４４に書き込まれる。

【００４７】ｂ−５ タグとブロックの更新 該当するスレッド識別子の移動に対応して、図３（ｃ）
に示すようにデコーダ１１およびデコーダ１２による各
処理工程（デコード１、デコード２）が行われる。その
後、まずタグメモリアレイ３１〜３４にアクセスし、タ
グをアドレスとセット内ブロック番号により更新する。
つぎにデータブロック内容をアドレスとセット内ブロッ
ク番号によりデータメモリアレイ４１〜４４の該当ブロ
ックに書き込み、エントリの更新を行なう。

【００４８】この更新のための書き込みタイミングは、
同様に外部ブロックバッファ１１０に記憶されているス
レッド番号（１１１）と、パイプラインのメモリアレイ
ステージを流れているスレッド識別子のスレッド番号が
一致するときである。このとき同時に該当ブロック内の
ダーティビットをクリアする。更新の終了したこの時点
で、プロセッサ１は、ミスしたスレッドの休止状態を活
動状態へ戻す。

【００４９】なお、更新の場合には５段目のステージの
動作（図示せず）は通常は「空」となりクロックのみを
進める。もし何らかのデータがプロセッサ１に送られた
場合には、プロセッサ１はそのデータは受け取らずに捨
てる。このように、データメモリアレイ４１〜４４の該
当ブロックへの書き込みは、休止中のスレッドの空きサ
イクルに行なうので、他の活動中スレッドのメモリアレ
イアクセスと競合することはない。

【００５０】主メモリ３に対する書き込み要求にスレッ
ド識別子を付与することにより、キャッシュメモリ２か
ら主メモリ３への書き込み要求が非同期的に行なわれ、
大きなレイテンシの後にアクセスが完了するような場合
においても、パイプライン処理との同期を正確にとるこ
とができる。

【００５１】また、セット内ブロック番号を付与するの
は、ミスしたブロックのデータを単純に外部ブロックバ
ッファ１１０を介してキャッシュメモリ２内に記憶する
方法では、複数のミスヒットの発生に対応できないから
である。

【００５２】ブロックがダーティであるかクリーンであ
るかは、次に述べるライトオペレーションによる。

【００５３】（ｃ）ライトオペレーション（ヒット時） 最後にライトオペレーションについて説明する。本実施
例では、いわゆるライトバック法を採用しているが、本
発明はライトバック法に限らず、ライトスルーにも適用
できる。

【００５４】ライト要求はアドレス、ライトデータおよ
びスレッド識別子と共に、アドレスデコーダ１１、１２
および各パイプラインラッチ２０、２１、２２を通じ
て、タグメモリアレイ３１〜３４に送られる。そしてタ
グアクセスの後、比較器３５、３６によってタグ比較が
行なわれるところまではリードオペレーションと全く同
様である。

【００５５】キャッシュメモリのデータメモリアレイ４
１〜４４には、通常、ブロック毎に１ビットのダーティ
のビットフィールドが設けられている（図示せず）。い
づれかの比較器３５、３６の出力が「等しい」とき、す
なわちヒットの時は、ライトデータとアドレスとをデー
タメモリアレイ４１〜４４に送り書き込みを行なうと共
に該当ブロックのダーティビットをオンにする。

【００５６】（ｄ）ライトオペレーション（ミスヒット
時） いづれの比較器３５、３６の出力も「等しくない」と
き、すなわちキャッシュメモリ２に該当ブロックが存在
せずミスヒットのときは、該当ブロックの存在する主メ
モリ３のみにライト要求を出して書き込みを行なう。

【００５７】この方法はいわゆるライト・ノー・アロケ
ート法として知られている。主メモリ３への書き込みは
プロセッサ１の動作と並行して行なわれるので、ライト
ミスのときは、ミスを生じたスレッドを停止する必要は
ない。ライトミスをしたブロックはキャッシュには存在
しないので、後のリードアクセス時には必ずミスヒット
となり、前述のリードオペレーションにより、キャッシ
ュメモリ２に読み込まれる。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
例えばマルチスレッドプロセッサなどに好適なパイプラ
イン構造を有するキャッシュメモリにおいて、例えキャ
ッシュアクセスがミスヒットの場合でも、キャッシュエ
ントリの更新処理と後続のスレッドからのアクセス処理
とを同時並行に行なうことが可能となる。そして、メモ
リアレイへのアクセスが競合してパイプライン動作が乱
れ、キャッシュメモリのスループットが低下するという
ような問題が起ることはない。

【００５９】ここに記載された本発明の実施の形態は単
なる一例であり、上記キャッシュメモリ更新回路の実施
の形態は、本発明の要旨を変更しない範囲で多様に変形
することができる。

【図面の簡単な説明】

【図１】本発明のパイプラインキャッシュの更新回路を
示す図である。

【図２】パイプラインキャッシュとプロセッサおよび主
メモリとの間で伝送される信号の構成を示す図である。 （ａ）メモリシステムの構成、（ｂ）パイプラインキャ
ッシュとプロセッサ間、（ｃ）パイプラインキャッシュ
と主メモリ間

【図３】パイプラインの各ステージにおける処理内容を
示す図である。 （ａ）読み出し（ヒット）、（ｂ）読み出し（ミスヒッ
ト）、（ｃ）書き込み、または更新

【符号の説明】

１ … プロセッサ ２ … キャッシュメモリ ３ … 主メモリ ４、４０、４５ … マルチプレクサ ６、７、８、１０ … バス ９ … ランダム発生器 １１、１２ … デコーダ １３、４６、４９ … データフィールド １４、２５、２９、４７ … スレッド識別子（スレッ
ド番号で表示） １５、２６ … 上位アドレスフィールド １６、１７、２７、２８ … 下位アドレスフィールド １８、３５、３６ … 比較器 ２０、２１、２２、２３ … パイプラインラッチ ２４ … 内部ブロックバッファ ３１、３２、３３、３４ … タグメモリアレイ ３７ … ＮＡＮＤ回路 ３８ … ヒット／ミスフィールド ３９ … 比較結果フィールド ４１、４２、４３、４４ … データメモリアレイ ４８、５８ … アドレスフィールド ５０、５１、５２、５３ … スレッド識別子格納フィ
ールド ５４ … 空きサイクル表示フィールド ６１、６２ … データフィールド １００、１１０ … 外部ブロックバッファ ２１１、２２１、２３１、２４１、２５１、１０１、１
１１ … スレッド番号

フロントページの続き (56)参考文献 特開 平５−100951（ＪＰ，Ａ) 特開 平２−168341（ＪＰ，Ａ) 特開 平２−90265（ＪＰ，Ａ) 特開 平１−305452（ＪＰ，Ａ) 特開 昭61−26151（ＪＰ，Ａ) 特開 平１−222349（ＪＰ，Ａ) 特開 昭64−41045（ＪＰ，Ａ) 特開 昭64−1046（ＪＰ，Ａ) 鵜飼、日比野，セルアレイ分割による パイプラインキャッシュの高周波動作の 可能性，電子情報通信学会技術研究報 告，日本，社団法人電子情報通信学会, 1999年 ４月15日，第99巻第７号，ｐ. １−６ 山崎、本多、弓場，マルチスレッドア ーキテクチャ用データキャッシュ −動 的スレッドアソシアティブ方式−の評 価，情報処理学会研究報告，日本，社団 法人電子情報処理学会，1999年 ３月 ５日，第99巻第21号（99−ＡＲＣ− 132），ｐ．97−102 平田、奥田、柴田、新實、柴山，マル チスレッドプロセッサおよび１チップマ ルチプロセッサのための命令キャッシュ 構成・命令フェッチ方式の，電子情報通 信学会論文誌（Ｊ81−Ｄ−１），日本, 社団法人電子情報通信学会，1998年 ６ 月25日，第６号，ｐ．718−727 木村、奥畑、尾上、白川、清原、鷺 島，マルチスレッドプロセッサのデータ キャッシュ制御方式，映像情報メディア 学会誌，日本，社団法人映像情報メディ ア学会，1998年 ５月20日，第52巻第５ 号，ｐ．742−749 プロセッサ・アーキテクチャの提案, 情報処理学会研究報告，日本，社団法人 情報処理学会，1996年12月12日，第96巻 第121号（96−ＡＲＣー121），ｐ．81− 88 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 G06F 9/38 G06F 15/16 - 15/177

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサと主メモリと間に配置され、
   プロセッサから要求される複数のスレッドに関して複数
   のステージでパイプライン処理を実行するようにパイプ
   ライン構成されたキャッシュメモリにおいて、 前記プロセッサと前記キャッシュメモリとのインタフェ
   ースとなる第１のパイプラインラッチと、パイプライン
   を構成する中間ステージに配置された第２のパイプライ
   ンラッチと、前記主メモリと前記キャッシュメモリとの
   インタフェースとなる外部ブロックバッファとを具備
   し、 前記第１のパイプラインラッチは処理すべきスレッドを
   識別するスレッド識別子とこのスレッドの状態を表示す
   るフィールドとを含み、前記第２のパイプラインラッチ
   はこのステージで処理されるスレッド識別子を表示する
   フィールドを含み、前記外部ブロックバッファは該ブロ
   ックに対応するスレッド識別子、ブロックアドレス、お
   よびセット内ブロック番号を表示するフィールドを含
   み、そして、 前記第１のパイプラインラッチの表示するスレッド識別
   子と、前記外部ブロックバッファの表示するスレッド識
   別子との一致、不一致を比較判定する比較回路とを具備
   することを特徴とするキャッシュメモリ更新回路。
2. 【請求項２】 前記キャッシュメモリはセットアソシア
   ティブキャッシュメモリであることを特徴とする請求項
   １に記載のキャッシュメモリ更新回路。
3. 【請求項３】 前記スレッドの状態を表示するフィール
   ドには、前記キャッシュメモリが該当するスレッドに関
   しミスヒットの場合に休止中である旨表示される請求項
   １に記載のキャッシュメモリ更新回路。
4. 【請求項４】 前記比較回路が一致と判定した場合に、
   前記プロセッサの制御により、該当するスレッドに係る
   データ更新処理が実行される請求項１に記載のキャッシ
   ュメモリ更新回路。
5. 【請求項５】 データ更新時におけるセット内ブロック
   番号の選択のためのランダム発生器を具備することを特
   徴とする請求項２に記載のキャッシュメモリ更新回路。
6. 【請求項６】 前記第１のパイプラインラッチおよび第
   ２のパイプラインラッチは、読み出し要求のあったデー
   タのアドレスをデコードする各デコーダを介して次のス
   テージに接続されていることを特徴とする請求項１また
   は請求項２に記載のキャッシュメモリ更新回路。