JPH03175548A - マイクロプロセッサ及びアドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 命令処理方式につき、パイプライン処理方式を採用する
マイクロプロセッサに関し、 必要とするトランジスタの数を低減して、回路構成の簡
略化を図ることを目的とし、 アドレス計算を行うアドレス演算器と、該アドレス演算
器が出力する論理アドレスを格納する２個のアドレス格
納レジスタと、アドレス変換バッファを有し、前記論理
アドレスを物理アドレスに変換するメモリ管理ユニット
とを設けて構成する。

［産業上の利用分野］ 本発明は、命令処理方式につき、パイプライン処理方式
を採用するマイクロプロセッサ及びかかるマイクロプロ
セッサにおけるアドレス制御方式一般に、マイクロプロ
セッサにおける命令の実行処理は、■命令のデコード、
■オペランドアドレスの計算、■オペランドのフェッチ
、■命令の実行、■実行結果の書込み、という段階（ス
テージ〉を経て行われるが、高速処理を目ざしたマイク
ロプロセッサでは、各段階を並列動作させるパイプライ
ン処理方式を採用するのが普通であり、また、記憶方式
については仮想記憶方式、即ち、プログラムが扱う記憶
装置を実際に設置されている主記憶装置と切り離して論
理的にとらえ、この論理的な記憶装置（仮想アドレス空
間）を対象としてプログラムを組み、これと実際の主記
憶装置（実アドレス空間）との対応付けは計算機ハード
ウェアとオペレーションシステム（Ｏ３）の助けによっ
て行う記憶方式を採用するのが普通である。

［従来の技術］ 従来、かかるマイクロプロセッサとして第４図にその要
部を示すようなものが提案されている。

図中、１は命令デコーダ、２はアドレス計算制御回路、
３はディスプレイスメント　（Ｄｉｓｐｌａｃｅ−ｍｅ
ｎｔ）発生回路、４はアドレス演算器、５はアドレス格
納レジスタ、６１〜６ｒｌは汎用レジスタ、７はメモリ
管理ユニット、８はこのメモリ管理ユニット７内に設け
られたアドレス変換専用のアドレス演算器、９は同じく
メモリ管理ユニット７内に設けられたアドレス変換バッ
ファ（Ｌｒａｎｓｌａｔｉｏｎｌｎｎｋ、＋１ｑｉｄｐ
　ｈｕｆｆｐｒ　　ｌ？Ｊ下　Ｔ　Ｔ、　Ｒｋいら１１
０はデータ入力バス、１１はアドレス転送バス、１２は
外部バスである。

ここに、命令デコーダ１は、命令レジスタ（図示せず）
に読み出した命令を解読し、どのようなアドレス計算を
行うかをアドレス計算制御回路２に指示するものである
。また、アドレス計算制御回路２は、アドレス計算ステ
ージにおいて必要なアドレス計算処理を制御するもので
ある。即ち、ディスプレイスメント発生回路３における
ディスプレイスメントの発生、汎用レジスタ６□〜６ｎ
からデータ入力バス１０へのレジスタデータの出力、ア
ドレス演算器４でのアドレス計算の実行、アドレス格納
レジスタ５における論理アドレスの入出力などを制御す
るものである。

また、アドレス演算器４は、前述のようにアドレス計算
を行うものであって、その回路構成は、いわゆる算術論
理演算回路（Ａ　Ｌ　Ｕ　）と同一である。また、アド
レス格納レジスタ５は、アドレス演算器４が出力するア
ドレス計算結果、即ち、論理アドレスを俣椿するＩ、の
て・ある−士ｔ・　用田しジスタロ１〜６ｎは、通常は
、一般のデータを格納しておくものであるが、必要な場
合には、アドレス計算に使用されるものである。

また、メモリ管理ユニット７は、アドレス演算器４又は
アドレス格納レジスタ５からアドレス転送バス１１に送
出される論理アドレスを受は取り、ＴＬＢ９を検索して
、かかる論理アドレスにつき、アドレス変換を行い、即
ち、物理アドレスに変換し、メモリアクセスを行うもの
である。

また、メモリ管理ユニット７内に設けられたアドレス演
算器８は、ＴＬＢ９にミスヒ・ソトした論理アドレスに
つき、アドレス変換を行うためのものである。かかるア
ドレス演算器８を設けることによって、ミスヒツトした
論理アドレスにつき、アドレス変換が終了するまで、次
論理アドレスをアドレス格納レジスタ５に格納しておく
ことができる。換言すれば、かかる第４図従来例のマイ
クロプロセッサにおいては、このアドレス演算器８がな
ければ、ミスヒツトした論理アドレスのアドレス変換を
行うにつき、このミスヒツトした論理アドレスを一時、
アドレス格納レジスタ５に格納しなければならず、この
ようにする場合には、ミスヒツトした論理アドレスの次
論理アドレスをアドレス格納レジスタ５に格納すること
ができず、ミスヒツトした論理アドレスのアドレス変換
終了後、パイプライン処理を続行することができなくな
ってしまう。このため、かかるアドレス演算器８が設け
られている。なお、その回路構成はアドレス演算器４と
同一である。

また、ＴＬＢ９は、アドレス変換を高速に行うことを目
的として設けられたものであって、論理アドレスと物理
アドレスとの変換対及びその付属情報を登録しておくも
のである。

ここに、メモリ管理ユニット７に転送された論理アドレ
スがＴＬＢ９に登録されていた場合、即ち、ＴＬＢ９に
ヒツトした場合には、１マシンサイクルでアドレス変換
が終了し、物理アドレスでメモリアクセスが行われる。

他方、メモリ管理ユニット７に転送された論理アドレス
がＴＬＢ９に登録されていない場合、即ち、ＴＬＢ９に
ミスヒツトした場合においては、マイクロプログラム制
御の下にアドレス変換が行われ、その後、オペランドの
フェッチが行われる。

また、ＴＬＢ９にはヒツトしたが、キャッシュメモリ（
図示せず）にミスヒツトした場合には、主記憶（図示せ
ず）にフェッチしに行くことになる。

そこで、メモリ管理ユニット７は、アドレス変換を行お
うとしている論理アドレスがＴ−Ｌ　Ｂ　９にミスヒツ
トした場合において、マイクロプログラム制御の下にア
ドレス変換を行ってからオペランドをフェッチして返す
までの期間中であるとか、ＴＬＢ９にはヒツトしたが、
キャッシュメモリにミスヒツトした場合において、主記
憶にフェッチしにいった期間中など、論理アドレスに対
応するオペランド（データ〉を１サイクルでは返せない
場合には、その期間中、アドレス計算制御回路２に対し
て、オペランドウェイト信号０ＰＷＡＩＴを供給するよ
うに構成されている。

第５図は、かかる第４図従来例のマイクロプロセッサに
おいて、ＴＬＢミスヒツトが生じた場合の動作を示すタ
イムチャートである。

図中、ＤＣｌ、ＡＣｌ、Ｍｌｌ、ＯＥｌ、ＯＷｌは、そ
れぞれ命令１のパイプライン・ステージを示しており、
ＤＣＩは命令デコードステージ、ＡＣＩはアドレス計算
ステージ、ＭＩＩはマイクロプログラム起動ステージで
あって、同時に、オペランドのフェッチが行われるステ
ージ、ＯＥＩは命令実行ステージ、ＯＷＬは実行結果書
き込みステージである。ＤＣ２なども命令２などに対し
て同様の意味を有している。また、Ａ　Ｃ４ｗのように
添え字Ｗがついているものは・、そのステージがウェイ
ト（待機状態）、即ち、先のステージに進めず、そのス
テージを繰り返している状態を示している。なお、この
第５図はＡＣ２で演算された結果（以下、ＡＣ２アドレ
スという）がＴＬＢ９にミスヒツトした場合を示してい
る。

ここに、アドレス演算器４において、ＡＣ２が実行され
た後、ＡＣ２アドレスが出力されると、このＡＣ２アド
レスは、アドレス転送バス１１を介して、アドレス格納
レジスタ５に格納されるとともに、同じくアドレス転送
バス１１を介して、メモリ管理ユニット７に転送され、
このＡＣ２アドレスにつき、ＴＬＢ９が検索される。こ
こで、ＡＣ２アドレスがＴＬＢ９にミスヒツトした場合
、メモリ管理ユニット７は、オペランドウェイト信号０
ＰＷＡＩＴをアドレス計算制御回路２に供給する。これ
に応答して、ＯＦ２、ＭＩ３、ＡＣ４はウェイト状態と
される。

他方、メモリ管理ユニット７においては、アドレス計算
制御回路２に対するオペランドウェイト信号０ＰＷＡＩ
Ｔの供給から１サイクル遅れてアドレス演算器８を使用
してミスヒツトした論理アドレスにつき、マイクロプロ
グラム制御の下にアドレス変換（第５図ではＤＡＴと記
載）が行われ、これが終了したときは、アドレス計算制
御回路２に対するオペランドウェイト信号ＯＰＷＡ　Ｉ
　Ｔの供給が停止される。ここに、オペランドが返って
きて、ウェイト状態が解除され、ＯＦ２、ＭＩ３、ＡＣ
４が実行され、以後、パイプライン処理が続行される。

なお、マイクロプログラム制御の下に行われるミスヒツ
トした論理アドレスのアドレス変換は、通常、２０マシ
ンサイクル前後を必要とするが、第５図及び後述する第
３図においては、便宜上、５マシンサイクルのみを記載
している。

［発明が解決しようとする課題］ ところで、かかる第４図従来例のマイクロプロセッサに
おいては、メモリ管理ユニット７内にアドレス演算器８
を設けているが、かかるアドレス演算器８を設ける場合
には、たとえば、３２ビツト構成のマイクロプロセッサ
の場合、へ千個を越える数のトランジスタを必要とする
ため、回路構成が複雑化するという問題点があった。

本発明は、かかる点に鑑み、必要とするトランジスタの
数を低減し、回路構成の簡略化を図ることができるよう
にしたマイクロプロセッサ及びかかるマイクロプロセッ
サにおけるアドレス制御方式を提供することを目的とす
る。

［課題を解決するための手段］ 本発明のマイクロプロセッサは、第１図に、その原理説
明図を示すように、アドレス計算を行うアドレス演算器
２０と、このアドレス演算器２０が出力する論理アドレ
スを格納する２個のアドレス格納レジスタ２１．２２と
、ＴＬＢ２３を有し、論理アドレスを物理アドレスに変
換するメモリ管理ユニット２４とを備えて構成される。

なお、図中、２５はアドレス転送バスである。また、ア
ドレス演算器２０の入力端子には、番地方式が、たとえ
ば、いわゆるレジスタ相対間接アドレス方式であれば、
レジスタデータ及びディスプレイスメントが供給される
。

また、本発明のアドレス制御方式は、第１図を参照して
説明すると、アドレス計算処理を制御するアドレス計算
制御回路（図示せず〉と、アドレス計算を行うアドレス
演算器２０と、このアドレス演算器２０から論理アドレ
スが出力されるアドレス転送バス２５と、このアドレス
演算器２０が出力する論理アドレスを格納する２個のア
ドレス格納レジスタ２１．２２と、ＴＬＢ２３を有し、
論理アドレスを物理アドレスに変換するメモリ管理ユニ
ット２４とを具備してなるマイクロプロセッサにおいて
、任意の命令処理中のアドレス計算ステップで、アドレ
ス演算器２０によって計算された結果である論理アドレ
スがアドレス転送バス２５を経てメモリ管理ユニット２
４に送出された後、ＴＬ８２３にミスヒツトしたことを
メモリ管理ユニット２４よりアドレス計算制御回路に通
知された際に、アドレス計算制御回路の制御の下で、ミ
スヒツト論理アドレスを一方のアドレス格納レジスタ２
１又は２２において保持すると同時に、次アドレス計算
ステップでの計算結果である次論理アドレスを他方のア
ドレス格納レジスタ２２又は２１で保持するというもの
である。

ここに、アドレス計算制御回路は、ＴＬＢミスヒツトに
伴い行われるアドレス変換処理中に、前記ミスヒツト論
理アドレスをメモリ管理ユニット２３に送出するように
アドレス格納レジスタ２１又は２２に指示信号を出力す
るという方式を採用することが好適である。

また、アドレス計算制御回路は、アドレス変換処理直後
に次論理アドレスをメモリ管理ユニット２４に送出する
ようにアドレス格納レジスタ２２又は２１へ指示信号を
出力するという方式を採用することが好適である。

［作用］ 本発明のマイクロプロセッサにおいては、２個のアドレ
ス格納レジスタ２１．２２が設けられているので、ＴＬ
Ｂミスヒツトが生じたときは、ＴＬＢ２３にミスヒツト
した論理アドレスを一方のアドレス格納レジスタ、たと
えば、アドレス格納レジスタ２１に保持するとともに、
次論理アドレスを他方のアドレス格納レジスタ２２に格
納し、保持することができる。

このように、本発明のマイクロプロセッサによれば、Ｔ
ＬＢ２３にミスヒツトした論理アドレスを一方のアドレ
ス格納レジスタ、たとえば、アドレス格納レジスタ２１
に保持することができるので、ミスヒツトした論理アド
レスのアドレス変換につき、アドレス演算器２０を使用
することができる。したがって、第４図従来例のマイク
ロプロセッサのように、メモリ管理ユニット２４内にア
ドレス変換専用のアドレス演算器を設ける必要がなく、
その分、アドレス格納レジスタを１個、余分に設けると
しても・、全体のトランジスタ数を低減することができ
る。

また、本発明のマイクロプロセッサによれば、ミスヒツ
トした論理アドレスの次論理アドレスを、たとえば、ア
ドレス格納レジスタ２２に格納することができるので、
ミスヒツトした論理アドレスのアドレス変換終了後、パ
イプライン処理を続行することができる。

また、本発明のアドレス制御方式によれば、アドレス計
算制御回路（図示せず〉と、アドレス演算器２０と、ア
ドレス転送バス２５と、２個のアドレス格納レジスタ２
１．２２と、ＴＬ８２３を有するメモリ管理ユニット２
４とを具備してなるマイクロプロセッサにおいて、ミス
ヒツトした論理アドレスのアドレス変換及びこのアドレ
ス変換後のパイプライン処理動作をスムースに行うこと
ができる。

［実施例］ 以下、第２図及び第３図を参照して、本発明の一実施例
につき説明する。なお、第２図において第４図に対応す
る部分には同一符号を付し、その重複説明は省略する。

第２図は本発明の一実施例の要部を示す回路図であって
、本実施例においては、２個のアドレス格納レジスタ５
．１３が設けられている。。これらアドレス格納レジス
タ５．１３は、通常時、アドレス演算器４から出力され
る論理アドレスを交互に格納するように制御される。ま
た、本実施例においては、アドレス演算器−を備えてい
ないメモリ管理ユニット１４が設けられている。このメ
モリ管理ユニット１４は、ＴＬＢミスヒツトが生じた場
合、第３図に示すようなＴＬ、Ｂミスヒツト通知信号を
アドレス計算制御回路２に、対して供給するように構成
されている。その他については、第４図従来例と同様に
構成されている。

ここに、第３図は、本実施例のマイクロプロセッサにお
いて、第４図従来例の場合と同様にＡＣ２アドレスにつ
きＴＬＢミスヒツトが生じた場合の動作を示すタイムチ
ャートである。以下、これについて説明する。

本実施例においては、ＡＣＩでＡｃｔアドレスの計算が
行われると、次サイクルにおいて、ＡＣ１アドレスがア
ドレス転送バス１１に送出され、アドレス格納レジスタ
５に格納されるとともに、メモリ管理ユニット１４に転
送され、ＡＣＩアドレスにつき、ＴＬＢ９が検索さ、れ
る。なお、このサイクルでは、アドレス演算器４におい
て、ＡＣ２アドレスの計算が行われる。

次に、ＡＣ２アドレスがアドレス転送バス１１に送出さ
れ、アドレス格納レジスタ１３に格納されるとともに、
メモリ管理ユニット１４に転送され、ＡＣ２アドレスに
つき、ＴＬＢ９が検索される。ここに、ＡＣ２アドレス
がミスヒツトすると、次のサイクルでメモリ管理ユニッ
ト１４はアドレス計算制御回路２に対してＴＬＢミスヒ
ツト通知信号を供給する。なお、このサイクルではアド
レス演算器４からＡＣ３アドレスが出力されてアドレス
格納レジスタ５に格納されるが、アドレス計算制御回路
２は、前述のＴＬＢミスヒツト通知信号に応答して、ア
ドレス格納レジスタ５．１３をロックして、ＡＣ２アド
レス、ＡＣ３アドレスを保持させる。

そして、次のサイクルからメモリ管理ユニット１４にお
いて、ＡＣ２アドレスにつき、マイクロプログラム制御
の下にアドレス変換が開始される。

このアドレス変換中に、アドレス計算制御回路２からの
アドレス送出指示信号によってアドレス格納レジスタ５
に格納されているＡＣ２アドレスがアドレス転送バス１
１に送出されて、メモリ管理ユニット１４に取り込まれ
、必要なアドレス変換が行われる。

そして、アドレス変換が終了した場合には、メモリ管理
ユニット１４は、アドレス計算制御回路２に対して、ア
ドレス変換終了信号を供給する。

これに応答して、アドレス計算制御回路２は、アドレス
格納レジスタ５に対してアドレス送出指示信号を供給し
、アドレス格納レジスタ５に格納されていたＡＣ３アド
レスをアドレス転送バス１１に送出させ、これをアドレ
ス格納レジスタ１３に格納させるとともに、メモリ管理
ユニット１４に転送し、ＡＣ３アドレスについてのＴＬ
Ｂ９の検索を行わせる。即ち、ＭＩ３が実行される。○
Ｅ２、ＡＣ４についても実行される。ここに、中断して
いたパイプライン処理が続行される。

かかる本実施例においては、ＴＬＢミスヒツトが生じた
場合の命令処理速度は、第４図従来例の場合と同様であ
るが、第４図従来例と異なり、２個のアドレス格納レジ
スタ５．１３を備えているので、たとえば、前例のよう
にＡＣ２アドレスがＴＬＢ９にミスヒツトしたときは、
このＡＣ２アドレスを、たとえば、アドレス格納レジス
タ５に保持し、これをアドレス変換の途中サイクルにお
いて、メモリ管理ユニット１４に取り込むことができる
。このため、第４図従来例のように、メモリ管理ユニッ
ト１４にアドレス演算器を設ける必要がない、ここに、
アドレス演算器は、へ千個を越えるトランジスタを必要
とし、これに対して、アドレス格納レジスタ１３は、周
辺回路を含め、二百数十個のトランジスタで足りる。

また、本実施例においては、ミスヒツトした論理アドレ
ス、前例ではＡＣ２アドレスの次論理アドレスを、たと
えば、アドレス格納レジスタ５に格納し、保持すること
ができるので、ＡＣ２アドレスのアドレス変換終了後、
パイプライン処理を続行することができる。

このように、本実施例によれば、第４図従来例と同様に
パイプライン処理を行うことができるとともに、ＴＬＢ
ミスヒツトが生じた場合、第４図従来例と同様のサイク
ルでこれを処理することができるにも関わらず、必要と
するトランジスタの数を低減し、回路構成の簡略化を図
ることができる。

［発明の効果］ 以上のように、本発明によれば、以下の効果を得ること
ができる。

即ち、まず、請求項１記載のマイクロプロセッサによれ
ば、２個のアドレス格納レジスタを設けるという構成を
採用したことにより、ミスヒツトした論理アドレスのア
ドレス変換につき、アドレス演算器を使用することがで
き、この結果、メモリ管理ユニット内にミスヒツトした
論理アドレスについてのアドレス変換専用のアドレス演
算器を設ける必要がないので、アドレス格納レジスタを
１個、余分に設けるとしても、全体として必要とするト
ランジスタの数を低減し、回路構成の簡略化を図ること
ができる。なお、ＴＬＢミスヒツトが生じた場合、第４
図従来例と同様のサイクルでこれを処理することができ
ることは前述した通りである。

また、請求項２記載のアドレス制御方式によれば、アド
レス計算制御回路と、アドレス演算器と、アドレス転送
バスと、２個のアドレス格納レジス夕と、ＴＬＢを有す
るメモリ管理ユニットとを具備してなるマイクロプロセ
ッサにおいて、ミスヒツトした論理アドレスのアドレス
変換及びこのアドレス変換後のパイプライン処理動作を
スムースに行うことができる。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサの原理説明図、 第２図は本発明の一実施例の要部を示すブロック図、 第３図は第２図例のマイクロプロセッサにおいてＴＬＢ
ミスヒツトが生じた場合の動作を示すタイムチャート、 第４図は従来のマイクロプロセッサの一例の要部を示す
ブロック図、 第５図は第４図従来例のマイクロプロセッサにおいてＴ
ＬＢミスヒツトが生じた場合の動作を示すタイムチャー
トである。 本発明の原理説明図 第１図

Claims (1)

1. 【特許請求の範囲】 １、アドレス計算を行うアドレス演算器（２０）と、 該アドレス演算器（２０）が出力する論理アドレスを格
   納する２個のアドレス格納レジスタ（２１、２２）と、 アドレス変換バッファ（２３）を有し、前記論理アドレ
   スを物理アドレスに変換するメモリ管理ユニット（２４
   ）とを 具備してなることを特徴とするマイクロプロセッサ。 ２、アドレス計算処理を制御するアドレス計算制御回路
   と、 アドレス計算を行うアドレス演算器（２０）と、 該アドレス演算器（２０）から論理アドレスが出力され
   るアドレス転送バス（２５）と、該アドレス演算器（２
   ０）が出力する論理アドレスを格納する２個のアドレス
   格納レジスタ（２１、２２）と、 アドレス変換バッファ（２３）を有し、前記論理アドレ
   スを物理アドレスに変換するメモリ管理ユニット（２４
   ）とを具備してなるマイクロプロセッサにおいて、 任意の命令処理中のアドレス計算ステップで、前記アド
   レス演算器（２０）によって計算された結果である論理
   アドレスが、前記アドレス転送バス（２５）を経て前記
   メモリ管理ユニット（２４）に送出された後、アドレス
   変換バッファ（２３）にミスヒットしたことを前記メモ
   リ管理ユニット（２４）より前記アドレス計算制御回路
   に通知された際に、前記アドレス計算制御回路の制御の
   下で、前記ミスヒット論理アドレスを一方のアドレス格
   納レジスタにおいて保持すると同時に、次アドレス計算
   ステップでの計算結果である次論理アドレスを他方のア
   ドレス格納レジスタで保持することを特徴とするアドレ
   ス制御方式。 ３、前記アドレス計算制御回路は、アドレス変換バッフ
   ァ・ミスヒットに伴い行われるアドレス変換処理中に、
   前記ミスヒット論理アドレスを前記メモリ管理ユニット
   （２４）へ送出するようにアドレス格納レジスタ（２１
   、２２）に指示信号を出力することを特徴とする請求項
   ２記載のアドレス制御方式。 ４、前記アドレス計算制御回路は、アドレス変換処理直
   後に次論理アドレスをメモリ管理ユニット（２４）に送
   出するようにアドレス格納レジスタ（２１、２２）へ指
   示信号を出力することを特徴とする請求項２記載のアド
   レス制御方式。