JPH06187244A - アドレス変換バッファ機構 - Google Patents
アドレス変換バッファ機構Info
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- JPH06187244A JPH06187244A JP4341905A JP34190592A JPH06187244A JP H06187244 A JPH06187244 A JP H06187244A JP 4341905 A JP4341905 A JP 4341905A JP 34190592 A JP34190592 A JP 34190592A JP H06187244 A JPH06187244 A JP H06187244A
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- address translation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/681—Multi-level TLB, e.g. microTLB and main TLB
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 大容量のアドレス変換バッファが故障しても
動作を継続させる。 【構成】 ダイレクトマッピング方式またはセットアソ
シアティブ方式のアドレス変換バッファ７ａ〜７ｍにミ
スヒットが発生するとミスヒットが発生したアドレス変
換バッファのエントリのエラービットがリセット状態の
場合にリプレースにより置き換えられるエントリの情報
をフルアソシアティブ方式のアドレス変換バッファ９に
コピーして、ミスヒットアドレスに関する情報をアドレ
ス変換バッファ７ａ〜７ｍのミスヒットエントリに登録
し、エントリのエラービットがセット状態の場合にリプ
レースにより置き換えられるエントリの情報をフルアソ
シアティブ方式のアドレス変換バッファ９にコピーする
手段とを備える。
動作を継続させる。 【構成】 ダイレクトマッピング方式またはセットアソ
シアティブ方式のアドレス変換バッファ７ａ〜７ｍにミ
スヒットが発生するとミスヒットが発生したアドレス変
換バッファのエントリのエラービットがリセット状態の
場合にリプレースにより置き換えられるエントリの情報
をフルアソシアティブ方式のアドレス変換バッファ９に
コピーして、ミスヒットアドレスに関する情報をアドレ
ス変換バッファ７ａ〜７ｍのミスヒットエントリに登録
し、エントリのエラービットがセット状態の場合にリプ
レースにより置き換えられるエントリの情報をフルアソ
シアティブ方式のアドレス変換バッファ９にコピーする
手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、仮想記憶制御方式の計
算機に用いられて仮想アドレスを物理アドレスに変換す
るアドレス変換バッファ機構のうち、特に、大容量のア
ドレス変換バッファに障害が発生すると当該大容量のア
ドレス変換バッファに記憶されているデータを当該複数
のアドレス変換を伴う命令を同時に実行するアドレス変
換バッファに記憶させるリプレース処理を可能にするこ
とにより、大容量のアドレス変換バッファが故障しても
動作を継続できるアドレス変換バッファ機構に関する。
算機に用いられて仮想アドレスを物理アドレスに変換す
るアドレス変換バッファ機構のうち、特に、大容量のア
ドレス変換バッファに障害が発生すると当該大容量のア
ドレス変換バッファに記憶されているデータを当該複数
のアドレス変換を伴う命令を同時に実行するアドレス変
換バッファに記憶させるリプレース処理を可能にするこ
とにより、大容量のアドレス変換バッファが故障しても
動作を継続できるアドレス変換バッファ機構に関する。
【０００２】
【従来の技術】近年、計算機の処理能力の向上により、
高速で大容量の記憶装置が要求され、当該高速で大容量
の記憶装置を実現するため、記憶装置の階層化という技
法が考え出された。
高速で大容量の記憶装置が要求され、当該高速で大容量
の記憶装置を実現するため、記憶装置の階層化という技
法が考え出された。
【０００３】上記記憶装置の階層化の仮想記憶は、デー
タを補助記憶装置に記憶し、参照頻度の高いデータを主
記憶装置に移すことにより、主記憶装置の容量より多い
データの参照を効率よく行うものである。上記仮想記憶
を備えた仮想記憶制御方式の計算機は、プログラマが使
用するアドレス空間のアドレスを示す仮想アドレスを主
記憶装置のアドレスである実アドレスに変換するアドレ
ス変換が必要である。上記アドレス変換には、動的アド
レス変換（ＤＡＴ）に比べセグメント番号とページ番号
から直ちにぺージ枠アドレスを取り出せる変換牽引緩衝
機構（Ｔranslation look asido buffer : 以下、Ｔ
ＬＢという。）がある。上記ＴＬＢを備えた仮想記憶の
計算機は、通常、１命令を逐次実行する逐次型計算機で
あるが、計算機システムの一層の高速化および高信頼化
を図るため、また、人口知能などの新しい応用分野に対
応するため、並列処理の導入が不可欠となっている。
タを補助記憶装置に記憶し、参照頻度の高いデータを主
記憶装置に移すことにより、主記憶装置の容量より多い
データの参照を効率よく行うものである。上記仮想記憶
を備えた仮想記憶制御方式の計算機は、プログラマが使
用するアドレス空間のアドレスを示す仮想アドレスを主
記憶装置のアドレスである実アドレスに変換するアドレ
ス変換が必要である。上記アドレス変換には、動的アド
レス変換（ＤＡＴ）に比べセグメント番号とページ番号
から直ちにぺージ枠アドレスを取り出せる変換牽引緩衝
機構（Ｔranslation look asido buffer : 以下、Ｔ
ＬＢという。）がある。上記ＴＬＢを備えた仮想記憶の
計算機は、通常、１命令を逐次実行する逐次型計算機で
あるが、計算機システムの一層の高速化および高信頼化
を図るため、また、人口知能などの新しい応用分野に対
応するため、並列処理の導入が不可欠となっている。
【０００４】上記並列処理を実行する並列実行型計算機
には、ノイマン型並列計算機のうち、比較的長い命令を
多数のフィールドに分割し、個々のフィールドで演算器
やメモリを独立に制御するＶＬＩＷ（Ｖery long instr
uction word ）方式がある。上記ＶＬＩＷ方式は、例え
ば、ロード命令、ストア命令、分岐命令およびＪＵＭＰ
命令などのアドレス変換を必要とする命令を１サイクル
に同時に実行する命令列である１クラスタに配置できる
ものである。上記ＶＬＩＷ方式は、例えば、ロード命令
等の４命令を１クラスタに配置して、当該４命令を実行
して各命令が重ならないようにするため、４個のエント
リが必要であり、更に、戻り番地のエントリのウェイ数
をＴＬＢエントリとして持つ方式である。
には、ノイマン型並列計算機のうち、比較的長い命令を
多数のフィールドに分割し、個々のフィールドで演算器
やメモリを独立に制御するＶＬＩＷ（Ｖery long instr
uction word ）方式がある。上記ＶＬＩＷ方式は、例え
ば、ロード命令、ストア命令、分岐命令およびＪＵＭＰ
命令などのアドレス変換を必要とする命令を１サイクル
に同時に実行する命令列である１クラスタに配置できる
ものである。上記ＶＬＩＷ方式は、例えば、ロード命令
等の４命令を１クラスタに配置して、当該４命令を実行
して各命令が重ならないようにするため、４個のエント
リが必要であり、更に、戻り番地のエントリのウェイ数
をＴＬＢエントリとして持つ方式である。
【０００５】上記ロード命令等が、同時に実行して同時
にＴＬＢ（アドレス変換バッファ）ミスヒットした場合
は、以下の示す対策が施されている。
にＴＬＢ（アドレス変換バッファ）ミスヒットした場合
は、以下の示す対策が施されている。
【０００６】まず、第１の方式は、同時にＴＬＢミスヒ
ットが発生する可能性の数、この場合、ロード命令等と
ＴＬＢリプレース後の戻り番地のウェイ数とをＴＬＢエ
ントリとして持つ方式である。上記第１の方式では、大
容量のＴＬＢを持つとすると４ウェイのインタリーブし
かなく、キャッシュメモリのセットアソシアティブ方式
の数を増やすことしかないが、例えば、ＳＲＡＭの８Ｋ
エントリの場合、キャッシュメモリが大きくなりＲＡＭ
の個数も大きくなる。従って、ＲＡＭをボード上に実装
する関係、同時にアドレス変換する命令の数に制約がで
きるものであった。
ットが発生する可能性の数、この場合、ロード命令等と
ＴＬＢリプレース後の戻り番地のウェイ数とをＴＬＢエ
ントリとして持つ方式である。上記第１の方式では、大
容量のＴＬＢを持つとすると４ウェイのインタリーブし
かなく、キャッシュメモリのセットアソシアティブ方式
の数を増やすことしかないが、例えば、ＳＲＡＭの８Ｋ
エントリの場合、キャッシュメモリが大きくなりＲＡＭ
の個数も大きくなる。従って、ＲＡＭをボード上に実装
する関係、同時にアドレス変換する命令の数に制約がで
きるものであった。
【０００７】次に、第２の方式は、第１の方式において
必要とされるウェイ数以上のフルアソシアティブエント
リを有する方式である。上記第２の方式は、チップの中
でレジスタを実現しようとすると、例えば、１２８Ｋエ
ントリしか持つことができない。従って、レジスタが大
きいためチップの中にいくつも配置できない。また、フ
ルアソシアティブ方式のＴＬＢは、当該エントリの全て
にヒット／ミスヒットを判定する判定回路およびその他
の比較回路と制御回路を備えるためにハード量が増加す
るものであった。
必要とされるウェイ数以上のフルアソシアティブエント
リを有する方式である。上記第２の方式は、チップの中
でレジスタを実現しようとすると、例えば、１２８Ｋエ
ントリしか持つことができない。従って、レジスタが大
きいためチップの中にいくつも配置できない。また、フ
ルアソシアティブ方式のＴＬＢは、当該エントリの全て
にヒット／ミスヒットを判定する判定回路およびその他
の比較回路と制御回路を備えるためにハード量が増加す
るものであった。
【０００８】
【発明が解決しようとする課題】しかしながら、第１の
方式は、例えば、チップの外部のＲＡＭによりＴＬＢを
構成する場合、チップとチップの外部のＲＡＭのインタ
ーフェースがウェイ数に比例して多くなるため、命令の
並列処理を向上するとチップのＩ／Ｏピンの数が増加す
る。また、上記チップ外付けのＴＬＢを構成するＲＡＭ
が故障した場合には、ＴＬＢ変換バッファ機構として機
能しないため必要とされるウェイ数を確保できない問題
があった。
方式は、例えば、チップの外部のＲＡＭによりＴＬＢを
構成する場合、チップとチップの外部のＲＡＭのインタ
ーフェースがウェイ数に比例して多くなるため、命令の
並列処理を向上するとチップのＩ／Ｏピンの数が増加す
る。また、上記チップ外付けのＴＬＢを構成するＲＡＭ
が故障した場合には、ＴＬＢ変換バッファ機構として機
能しないため必要とされるウェイ数を確保できない問題
があった。
【０００９】また、チップ内部に必要なウェイ数を実現
するには、チップの面積による制約およびシリコン上の
配線領域が多くなるため大容量ＴＬＢを実装するのが困
難であった。
するには、チップの面積による制約およびシリコン上の
配線領域が多くなるため大容量ＴＬＢを実装するのが困
難であった。
【００１０】一方、第２の方式は、フルアソシアティブ
方式のＴＬＢおいて、当該ＴＬＢのエントリの全てにヒ
ット／ミスヒットの判定回路やその他の比較器／制御回
路を備えるため、ハード量が増加して大容量のＴＬＢを
備えられず、一般に１００エントリ以下のフルアソシア
ティブを有する仮想記憶制御方式の計算機システムが大
部分であった。また、第２の方式は、必要最小限のＴＬ
Ｂエントリをサポートできるが、容量が小さいためにＴ
ＬＢのヒット率を向上するのが難しくミスヒットの発生
によるシステムの処理速度の低下が問題であった。
方式のＴＬＢおいて、当該ＴＬＢのエントリの全てにヒ
ット／ミスヒットの判定回路やその他の比較器／制御回
路を備えるため、ハード量が増加して大容量のＴＬＢを
備えられず、一般に１００エントリ以下のフルアソシア
ティブを有する仮想記憶制御方式の計算機システムが大
部分であった。また、第２の方式は、必要最小限のＴＬ
Ｂエントリをサポートできるが、容量が小さいためにＴ
ＬＢのヒット率を向上するのが難しくミスヒットの発生
によるシステムの処理速度の低下が問題であった。
【００１１】以上のように、複数のアドレス変換バッフ
ァを使用する命令は、１サイクルに１個しか実行できな
いため同時実行が難しい。このため、命令の並列実行な
どの処理の並列化を進めるにつれて、仮想記憶制御方式
の計算機の並列処理が困難になる問題があった。
ァを使用する命令は、１サイクルに１個しか実行できな
いため同時実行が難しい。このため、命令の並列実行な
どの処理の並列化を進めるにつれて、仮想記憶制御方式
の計算機の並列処理が困難になる問題があった。
【００１２】本発明は、このような従来の課題を解決す
るためになされたものであり、その目的は、大容量のア
ドレス変換バッファと複数のアドレス変換を伴う命令を
同時に実行するアドレス変換バッファとを備えて、当該
大容量のアドレス変換バッファに障害が発生すると当該
大容量のアドレス変換バッファに記憶されているデータ
を当該複数のアドレス変換を伴う命令を同時に実行する
アドレス変換バッファに記憶させるリプレース処理を可
能にすることにより、大容量のアドレス変換バッファが
故障しても動作を継続できるアドレス変換バッファ機構
を提供することにある。
るためになされたものであり、その目的は、大容量のア
ドレス変換バッファと複数のアドレス変換を伴う命令を
同時に実行するアドレス変換バッファとを備えて、当該
大容量のアドレス変換バッファに障害が発生すると当該
大容量のアドレス変換バッファに記憶されているデータ
を当該複数のアドレス変換を伴う命令を同時に実行する
アドレス変換バッファに記憶させるリプレース処理を可
能にすることにより、大容量のアドレス変換バッファが
故障しても動作を継続できるアドレス変換バッファ機構
を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の命令について仮想アドレスから物
理アドレスに変換するアドレス変換を実行するときに発
生するアドレス変換エラーを行うのに必要なエントリの
フルアソシアティブで構成されるフルアソシアティブ方
式のアドレス変換バッファと、ダイレクトマッピング又
はセットアソシアティブで構成される大容量のダイレク
トマッピング方式またはセットアソシアティブ方式のア
ドレス変換バッファとを具備して、前記ダイレクトマッ
ピング方式またはセットアソシアティブ方式のアドレス
変換バッファにミスヒットが発生すると当該ミスヒット
が発生したアドレス変換バッファのエントリのエラービ
ットがリセット状態の場合にリプレースにより置き換え
られるエントリの情報を前記フルアソシアティブ方式の
アドレス変換バッファにコピーして、ミスヒットアドレ
スに関する情報をダイレクトマッピング方式またはセッ
トアソシアティブ方式のアドレス変換バッファのミスヒ
ットエントリに登録し、当該ダイレクトマッピング方式
またはセットアソシアティブ方式のアドレス変換バッフ
ァのエントリのエラービットがセット状態の場合にリプ
レースにより置き換えられるエントリの情報を当該フル
アソシアティブ方式のアドレス変換バッファにコピーす
る手段と、を備えたことを要旨とする。
め、本発明は、複数の命令について仮想アドレスから物
理アドレスに変換するアドレス変換を実行するときに発
生するアドレス変換エラーを行うのに必要なエントリの
フルアソシアティブで構成されるフルアソシアティブ方
式のアドレス変換バッファと、ダイレクトマッピング又
はセットアソシアティブで構成される大容量のダイレク
トマッピング方式またはセットアソシアティブ方式のア
ドレス変換バッファとを具備して、前記ダイレクトマッ
ピング方式またはセットアソシアティブ方式のアドレス
変換バッファにミスヒットが発生すると当該ミスヒット
が発生したアドレス変換バッファのエントリのエラービ
ットがリセット状態の場合にリプレースにより置き換え
られるエントリの情報を前記フルアソシアティブ方式の
アドレス変換バッファにコピーして、ミスヒットアドレ
スに関する情報をダイレクトマッピング方式またはセッ
トアソシアティブ方式のアドレス変換バッファのミスヒ
ットエントリに登録し、当該ダイレクトマッピング方式
またはセットアソシアティブ方式のアドレス変換バッフ
ァのエントリのエラービットがセット状態の場合にリプ
レースにより置き換えられるエントリの情報を当該フル
アソシアティブ方式のアドレス変換バッファにコピーす
る手段と、を備えたことを要旨とする。
【００１４】
【作用】上述の如く構成すれば、ダイレクトマッピング
又はセットアソシアティブで構成される大容量のダイレ
クトマッピング方式またはセットアソシアティブ方式の
アドレス変換バッファにミスヒットが発生すると当該ミ
スヒットが発生したアドレス変換バッファのエントリの
エラービットを調べる。当該エラービットがリセット状
態の場合は、リプレースにより置き換えられるエントリ
の情報を複数の命令について仮想アドレスから物理アド
レスに変換するアドレス変換を実行するときに発生する
アドレス変換エラーを行うのに必要なエントリのフルア
ソシアティブで構成されるフルアソシアティブ方式のア
ドレス変換バッファにコピーして、ミスヒットアドレス
に関する情報をダイレクトマッピング方式またはセット
アソシアティブ方式のアドレス変換バッファのミスヒッ
トエントリに登録する。
又はセットアソシアティブで構成される大容量のダイレ
クトマッピング方式またはセットアソシアティブ方式の
アドレス変換バッファにミスヒットが発生すると当該ミ
スヒットが発生したアドレス変換バッファのエントリの
エラービットを調べる。当該エラービットがリセット状
態の場合は、リプレースにより置き換えられるエントリ
の情報を複数の命令について仮想アドレスから物理アド
レスに変換するアドレス変換を実行するときに発生する
アドレス変換エラーを行うのに必要なエントリのフルア
ソシアティブで構成されるフルアソシアティブ方式のア
ドレス変換バッファにコピーして、ミスヒットアドレス
に関する情報をダイレクトマッピング方式またはセット
アソシアティブ方式のアドレス変換バッファのミスヒッ
トエントリに登録する。
【００１５】一方、上記エラービットがセット状態の場
合は、ダイレクトマッピング方式またはセットアソシア
ティブ方式のアドレス変換バッファのエントリのエラー
ビットがセット状態の場合にリプレースにより置き換え
られるエントリの情報を当該フルアソシアティブ方式の
アドレス変換バッファにコピーするので、大容量のアド
レス変換バッファに故障が発生しても動作の継続を実現
できる。
合は、ダイレクトマッピング方式またはセットアソシア
ティブ方式のアドレス変換バッファのエントリのエラー
ビットがセット状態の場合にリプレースにより置き換え
られるエントリの情報を当該フルアソシアティブ方式の
アドレス変換バッファにコピーするので、大容量のアド
レス変換バッファに故障が発生しても動作の継続を実現
できる。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１７】図１は本発明のアドレス変換バッファ機構
に係る一実施例の要部を示す構成図である。
に係る一実施例の要部を示す構成図である。
【００１８】上記アドレス変換バッファ機構１は、ＣＰ
Ｕ（中央処理装置）内に設けられ、動的アドレス変換
（ＤＡＴ）に比べセグメント番号とページ番号から直ち
にぺージ枠アドレスを取り出せる変換牽引緩衝機構（Ｔ
ranslation look asido buffer : 以下、ＴＬＢとい
う。）を備え、当該ＴＬＢのエントリ（セグメント記述
子）でヒットしていると仮想アドレスから物理アドレス
に変換するものである。なお、システム全体の制御は、
例えば、ワークステーションの場合にはオペレーティン
グシステム（以下、ＯＳという。）により制御される。
Ｕ（中央処理装置）内に設けられ、動的アドレス変換
（ＤＡＴ）に比べセグメント番号とページ番号から直ち
にぺージ枠アドレスを取り出せる変換牽引緩衝機構（Ｔ
ranslation look asido buffer : 以下、ＴＬＢとい
う。）を備え、当該ＴＬＢのエントリ（セグメント記述
子）でヒットしていると仮想アドレスから物理アドレス
に変換するものである。なお、システム全体の制御は、
例えば、ワークステーションの場合にはオペレーティン
グシステム（以下、ＯＳという。）により制御される。
【００１９】また、アドレス変換バッファ機構１は、演
算制御部３とキャッシュメモリ制御部５との中間に設け
られ、演算制御部３からのアドレス変換リクエスト（仮
想アドレス）１〜アドレス変換リクエスト（仮想アドレ
ス）Ｍを物理アドレス１〜物理アドレスＭに変換してキ
ャッシュメモリ制御部５に出力するものである。
算制御部３とキャッシュメモリ制御部５との中間に設け
られ、演算制御部３からのアドレス変換リクエスト（仮
想アドレス）１〜アドレス変換リクエスト（仮想アドレ
ス）Ｍを物理アドレス１〜物理アドレスＭに変換してキ
ャッシュメモリ制御部５に出力するものである。
【００２０】更に、アドレス変換バッファ機構１は、キ
ャッシュメモリの各セットに収容可能なブロック数のウ
ェイ数が１の大容量の記憶容量を有する１個〜ｍ個のダ
イレクトマッピング方式のアドレス変換バッファ（以
下、ＤＭＴＬＢという。）７ａ〜７ｍ、キャッシュメモ
リの任意のブロックと主記憶装置の任意のブロックとを
対応させてアドレス変換を必要とする命令を同時実行す
るのに必要なウェイ数を確保するフルアソシアティブ方
式のアドレス変換バッファ（以下、ＦＡＴＬＢとい
う。）９を備えている。そして、アドレス変換バッファ
機構１は、ＦＡＴＬＢ９およびＤＭＴＬＢ７ａ〜７ｍか
ら物理アドレスを選択するセレクタ１１ａ〜１１ｍを備
えた構成であり、ＤＭＴＬＢ７ａ〜７ｍのエントリの正
常または故障の状態により動作が異なる。
ャッシュメモリの各セットに収容可能なブロック数のウ
ェイ数が１の大容量の記憶容量を有する１個〜ｍ個のダ
イレクトマッピング方式のアドレス変換バッファ（以
下、ＤＭＴＬＢという。）７ａ〜７ｍ、キャッシュメモ
リの任意のブロックと主記憶装置の任意のブロックとを
対応させてアドレス変換を必要とする命令を同時実行す
るのに必要なウェイ数を確保するフルアソシアティブ方
式のアドレス変換バッファ（以下、ＦＡＴＬＢとい
う。）９を備えている。そして、アドレス変換バッファ
機構１は、ＦＡＴＬＢ９およびＤＭＴＬＢ７ａ〜７ｍか
ら物理アドレスを選択するセレクタ１１ａ〜１１ｍを備
えた構成であり、ＤＭＴＬＢ７ａ〜７ｍのエントリの正
常または故障の状態により動作が異なる。
【００２１】上記ＦＡＴＬＢ９は、１サイクルに同時に
実行する命令列である１クラスタにアドレス変換の必要
な命令が複数配置されている場合にアドレス変換に必要
な命令数（Ｎ個）とクラスタ自身の戻り番地（１個）と
の和であるＮ＋１のウェイ数を有する。
実行する命令列である１クラスタにアドレス変換の必要
な命令が複数配置されている場合にアドレス変換に必要
な命令数（Ｎ個）とクラスタ自身の戻り番地（１個）と
の和であるＮ＋１のウェイ数を有する。
【００２２】上記ＤＭＴＬＢ７ａ〜７ｍが正常に動作し
ている場合は、ＤＭＴＬＢ７ａ〜７ｍのウェイ数とＦＡ
ＴＬＢ９のエントリ数とを加えた数が同時に実行する命
令数を備えていればアドレス変換を実行できる。一方、
ＤＭＴＬＢ７ａ〜７ｍに故障が発生した場合は、ＦＡＴ
ＬＢ９にＮ＋１のエントリを備えていればアドレス変換
の処理を故障にかかわらず継続できる。
ている場合は、ＤＭＴＬＢ７ａ〜７ｍのウェイ数とＦＡ
ＴＬＢ９のエントリ数とを加えた数が同時に実行する命
令数を備えていればアドレス変換を実行できる。一方、
ＤＭＴＬＢ７ａ〜７ｍに故障が発生した場合は、ＦＡＴ
ＬＢ９にＮ＋１のエントリを備えていればアドレス変換
の処理を故障にかかわらず継続できる。
【００２３】なお、本実施例は大容量のアドレス変換バ
ッファにダイレクトマッピング方式を用いたが、セット
アソシアティブ方式のアドレス変換バッファを用いても
同様の効果がある。
ッファにダイレクトマッピング方式を用いたが、セット
アソシアティブ方式のアドレス変換バッファを用いても
同様の効果がある。
【００２４】次に、図１において説明したアドレス変換
バッファ機構１を、例えば、情報処理装置のシステムに
適用した場合を図２のブロック図を用いて説明する。
バッファ機構１を、例えば、情報処理装置のシステムに
適用した場合を図２のブロック図を用いて説明する。
【００２５】上記システムは、大容量のＤＭＴＬＢ７
ａ，７ｂの２つと、アドレス変換を必要とする命令を同
時実行するのに必要なウェイ数を確保する４エントリの
ＦＡＴＬＢ９とを備えて、２つのアドレス変換リクエス
トを同時に処理するアドレス変換バッファとして機能す
るものである。上記アドレス変換を必要とする命令を同
時実行するのに必要なウェイ数は、例えば、ＤＭＴＬＢ
７ａにてロード命令／ストア命令、ＤＭＴＬＢ７ｂにて
分岐命令のアドレス変換を行なうもので、アドレス変換
割り込みの発生アドレスを加えた４ウェイである。
ａ，７ｂの２つと、アドレス変換を必要とする命令を同
時実行するのに必要なウェイ数を確保する４エントリの
ＦＡＴＬＢ９とを備えて、２つのアドレス変換リクエス
トを同時に処理するアドレス変換バッファとして機能す
るものである。上記アドレス変換を必要とする命令を同
時実行するのに必要なウェイ数は、例えば、ＤＭＴＬＢ
７ａにてロード命令／ストア命令、ＤＭＴＬＢ７ｂにて
分岐命令のアドレス変換を行なうもので、アドレス変換
割り込みの発生アドレスを加えた４ウェイである。
【００２６】同図において、アドレス変換リクエスト保
持用レジスタ（以下、保持用レジスタという。）１３，
１５は、演算制御部３（図外）からのアドレス変換用の
仮想アドレスおよびミスヒット時のリプレース用物理ア
ドレスをラッチする。レジスタ１７，１９は、ＴＬＢミ
スヒット時にミスヒットアドレスを保存する。
持用レジスタ（以下、保持用レジスタという。）１３，
１５は、演算制御部３（図外）からのアドレス変換用の
仮想アドレスおよびミスヒット時のリプレース用物理ア
ドレスをラッチする。レジスタ１７，１９は、ＴＬＢミ
スヒット時にミスヒットアドレスを保存する。
【００２７】セレクタ２１は、通常時には保持用レジス
タ１３を選択し、後述するリプレース処理の時のみレジ
スタ１７を選択する。セレクタ２３も同様に通常時には
保持用レジスタ１５を選択し、後述するリプレース処理
の時のみレジスタ１９を選択する。セレクタ２５はリプ
レース用物理アドレスを選択するものであり、セレクタ
２７も同様である。
タ１３を選択し、後述するリプレース処理の時のみレジ
スタ１７を選択する。セレクタ２３も同様に通常時には
保持用レジスタ１５を選択し、後述するリプレース処理
の時のみレジスタ１９を選択する。セレクタ２５はリプ
レース用物理アドレスを選択するものであり、セレクタ
２７も同様である。
【００２８】セレクタ２９は、ＤＭＴＬＢ７ａ，７ｂが
正常に動作している場合にセレクタ２１から保持用レジ
スタ１３又は保持用レジスタ１５に保存されている仮想
アドレスを選択してＦＡＴＬＢ９ａ〜９ｄのいずれかの
エントリに格納する。一方、ＤＭＴＬＢ７ａ，７ｂの動
作が異常の場合にセレクタ２９は、セレクタ２５又はセ
レクタ２７から上記リプレース用物理ドレスを選択して
ＦＡＴＬＢ９ａ〜９ｄのいずれかのエントリに格納す
る。セレクタ３１は、ヒット検出回路３５のヒット検出
によりＦＡＴＬＢ９ａ〜９ｄ内のヒットしているエント
リを選択するものであり、セレクタ３３も同様にヒット
検出回路３７のヒット検出によりＦＡＴＬＢ９ａ〜９ｄ
内のヒットしているエントリを選択する。
正常に動作している場合にセレクタ２１から保持用レジ
スタ１３又は保持用レジスタ１５に保存されている仮想
アドレスを選択してＦＡＴＬＢ９ａ〜９ｄのいずれかの
エントリに格納する。一方、ＤＭＴＬＢ７ａ，７ｂの動
作が異常の場合にセレクタ２９は、セレクタ２５又はセ
レクタ２７から上記リプレース用物理ドレスを選択して
ＦＡＴＬＢ９ａ〜９ｄのいずれかのエントリに格納す
る。セレクタ３１は、ヒット検出回路３５のヒット検出
によりＦＡＴＬＢ９ａ〜９ｄ内のヒットしているエント
リを選択するものであり、セレクタ３３も同様にヒット
検出回路３７のヒット検出によりＦＡＴＬＢ９ａ〜９ｄ
内のヒットしているエントリを選択する。
【００２９】ヒット検出回路３５は、ＦＡＴＬＢ９ａ〜
９ｄのタグと仮想アドレスのタグとを比較してヒット検
出をする回路であり、上記両タグが一致の場合にヒッ
ト、上記両タグが不一致の場合にミスヒットと検出する
ものである。ヒット検出回路３７も同様にＦＡＴＬＢ９
ａ〜９ｄのタグと仮想アドレスのタグとを比較してヒッ
ト検出する回路である。
９ｄのタグと仮想アドレスのタグとを比較してヒット検
出をする回路であり、上記両タグが一致の場合にヒッ
ト、上記両タグが不一致の場合にミスヒットと検出する
ものである。ヒット検出回路３７も同様にＦＡＴＬＢ９
ａ〜９ｄのタグと仮想アドレスのタグとを比較してヒッ
ト検出する回路である。
【００３０】ヒット判定回路３９は、ＤＭＴＬＢ７ａの
タグと仮想アドレスのタグとを比較してヒット検出する
とともに、アドレス変換リクエスト１に対する最終的な
ヒット判定を行なう回路である。ヒット検出回路４１も
同様にＤＭＴＬＢ７ｂのタグと仮想アドレスのタグとを
比較してアドレス変換リクエスト２に対する最終的なヒ
ット判定を行なう回路である。
タグと仮想アドレスのタグとを比較してヒット検出する
とともに、アドレス変換リクエスト１に対する最終的な
ヒット判定を行なう回路である。ヒット検出回路４１も
同様にＤＭＴＬＢ７ｂのタグと仮想アドレスのタグとを
比較してアドレス変換リクエスト２に対する最終的なヒ
ット判定を行なう回路である。
【００３１】セレクタ１１ａは、ＤＭＴＬＢ７ａの物理
アドレスまたはＦＡＴＬＢ９ａ〜９ｄの物理アドレスの
いずれかでヒットしている場合にアドレス変換リクエス
ト１に対するアドレス変換後の物理アドレスを選択す
る。セレクタ１１ｂも同様にＤＭＴＬＢ７ｂまたはＦＡ
ＴＬＢ９ａ〜９ｄのいずれかでヒットしている場合にア
ドレス変換リクエスト２に対するアドレス変換後の物理
アドレスを選択する。
アドレスまたはＦＡＴＬＢ９ａ〜９ｄの物理アドレスの
いずれかでヒットしている場合にアドレス変換リクエス
ト１に対するアドレス変換後の物理アドレスを選択す
る。セレクタ１１ｂも同様にＤＭＴＬＢ７ｂまたはＦＡ
ＴＬＢ９ａ〜９ｄのいずれかでヒットしている場合にア
ドレス変換リクエスト２に対するアドレス変換後の物理
アドレスを選択する。
【００３２】排他的論理和４３ａ，４３ｂは、ＤＭＴＬ
Ｂ７ａのパリティエラーを検出して当該検出結果をエラ
ー情報ビットとしてフラグ４３ｃに保存する。同様に、
排他的論理和４５ａ，４５ｂは、ＤＭＴＬＢ７ｂのパリ
ティエラーを検出して当該検出結果をエラー情報ビット
としてフラグ４５ｃに保存する。
Ｂ７ａのパリティエラーを検出して当該検出結果をエラ
ー情報ビットとしてフラグ４３ｃに保存する。同様に、
排他的論理和４５ａ，４５ｂは、ＤＭＴＬＢ７ｂのパリ
ティエラーを検出して当該検出結果をエラー情報ビット
としてフラグ４５ｃに保存する。
【００３３】次に本実施例の作用を説明する。
【００３４】まず、システムの起動後、アドレス変換バ
ッファ機構１は、演算制御部３から出力されるアドレス
変換リクエスト１，２（仮想アドレス）をそれぞれ保持
用レジスタ１３，１５にラッチする。次サイクルにおい
てセレクタ２１は保持用レジスタ１３を、セレクタ２３
は保持用レジスタ１５を選択する。選択後、アドレス変
換バッファ機構１は、受け取った仮想アドレスによりＤ
ＭＴＬＢ７ａ，７ｂおよびＦＡＴＬＢ９ａ〜９ｄを同時
にアクセスする。上記アドレス変換リクエスト１の仮想
アドレスによりアクセスされるのは、ＤＭＴＬＢ７ａと
ＦＡＴＬＢ９ａ〜９ｄであり、アドレス変換リクエスト
２の仮想アドレスによりアクセスされるのは、ＤＭＴＬ
Ｂ７ｂとＦＡＴＬＢ９ａ〜９ｄである。そして、ＤＭＴ
ＬＢ７ａ，７ｂにおいて、ＴＬＢを引きＴＬＢヒット検
出すると同時に、ヒット検出回路３５，３７は、ＦＡＴ
ＬＢ９ａ〜９ｄのエントリのヒット検出を行なう。演算
制御部３からのアドレス変換リクエスト１，２ともにＦ
ＡＴＬＢ９ａ〜９ｄでヒットが検出された場合は、セレ
クタ１１ａ，１１ｂによりヒットしたＦＡＴＬＢ９ａ〜
９ｄのエントリの物理アドレスを選択してキャッシュメ
モリ制御部５に出力する。
ッファ機構１は、演算制御部３から出力されるアドレス
変換リクエスト１，２（仮想アドレス）をそれぞれ保持
用レジスタ１３，１５にラッチする。次サイクルにおい
てセレクタ２１は保持用レジスタ１３を、セレクタ２３
は保持用レジスタ１５を選択する。選択後、アドレス変
換バッファ機構１は、受け取った仮想アドレスによりＤ
ＭＴＬＢ７ａ，７ｂおよびＦＡＴＬＢ９ａ〜９ｄを同時
にアクセスする。上記アドレス変換リクエスト１の仮想
アドレスによりアクセスされるのは、ＤＭＴＬＢ７ａと
ＦＡＴＬＢ９ａ〜９ｄであり、アドレス変換リクエスト
２の仮想アドレスによりアクセスされるのは、ＤＭＴＬ
Ｂ７ｂとＦＡＴＬＢ９ａ〜９ｄである。そして、ＤＭＴ
ＬＢ７ａ，７ｂにおいて、ＴＬＢを引きＴＬＢヒット検
出すると同時に、ヒット検出回路３５，３７は、ＦＡＴ
ＬＢ９ａ〜９ｄのエントリのヒット検出を行なう。演算
制御部３からのアドレス変換リクエスト１，２ともにＦ
ＡＴＬＢ９ａ〜９ｄでヒットが検出された場合は、セレ
クタ１１ａ，１１ｂによりヒットしたＦＡＴＬＢ９ａ〜
９ｄのエントリの物理アドレスを選択してキャッシュメ
モリ制御部５に出力する。
【００３５】次に、ＤＭＴＬＢ７ａまたはＤＭＴＬＢ７
ｂのどちらかでＴＬＢミスヒットが発生した場合にＯＳ
は、エラーをプロセッサに通知して割り込みを発生させ
てアクセスしたＤＭＴＬＢ７ａおよびＤＭＴＬＢ７ｂの
エントリのエラー情報ビットをフラグ４３ｃ，４５ｃに
セットする。
ｂのどちらかでＴＬＢミスヒットが発生した場合にＯＳ
は、エラーをプロセッサに通知して割り込みを発生させ
てアクセスしたＤＭＴＬＢ７ａおよびＤＭＴＬＢ７ｂの
エントリのエラー情報ビットをフラグ４３ｃ，４５ｃに
セットする。
【００３６】一方、ヒット判定回路３９、４１にエラー
ビットが立っていないときは、ミスヒットが発生したＤ
ＭＴＬＢのエントリの情報をＦＡＴＬＢ９ａ〜９ｄのい
ずれかに格納する。その後、ミスヒットしたＤＭＴＬＢ
エントリにミスヒットアドレスおよび物理アドレス等の
エントリ情報を登録するリプレース処理を実行する。
ビットが立っていないときは、ミスヒットが発生したＤ
ＭＴＬＢのエントリの情報をＦＡＴＬＢ９ａ〜９ｄのい
ずれかに格納する。その後、ミスヒットしたＤＭＴＬＢ
エントリにミスヒットアドレスおよび物理アドレス等の
エントリ情報を登録するリプレース処理を実行する。
【００３７】ここで、リプレース処理を説明する。
【００３８】まず、保持用レジスタ１３にラッチしてい
るミスヒットした仮想アドレスをレジスタ１７に、保持
用レジスタ１５にラッチしているミスヒットした仮想ア
ドレスをレジスタ１９のラッチした後に、保持用レジス
タ１３，１５にリプレース用物理アドレスをラッチす
る。リプレース用物理アドレスがラッチされた後、アド
レス変換バッファ機構１はヒット判定回路３９，４１の
エラービットがセットされているかを調べてリセットの
場合にＤＭＴＬＢ７ａのエントリの情報をセレクタ２９
を介してＦＡＴＬＢ９ａ〜９ｄのいずれかにコピーす
る。そして、セレクタ２１はレジスタ１７を選択し、セ
レクタ２３はレジスタ１９を選択してＤＭＴＬＢ７ａの
エントリにレジスタ１７の内容を登録する。
るミスヒットした仮想アドレスをレジスタ１７に、保持
用レジスタ１５にラッチしているミスヒットした仮想ア
ドレスをレジスタ１９のラッチした後に、保持用レジス
タ１３，１５にリプレース用物理アドレスをラッチす
る。リプレース用物理アドレスがラッチされた後、アド
レス変換バッファ機構１はヒット判定回路３９，４１の
エラービットがセットされているかを調べてリセットの
場合にＤＭＴＬＢ７ａのエントリの情報をセレクタ２９
を介してＦＡＴＬＢ９ａ〜９ｄのいずれかにコピーす
る。そして、セレクタ２１はレジスタ１７を選択し、セ
レクタ２３はレジスタ１９を選択してＤＭＴＬＢ７ａの
エントリにレジスタ１７の内容を登録する。
【００３９】一方、ヒット判定回路３９、４１にエラー
ビットがヒットされている場合は、ＤＭＴＬＢ７ａのエ
ントリにリプレースせずに、セレクタ２１，２５または
セレクタ２３，２７の内容をセレクタ２９により選択し
てＦＡＴＬＢ９ａ〜９ｄのうちリプレースするエントリ
にセレクタの内容を格納する。
ビットがヒットされている場合は、ＤＭＴＬＢ７ａのエ
ントリにリプレースせずに、セレクタ２１，２５または
セレクタ２３，２７の内容をセレクタ２９により選択し
てＦＡＴＬＢ９ａ〜９ｄのうちリプレースするエントリ
にセレクタの内容を格納する。
【００４０】これにより、大容量のアドレス変換バッフ
ァを実現し、且つ、１クラスタで処理されるアドレス変
換を必要とする命令が増加しても並列処理が可能にな
る。
ァを実現し、且つ、１クラスタで処理されるアドレス変
換を必要とする命令が増加しても並列処理が可能にな
る。
【００４１】また、リプレース処理によりＦＡＴＬＢ９
ａ〜９ｄにリプレースされた最新のアドレス情報が登録
されるので、ＤＭＴＬＢ７ａ，７ｂに故障が発生した場
合でもアドレス変換の動作を継続できる。
ａ〜９ｄにリプレースされた最新のアドレス情報が登録
されるので、ＤＭＴＬＢ７ａ，７ｂに故障が発生した場
合でもアドレス変換の動作を継続できる。
【００４２】更に、アドレス変換を行なう必要のある命
令が１クラスタに取りうる最大数配置され、その全ての
命令がＴＬＢミスヒットであり、且つ、その全てのアド
レスは異なるにもかかわらず同一のＴＬＢエントリにマ
ッピングされており、また、アドレス変換割り込みの戻
り番地も同一エントリであった場合でもＦＡＴＬＢ９ａ
〜９ｄに最新のリプレース情報が残っているため、アド
レス変換を実行することができる。
令が１クラスタに取りうる最大数配置され、その全ての
命令がＴＬＢミスヒットであり、且つ、その全てのアド
レスは異なるにもかかわらず同一のＴＬＢエントリにマ
ッピングされており、また、アドレス変換割り込みの戻
り番地も同一エントリであった場合でもＦＡＴＬＢ９ａ
〜９ｄに最新のリプレース情報が残っているため、アド
レス変換を実行することができる。
【００４３】なお、本発明は、ＴＬＢのエントリ構成、
ヒット検出、保護、複数のＴＬＢ間の情報一致化方法な
どの方式には制限はない。
ヒット検出、保護、複数のＴＬＢ間の情報一致化方法な
どの方式には制限はない。
【００４４】
【発明の効果】以上説明したように、本発明では、大容
量のアドレス変換バッファと複数のアドレス変換を伴う
命令を同時に実行するアドレス変換バッファとを備え
て、当該大容量のアドレス変換バッファに障害が発生す
ると当該大容量のアドレス変換バッファに記憶されてい
るデータを当該複数のアドレス変換を伴う命令を同時に
実行するアドレス変換バッファに記憶させるリプレース
処理を可能にすることにより、大容量のアドレス変換バ
ッファが故障しても動作の継続を実現できる。
量のアドレス変換バッファと複数のアドレス変換を伴う
命令を同時に実行するアドレス変換バッファとを備え
て、当該大容量のアドレス変換バッファに障害が発生す
ると当該大容量のアドレス変換バッファに記憶されてい
るデータを当該複数のアドレス変換を伴う命令を同時に
実行するアドレス変換バッファに記憶させるリプレース
処理を可能にすることにより、大容量のアドレス変換バ
ッファが故障しても動作の継続を実現できる。
【図１】本発明のアドレス変換バッファ機構の一実施例
を示す構成図である。
を示す構成図である。
【図２】図１のアドレス変換バッファ機構をシステムに
適用した一実施例を示すブロック図である。
適用した一実施例を示すブロック図である。
１ アドレス変換バッファ機構 ７ａ〜７ｍ ダイレクトマッピング方式のアドレス変換
バッファ ９，９ａ〜９ｄ フルアソシアティブ方式のアドレス変
換バッファ １１ａ，１１ｂ，１１ｍ セレクタ １７，１９ レジスタ ２１，２３，２５，２７，２９ セレクタ ３５，３７ ヒット検出回路
バッファ ９，９ａ〜９ｄ フルアソシアティブ方式のアドレス変
換バッファ １１ａ，１１ｂ，１１ｍ セレクタ １７，１９ レジスタ ２１，２３，２５，２７，２９ セレクタ ３５，３７ ヒット検出回路
Claims (1)
- 【請求項１】 複数の命令について仮想アドレスから物
理アドレスに変換するアドレス変換を実行するときに発
生するアドレス変換エラーを行うのに必要なエントリの
フルアソシアティブで構成されるフルアソシアティブ方
式のアドレス変換バッファと、 ダイレクトマッピング又はセットアソシアティブで構成
される大容量のダイレクトマッピング方式またはセット
アソシアティブ方式のアドレス変換バッファとを具備し
て、 前記ダイレクトマッピング方式またはセットアソシアテ
ィブ方式のアドレス変換バッファにミスヒットが発生す
ると当該ミスヒットが発生したアドレス変換バッファの
エントリのエラービットがリセット状態の場合にリプレ
ースにより置き換えられるエントリの情報を前記フルア
ソシアティブ方式のアドレス変換バッファにコピーし
て、ミスヒットアドレスに関する情報をダイレクトマッ
ピング方式またはセットアソシアティブ方式のアドレス
変換バッファのミスヒットエントリに登録し、当該ダイ
レクトマッピング方式またはセットアソシアティブ方式
のアドレス変換バッファのエントリのエラービットがセ
ット状態の場合にリプレースにより置き換えられるエン
トリの情報を当該フルアソシアティブ方式のアドレス変
換バッファにコピーする手段と、 を備えたことを特徴とするアドレス変換バッファ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34190592A JP3229045B2 (ja) | 1992-12-22 | 1992-12-22 | アドレス変換バッファ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34190592A JP3229045B2 (ja) | 1992-12-22 | 1992-12-22 | アドレス変換バッファ機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187244A true JPH06187244A (ja) | 1994-07-08 |
| JP3229045B2 JP3229045B2 (ja) | 2001-11-12 |
Family
ID=18349658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34190592A Expired - Fee Related JP3229045B2 (ja) | 1992-12-22 | 1992-12-22 | アドレス変換バッファ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229045B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155851A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | 演算処理装置、エントリ制御プログラムおよびエントリ制御方法 |
| EP2275939A1 (en) | 2009-06-30 | 2011-01-19 | Fujitsu Limited | Processor and address translating method |
-
1992
- 1992-12-22 JP JP34190592A patent/JP3229045B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155851A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | 演算処理装置、エントリ制御プログラムおよびエントリ制御方法 |
| JP4812876B2 (ja) * | 2007-06-20 | 2011-11-09 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| US8688952B2 (en) | 2007-06-20 | 2014-04-01 | Fujitsu Limited | Arithmetic processing unit and control method for evicting an entry from a TLB to another TLB |
| EP2275939A1 (en) | 2009-06-30 | 2011-01-19 | Fujitsu Limited | Processor and address translating method |
| US8745356B2 (en) | 2009-06-30 | 2014-06-03 | Fujitsu Limited | Processor and address translating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3229045B2 (ja) | 2001-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |