JP3229045B2

JP3229045B2 - アドレス変換バッファ機構

Info

Publication number: JP3229045B2
Application number: JP34190592A
Authority: JP
Inventors: 正幸高桑
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-12-22
Filing date: 1992-12-22
Publication date: 2001-11-12
Anticipated expiration: 2016-11-12
Also published as: JPH06187244A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶制御を実装し
た計算機において、仮想アドレスを物理アドレスに変換
するアドレス変換バッファ機構の改良に関する。

【０００２】

【従来の技術】近年、計算機の処理能力の向上により、
高速で大容量の記憶装置が要求され、当該高速で大容量
の記憶装置を実現するため、記憶装置の階層化という技
法が考え出された。

【０００３】上記記憶装置の階層化の仮想記憶は、デー
タを補助記憶装置に記憶し、参照頻度の高いデータを主
記憶装置に移すことにより、主記憶装置の容量より多い
データの参照を効率よく行うものである。上記仮想記憶
を備えた仮想記憶制御方式の計算機は、プログラマが使
用するアドレス空間のアドレスを示す仮想アドレスを主
記憶装置のアドレスである実アドレスに変換するアドレ
ス変換が必要である。上記アドレス変換には、動的アド
レス変換（ＤＡＴ）に比べセグメント番号とページ番号
から直ちにぺージ枠アドレスを取り出せる変換牽引緩衝
機構（Ｔｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅ
ｂｕｆｆｅｒ：以下、ＴＬＢという。）がある。上記
ＴＬＢを備えた仮想記憶の計算機は、通常、１命令を逐
次実行する逐次型計算機であるが、計算機システムの一
層の高速化および高信頼化を図るため、また、人工知能
などの新しい応用分野に対応するため、並列処理の導入
が不可欠となっている。

【０００４】上記並列処理を実行する並列実行型計算機
には、ノイマン型並列計算機のうち、１つの命令語を複
数のフィールドに分割し、個々のフィールドに演算器や
メモリを独立に制御する命令を配置するＶＬＩＷ（Ｖｅ
ｒｙｌｏｎｇｉｎｓｔｒｕｃｔｉｏｎｗｏｒｄ
）方式がある。このＶＬＩＷ方式では、例えば、ロー
ド命令、ストア命令、分岐命令およびＪＵＭＰ命令など
のアドレス変換を必要とする命令を１つの命令語（１ク
ラスタ）に配置して、これらの命令を１サイクルに同時
に実行することが行われる。例えば、１クラスタに４つ
の命令を配置してこれらのアドレス変換を必要とする命
令を並列に同時実行する構成としたＶＬＩＷ方式の並列
実行型計算機では、当該４つの命令を並列に同時実行す
るために、これらの４つの命令のアドレス変換が同時に
行われる。

【０００５】このように４つの命令を同時に実行して同
時にＴＬＢ（アドレス変換バッファ）ミスヒットしたと
きのために、以下の示す対策が施されている。

【０００６】まず、第１の方式は、同時にＴＬＢミスヒ
ットが発生する可能性の数、この場合、ロード命令等と
ＴＬＢリプレース後の戻り番地のウェイ数とをＴＬＢエ
ントリとして持つ方式である。上記第１の方式では、大
容量のＴＬＢを持つとすると４ウェイのインタリーブし
かなく、キャッシュメモリのセットアソシアティブ方式
の数を増やすことしかないが、例えば、ＳＲＡＭの８Ｋ
エントリの場合、キャッシュメモリが大きくなりＲＡＭ
の個数も大きくなる。従って、ＲＡＭをボード上に実装
する関係、同時にアドレス変換する命令の数に制約がで
きるものであった。

【０００７】次に、第２の方式は、第１の方式において
必要とされるウェイ数以上のフルアソシアティブエント
リを有する方式である。上記第２の方式は、チップの中
でレジスタを実現しようとすると、例えば、１２８Ｋエ
ントリしか持つことができない。従って、レジスタが大
きいためチップの中にいくつも配置できない。また、フ
ルアソシアティブ方式のＴＬＢは、当該エントリの全て
にヒット／ミスヒットを判定する判定回路およびその他
の比較回路と制御回路を備えるためにハード量が増加す
るものであった。

【０００８】

【発明が解決しようとする課題】しかしながら、第１の
方式は、例えば、チップの外部のＲＡＭによりＴＬＢを
構成する場合、チップとチップの外部のＲＡＭのインタ
ーフェースがウェイ数に比例して多くなるため、命令の
並列処理を向上するとチップのＩ／Ｏピンの数が増加す
る。また、上記チップ外付けのＴＬＢを構成するＲＡＭ
が故障した場合には、ＴＬＢ変換バッファ機構として機
能しないため必要とされるウェイ数を確保できない問題
があった。

【０００９】また、チップ内部に必要なウェイ数を実現
するには、チップの面積による制約およびシリコン上の
配線領域が多くなるため大容量ＴＬＢを実装するのが困
難であった。

【００１０】一方、第２の方式は、フルアソシアティブ
方式のＴＬＢにおいて、当該ＴＬＢのエントリの全てに
ヒット／ミスヒットの判定回路やその他の比較器／制御
回路を備えるため、ハード量が増加して大容量のＴＬＢ
を備えられず、一般に１００エントリ以下のフルアソシ
アティブを有する仮想記憶制御方式の計算機システムが
大部分であった。また、第２の方式は、必要最小限のＴ
ＬＢエントリをサポートできるが、容量が小さいために
ＴＬＢのヒット率を向上するのが難しくミスヒットの発
生によるシステムの処理速度の低下が問題であった。

【００１１】以上のように、複数のアドレス変換バッフ
ァを使用する命令は、１サイクルに１個しか実行できな
いため同時実行が難しい。このため、命令の並列実行な
どの処理の並列化を進めるにつれて、仮想記憶制御方式
の計算機の並列処理が困難になる問題があった。

【００１２】本発明は、このような従来の課題を解決す
るためになされたものであり、その目的は、大容量のア
ドレス変換バッファと複数のアドレス変換を伴う命令を
同時に実行するアドレス変換バッファとを備えて、当該
大容量のアドレス変換バッファに障害が発生すると当該
大容量のアドレス変換バッファに記憶されているデータ
を当該複数のアドレス変換を伴う命令を同時に実行する
アドレス変換バッファに記憶させるリプレース処理を可
能にすることにより、大容量のアドレス変換バッファが
故障しても動作を継続できるアドレス変換バッファ機構
を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の命令を同時実行するＶＬＩＷ方式
の計算機において、仮想アドレスから物理アドレスにア
ドレス変換をするためのダイレクトマッピング方式のア
ドレス変換バッファと、仮想アドレスから物理アドレス
にアドレス変換をするためのフルアソシアティブ方式の
アドレス変換バッファと、ダイレクトマッピング方式の
アドレス変換バッファでミスヒットが発生したとき、ミ
スヒットが発生したエントリのエラービットがリセット
状態の場合にはミスヒットが発生したエントリの情報を
フルアソシアティブ方式のアドレス変換バッファにコピ
ーし、ダイレクトマッピング方式のアドレス変換バッフ
ァのエントリのエラービットがセット状態の場合には、
ミスヒットが発生した仮想アドレスとこの仮想アドレス
に対応する物理アドレスをフルアソシアティブ方式のア
ドレス変換バッファに格納するリプレース手段とを具備
したことを特徴とする。

【００１４】

【作用】上記のごとく構成すれば、ダイレクトマッピン
グ方式のアドレス変換バッファでミスヒットが発生した
とき、ミスヒットが発生したエントリのエラービットの
状態をチェックする。このチェックの結果、エラービッ
トがリセット状態の場合にはミスヒットが発生したエン
トリの情報をフルアソシアティブ方式のアドレス変換バ
ッファにコピーする。また、エラービットがセット状態
の場合には、ミスヒットが発生した仮想アドレスとこの
仮想アドレスに対応する物理アドレスをフルアソシアテ
ィブ方式のアドレス変換バッファに格納する。

【００１５】一方、上記エラービットがセット状態の場
合は、ダイレクトマッピング方式またはセットアソシア
ティブ方式のアドレス変換バッファのエントリのエラー
ビットがセット状態の場合にリプレースにより置き換え
られるエントリの情報を当該フルアソシアティブ方式の
アドレス変換バッファにコピーするので、大容量のアド
レス変換バッファに故障が発生しても動作の継続を実現
できる。

【００１６】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００１７】図１は本発明のアドレス変換バッファ機構
に係る一実施例の要部を示す構成図である。

【００１８】上記アドレス変換バッファ機構１は、ＣＰ
Ｕ（中央処理装置）内に設けられ、動的アドレス変換
（ＤＡＴ）に比べセグメント番号とページ番号から直ち
にぺージ枠アドレスを取り出せる変換牽引緩衝機構（Ｔ
ｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅｂｕｆ
ｆｅｒ：以下、ＴＬＢという。）を備え、当該ＴＬＢの
エントリ（セグメント記述子）でヒットしていると仮想
アドレスから物理アドレスに変換するものである。な
お、システム全体の制御は、例えば、ワークステーショ
ンの場合にはオペレーティングシステム（以下、ＯＳと
いう。）により制御される。

【００１９】また、アドレス変換バッファ機構１は、演
算制御部３とキャッシュメモリ制御部５との中間に設け
られ、演算制御部３からのアドレス変換リクエスト（仮
想アドレス）１〜アドレス変換リクエスト（仮想アドレ
ス）Ｍを物理アドレス１〜物理アドレスＭに変換してキ
ャッシュメモリ制御部５に出力するものである。

【００２０】更に、アドレス変換バッファ機構１は、ｍ
ウェイのダイレクトマッピング方式のアドレス変換バッ
ファ（以下、ＤＭＴＬＢという。）７ａ〜７ｍと、アド
レス変換を必要とする命令を同時実行するのに必要なエ
ントリ数を確保したフルアソシアティブ方式のアドレス
変換バッファ（以下、ＦＡＴＬＢという。）９とを備え
ている。そして、アドレス変換バッファ機構１は、ＦＡ
ＴＬＢ９およびＤＭＴＬＢ７ａ〜７ｍから物理アドレス
を選択するセレクタ１１ａ〜１１ｍを備えた構成であ
る。

【００２１】上記ＤＭＴＬＢ７ａ〜７ｍのウェイ数ｍ
は、１サイクルに同時に実行する命令列である１クラス
タにアドレス変換の必要な命令が複数配置されている場
合にアドレス変換に必要な命令数（Ｎ個）とクラスタ自
身の戻り番地（１個）との和であるＮ＋１と等しい数で
ある。また、上記ＦＡＴＬＢ９は、１サイクルに同時に
実行する命令列である１クラスタにアドレス変換の必要
な命令が複数配置されている場合にアドレス変換の必要
な命令数（Ｎ個）とクラスタ自身の戻り番地（１個）と
の和であるＮ＋１のエントリ数を有する。

【００２２】ＦＡＴＬＢ９のエントリ数をＮ＋１にする
のは、以下のような理由からである。ＤＭＴＬＢ７ａ〜
７ｍが正常に動作している場合は、ＤＭＴＬＢ７ａ〜７
ｍのウェイ数とＦＡＴＬＢ９のエントリ数とを加えた数
が１サイクルに同時に実行する命令列である１クラスタ
にアドレス変換の必要な命令が複数配置されている場合
にアドレス変換の必要な命令数（Ｎ個）にそのクラスタ
自身の戻り番地（１個）の数を足した数（Ｎ＋１）に等
しければ足りる。しかし、ＤＭＴＬＢ７ａ〜７ｍに故障
してアドレス変換に使用できない場合には、ＦＡＴＬＢ
９だけでアドレス変換の処理を継続する必要があるた
め、ＦＡＴＬＢ９のエントリ数は、上記説明の通りＮ＋
１必要である。

【００２３】なお、本実施例は大容量のアドレス変換バ
ッファにダイレクトマッピング方式を用いたが、セット
アソシアティブ方式のアドレス変換バッファを用いても
同様の効果がある。

【００２４】次に、図１において説明したアドレス変換
バッファ機構１を、例えば、情報処理装置のシステムに
適用した場合を図２のブロック図を用いて説明する。

【００２５】上記システムは、２つの大容量のＤＭＴＬ
Ｂ７ａ，７ｂと、アドレス変換を必要とする複数の命令
を同時実行するのに必要なエントリ数を確保した４エン
トリのＦＡＴＬＢ９とを備えることで、２つのアドレス
変換リクエストを同時に処理することができる。

【００２６】同図において、アドレス変換リクエスト保
持用レジスタ（以下、保持用レジスタという。）１３，
１５は、演算制御部３（図外）からのアドレス変換用の
仮想アドレスおよびミスヒット時のリプレース用物理ア
ドレスをラッチする。レジスタ１７，１９は、ＴＬＢミ
スヒット時にミスヒットアドレスを保存する。

【００２７】セレクタ２１は、通常時には保持用レジス
タ１３を選択し、後述するリプレース処理の時のみレジ
スタ１７を選択する。セレクタ２３も同様に通常時には
保持用レジスタ１５を選択し、後述するリプレース処理
の時のみレジスタ１９を選択する。セレクタ２５はリプ
レース用物理アドレスを選択するものであり、セレクタ
２７も同様である。

【００２８】セレクタ２９は、ＤＭＴＬＢ７ａ，７ｂが
正常に動作している場合にセレクタ２１から保持用レジ
スタ１３又は保持用レジスタ１５に保存されている仮想
アドレスを選択してＦＡＴＬＢ９ａ〜９ｄのいずれかの
エントリに格納する。一方、ＤＭＴＬＢ７ａ，７ｂの動
作が異常の場合にセレクタ２９は、セレクタ２５又はセ
レクタ２７から上記リプレース用物理ドレスを選択して
ＦＡＴＬＢ９ａ〜９ｄのいずれかのエントリに格納す
る。セレクタ３１は、ヒット検出回路３５のヒット検出
によりＦＡＴＬＢ９ａ〜９ｄ内のヒットしているエント
リを選択するものであり、セレクタ３３も同様にヒット
検出回路３７のヒット検出によりＦＡＴＬＢ９ａ〜９ｄ
内のヒットしているエントリを選択する。

【００２９】ヒット検出回路３５は、ＦＡＴＬＢ９ａ〜
９ｄのタグと仮想アドレスのタグとを比較してヒット検
出をする回路であり、上記両タグが一致の場合にヒッ
ト、上記両タグが不一致の場合にミスヒットと検出する
ものである。ヒット検出回路３７も同様にＦＡＴＬＢ９
ａ〜９ｄのタグと仮想アドレスのタグとを比較してヒッ
ト検出する回路である。

【００３０】ヒット判定回路３９は、ＤＭＴＬＢ７ａの
タグと仮想アドレスのタグとを比較してヒット検出する
とともに、アドレス変換リクエスト１に対する最終的な
ヒット判定を行なう回路である。ヒット検出回路４１も
同様にＤＭＴＬＢ７ｂのタグと仮想アドレスのタグとを
比較してアドレス変換リクエスト２に対する最終的なヒ
ット判定を行なう回路である。

【００３１】セレクタ１１ａは、ＤＭＴＬＢ７ａの物理
アドレスまたはＦＡＴＬＢ９ａ〜９ｄの物理アドレスの
いずれかでヒットしている場合にアドレス変換リクエス
ト１に対するアドレス変換後の物理アドレスを選択す
る。セレクタ１１ｂも同様にＤＭＴＬＢ７ｂまたはＦＡ
ＴＬＢ９ａ〜９ｄのいずれかでヒットしている場合にア
ドレス変換リクエスト２に対するアドレス変換後の物理
アドレスを選択する。

【００３２】排他的論理和４３ａ，４３ｂは、ＤＭＴＬ
Ｂ７ａのパリティエラーを検出して当該検出結果をエラ
ー情報ビットとしてフラグ４３ｃに保存する。同様に、
排他的論理和４５ａ，４５ｂは、ＤＭＴＬＢ７ｂのパリ
ティエラーを検出して当該検出結果をエラー情報ビット
としてフラグ４５ｃに保存する。

【００３３】次に本実施例の作用を説明する。

【００３４】まず、システムの起動後、アドレス変換バ
ッファ機構１は、演算制御部３から出力されるアドレス
変換リクエスト１，２（仮想アドレス）をそれぞれ保持
用レジスタ１３，１５にラッチする。次サイクルにおい
てセレクタ２１は保持用レジスタ１３を選択し、セレク
タ２３は保持用レジスタ１５を選択する。この選択後、
アドレス変換バッファ機構１は、受け取った仮想アドレ
スによりＤＭＴＬＢ７ａ，７ｂおよびＦＡＴＬＢ９ａ〜
９ｄを同時にアクセスする。上記アドレス変換リクエス
ト１の仮想アドレスによりアクセスされるのは、ＤＭＴ
ＬＢ７ａとＦＡＴＬＢ９ａ〜９ｄであり、アドレス変換
リクエスト２の仮想アドレスによりアクセスされるの
は、ＤＭＴＬＢ７ｂとＦＡＴＬＢ９ａ〜９ｄである。そ
して、ヒット検出回路３９とヒット検出回路４１では、
それぞれＤＭＴＬＢ７ａ，７ｂにおけるＴＬＢヒットの
検出をする。またこれと同時にヒット検出回路３５とヒ
ット検出回路３７では、それぞれＦＡＴＬＢ９ａ〜９ｄ
のエントリにおけるＴＬＢのヒット検出を行なう。更に
排他的論理和回路４３ａと４３ｂにより、ＤＭＴＬＢ７
ａでＴＬＢヒットした時に、ＤＭＴＬＢ７ａから読み出
されたアドレス変換後の物理アドレスにパリティエラー
が発生しているかどうかをチェックし、その結果をエラ
ー情報ビットとしてフラグ４３ｃに保存する。パリティ
エラーが発生している場合には、フラグ４３ｃにおいて
エラーフラグのビットがセットされてパリティエラーが
発生したことを示す。また、パリティエラーが発生して
いない場合には、フラグ４３ｃにおいてエラービットを
リセットしてパリティエラーが発生していないことを示
す。一方、同様に排他的論理和回路４５ａ，４５ｂにお
いても、ＤＭＴＬＢ７ｂでＴＬＢヒットした時に、ＤＭ
ＴＬＢ７ｂから読み出されたアドレス変換後の物理アド
レスにパリティエラーが発生しているかどうかをチェッ
クし、その結果をエラー情報ビットとしてフラグ４５ｃ
に保存する。演算制御部３からのアドレス変換リクエス
ト１，２によるいずれのアドレス変換の場合にも、ヒッ
ト検出回路３５又はヒット検出回路３７によりＦＡＴＬ
Ｂ９ａ〜９ｄでＴＬＢのヒットが検出された場合は、Ｄ
ＭＴＬＢ７ａまたはＤＭＴＬＢ７ｂでのＴＬＢのヒット
の有無に係わらず、セレクタ１１ａ，１１ｂによりヒッ
トしたＦＡＴＬＢ９ａ〜９ｄのエントリの物理アドレス
を選択してキャッシュメモリ制御部５に出力する。

【００３５】尚、アドレス変換リクエスト１又はアドレ
ス変換リクエスト２のいずれの場合においても、ＦＡＴ
ＬＢ９ａ〜９ｄにてＴＬＢのヒットが検出されなかった
た場合には、物理アドレスが得られるかは、ＤＭＴＬＢ
７ａまたはＤＭＴＬＢ７ｂでのＴＬＢのヒットの有無に
依存する。即ち、ＤＭＴＬＢ７ａまたはＤＭＴＬＢ７ｂ
でＴＬＢがヒットしていれば、セレクタ１１ａまたはセ
レクタ１１ｂは、ＤＭＴＬＢ７ａまたはＤＭＴＬＢ７ｂ
から読み出される物理アドレスを選択してキャッシュメ
モリ制御部５に出力する。

【００３６】アドレス変換リクエスト１又はアドレス変
換リクエスト２のいずれの場合においても、もし、ＤＭ
ＴＬＢ７ａまたはＤＭＴＬＢ７ｂにてＴＬＢがヒットし
なければ（ＴＬＢがミスヒットした場合には）、以下の
ような処理を行う。ミスヒットが発生したＤＭＴＬＢ７
ａまたはＤＭＴＬＢ７ｂのエントリに格納されている情
報（タグと物理アドレス）をＦＡＴＬＢ９ａ〜９ｄのい
ずれかに格納する。その後、ミスヒットしたＤＭＴＬＢ
７ａまたはＤＭＴＬＢ７ｂのエントリにミスヒットアド
レスおよびこのミスヒットしたアドレスに対応する物理
アドレス等のエントリ情報を登録するリプレース処理を
実行する。

【００３７】以下に、リプレース処理の説明をアドレス
変換リクエスト１の処理における場合を例にして説明す
る。

【００３８】まず、保持用レジスタ１３にラッチしてい
るミスヒットした仮想アドレスをレジスタ１７にラッチ
した後に、保持用レジスタ１３にリプレース用物理アド
レス（ミスヒットした仮想アドレスに対応する物理アド
レス）をラッチする。この保持用レジスタ１３にリプレ
ース用物理アドレスがラッチされた後、アドレス変換バ
ッファ機構１は、フラグ４３ｃにエラービットがセット
されているか又はリセットされているかを調べる。フラ
グ４３ｃがリセットされている場合（パリティエラーが
発生していない場合）には、ＤＭＴＬＢ７ａのミスヒッ
トしたエントリの情報をセレクタ２９を介してＦＡＴＬ
Ｂ９ａ〜９ｄのいずれかにコピーする。そして、セレク
タ２１はレジスタ１７を選択してＤＭＴＬＢ７ａのミス
ヒットしたエントリにレジスタ１７に保持されているミ
スヒットした仮想アドレスを登録する。また、セレクタ
２５は、保持用レジスタ１３を選択してＤＭＴＬＢ７ａ
のミスヒットしたエントリに保持用レジスタ１３に保持
されているリプレース用物理アドレス（ミスヒットした
仮想アドレスに対応する物理アドレス）を登録する。

【００３９】一方、フラグ４３ｃがセットされている場
合（パリティエラーが発生している場合）には、ミスヒ
ットしたエントリの情報をＦＡＴＬＢ９ａ〜９ｄのいず
れにもコピーしない。このコピーしない理由は、ミスヒ
ットしたエントリから読み出した情報にパリティエラー
が発生しているので、このパリティエラーが発生した情
報は以後の使用の対象にならないからである。セレクタ
２１，２５とセレクタ２９の選択により、保持用レジス
タ１３とレジスタ１７に保持されているミスヒットした
仮想アドレスとリプレース用物理アドレス（ミスヒット
した仮想アドレスに対応する物理アドレス）とをＦＡＴ
ＬＢ９ａ〜９ｄのいずれかに格納する。

【００４０】これにより、大容量のアドレス変換バッフ
ァを実現し、且つ、１クラスタで処理されるアドレス変
換を必要とする命令が増加しても並列処理が可能にな
る。

【００４１】また、リプレース処理によりＦＡＴＬＢ９
ａ〜９ｄにリプレースされた最新のアドレス情報が登録
されるので、ＤＭＴＬＢ７ａ，７ｂに故障が発生した場
合でもアドレス変換の動作を継続できる。

【００４２】更に、アドレス変換を行なう必要のある命
令が１クラスタに取りうる最大数配置され、その全ての
命令がＴＬＢミスヒットであり、且つ、その全てのアド
レスは異なるにもかかわらず同一のＴＬＢエントリにマ
ッピングされており、また、アドレス変換割り込みの戻
り番地も同一エントリであった場合でもＦＡＴＬＢ９ａ
〜９ｄに最新のリプレース情報が残っているため、アド
レス変換を実行することができる。

【００４３】なお、本発明は、ＴＬＢのエントリ構成、
ヒット検出、保護、複数のＴＬＢ間の情報一致化方法な
どの方式には制限はない。

【００４４】

【発明の効果】以上説明したように、本発明では、大容
量のアドレス変換バッファと複数のアドレス変換を伴う
命令を同時に実行するアドレス変換バッファとを備え
て、当該大容量のアドレス変換バッファに障害が発生す
ると当該大容量のアドレス変換バッファに記憶されてい
るデータを当該複数のアドレス変換を伴う命令を同時に
実行するアドレス変換バッファに記憶させるリプレース
処理を可能にすることにより、大容量のアドレス変換バ
ッファが故障しても動作の継続を実現できる。

【図面の簡単な説明】

【図１】本発明のアドレス変換バッファ機構の一実施例
を示す構成図である。

【図２】図１のアドレス変換バッファ機構をシステムに
適用した一実施例を示すブロック図である。

【符号の説明】

１アドレス変換バッファ機構７ａ〜７ｍダイレクトマッピング方式のアドレス変換
バッファ９，９ａ〜９ｄフルアソシアティブ方式のアドレス変
換バッファ１１ａ，１１ｂ，１１ｍセレクタ１７，１９レジスタ２１，２３，２５，２７，２９セレクタ３５，３７ヒット検出回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims

(57)【特許請求の範囲】

【請求項１】複数の命令を同時実行するＶＬＩＷ方式
の計算機において、仮想アドレスから物理アドレスにアドレス変換をするた
めのダイレクトマッピング方式のアドレス変換バッファ
と、仮想アドレスから物理アドレスにアドレス変換をするた
めのフルアソシアティブ方式のアドレス変換バッファ
と、前記ダイレクトマッピング方式のアドレス変換バッファ
でミスヒットが発生したとき、前記ミスヒットが発生し
たエントリのエラービットがリセット状態の場合には前
記ミスヒットが発生したエントリの情報を前記フルアソ
シアティブ方式のアドレス変換バッファにコピーし、前記ダイレクトマッピング方式のアドレス変換バッファ
のエントリのエラービットがセット状態の場合には、前
記ミスヒットが発生した仮想アドレスとこの仮想アドレ
スに対応する物理アドレスを前記フルアソシアティブ方
式のアドレス変換バッファに格納するリプレース手段と
を具備することを特徴とするアドレス変換バッファ機
構。