JPH0654478B2 - 計算機システム - Google Patents

計算機システム

Info

Publication number
JPH0654478B2
JPH0654478B2 JP61186129A JP18612986A JPH0654478B2 JP H0654478 B2 JPH0654478 B2 JP H0654478B2 JP 61186129 A JP61186129 A JP 61186129A JP 18612986 A JP18612986 A JP 18612986A JP H0654478 B2 JPH0654478 B2 JP H0654478B2
Authority
JP
Japan
Prior art keywords
tlb
processor
virtual
primary
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61186129A
Other languages
English (en)
Other versions
JPS6234257A (ja
Inventor
デイビツト・ブイ・ジエイムズ
Original Assignee
横河・ヒユ−レツト・パツカ−ド株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 横河・ヒユ−レツト・パツカ−ド株式会社 filed Critical 横河・ヒユ−レツト・パツカ−ド株式会社
Publication of JPS6234257A publication Critical patent/JPS6234257A/ja
Publication of JPH0654478B2 publication Critical patent/JPH0654478B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]

Description

【発明の詳細な説明】 ＜発明の技術分野＞ 本発明は大きな仮想番地空間を有し、かつそれを効率的
に物理番地空間にマツプできる計算機システムに関す
る。
＜従来技術とその問題点＞ 最新のコンピユータの多くはユーザ・プログラムが仮想
記憶番地からデータを取り出し、命令を実行できるよう
に構成されている。しかしながら、データ及び記憶モジ
ユールは依然として物理番地によりアドレスされなけれ
ばならない。したがつて、仮想番地を物理番地に変換す
るハードウエア・テーブルが用いられる。このようなハ
ードウエア・テーブルは仮想番地変換テーブル（ＶＡＴ
Ｔ）と呼称される。
仮想番地から物理番地への変換効率を改善するために、
ＶＡＴＴ内には、１プロセツサ・サイクル以内で命令を
実行するのに十分な速度を有する高速レジスタ・メモリ
部を設けている。このようなＶＡＴＴの典型的な位置
は、プロセツサの高速メモリ部分かその近くで、そのメ
モリには最近使用された番地変換エントリが格納され
る。この高速メモリ部は変換索引バツフア（ＴＬＢ）と
呼ばれる。プログラムの進行中、番地変換がＴＬＢ内に
見出される頻度が高く、それによりプログラムの実行が
高速化される。しかし、ＴＬＢにない番地変換が必要な
ときは、新らしいテーブル・エントリをＶＡＴＴからハ
ードウエアにより取り出し、ＴＬＢへエントリとしてロ
ードしなければならない。
ＴＬＢエントリの更新速度を上げるためにいろいろな方
法が開発されている。１つの方法は、ＶＡＴＴ内のエン
トリを単純に構成するものである。たとえば、ＶＡＴＴ
をシリアル仮想記憶番地の単純なテーブルやシリアルテ
ーブルを階層化して拡張するもので、D.Siewiorek，C.B
ellとA.Newellによる“計算機構造：原理と例（Compute
r Structures：Principles and Examples）”、マグロ
ーヒル、１９８２の２２７−２４３頁に述べられてい
る。そのような単純な組織によりＴＬＢ取り出しハード
ウエアの複雑さとコストを減らせるが、ＶＡＴＴ内の番
地構造を厳しく制限する。ハードウエアに実装された実
物理番地空間よりはるかに広い仮想記憶番地空間のばあ
いは、もつと複雑なＶＡＴＴ方式が望まれる。そのた
め、シリアル仮想番地テーブルやそれらのテーブルを含
む階層構造の大きさが物理メモリの大きさを越えてしま
うことがある。そこで、システムはテーブル全体のアク
セスが必要な場合、テーブルの１部を物理メモリとデイ
スクなどの低速メモリ間で入れ換えをおこなわなければ
ならない。
もう少し扱いやすい方法はＴＬＢ内の仮想番地をＶＡＴ
Ｔ内の物理番地に変換するときハツシユ関数を用いるも
ので、Ｍ．Houdek，G.Mitchellにより“大規模仮想番地
の変換”，ＩＢＭ System38Technical Development，
ＩＢＭ GS80−0239,1978の22頁から25頁に述べられて
いる。ハツシユ関数は変換テーブル・エントリに対しＶ
ＡＴＴの効率的検索を行うための擬似ランダム手法であ
る。ハツシユ関数の使用はＶＡＴＴエントリの検索をお
こなう柔軟な方法ではあるが、検索速度を劣化させるこ
とが多く、ＴＬＢ取り出しハードウエアのコストを上昇
させやすい。
＜発明の目的＞ したがつて本発明の目的は、ＴＬＢを速度により階層化
し、簡単なハードウエア構成でも高速性と柔軟性を失わ
ない仮想−物理番地変換のできる計算機システムを構成
することである。
＜発明の概要＞ 本発明の１実施例では、ＴＬＢの更新にハードウエアと
ソフトウエアの混成機構を用いる。番地変換の平均速度
を左右する重要な要因となる大部分のＴＬＢエントリの
取り出しは単純なハードウエア構成により実施される。
このハードウエアは、ＴＬＢ取り出し操作のうち複雑で
あるがめつたに使われない部分を実施するソフトウエア
に結合される。
ＴＬＢは２つのハードウエア部分にセグメント化され
る。１つはプロセツサかその近傍に置かれる高速一次Ｔ
ＬＢでもう１つはプロセツサ内か物理的にアドレスされ
る主メモリ内に置かれる低速二次ＴＬＢである。仮想番
地変換はまずプロセツサにより一次ＴＬＢを介して試み
られ、もし仮想番地変換が一次ＴＬＢ内にないと、ハー
ドウエアが二次ＴＬＢから新しいＴＬＢエントリを取り
出す。仮想番地変換が二次ＴＬＢにないと、プロセツサ
・トラツプが発生し、プロセツサの動作に割り込みが生
じたり停止したりする。そしてプロセツサ内のソフトウ
エアが所望のエントリをＶＡＴＴから二次ＴＬＢへある
いは一次、二次ＴＬＢの双方へ転送する。ＶＡＴＴから
二次ＴＬＢへあるいはＶＡＴＴから一次、二次ＴＬＢの
双方への転送は低頻度でかつソフトウエアでおこなわれ
るから、ＶＡＴＴの複雑さがシステム複雑度を増した
り、全般的なプロセツサ性能へ大きな影響を及ぼすこと
はない。したがつて、本発明は複雑なＶＡＴＴ構造を維
持することが可能で、ＴＬＢ取り出しハードウエアの複
雑さとコストを増加せずにＶＡＴＴに必要な記憶装置を
減らせる。
＜発明の実施例＞ 第１図は本発明の第１の実施例における混成ＴＬＢ取り
出し用のハードウエア・システム100のブロツク図であ
る。プロセツサ110にある一次ＴＬＢ120には小数の最近
使用された仮想から物理番地への変換が格納されてい
る。一次ＴＬＢ120は高速レジスタ・フアイルやランダ
ムアクセス・メモリ・チツプ（RAMs）に実装され、４か
ら64個のテーブル・エントリを持つものが代表的であ
る。一次ＴＬＢ120に割り当てられる大きさは、所望の
ＴＬＢエントリが一次ＴＬＢ120にないときに失われる
メモリサイクル数に依存する。例えば、所望のＴＬＢエ
ントリが一次ＴＬＢ120にないときに失われるのがたつ
たの４メモリサイクルである（低“ミス”ペナルテイ）
システムでは、一次ＴＬＢ120は４エントリだけ保持で
きればよいが、所望のＴＬＢエントリがＴＬＢ120にな
いときに１６メモリサイクル失われる（高“ミス”ペナ
ルテイ）システムでは、一次ＴＬＢ120は１６〜６４エ
ントリ保持するのが普通である。
最初に、プロセツサ110は一次ＴＬＢ120内の新しい番地
変換を直接検索する。一次ＴＬＢ120内にこの番地変換
がみつかれば、プロセツサはこの番地変換を用いて物理
番地を発生し、物理メモリ130から主メモリバス140を介
して所望のコードやデータを取り出す。一方、検索番地
が一次ＴＬＢ120のどのエントリにも対応しないとき
は、プロセツサ110内の周知のステートマシン取り出し
ハードウエア145を用いて、メモリバス140を介して二次
ＴＬＢ160より新しい変換エントリを取り出す。二次Ｔ
ＬＢ160は通常汎用ＲＡＭに実装される。二次ＴＬＢ160
へのアクセスは一次ＴＬＢ120へのアクセスに較べ低頻
度なので、二次ＴＬＢ160の速度は一次ＴＬＢ120のそれ
に較べ一般に４〜１６倍遅くともよく、従つてその容量
は一次ＴＬＢ120のそれに較べ一般に１６倍位としても
経済的である。二次ＴＬＢ160は取り出しハードウエア1
45の複雑度を軽減するため、直接マツプ・テーブル（各
キヤツシユ・テーブル・エントリが１つの番地変換に対
応する）構成になつている。別の方法として、二次ＴＬ
Ｂ160を第２図に示すような２方向連想マツプ・テーブ
ル200として構成することも可能である。２方向連想マ
ツプ・テーブル200では、プロセツサ110からの仮想番地
がブール論理210により処理され、一対の番地副テーブ
ル240、250に対する一対のインデツクス220、230を発生す
る。ブール論理210は一般に排他的論理和ゲートで構成
されており、各副テーブル240、250は各々二次ＴＬＢエ
ントリ全体の半分づつを包含している。ＶＡＴＴテーブ
ル・エントリ取り出し行程は次のように進行する。テー
ブル240のインデツクス220にあるＡＶＴＴテーブル・エ
ントリ260が一次ＴＬＢ120に転送される。もしこの第１
エントリ260が正しい仮想番地を包含していないとき
は、テーブル250のインデツクス230にある第２のテーブ
ル・エントリ270が一次ＴＬＢ120に転送される。
再び第１図に戻る。二次ＴＬＢ160から新しい変換エン
トリをメモリバス140を介し取り出しハードウエア145に
転送した後、新しいエントリによつて一次ＴＬＢ120を
更新する。プロセツサ110はこの新しいエントリを用
い、メモリバス140を介してメモリ130から指定されたコ
ードやデータを取り出す。もし、新しい仮想番地が比較
的大きな二次ＴＬＢ160に格納されていない場合は、Ｔ
ＬＢ取り出しハードウエア145によつてプロセツサ・ト
ラツプが発生され、プロセツサ110に割り込みがかか
る。このトラツプ期間に、第３図に示すプロセツサ110
内のソフトウエアが所望のデータをＶＡＴＴ170から二
次ＴＬＢ160へあるいは一次ＴＬＢ120と二次ＴＬＢ160
の双方へ転送する。ＶＡＴＴ170は全番地変換テーブル
を保持できるだけの大きさを持つ必要があり、所望の複
雑さのハツシユテーブルを同時に備えてい。そして、Ｖ
ＡＴＴ170はハツシユテーブルを用いるための複雑さの
故に二次ＴＬＢ160より４倍以上低速であるのが一般的
である。プロセツサ110が１度新仮想番地変換を受信す
ると、ソフトウエアはプロセツサのトラツプから復帰
し、プロセツサ110はトラツプを発生させた命令を再実
行する。
混成ＴＬＢ取り出し用ハードウエアシステム400の第２
の実施例を第４図に示す。一次ＴＬＢ120がメモリ130内
に配置された第１図の実施例にくらべ、このシステム40
0は、分離されたＴＬＢバス420を介して分離された二次
ＴＬＢ410をプロセツサ415に接続している。分離された
二次ＴＬＢ410は分離されたメモリモジユールを設ける
コストの追加や、ＴＬＢバス420の複雑さの追加によ
り、通常第１図に示すものより実装が高価につく。しか
しながら、このシステム400はより高い性能を達成でき
る。なぜなら、二次ＴＬＢ410内のメモリ素子の速度は
ＶＡＴＴ440とメモリ430内のメモリ素子の速度と独立に
選べ、かつＴＬＢバス420の速度は主メモリバス450と取
り出しハードウエア460の速度と独立に調整できるから
である。さらに、もつと性能を上げたいときは、二次Ｔ
ＬＢ410をプロセツサ415に近接してあるいはその中に配
置することも可能となる。
第３図に示すように、二次ＴＬＢトラツプが生じるとソ
フトウエアは物理メモリ130からＶＡＴＴインデツクス
を決定するためのＶＡＴＴハツシユテーブルを計算す
る。その後、ハツシユテーブル・エントリに基いて物理
メモリ130からＶＡＴＴエントリを取り出す。プロセツ
サ110からの仮想番地とＶＡＴＴエントリが比較され
る。両者が一致すれば、ＶＡＴＴエントリは物理メモリ
130から二次ＴＬＢ160（あるいは一次ＴＬＢ120と二次
ＴＬＢ160の双方）へ移され、ソフトウエアは二次ＴＬ
Ｂトラツプから復帰し、プロセツサ・ハードウエア110
はトラツプを生起した命令を再実行する。一方両者が一
致しない場合は、別のハツシユテーブル・エントリがあ
るかどうかを決めるテストをおこなう。そのようなＶＡ
ＴＴエントリがいくつかあれば、各エントリが順次テス
トされプロセツサ110からの仮想番地とＶＡＴＴのそれ
が同じかどうかを決定する。しかし、別のＶＡＴＴエン
トリがないときは、あるいは別のＶＡＴＴエントリの全
てが尽された後は、メモリ内のあるページにフオールト
・トラツプが生じ、オペレーテイング・システム・ソフ
トに所望の番地が物理メモリ130内に存在しないことを
報告させる。
最も近い番地変換は高速一次ＴＬＢ120に在駐している
のでメモリアクセスは非常に素早く（代表的には１プロ
セツサ・サイクル中に）おこなわれ、ハードウエア量も
最小でよい。加えて、ＶＡＴＴ170から二次ＴＬＢ160へ
の転送が比較的低頻度（時間的に0.1％以下が普通）
で、かつＶＡＴＴから二次ＴＬＢへの転送がソフトウエ
ア上でなされるので、ＶＡＴＴ170のサイズと複雑さは
プロセツサ110の複雑さと性能に大した影響を及さな
い。
＜発明の効果＞ 以上詳述した実施例から明らかなように、高頻度でアク
セスされる仮想−物理番地変換を単純なハードウエアＴ
ＬＢに格納し、低頻度でアクセスされる仮想−物理番地
変換はソフトウエアでおこなうようにしたので、ハード
ウエアの複雑さやコスト増大なしに効率よくかつ広範囲
の番地変換ができるから実用に供して有益である。
【図面の簡単な説明】 第１図は本発明の第１の実施例による混成ＴＬＢ取り出
しハードウエアのブロツク図、第２図は第１図に関連し
て用いられる２方向連想マツプ・テーブル、第３図は本
発明の１実施例におけるソフトウエアのフローチヤー
ト、第４図は本発明の第２の実施例における混成ＴＬＢ
取り出しハードウエアのブロツク図。 100：混成ＴＬＢ取り出し用ハードウエア・システム；1
10：プロセツサ；120：一次ＴＬＢ；130：物理メモリ；
140：主メモリバス； 145：取り出しハードウエア；160：二次ＴＬＢ；170：
ＶＡＴＴ；200：２方向連想マツプ・テーブル；210：ブ
ール論理；220,230：インデツクス；240、250：番地副テ
ーブル；260、270：ＶＡＴＴテーブル・エントリ；400：
混成ＴＬＢ取り出し用ハードウエア・システム；410：
二次ＴＬＢ；415：プロセツサ；420：ＴＬＢバス；42
5：一次ＴＬＢ；430：物理メモリ； 440：ＶＡＴＴ；450：主メモリバス；460：取り出しハ
ードウエア。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】次の（イ）〜（ニ）を含み（ホ）の特徴を
    有する、仮想記憶番地によりデータを取り出して命令を
    実行する、計算機システム。 （イ）最近使われた第１の仮想−物理番地変換セットを
    表わす第１のデータセットを格納する一次変換索引バッ
    ファ（以下一次ＴＬＢと呼称する）と前記一次ＴＬＢに
    接続されたＴＬＢ取り出しハードウェアとを内部に配置
    したプロセッサ。 （ロ）第１のバスにより前記プロセッサに接続され、前
    記データを格納する物理メモリ。 （ハ）第２の仮想−物理番地変換セットを表わす第２の
    データセットを格納し、前記プロセッサに接続されて前
    記第２のデータセットを前記プロセッサに供給する二次
    ＴＬＢ。 （ニ）前記物理メモリ内に格納されたデータへのアクセ
    スに必要な全ての仮想−物理番地変換を表わす第３のデ
    ータセットを格納し、該第３のデータセットを前記プロ
    セッサに供給する前記物理メモリに配置された仮想番地
    変換テーブル手段。 （ホ）前記プロセッサは所望の仮想番地に対する仮想−
    物理番地変換を取り出すため、前記一次ＴＬＢを検索
    し、該一次ＴＬＢに前記仮想−物理番地変換がないとき
    は、前記ＴＬＢ取り出しハードウェアにより前記二次Ｔ
    ＬＢを検索し、該二次ＴＬＢにも前記−仮想物理番地変
    換がないときは、前記ＴＬＢ取り出しハードウェアがプ
    ロセッサ・トラップを発生し、ソフトウエアにより前記
    仮想番地変換テーブル手段を検索する。
  2. 【請求項２】前記二次ＴＬＢが前記物理メモリに配置さ
    れてなる特許請求の範囲第１項記載の計算機システム。
  3. 【請求項３】前記二次ＴＬＢがＴＬＢバスを介して前記
    一次ＴＬＢに接続されてなる特許請求の範囲第１項記載
    の計算機システム。
JP61186129A 1985-08-07 1986-08-07 計算機システム Expired - Lifetime JPH0654478B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/763,485 US4774653A (en) 1985-08-07 1985-08-07 Hybrid hardware/software method and apparatus for virtual memory address translation using primary and secondary translation buffers
US763485 1985-08-07

Publications (2)

Publication Number Publication Date
JPS6234257A JPS6234257A (ja) 1987-02-14
JPH0654478B2 true JPH0654478B2 (ja) 1994-07-20

Family

ID=25067956

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61186129A Expired - Lifetime JPH0654478B2 (ja) 1985-08-07 1986-08-07 計算機システム

Country Status (7)

Country Link
US (1) US4774653A (ja)
EP (1) EP0215544B1 (ja)
JP (1) JPH0654478B2 (ja)
CA (1) CA1266530A (ja)
DE (1) DE3682008D1 (ja)
HK (1) HK13693A (ja)
SG (1) SG61092G (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006048164A (ja) * 2004-07-30 2006-02-16 Fujitsu Ltd 情報処理装置およびソフトウェアプリフェッチ制御方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060137A (en) * 1985-06-28 1991-10-22 Hewlett-Packard Company Explicit instructions for control of translation lookaside buffers
US5230045A (en) * 1986-11-12 1993-07-20 Xerox Corporation Multiple address space system including address translator for receiving virtual addresses from bus and providing real addresses on the bus
US5123101A (en) * 1986-11-12 1992-06-16 Xerox Corporation Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss
JPH0195347A (ja) * 1987-10-08 1989-04-13 Nec Corp アドレス変換方式
US4980816A (en) * 1987-12-18 1990-12-25 Nec Corporation Translation look-aside buffer control system with multiple prioritized buffers
US5239635A (en) * 1988-06-06 1993-08-24 Digital Equipment Corporation Virtual address to physical address translation using page tables in virtual memory
CA1325288C (en) * 1989-02-03 1993-12-14 Ricky C. Hetherington Method and apparatus for controlling the conversion of virtual to physical memory addresses in a digital computer system
US5329629A (en) * 1989-07-03 1994-07-12 Tandem Computers Incorporated Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access
JPH04128946A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd アドレス変換方式
US5423014A (en) * 1991-10-29 1995-06-06 Intel Corporation Instruction fetch unit with early instruction fetch mechanism
US5500948A (en) * 1991-10-29 1996-03-19 Intel Corporation Translating instruction pointer virtual addresses to physical addresses for accessing an instruction cache
US5465337A (en) * 1992-08-13 1995-11-07 Sun Microsystems, Inc. Method and apparatus for a memory management unit supporting multiple page sizes
US5493660A (en) * 1992-10-06 1996-02-20 Hewlett-Packard Company Software assisted hardware TLB miss handler
US5734731A (en) * 1994-11-29 1998-03-31 Marx; Elliot S. Real time audio mixer
US5873123A (en) * 1996-06-25 1999-02-16 International Business Machines Corporation Processor and method for translating a nonphysical address into a physical address utilizing a selectively nonsequential search of page table entries
US5940872A (en) * 1996-11-01 1999-08-17 Intel Corporation Software and hardware-managed translation lookaside buffer
US5956754A (en) * 1997-03-03 1999-09-21 Data General Corporation Dynamic shared user-mode mapping of shared memory
US6286062B1 (en) 1997-07-01 2001-09-04 Micron Technology, Inc. Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus
US6195734B1 (en) * 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6741258B1 (en) * 2000-01-04 2004-05-25 Advanced Micro Devices, Inc. Distributed translation look-aside buffers for graphics address remapping table
US6742103B2 (en) 2000-08-21 2004-05-25 Texas Instruments Incorporated Processing system with shared translation lookaside buffer
ATE545909T1 (de) 2001-05-28 2012-03-15 Texas Instruments Inc Multiprozessorsystem mit gemeinsamem adressenübersetzungspufferspeicher
US7299329B2 (en) 2004-01-29 2007-11-20 Micron Technology, Inc. Dual edge command in DRAM
KR100763846B1 (ko) * 2005-12-20 2007-10-05 삼성전자주식회사 변환테이블 에뮬레이션을 이용한 데이터 처리 시스템 및데이터 처리 방법
US8781931B1 (en) 2009-05-26 2014-07-15 Island Intellectual Property Llc Method and system for allocating deposits over a plurality of depository institutions
US9116845B2 (en) 2011-02-23 2015-08-25 Freescale Semiconductor, Inc. Remote permissions provisioning for storage in a cache and device therefor
US8949551B2 (en) 2011-02-23 2015-02-03 Freescale Semiconductor, Inc. Memory protection unit (MPU) having a shared portion and method of operation
US8639895B2 (en) 2011-07-14 2014-01-28 Freescale Semiconductor, Inc. Systems and methods for memory region descriptor attribute override
US11232042B2 (en) * 2019-11-15 2022-01-25 Microsoft Technology Licensing, Llc Process dedicated in-memory translation lookaside buffers (TLBs) (mTLBs) for augmenting memory management unit (MMU) TLB for translating virtual addresses (VAs) to physical addresses (PAs) in a processor-based system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829840A (en) * 1972-07-24 1974-08-13 Ibm Virtual memory system
JPS52149444A (en) * 1976-06-08 1977-12-12 Fujitsu Ltd Multiplex virtual space processing data processing system
DE2641722C3 (de) * 1976-09-16 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Hierarchisch geordnetes Speichersystem für eine datenverarbeitende Anlage mit virtueller Adressierung
US4206503A (en) * 1978-01-10 1980-06-03 Honeywell Information Systems Inc. Multiple length address formation in a microprogrammed data processing system
JPS5687282A (en) * 1979-12-14 1981-07-15 Nec Corp Data processor
US4356549A (en) * 1980-04-02 1982-10-26 Control Data Corporation System page table apparatus
US4386402A (en) * 1980-09-25 1983-05-31 Bell Telephone Laboratories, Incorporated Computer with dual vat buffers for accessing a common memory shared by a cache and a processor interrupt stack
US4481573A (en) * 1980-11-17 1984-11-06 Hitachi, Ltd. Shared virtual address translation unit for a multiprocessor system
JPS5948879A (ja) * 1982-09-10 1984-03-21 Hitachi Ltd 記憶制御方式
JPH0658646B2 (ja) * 1982-12-30 1994-08-03 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション デ−タ持続性が制御される仮想記憶アドレス変換機構
US4612612A (en) * 1983-08-30 1986-09-16 Amdahl Corporation Virtually addressed cache
JPS60107156A (ja) * 1983-11-16 1985-06-12 Hitachi Ltd デ−タ処理システム
US4654790A (en) * 1983-11-28 1987-03-31 Amdahl Corporation Translation of virtual and real addresses to system addresses
US4680700A (en) * 1983-12-07 1987-07-14 International Business Machines Corporation Virtual memory address translation mechanism with combined hash address table and inverted page table

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006048164A (ja) * 2004-07-30 2006-02-16 Fujitsu Ltd 情報処理装置およびソフトウェアプリフェッチ制御方法
JP4520790B2 (ja) * 2004-07-30 2010-08-11 富士通株式会社 情報処理装置およびソフトウェアプリフェッチ制御方法

Also Published As

Publication number Publication date
EP0215544B1 (en) 1991-10-16
EP0215544A1 (en) 1987-03-25
US4774653A (en) 1988-09-27
SG61092G (en) 1992-09-04
CA1266530A (en) 1990-03-06
HK13693A (en) 1993-02-26
DE3682008D1 (de) 1991-11-21
JPS6234257A (ja) 1987-02-14

Similar Documents

Publication Publication Date Title
JPH0654478B2 (ja) 計算機システム
US6470437B1 (en) Updating and invalidating store data and removing stale cache lines in a prevalidated tag cache design
US5493660A (en) Software assisted hardware TLB miss handler
US5230045A (en) Multiple address space system including address translator for receiving virtual addresses from bus and providing real addresses on the bus
US5123101A (en) Multiple address space mapping technique for shared memory wherein a processor operates a fault handling routine upon a translator miss
US5282274A (en) Translation of multiple virtual pages upon a TLB miss
EP0813713B1 (en) Lookaside buffer for address translation in a computer system
JP4065660B2 (ja) 機能が並列に分散された変換索引バッファ
US6622211B2 (en) Virtual set cache that redirects store data to correct virtual set to avoid virtual set store miss penalty
US5018061A (en) Microprocessor with on-chip cache memory with lower power consumption
JP3666689B2 (ja) 仮想アドレス変換方法
US20060026381A1 (en) Address translation information storing apparatus and address translation information storing method
JP2603476B2 (ja) データ取り出し方法
JPH0652511B2 (ja) 情報処理装置のアドレス変換方式
KR960001945B1 (ko) 우선변환참조버퍼에서 적중수를 증가시키기 위한 장치
JPH04352256A (ja) メモリ空間を節約する方法および装置
JP2000122916A5 (ja)
CN104991869B (zh) 一种微处理器存储管理方法
US6349362B2 (en) Scheme to partition a large lookaside buffer into an L2 cache array
US20090150335A1 (en) Achieving coherence between dynamically optimized code and original code
US5539892A (en) Address translation lookaside buffer replacement apparatus and method with user override
JPH06236353A (ja) マルチプロセッサ・コンピュータ・システムのシステム・メモリの並行性を増大する方法およびシステム
EP0439924B1 (en) Improved external memory accessing system
JP2768503B2 (ja) 仮想記憶アドレス空間アクセス制御方式
US8688952B2 (en) Arithmetic processing unit and control method for evicting an entry from a TLB to another TLB

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250