JPH0658646B2 - デ−タ持続性が制御される仮想記憶アドレス変換機構 - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は一般的にはコンピュータに記憶サブシステム、
とりわけ当業者には、仮想記憶として知られた記憶装置
に構成された記憶サブシステムに関する。さらに詳しく
言えば、本発明は、仮想アドレスを実アドレスに変換し
記憶階層内である特有の制御機能を遂行するための装置
に関する。

最新のコンピュータシステムにおいては、プログラムは
実行に際して、システム内のどこかすなわち、キヤツシ
ユ／主記憶装置／直接アクセス記憶装置（ＤＡＳＤ）の
記憶階層のあるレベルあるいは分散システムネツトワー
クの別のノードに存在するデータまたはコードのアクセ
スを頻繁に試みる。最も基本的なシステムにとつて、こ
のアクセスを行うためにはプログラムが何を理解しなけ
ればならないかを、考えてみよう。

−データ（またはコード）はどこに所在するか、その場
所によつて、一般に、アクセスのためにどんな種類のア
ドレスを用いるべきかが決まる。（例えば、２４ビツト
の主記憶アドレス、デイスクトラツク上のアクセスアド
レス、またはネツトワークのノードアドレス）。また、
そのアクセスを遂行するためにどんな種類の命令を用い
るべきも場所によつて決まる（例えば、主記憶アクセス
の場合はロード／記憶／分岐、デイスクアクセスの場合
はチヤネル指令ワード、ネツトワークアクセスの場合は
通信プロトコル）。

−このデータの他のプログラムによつて共有されている
か。このデータが共有されていれば、一定のロツクが維
持されていない限りはアクセスを進行させることはでき
ない。このプログラムがなそうとしているデータの変更
を他のプログラムに知られたくない場合は、記憶命令は
ある私用アドレスに向けられるべきである。

−当該データが回復可能であるべきか。もしそうであれ
ば、必要な場合に、前と同じ状態のデータを検索できる
ように、あるジヤーナリング方法を実施しなけれじなら
ない。

こうした極めて基本的システムにおいて、各々のアクセ
スの際にこれらを区別することを実際にプログラムが要
求されていたと仮定する。そうすると、次のような事が
起こるであろう。

−プログラムを一般的に適用可能にしようとすると、最
も頻繁に発生する“単純で安全”な要求の場合でさえ、
言い換えれば、主記憶装置に在る私用の回復不能データ
の場合でさえ、そのアクセスは非常に遅くなるであろ
う。

＾プログラムをうまく働かせるためにそのアクセスモー
ドを１つに固定してしまうと、そのプログラムは異なる
性質を有するデータに対しては正しく実行されないであ
ろう。

−プログラムは複雑でかつ大規模で、しかもエラーを発
生しやすいものとなるであろう。

最近のシステムは、程度の差はあれ、こうした問題に取
り組んできた。例えば、 −再配置アーキテクチヤによつて、一般に、私用の回復
不能な一時的データおよびプログラムを、１６ビツトな
いし３２ビツトのアドレスサイズ（通常、計算上の一時
的な要求にとつては適切）で統一的にアドレス指定する
ことができる。再配置アーキテクチヤが適切な“索引”
ハードウエアを用いて実施される場合、そうしたアクセ
スのほとんどがキヤツシユまたは主記憶装置の速度で行
われる。この索引ハードウエアが役に立たない場合（こ
れは１００回試行して１回起こるよりも少なし頻度であ
る）のにみ、システムは再配置テーブル構造をアクセス
する。再配置テーブルが役に立たない場合（すなわちデ
ータが主記憶装置にない場合）のにみ、システムに“ペ
ージ不在”のオーバヘツドが生じる。従つて、真に必要
な場合だけオーバヘツドが解決される。これは、良好な
アーキテクチヤおよびその実施の目的である。

−プログラム実行の範囲を超えてデータを維持する場合
は、最新のシステムでは、ロード／記憶／分岐命令の代
わりに、ソフトウエアで実現される“アクセス方式”へ
の明示要求によつてアクセスを行うことを要求される。
こうしたアクセス方式は、一般に、“レコード”および
“フアイル”と呼ばれる定義された一定の基礎群に構成
されるデータを支援する。アクセスのための“命令”
は、一般に、“読取り／書込み”または“ゲツト／プツ
ト”と呼ばれる。

データは共有されないか、または、回復不能である。そ
れは、実際に主記憶装置（或るバツフア領域）に記憶さ
れているかも知れない。しかしアクセスの度に、プログ
ラムはこのような明示的な“読取り／書込み”呼出しを
行わねばならない。こうして、アクセス方式が適切に定
義されれば、それによつて、基本的システムにおけるよ
りも複雑でなくかつ一般的に適用できるプログラムが生
成される。しかしながらこうしたアクセスの性能は、一
律に、ロード／記憶よりも劣つたものとなり、アクセス
されるデータを適切な基礎群タイプに構成する必要が生
じる。

−データが共有されるか、または、回復可能な場合は、
最新のシステムでは、ソフトウエアで実現される“デー
タベースサブシステム”への明示要求を必要とする。こ
うしたアクセスは、一般的に、アクセス方式の場合のア
クセスに比べて極めて遅い。この原因は、ロツクおよび
ジヤーナル管理の機能を付加しているということだけで
なく、サブシステムが支援する基礎群の種類（例えば関
係、階層）がそれ自体さらに複雑であるということにも
ある。

ここでも、データが、実際にはさらに簡単な構造で主記
憶装置のバツフア内にあるかも知れないが、アクセス要
求の度にオーバヘツドの問題が生じる。

“チエツクポインテイング”と呼ばれる手段を用いて一
時的なデータの回復を支援するシステムもある。この場
合、プログラムが回復可能なアプリケーシヨンを書こう
とすれば、３つの異なつた手段を取り扱わねばならな
い。３つの手段とは、計算データのためのチエツクポイ
ンテイング、フアイルのための明示バツクアツプ、およ
びデータベースのための“確約”命令である。

−ＩＢＭシステム／３８は、少なくとも、全てのデータ
のとつて統一的なアドレス指定構造を提供するという点
に関して言えば、大多数のシステムよりも進んでいる。
しかしながら、すべてのアドレスは極めて長く、多くの
アクセスは極めて遅く、アーキテクチヤを実施するため
に多大な記憶領域およびハードウエアを必要とする、と
いう犠牲のもとにこれが提供されているのであり、ま
た、共有または回復のための統一的な手法を提供するも
のではない。

１台または複数台の基本処理ユニツトによつて実行され
る多数のコンピュータプログラムが１つの記憶装置を共
有するための様々な手法がこれまで知られている。プロ
グラムによつて共有されている記憶装置は極めて大きな
新記憶容量を必要とする。その容量は、記憶装置の実際
の容量よりも遥かに大きいことが多い。例えば、システ
ムが３２ビツトアドレス方式を使用しているとすれば、
仮想記憶のアドレス指定可能な２^３２バイトが使用可能
である。こうした仮想記憶空間は、通常、所定数の領域
すなわちセグメントに分けられるものとして考えられて
いる。各々のセグメントは所定数のラインから成るペー
ジに分けられ、各々のラインは所定数のバイトを有して
いる。従つてセグメントおよびページの指定、すなわ
ち、仮想記憶に割当てられたアドレスは、プログラムに
よつて任意に指定されるものであつて、主記憶装置にお
ける実際の記憶位置を示すものではない。従つて、仮想
セグメントおよび仮想ページは主記憶装置全体にわたつ
て通常は任意の場合に位置して、必要に応じて外部記憶
装置から主記憶装置にスワツプインしたり、主記憶装置
から外部記憶装置にスワツプアウトしたりする。

主記憶装置内でのセグメントおよびページの位置が可変
のため、仮想アドレスから真の、すなわち実アドレスへ
の変換が必要である。この変換には、通常、主記憶装置
内にあつてページフレームテーブルと呼ばれる一組のア
ドレス変換テーブルを用いる。大きな仮想システムにお
いては、非常に多くのアドレス変換テーブルが使用され
ている。これは様々な方法によつて構成できる。こうし
たあらゆる構成において必須の特徴は、特定の仮想アド
レスが前記テーブルにおいて該仮想アドレスに対する実
アドレス（もしあれば）を含む記憶位置へ理論的に写像
されなければならないということである。

機能的には、こうしたアドレス変換テーブルの動作は次
のとおりである：特定の仮想アドレスの上位ビツトを用
いて前記変化テーブルの特定のセクシヨンをアクセスす
る。使用される上位ビツトは１つの特定のフレームすな
わちセグメントに関係する。そうして次に、下位ビツト
を用いて特定の仮想アドレスがその中に含まれるかどう
か、およびもし含まれていれば、どの実アドレスがそれ
に関連しているかを検査する。仮想フレームアドレスに
よつて指定される各々のページデーブルは、１つのフレ
ームに含まれる全てのページの実記憶位置を含んでい
る。従つて、１つの特定のフレームが例えば１６ページ
に分けられるとすれば、フレームの各々に対して１６個
のページテーブルが存在し、更にページテーブルの特定
の組を指定するエントリを持つた１つのフレームテーブ
ルが別にある。以上の説明は一般化されており、ページ
テーブルとＣＰＵの生成した仮想アドレスを出発点とす
るページテーブルアドレス指定手段とを利用してアドレ
ス変換を組織化する多くの異なつた方法があることを理
解されたい。後の発明の良好な形態の説明において、基
本的に上述のような機能的構成を有するハツシユアドレ
ステーブル（ＨＡＴ）および逆ページテーブル（ＩＰ
Ｔ）を詳述する。

実際にアドレス変換を行う場合は、システム構成全体の
細部およびページテーブルの使用には関係なく、ページ
・フレームテーブルへの適切な入口点が作成され、与え
られた仮想アドレスを引き数として用いてページテーブ
ルがアクセスされる。そうして、通常は、複数回の記憶
アクセスを経て、ページテーブルの所望のエントリが見
い出される。通常、その時点において、全てのシステム
プロトコルに従つていたかどうかが検査され、もしそう
ならば、要求されたページの実アドレスがページテーブ
ルからアクセスされる。仮想アドレスのバイト部すなわ
ち“バイトオフセツト”は、本来、相対アドレスであ
り、実ページおよび仮想ページにおいて同じである。従
つて、仮想アドレスの所望の実ページアドレス部が、一
旦、変換されれば、バイトオフセツト部は実ページアド
レス場所と連結されて主記憶装置の実バイトアドレスを
与える。

現行の仮想記憶システムにおいてよく知られているとお
り、記憶装置をアクセスするたびにいちいち仮想アドレ
スの変換をなしくてもよいように、最近使用された仮想
アドレスから実アドレスへの変換が、本発明においても
使用する登録簿索引テーブル（ＤＬＡＴ）または変換索
引緩衝機構（ＴＬＢ）と呼ばれる一組の高速アクセス可
能なテーブルあるいは高速記憶装置に記憶される。こう
したテーブルあるいは緩衝機構は、通常、高速アクセス
可能な特別の記憶装置であり、これは前述のページフレ
ームテーブルよりもさらに高速にアクセスできる。これ
によつて、頻繁に使用される仮想アドレスをこのテーブ
ルに記憶しそれを高速にアクセスすれば、コンピュータ
の実行時間を大幅に節約できる。ＴＬＢアドレス変換シ
ステムの効率のよさは、所定のプログラム実行において
ある仮想ページがアクセスされた場合それに続いて同じ
ページが何度もアクセスされるという事実に基づいてい
る。前述のように、続いて起こるアクセスがページ内の
異なつたラインおよびバイトに対して行われる場合でさ
えも、仮想ページアドレスから実ページアドレスへの変
換は、どのラインまたはどのバイトがアドレス指定され
るかに関係なく、そのページに関する限り同じである。

ＴＬＢを用いればページフレームテーブル内で必要な変
換を大幅に減ずることができる。従つて、仮想記憶シス
テム全体の性能を格段に高めることができる。

こうした従来の再配置システムの有する別の問題は、ジ
ヤーナリング問題の処理である。すなわち、現プログラ
ムが実行中でデータを使用している間、外部記憶装置内
にデータの複製を保持しておくことである。従つて、ハ
ードウエアまたはソフトウエアに何らかの障害が発生し
ても、もとのデータの有効な複製は依然として使用可能
である。このような機能は、従来、時間を浪費する複雑
なハードウエアおよびソフトウエアによつて実現されて
おり、要求されるジヤーナリング機能のために再び記憶
装置の性能低下という犠牲を強いることになる。

従来技術 前述のようにコンピュータ技術においては、長年にわた
つて仮想記憶システムが普及してきた。何らかの再配置
すなわちアドレス変換手段によつて仮想アドレスを実ア
ドレスに変換しなければならないということもまたよく
知られている。こうしたアドレス変換手段においては、
仮想アドレスから実アドレスへの可変換性が保証されて
いなければならない。この主題に関する特許および論文
を全て挙げることはできないが、以下に挙げる従来技術
はアドレス変換機構の代表的な例であつて、かつ本発明
に最も係りの深い従来技術を示すものである。

Berglund他による米国特許第３８２８３２７号は、アド
レスに上位アドレスを付加することによつて記憶装置を
拡張するための従来の記憶制御手法を示している。この
上位ビツトはプログラムによつて明示されるアドレスの
一部ではないが、割込みモード、Ｉ／Ｏモード等の別の
システムモードによつて制御される。この特許は記憶装
置拡張システムに関するものであるが、この記憶装置拡
張システムには同時にアドレス変換ハードウエアが提供
されている。Bourke他による米国特許第４０４２９１１
号または主記憶装置拡張の為のシステムが示され、アド
レス変換手段を明らかに含んでいる。しかしながらこれ
ら２つの米国特許は、ＴＬＢ及びページフレームテーブ
ルの両方に特別のロツクビツトを用意するという事だけ
でなく、仮想アドレス拡張の概念をも開示していない。

論文George Radin,“The 801 Minicomputer”，ACM SIG
PLAN NOTICES,第１７巻、第４号、１９８２年４月号、
３９ないし４７ページ、には非常に高速の記憶サブシス
テムに大きく依存する動作特性を持つた実験的なコンピ
ュータに関する一般的な記載が示されている。本発明の
再配置機構はこのようなコンピュータに特に適している
であろう。

Bourke他による米国特許第４０５００８４号には、スタ
ツクセグメンテーシヨンレジスタを備えたアドレス再配
置変換器を含む記憶構成が示されている。この特許に示
される特別のセグメンテーシヨンレジスタは、本発明で
用いるような拡張された仮想アドレスの記憶というより
はむしろ主記憶装置内の物理ブロツクに割り当てられた
実アドレスの記憶を目的としている。

Mitchell他のよる別国特許第４２５１８６０号には、広
大な仮想アドレス記憶を実現するための仮想アドレス指
定装置を有する記憶アドレス指定システムが示されてい
る。この特許は、仮想アドレスをセグメント部とオフセ
ツト部とに分割することを開示している。しかしなが
ら、セグメント部およびこれに係るセグメントレジスタ
はアドレス分割を行う適切な手段として用いられるもの
であつて、本発明のアドレス変換機構とはその動作が全
く異なる。

Birney他による米国特許第４０３７２１５号に示されて
いるシステムは、特定の実記憶ブロツクを指定するため
に一連のセグメンテーシヨンレジスタを利用するという
点において、前記米国特許第４０５００９４号に極めて
類似している。この特許は、さらに特別のセグメンテー
シヨンレジスタに組み込まれる“読取り専用”有効ビツ
トの使用に関した記載もある。こうしたビツトは、本発
明の再配置機構のハードウエアに設けられる特殊目的の
ロツクビツトとは全く異なるものである。

Cordi他による米国特許第４０７７０５９号には、ジヤ
ーナリングおよびコピーバツクを容易に行うための特別
の制御手段を備えた階層記憶システムが示されててい
る。この特許には、複数の２重記憶装置もまた示されて
いる。これによつて、現行データを一方の記憶装置に保
持して、後続のジヤーナリングオペレーシヨンおよびコ
ピーバツクオペレーシヨンを容易に行うために、変更を
他方の記憶装置に通知する。この特許のハードウエアお
よび制御手段は本発明のロツクビツトシステムとは全く
異なるものである。

Hogan他による米国特許第４０５３９４８号には、登録
簿索引テーブル（ＤＬＡＴ）の各エントリに対してカウ
ンタを含む特別の手段を備えたアドレス変換システムが
示されている。

Hoffman他による米国特許第４２１８７４３号は、ＩＢ
Ｍシステム／３８の再配置アーキテクチヤに関して以下
に列挙する多数の特許の例である。この特許は仮想記憶
コンピュータシステムにおいてＩ／Ｏが処理するアドレ
ス指定を簡単にする方法を示唆している。仮想記憶シス
テムの課題に係る他の特許は米国特許第４１７００３９
号、第４２５１８６０号、第４２７７８６２号、および
第４２１５４０２号である。

Cordi他による米国特許第４０２０４６６号もまた、ジ
ヤーナリングおよびコピーバツク手順を容易に行うため
の特別の手段を組み込んだ記憶システムを示すものであ
る。この特許は、本発明のコツクビツト制御手段とは全
く関係がない。

Lawlorによる米国特許第３９４２１５５号は仮想記憶シ
ステムのセグメント区分形式を開示しているが、この特
許で使用されているセグメント化は、仮想アドレスを拡
張するために利用される本発明のセグメント化オペレー
シヨンとは全く異なるものである。

種々のハツシユ方式を用いて仮想記憶変換機構をアクセ
スする例として米国特許第４２１５４０２号を挙げてお
く。

発明の概要 本発明の手法に従つて、アドレス変換および全体的な記
憶制御機能に対してハードウエアおよびソフトウエアを
十分に利用した仮想記憶サブシステムが提供される。シ
ステム内の全てのデータおよびプログラムは、それらが
どこに所在するのか、それらが一時的であるのか、カタ
ログされているのか、共有されているのかまたは私用の
ものなのか、回復可能なのかまたは回復不能なのか、と
いうことに関係なく、一様にアドレス指定される。この
ことは、例えば、キヤツシユ内に存在する私用の回復不
能な計算データがキヤツシユの速度で回復されることを
意味する。しかしながら他の結果は、データがたとえ共
有されていても、キーを保持する特定のプログラムによ
るアクセスもまたキヤツシユの速度で行われる。

このように、この種の一様なアドレス指定すなわち“単
一レベル記憶”アドレス指定を可能にしたここに開示す
る記憶サブシステムの構成は、３２ビツトの仮想アドレ
スのシステム内に装置を含んでいる。この仮想アドレス
はＣＰＵによつて生成されるもので、そのうちの４ビツ
トは１６個の１２ビツトセグメントレジスタセットを指
定する。選択されたセグメントレジスタの内容と仮想ア
ドレスの残りの２８ビツトとを連結して４０ビツトの有
効アドレスを生成する。従つて、各セグメントは、２
^２８バイトまでのデータを含むことができることが容易
に理解されるであろう。この新しい４０ビツトのアドレ
スは依然として仮想アドレスであることに留意された
い。実アドレスが存在するか否かを判断するために高速
の部分連想式変換索引緩衝機構を初めにアクセスするこ
とによつてこの４０ビツトのアドレスが変換される。実
アドレスが存在しない場合は、他の変換システムのよう
に、ページテーブルを参照してアドレス変換を実施す
る。

本構成の他の独特の特徴は、変換索引緩衝機構だけでな
くさらにページフレームテーブル内にも、ロツキング、
ジヤーナリングおよび許可を検査するための特殊ロツク
ビツトを設けることである。各々の実アドレスに対して
変換索引緩衝機構およびページフレームテーブルに複数
のロツクビツト（実施例では１６個）が設けられること
に留意されたい。１ページ内の各ラインに対して１つの
ロツクビツトが与えられ、システム内のジヤーナリング
制御のために利用される。アクセス手段およびソフトウ
エア手段がさらにシステムに設けられ、それによつてこ
うしたビツトはハードウエアだけでなくソフトウエアに
よるアクセスも可能である。

本発明の主な目的は非常に大きな仮想アドレス空間を有
する仮想記憶サブシステムを提供することである。

本発明の他の目的は全ての記憶オペレーシヨンクにおい
て“単一レベル記憶装置”として機能するような記憶サ
ブシステムを提供することである。

本発明の他の目的は不正確な変換テーブルを使用したこ
とによるアドレス指定エラーが発生しにくいような記憶
サブシステムを提供することである。

本発明の他の目的はそうした仮想記憶サブシステム内で
ジヤーナリングおよび関連するデータ保護を極めて容易
に行う制御機構を提供することである。

本発明の他の目的はソフトウエアおよびハードウエアの
いずれにとつても使用可能であるそうした制御機構を提
供することである。

本発明のこうした目的、特徴、および利点は、添付図面
に図示するように以下に示す発明の好ましい実施例の詳
細な記述から明らかになるであろう。

図面の説明 第１図は本発明のアドレス変換およびアクセス制御シス
テムの主要部の機能ブロツク図である。

第２図は本アドレス変換機構において使用されるセグメ
ントレジスタの形式を表わす図である。

第３図は有効アドレスから仮想アドレスへの変換を示す
機能ブロツク図とデータ流れ図の組合せである。

第４図は有効アドレスから実アドレスへのアドレス変換
機構の全体を示すブロツク図とデータ流れ図との組合せ
である。

第５図は本発明のアドレス変換機構全体で使用される変
換索引緩衝機構の構成とその内容を示す図である。

第６図は組合されたハツシユアンカーテブル／逆ページ
テーブルを概念的に示す図と、所与の仮想アドレスに対
してＴＬＢエントリが見い出されない場合のこうしたテ
ーブルの動作を示すデータ流れ図である。

第７図は記憶装置内に記憶された実際のハツシユアンカ
ーテーブル／逆ページテーブルの構成および内容を図式
的に示す図である。

第８図は各Ｉ／Ｏアドレスと共に利用される参照および
変更ビツトの形式を示す。

第９図はＩ／Ｏベースアドレスレジスタの構成を示す図
である。

第１０図はＲＡＭ指定レジスタの形式を示す図である。

第１１図はＲＯＳ指定レジスタの形式を示す図である。

第１２図は変換制御レジスタの形式を示す図である。

第１３図は記憶例外レジスタの形式を示す図である。

第１４図は記憶例外アドレスレジスタの形式を示す図で
ある。

第１５図は被変換実アドレスレジスタの形式を示す図で
ある。

第１６図はトランザクシヨン識別レジスタの形式を示す
図である。

第１７図は１６個のセグメントレジスタのうちの１つの
内容を示す図である。

第１８．１図、第１８．２図、および第１８．３図は変
換索引緩衝機構の各々において各ページ参照のために利
用される３つのフイールドの形式を図式的に示す。ここ
に開示する実施例においては２つの独立した変換索引緩
衝機構が存在すること、該緩衝機構の各々において一時
に記憶される実ページ参照が１６個存在すること、に留
意されたい。

好ましい実施例の説明 本発明の目的はここで開示される記憶制御装置によつて
一般的に達成される。この記憶制御装置は、前に一般的
な形で述べたアドレス変換アーキテクチヤを実施するホ
ストＣＰＵ記憶チヤネルと接続する。アドレス変換アー
キテクチヤは後でさらに詳しく説明する。変換機構は、
１６メガバイトまでの容量を有する記憶装置とのインタ
ーフエースに要する論理を含む。記憶装置はインタリー
ブしてもしなくてもよいし、スタテイツク型でもダイナ
ミツク型でも構わない。変換機構は機能的に３つのセク
シヨンに分けられる（第１図参照）。ＣＰＵ記憶チヤネ
ルインターフエース（ＣＳＣ）１０の論理は共通フロン
トエンド（ＣＦＥ）部１２からなる。このＣＦＥ部１２
は記憶キヤネルからアドレス変換論理１４および記憶制
御論理１６へ適切なプロトコルを提供する。記憶チヤネ
ルとの通信は全てこの論理によつて取り扱われる。アド
レス変換論理は、記憶チヤネルより受け取つた仮想アド
レスを、記憶装置のアクセスに用いられる実アドレス
に、変換する。この論理は１６個の合同クラスを有する
２ウエイのセツトアソシアテイブとして構成された変換
索引緩衝機構（ＴＬＢ）を含む。必要な場合に主記憶装
置にあるページテーブルから自動的にＴＬＢエントリを
再ロードする論理が設けられる。記憶制御論理１６はア
ドレス変換論理１４から記憶装置へのインターフエース
を提供する。この論理はダイナミツクメモリリフレツシ
ユ制御もまた備えている。

本発明は、主として、周知のコンピュータ回路、装置、
および機能ユニツトの新規な組合せと機能動作とに関す
るものであつて、それらの特定の詳細な構造に係るもの
ではない。従つてこれらの周知の回路、装置、およびブ
ロツクの構造、制御および、配置は本発明に関係する部
分だけを詳細に示した容易に理解できるブロツク表現お
よび機能図の形で図面に示されている。これは、構造的
な細部によつて本発明が不明瞭になつてしまうことのな
いようにするためである。この構造的細部はその機能的
な記述だけで当業者には容易に明らかなものである。本
発明に係るそうした特徴を強調するために、さらに、こ
れらのシステムの様々な部分は適切に整理され機能的に
記述されている。以下の記述により、当業者は開示され
た記憶サブシステムの実施可能性を理解でき、さらに、
様々なコンピュータアーキテクチヤの任意の１つにそれ
を組み込むことができるであろう。

第１図は本アドレス変換システムの前述の機能部を示
す。本アドレス変換システムは超ＬＳＩ技術によつて１
つの論理チツプに集積できるであろう。

本システムでアドレスが変換されるか（仮想アドレスと
して取扱われるか）実アドレスとして取扱われるかは、
ＣＰＵ記憶チヤネル（ＣＳＣ）上の変換モードビツト
（Ｔビツト）の値によつて制御される。ＣＳＣに要求を
出す各装置は要求の度に変換モードビツトの値を制御す
る。ＴビツトはＣＰＵが供給する記憶装置アクセス命令
の適切なフイールドから取り出される。Ｉ／Ｏ装置によ
る記憶装置アクセスの場合は、Ｔビツトの値はアダプタ
接続機構によつて生成される。Ｔビツトが１の場合は、
記憶装置アドレス（命令取出し、データロード、データ
記憶）は変換される。Ｔビツトが０の場合は、記憶装置
アドレスは実アドレスとして取扱われる。

ここに開示されたアーキテクチヤにおいては、変換が行
われない記憶装置要求にとつては、記憶装置保護は有効
ではない。

参照および変更の記録は、変換が行われるかどうかには
関係なく全ての記憶装置要求にとつて有効である。

アドレス変換が行われる場合は、変換操作は以下に示す
ように論理的に進められる。

また以下に示すような厳密な論理シーケンスではなく異
なる各部の機能を並行に実行するようにしてもよい。

本アドレス変換機構は“単一レベル記憶”アドレス指定
構造を実現する。ここに開示された好ましい実施例では
アドレス変換は以下に示す事柄を支援する。

１．複数の独立した仮想アドレス空間 ２．４ギガバイトのアドレス空間 ３．要求時ページング ４．２０４８バイトまたは４０９６バイトのページ ５．記憶装置保護 ６．命令およびデータのための共有セグメント ７．１２８バイトのラインのジヤーナリングおよびロツ
キング ８．１６メガバイトまでアドレス指定可能な実記憶 ９．実ページごとの参照ビツトおよび変更ビツト 10.実アドレスロード、ＴＬＢエントリ無効化、および
記憶装置例外アドレスのためのハードウエア支援 記憶装置は、各々２５６メガバイトの容量を有する４０
９６個のセグメントから成る、単一の４０ビツト仮想ア
ドレス空間に写像されているかのごとく取り扱われる。
ＣＳＣより受け取つた３２ビツトのアドレスのうち上位
４ビツトを用いて１６個のセグメントレジスタのうちの
１つを選択し、選択されたセグメントレジスタの内容１
２ビツトと、有効アドレスの残りの２８ビツトとを連結
することによつて、３２ビツトのアドレスを４０ビツト
の（長形式仮想）アドレスに変換する。そうして変換機
構が記憶装置アクセスのために４０ビツトの仮想アドレ
スを実アドレスに変換する。容易にわかるように、ハー
ドウエアをわずかに変更するだけで仮想アドレスの大き
さを変更することも可能である。

アドレス指定可能な記憶装置の容量は、常に、４ギガバ
イトのみである。言い換えれば、１６個のセグメントレ
ジスタによつて各々２５６メガバイトの容量を有する１
６個のセグメントが指定可能である。従つてオペレーテ
イングシステムは適切な値をセグメントレジスタにロー
ドすることによつて複数の独立した仮想アドレス空間を
生成することができる。限られた場合には、このように
して、２５６個の全く独立した４ギガバイトアドレス空
間を生成できるかも知れないが、（中核コードのよう
な）幾つかのセグメントが複数のアドレス空間で共有さ
れる可能性の方が高い。なお、異なるセグメントレジス
タに同一の値（セグメント識別子）をロードしておくこ
とによって、異なるタス間でセグメントを共有すること
が可能となる（特にタスク間通信の場合などに有益であ
る）。

ＩＢＭシステム／３７０と同様な記憶装置保護が２Ｋバ
イトまたは４Ｋバイトのページ単位で備えられる。２５
６メガバイトのセグメントごとに独立して指定される保
護キー（Ｓ／３７０のＰＳＷにあるキーと等価なもの）
によつて記憶保護および取出し保護が達成される。

接続記憶クラスに対するサポートは、各仮想ページに関
連する一組のロツクビツトによつて与えられる。このロ
ツクビツトは記憶装置保護の粒度を記憶装置の“ライ
ン”にまで効果的に拡張し（２Ｋページの場合は１２８
バイト、４Ｋページの場合は２５６バイト）、こうして
オペレーテイングシステムは持続変数の変更を検知しそ
れを自動的にジヤーナリングすることができる。ここ
で、持続記憶クラスは、その内容が例えばデイスクフア
イル記憶装置に永続的に記憶されているものを意味す
る。

以下の用語は本明細書中で使用され、明瞭かつ簡便のた
めにここで定義される。

バイトインデツクス ２Ｋバイトページの場合、ページまたはページフレーム
内で１つのバイトを識別するための０ないし２０４７
（１１ビツト）の範囲の数値［４Ｋバイトページの場合
は０ないし４０９５（１２ビツト）］。バイトインデツ
クスは有効アドレスの下位１１ビツト［１２ビツト］か
ら取り出される。

変更ビツト 各ページフレームに関連するビツト。

そのフレームに対して記憶装置参照（書込みのみ）が成
功した場合は常に“１”にセツトされる。

有効アドレス 記憶チヤネル上の装置によつて生成される３２ビツトの
記憶チヤネルアドレス。このアドレスは、命令取出し、
データロード、またはデータ記憶の際にホストＣＰＵに
よつて生成できる。また、ＤＭＡアドレスのように、記
憶チヤネル上のＩ／Ｏ装置によつて生成することもでき
る。

ライン １２８バイトごとの境界を有する１ページの１２８バイ
ト部。これは１つのロツクビツトによつて制御される記
憶量である。

ロツクビツト 持続記憶セグメントの各ページに関連した１６ビツトの
うちの１つ。各ロツクビツトは記憶装置の１つのライン
に関連する。トランザクシヨンＩＤ、書込みビツト、お
よびロツクビツトの値を組合せて、１つのラインに対
し、持続記憶セグメントにおいて記憶装置アクセス要求
が許可されているかまたは禁止されているかを決定す
る。ページ ２０８４バイト［または４０９６バイト］の境界で区切
られた２０４８バイト［または４０９６バイト］の記憶
単位。“ページ”は正しくは仮想記憶に関し、一方、
“ページフレーム”は実記憶に関するものであるが、歴
史的に“ページ”は仮想記憶および実記憶のいずれにも
使用されている。

ページフレーム ２０４８バイト［または４０９６バイト］の境界で区切
られた２０４８バイト［または４０９６バイト］の記憶
単位。ページはページフレーム内または外部記憶装置
（すなわちデイスク）上に存在する。

ページテーブル 主記憶装置内のハツシユアンカーテーブルおよび逆ペー
ジテーブルのエントリを組合せたもので、仮想アドレス
から対応する実アドレスの変換に用いられる（ここでは
ＨＡＴ／ＩＰＴと称する）。

保護キー 各セグメントレジスタにある１ビツトの値であつて、現
在実行中のプロセスが所与のセグメント内のデータをア
クセスできるかどうかを示す。この保護キーは機能的に
はＩＢＭシステム／３７０のＰＳＷキーと似ているが、
アドレス指定可能な全ての記憶域に対して大域的に適用
されるのではなく、各セグメントに対して個々に適用さ
れる。

実アドレス 変換操作の結果。実ページインデツクス（１０ビツトな
いし１３ビツト）と有効アドレスの下位１１ビツト［ま
たは１２ビツト］を連結したもの（実ページインデツク
ス｜｜バイトインデツクス）。

実ページインデツクス 実記憶のページフレームを識別するための０ないし８１
９２（１３ビツト）の範囲の数値。この値を１０ビツト
まで減らすことによつて、実記憶の最大容量を２Ｋバイ
トのページで２Ｍバイトまでに制限する場合もある。

参照ビツト 各ページフレームに関連するビツト。そのフレームに対
して記憶装置参照（読取りまたは書込み）が成功した場
合は常に“１”にセツトされる。

セグメントＩＤ ２５６Ｍバイトの仮想記憶セグメントを識別するための
０ないし４０９５（１２ビツト）の範囲の数値。セグメ
ントＩＤと仮想ページインデツクスとを連結して、４０
ビツト仮想アドレス空間の１ページを指定する。

記憶装置キー 特定の１ページの関連した保護レベルを識別するため
の、各ＴＬＢエントリ内の２ビツトの値。このキーは、
機能的にはシステム／３７０の各ページに関連した記憶
装置と同様である。

ＴＬＢ 変換索引緩衝機構。ＴＬＢは仮想−実写像を含むハード
ウエアである（常にこの写像の一部のみをＴＬＢに含ま
せる場合もある）。この写像の他に、各ＴＬＢエントリ
は、変換ＩＤ、記憶装置キー、およびロツクビツトのよ
うな、それに関連するページに係る他の情報を含む。

トランザクシヨンＩＤ 現在ＴＬＢエントリにロードされている一組のロツクビ
ツトの“所有者”を識別するための０ないし２５５（８
ビツト）の範囲の数値。

仮想アドレス セグメントＩＤと有効アドレスの下位２８ビツトとを連
結することによつて本アドレス変換機構内で形成される
４０ビツトのアドレス値。（すなわち、セグメントＩＤ
｜｜仮想ページインデツク｜｜バイトインデツクス）。

仮想ページインデツクス ２Ｋバイトページの場合、仮想記憶セグメント内の１ペ
ージを識別するための０ないし１３１０７２（１７ビツ
ト）の範囲の数値［４Ｋバイトページの場合は０ないし
６５５３６（１６ビツト）］。仮想ページインデツクス
は有効アドレスのビツト４〜２０［４〜１９］から取り
出される。

記号｜｜は連結を表わす。

本アドレス変換機構を支援するのに要するハードウエア
を以下に説明する。実施態様によつてはフイールド幅を
変更することもできることに留意されたい。

ＴＬＢは任意のエントリ数から成り、各エントリは或る
ページの仮想アドレスからその実アドレスへの変換を制
御する。

ＴＬＢの詳細な構成は実施態様に依存する。２つの実施
態様が可能である。セグメントＩＤ｜｜仮想ページイン
デツクスによつてアドレス指定され、かつ、実記憶フレ
ームあたり１つのエントリを含む内容アドレス記憶装置
（ＣＡＭ）。ＣＡＭエントリのインデツクス（序数）は
実ページインデツクスに等しい。仮想ページインデツク
スの下位ビツトの或る数値によつてアドレス指定される
セツトアソシアテイブＴＬＢ。実ページインデツクスは
ＴＬＢエントリの１つのフイールドに含まれる。

ＴＬＢの形に対する唯一の制約は、非ＣＡＭ型の実施が
少なくとも２ウエイのセツトアソシアテイブでなければ
ならないことである。各ＴＬＢエントリは、ＩＯＲ命令
およびＩＯＷ命令を用いて、個別に、ＣＰＵから読み取
られたり書き込まれたりする。ＴＬＢエントリは以下に
示すフイールドを含む。

３２ビツトの入力有効アドレス（ＣＰＵまたはＩ／Ｏ装
置より）は、初めに、セグメント識別子を有効アドレス
に連結することによつて４０ビツトの仮想アドレスに拡
張される。仮想アドレスは、次に、等価な実アドレスへ
の変換のために変換ハードウエアに供給される。仮想ア
ドレスは以下に示すプロセスによつて実アドレスに変換
される。

入力有効アドレスの上位４ビツトを用いてセグメントテ
ーブルを検索し、１６個のセグメントのうちの１つを選
択する。

１２ビツトのセグメント識別子、“特殊セグメント”ビ
ツト、およびキービツトは、選択されたセグメントレジ
スタから得られる。１２ビツトのセグメント識別子は仮
想アドレスの生成のために用いる。特殊セグメントビツ
トおよびキービツトは次の示すアクセス有効化のために
用いる。第２図はセグメントテーブルの形式を示してい
る。

１２ビツトのセグメント識別子は入力有効アドレスのビ
ツト４ないしビツト３１に連結されて４０ビツトの仮想
アドレスを生成する。有効アドレスのうち、２Ｋページ
の場合は下位１１ビツト、または４Ｋページの場合は、
１２ビツトが、選択された実ページのためのバイトアド
レスとして使用される。これらのビツトは変換プロセス
によつて変更されることはない。仮想アドレスの残りの
２９（２８）ビツトは、次に、変換ハードウエアに与え
られる。第３図は、セグメント識別子および記憶装置有
効アドレスを用いて行われる仮想アドレスの生成を示
す。

本明細書に示すアドレス変換システムは、最後に使用さ
れた仮想アドレス（本実施例では３２）の変換を含む変
換索引緩衝機構（ＴＬＢ）を、利用する。変換のために
新しい仮想アドレスがＴＬＢに与えられる場合に、ハー
ドウエアを用いてＴＬＢエントリを主記憶ページテーブ
ルから更新する。変換ハードウエアの簡単化されたデー
タフローを第４図に示し、各ＴＬＢの形式を第５図に示
す。

システムは、１ＴＬＢあたり１６個のエントリを備えた
２つのＴＬＢ（１６個の合同クラスを備えた２ウエイの
セツトアソシアテイブ）を利用する。仮想ページインデ
ツクスの下位４ビツトが同時に両方のＴＬＢをアドレス
指定するのに用いられる。各ＴＬＢのアドレスタグエン
トリは、仮想ページインデツクスの残りのビツト（２Ｋ
ページの場合は２５ビツト、４Ｋページの場合は２４ビ
ツト）に連結されたセグメント識別子と、比較される。
２つの比較のいずれかが等しくかつそのＴＬＢエントリ
が有効（有効ビツトによつて示される）ならば、関連す
るＴＬＢが所与の仮想アドレスのための変換情報を含
む。

選択されたＴＬＢエントリ内の実ページ番号フイールド
（ＲＰＮ）は主記憶装置にある実ページの番号を含む。
実ページ番号は所与の仮想アドレスに写像される。これ
が特殊セグメントでない場合は、アクセスが許可される
前に、ＴＬＢエントリからのキービツトとセグメントレ
ジスタからのキービツトとを用いて、記憶装置保護違反
の有無を検査する。セグメントレジスタの特殊ビツトで
示されるようにこれが特殊セグメントである場合は、ア
クセスが許可される前に、ロツクビツト処理が実行され
る。記憶装置保護機構は、特殊セグメント処理と同様、
後で説明する。アクセスが許可されれば、主記憶装置が
アクセスされて、そのページの関連する参照および変更
ビツトが更新される。参照および変更ビツトのセツトも
後で説明する。

２つのＴＬＢの比較から一致が得られない場合は、アド
レス変換論理は主記憶装置にあるページテーブルエント
リから不在ＴＬＢエントリの再ロードを試みる。主記憶
ページテーブルは実記憶に常駐し、論理的には２つの部
分すなわちハツシユアンカーテーブル（ＨＡＴ）と逆ペ
ージテーブル（ＩＰＴ）から成る。ＨＡＴはハツシング
によつて任意の仮想アドレスを任意の実ページに写像で
きる。

逆ページテーブル（ＩＰＴ）は各々の実ページフレーム
に関連する仮想アドレス（もしあれば）を指定する。Ｉ
ＰＴは実ページ番号によつて指標されるエントリのアレ
イとして構成され、各エントリはそれに関連するセグメ
ントＩＤおよび仮想ページ番号を含む。

ＩＰＴは実ページ番号によつて指標されるので、所与の
実アドレスに対する仮想アドレスを決定するのは極めて
容易である。所与の仮想アドレスに対する実アドレスを
効率よく決定するためは、ハツシングによつて仮想アド
レスをアンカー点に写像すること、およびエントリを連
鎖してハツシユ衝突を解決すること、が必要である。こ
れは当業者には容易に理解されるであろう。

ハツシユアンカーテーブル（ＨＡＴ）は論理的にはＩＰ
Ｔから分離されている（ハードウエアの効率化という理
由から物理的にはＩＰＴに組み込まれているが）。第６
図に示すように、ハツシユ関数は仮想アドレスをＨＡＴ
内の１つのエントリのインデツクスに変換し、そのエン
トリが同じＨＡＴインデツクスを持つたＩＰＴエントリ
（実ページ）の連鎖における最初のエントリを指定す
る。仮想アドレスの一致を求めてＩＰＴエントリの連鎖
を探索した場合、所望の仮想アドレスに対するＩＰＴイ
ンデツクス（従つて実アドレス）が得られるか、又は、
一致が見出されることなく（ページが写像されていな
い）探索が終了する。本実施例では実記憶の各ページに
対して１つのＨＡＴおよびＩＰＴエントリが存在する。

仮想アドレスから実アドレスへの変換は、初めに、有効
アドレスの選択された下位ビツトとセグメント識別子か
らのビツトとを排他的にオアすることによつて、達成さ
れる。この“ハツシユされた”アドレスはＨＡＴへの指
標付けに用いられる。選択されたＨＡＴエントリは所与
の仮想アドレスのための、探索されるべきＩＰＴエント
リのリストの開始点へのポインタである。探索されるべ
きＩＰＴエントリのリスト内のエントリは、次の探索す
べきＩＰＴエントリを指定する各エントリ内のポインタ
によつてリンクされている。ＩＰＴエントリ中のフラグ
ビツトを用いて探索連鎖の終了点が示される。ハツシン
グは、一般に幾つかの異なつた有効アドレスに対して同
じＨＡＴアドレスを生成するので、探索されるべきＩＰ
Ｔ連鎖には仮想アドレスエントリが幾つか含まれている
ことに留意されたい。

ハードウエアの効率化という理由から、ＨＡＴおよびＩ
ＰＴは、１つのインデクシング構造でアドレス指定でき
る１つの構造に組み合わされる。組み合わされたＨＡＴ
およびＩＰＴには、実記憶の各ページに対して１つのエ
ントリが存在する。例えば、２Ｋバイトのページで構成
された１Ｍバイトの実記憶は５１２のエントリを要し、
４Ｋバイトのページで構成された５１２Ｋバイトの実記
憶は１２８のエントリを要する。組み合わされたＨＡＴ
およびＩＰＴのエントリの形式は、第７図に示す。ＨＡ
Ｔ／ＩＰＴは各エントリに対して１６バイトを有し、テ
ーブルサイズの倍数のアドレス場所から始まる。

各エントリの第１ワードはアドレスタグを含む。アドレ
スタグはセグメント識別子と仮想ページインデツクスと
を連結して作られる。２Ｋページの場合は、アドレスタ
グは２９ビツト、４Ｋページの場合は２８ビツトである
ことに留意されたい。４Ｋのページサイズが使用された
とすれば、２８ビツトのアドレスタグがビツト３ないし
ビツト３０に記憶される。ビツト２は予約されている。
第１ワードは、さらに、２ビツトキーを含む。２ビツト
キーは後に説明する記憶装置保護のために使用される。

第２ワードは、ＨＡＴポインタ、ＩＰＴポインタ、およ
び各ポインタのための有効ビツトを含む。ポインタの使
用については後で説明する。

第３ワードは、書込み保護、ロツクビツト、および特殊
セグメントのためのＴＩＤを含む。これらのフイールド
の使用についても後で説明する。

第４ワードはＴＬＢの再ロードには使用されず、将来の
使用に備えて予約されている。

ＨＡＴ／ＩＰＴベースアドレスは変換制御レジスタ（後
で説明する）内の１つのフイールドであり、これを用い
て主記憶ページテーブルの開始アドレスを計算する。Ｈ
ＡＴ／ＩＰＴベースアドレスに含まれる値は、記憶装置
およびページのサイズに依存して表１に示す量で乗算さ
れて、それによつて、主記憶ページテーブルの開始アド
レスが得られる。表１は、さらに、記憶装置サイズおよ
びページサイズの各々に対するＨＡＴ／ＩＰＴのサイズ
も示す。

ＨＡＴアドレス生成 前述のように、ＨＡＴインデツクスは、セグメント識別
子から選択されたビツトと有効アドレスからのビツトと
を排他的オアして計算される。使用されるビツト数は、
計算の結果、得られるインデツクスがＨＡＴ／ＩＰＴの
ｎ個のエントリのうちの１つを選択するように選ぶ。こ
のハツシング操作を第６図に示す。ＨＡＴインデツクス
生成に用いるビツトを表２に列挙する。選択されたＨＡ
Ｔエントリの記憶アドレスは、 ＨＡＴ／ＩＰＴベースアドレス＋ＨＡＴインデツクス｜
｜０１００ として計算される。

選択されたＨＡＴエントリがアクセスされて、ＩＰＴ探
索連鎖が空いているかどうかを判定するために空きビツ
トが検査される。もし空きビツトが１ならば、所与の仮
想アドレスへ写像されるページは存在せず、後で説明す
るように、“ページ不在”が報告される。もし、空きビ
ツトが０ならば、ＩＰＴ探索連鎖にエントリが存在して
ＩＰＴ内のエントリが探索される。そのとき、選択され
たＨＡＴエントリのＨＡＴポイントフイールドが、ＩＰ
Ｔ探索連鎖の開始点へのポインタとして使用される。以
上のようにハツシング操作のパラメータとしてセグメン
ト識別子から選択されたビツトを用いることにより、Ｉ
ＰＴ探索連鎖を平均的に短くすることができる。これ
は、前述のセグメントテーブル（第２図）にオペレーテ
イングシステムによりタスクないしはプロセスによつて
異なるセグメント識別子を割当てることができるためで
ある。

前にアクセスされたＨＡＴポインタは、ＩＰＴへの開始
インデツクスとして使用される。最初のＩＰＴエントリ
の記憶装置アドレスは、 ＨＡＴ／ＩＰＴベースアドレス＋ＨＡＴポインタ｜｜０
０００ として計算される。

ＩＰＴ内の最初のエントリに対してアドレス指定が行わ
れ、そのアドレスタグと所与の仮想アクセスとの比較が
行われる。両者が一致すれば、仮想アドレスに割り当て
られた実ページが見つかつたことになり、不在ＴＬＢエ
ントリを再ロードすることができる。ＴＬＢエントリの
再ロードは後で説明する。両者が一致しなければ、ＩＰ
ＴポインタをアクセスしてＩＰＴ探索を続行する。ＩＰ
Ｔポインタは、 ＨＡＴ／ＩＰＴベースアドレス＋ＨＡＴポインタ｜｜０
１００ として計算される。次にＩＰＴポインタがアクセスされ
て、ＩＰＴ探索連鎖に付加的なエントリが存在するかど
うかを判定するために最終ビツトが検査される。最終ビ
ツトが０ならば、付加的なエントリが存在し探索処理を
続行する。最終ビツトが１ならば、探索されるべき付加
的なＩＰＴエントリは存在せず、“ページ不在”が報告
される。

探索されるべき付加的なＩＰＴエントリが存在すれば、
探索のための次のＩＰＴエントリのアドレスは、 ＨＡＴ／ＩＰＴベースアドレス＋ＩＰＴポインタ｜｜０
０００ として計算される。このアドレスを用いてＩＰＴの次の
エントリをアクセスし、選択されたエントリに含まれる
アドレスタグと所与の仮想アドレスとの比較を行う。両
者が一致すれば、仮想アドレスに割り当てられた実ペー
ジが見つかり、不在ＴＬＢエントリを再ロードすること
ができ。両者が一致しなければ、探索されるべき次のエ
ントリへのポインタをアクセスして探索処理を続行す
る。次のエントリへのポインタのアドレスは、 ＨＡＴ／ＩＰＴベースアドレス＋ＩＰＴポインタ｜｜０
１００ として計算される。次に、このワードがアクセスされ
て、ＩＰＴ探索連鎖に付加的なエントリが存在するかど
うかを判定するために最終ビツトが検査される。最終ビ
ツトが１ならば、探索されるべき付記的なＩＰＴエント
リは存在せず、“ページ不在”が報告される。最終ビツ
トが０ならば、付記的なエントリが存在し探索処理を続
行する。ＩＰＴエントリのアドレスタグが所与の仮想ア
ドレスと一致するか、または、一致が見出されずかつ最
終ビツトが探索連鎖内でそれ以上のエントリの存在はな
いということを示すまでは、現ＩＰＴポインタを用いて
前述の処理によつて後続のエントリのアクセスが行われ
る。

以下の記載は、仮想アドレスからＩＰＴエントリのイン
デツクス（従つて対応する実アドレス）への変換に要す
るステツプれを要約したものである。

(1)仮想ページ番号の下位１３ビツトを選択する。これ
は、４Ｋバイトのページが使用されていれば有効アドレ
スのビツト７ないし１９であり、２Ｋバイトのページが
使用されていればビツト８ないし２０である。

(2)有効アドレスのビツト０ないし３で指定されるセグ
メントレジスタの１２ビツトの内容を選択する。左端に
“０”ビツトを連結して１３ビツトのフイールドを形成
する。

(3)ステツプ(1)および(2)からの２つの１３ビツトフイ
ールドを排他的オアして１３ビツトのハツシユアンカー
テーブルエントリ番号を形成する。

(4)ステツプ(3)の値を左方に４ビツトだけシフトする。
これは物理的に所望のＨＡＴエントリを含むＩＰＴエン
トリの開始点のバイトオフセツトを形成する。

(5)ＨＡＴ／ＩＰＴエントリのアドレスを計算する。こ
れは、ステツプ(4)の結果とＩＰＴの開始アドレスを加
算することによつてなされる。ＩＰＴが、２のべき乗バ
イトの境界の所から始まるように制約されていれば、こ
の“加算”はＯＲまたは連結で置き換えてもよい。

(6)空きＩＰＴ連鎖を検査する。ＨＡＴ／ＩＰＴエント
リの“Ｅ”（“空き”）ビツトを検査する。Ｅ＝１なら
ば、ＩＰＴ連鎖は空いている（ＨＡＴポインタは無
効）：探索が不成功に終る；仮想ページは写像されてい
ない。

(7)ＩＰＴ連鎖が空いていなければ、アドレス指定され
たＨＡＴ／ＩＰＴエントリからＨＡＴポインタを選択す
る。この１３ビツトの値は、同じハツシユ結果［ステツ
プ(3)］を有するエントリの連鎖内の最初のＩＰＴエン
トリのインデツクスである。

(8)ＩＰＴインデツクの値を左方に４ビツトだけシフト
する。これは、仮想アドレスの一致を検査すべきＩＰＴ
エントリの開始点のバイトオフセツトを形成する。

(9)ＩＰＴエントリのアドレスを計算する。これは、ス
テツプ(8)の結果とＩＰＴの開始アドレスとを加算する
ことによつてなされる。ＩＰＴが、２のべき乗バイトの
境界の所から始まるように制約されていれば、この“加
算”はＯＲまたは連結で置き換えてもよい。

(10)仮想アドレスの比較。セグメントＩＤをＩＰＴエン
トリからの仮想ページ番号（２８ビツトまたは２９ビツ
ト）に連結したものと、有効アドレスで指定されたセグ
メントレジスタの内容［ステツプ(2)］を有効アドレス
の仮想ページ番号に連結したものと、を比較する。

(11)一致すれば、探索は成功裏に終る。このエントリは
所望の仮想アドレスに対応するものである。そのインデ
ツクス番号は要求された実ページ番号に等しい。

(12)一致しなければ、連鎖の終りを検査する。ＩＰＴエ
ントリの“Ｌ”（“最終”）ビツトを検査する。Ｌ＝１
ならば、そこがこの連鎖における最終のＩＰＴエントリ
である。探索は不成功に終り、仮想ページは写像されて
いない。

(13)連鎖の終りでなければ、ＩＰＴエントリからＩＰＴ
ポインタフイールドを選択する。この１３ビツトの値
は、検査されるべき、次のＩＰＴエントリのインデツク
スである。

(14)ステツプ(8)へ進む。

ＴＬＢ再ロード 所与の仮想アドレスに一致するアドレスタグフイールド
を持つたＩＰＴエントリが見つかると、不在ＴＬＢエン
トリが再ロードされる。再ロードは、不在仮想アドレス
の合同クラスに対して最も長い間使用されなかつたＴＬ
Ｂエントリを選択することならびに選択されたエントリ
に所与の仮想アドレスタグフイールド、対応する実ペー
ジ番号およびキービツトをロードすること、から成る。
もしこれが、セグメントレジスタ内の特殊ビツトによつ
て指示されるような特殊セグメントであるならば、書込
みビツト、ＴＩＤ、およびロツクビツトも再ロードされ
る。

各合同クラスで最も長い間使用されなかつたＴＬＢエン
トリを決定するのにハードウエアが使用される。仮想ア
ドレスの下位ビツトが合同クラスを確定するので、あと
は、どのＴＬＢが選択されたエントリを置換すべきであ
つたのかを決定するだけでよい。そうして、どのＴＬＢ
が、所与の合同クラスにおいて最も長い間参照されなか
つたエントリを有していたかという事に基づいて、２つ
のＴＬＢのうちの一方が選択される。

所与の合同クラスに対して最も長い間使用されなかつた
ＴＬＢエントリがひとたび決定されれば、選択されたＴ
ＬＢエントリを再ロードすることができる。アドレスタ
グフイールドおよびキービツトは、主記憶装置に含まれ
るＩＰＴエントリから再ロードされる。このエントリの
アドレスはＩＰＴ探索プロセスにおいて予め計算されて
いる。探索プロセス中に計算されたＩＰＴテンイツクス
は実ページ番号に等しいので、この値を用いてＴＬＢの
実ページ番号フイールドを再ロードする。セグメントレ
ジスタ内の特殊ビツトによつて示されるように、これが
特殊セグメントである場合は、ＴＩＤおよびロツクビツ
トも再ロードされる。ＴＩＤおよびロツクビツトは、選
択されたＩＰＴエントリの第３ワードをアクセスするこ
とによつて再ロードされる。

記憶装置アクセス制御 本アドレス変換機構は２つのアクセス制御機構を提供す
る。第１の機構は非特殊セグメント用で、実記憶の各ペ
ージに対する読取り／書込み保護を与える。第２の機構
は特殊セグメント専用で、持続データタイプを支援する
のに用いられる。これらのアクセス制御機構は変換され
たアクセスにだけ適用する。もしいずれかの機構によつ
て違反が検知されれば、記憶装置アクセスは終了して、
後で説明するように例外が報告される。

記憶装置保護処理 記憶装置保護処理は非特殊セグメントだけに適用する。
ＴＬＢによつてひとたび仮想アドレスと実アドレスとの
対応がとられると、適正なアクセス権限を保証するた
め、要求されたアクセスが検証される。この機能によつ
て各ページはアクセスなし、読取り専用、または読取り
／書込みとしてマークされる。

アクセス制御は、選択されたセグメントレジスタ内の１
ビツトの保護キー、ＴＬＢエントリ内の２ビツトキー、
およびアクセスがロード操作であるのか記憶操作である
のか、ということに関係している。アクセスは表３に示
すようにして制御される。

もしアクセスが許可されなければ、変換は終了して保護
例外がＣＰＵに報告される。

ロツクビツト処理 ロツクビツト処理は、選択されたセグメントレジスタ内
の特殊ビツトによつて示される特殊セグメントだけに適
用にされる。特殊セグメントは持続データを支援するの
に用いられる。ロツクビツト処理によつて、オペレーテ
イングシステムは持続変数の変更を自動的に監視するこ
と、変更をジヤーナルに記録すること、陰のページを生
成すること、および、データベースの一貫性確保のため
の他の処理を実行すること、が可能である。ロツクビツ
トは、また保護の単位を記憶装置保護機能によるページ
サイズ（２Ｋバイトまたは４Ｋバイト）から、１２８バ
イトまたは２５６バイトのラインまで、細かくする。２
Ｋページの場合は１２８バイトの保護単位が実現され、
４Ｋページの場合は２５６バイトの保護単位が実現され
る。２Ｋページの場合は有効アドレスのビツト［２１：
２４］によつて個々のラインのロツクビツトが選択さ
れ、４Ｋページの場合は有効アドレスのビツト［２０：
２３］によつて個々のラインのロツクビツトが選択され
る。

アクセス制御は、選択されＴＬＢエントリ内の１ビツト
の書込みキー、選択されたラインのロツクビツト値、Ｔ
ＩＤ比較、およびそのアクセスがロード操作であるのが
記憶操作であるのか、ということに関係している。アク
セスは表４に示すようにして制御される。

ロツクビツト違反の報告にはデータ記憶例外が使用され
る。この違反は必ずしもエラーを表わすものではなく、
単に、新たに変更されたラインがオペレーテイングシス
テムによつて処理されるべきである、という事を表わす
ものでよい。

参照および変更ビツトは実記憶の各ページごとに備えら
れる。これらのビツトは本アドレス変換機構の外部のア
レイの中にあつて、記憶装置アクセスの度に要求に応じ
て更新される。参照ビツトは、読取りまたは書込みのた
めに対応する実ページがアクセスされると、１にセツト
される。変更ビツトは、対応するページが書き込まれる
と、セツトされる。

関連するＣＰＵからのＩ／Ｏ読取り命令（ＩＯＲ）およ
びＩ／Ｏ書込み命令（ＩＯＷ）によつて、参照および変
更ビツトをアクセスすることができる。実記憶の各ペー
ジのための参照および変更ビツトは、Ｉ／Ｏベースアド
レスレジスタにＸ｀１０００´を加えたものによつて指
定されるＩ／Ｏアドレスの所から始まる。所与のページ
のための参照および変更ビツトのＩ／Ｏアドレスは次式
によつて与えられる。

Ｉ／Ｏアドレス＝Ｉ／Ｏベースアドレスレジスタによつ
て指定されたアドレス ＋Ｘ｀１００１´ ＋ページ番号 各Ｉ／Ｏアドレスは実記憶の１ページに対する参照ビツ
トおよび変更ビツトを含む。参照ビツトおよび変更ビツ
トの形式を第８図に示す。

参照ビツトおよび変更ビツトへのアクセスによつて転送
されるデータは以下のように定義される。

ビツト０：２９ ゼロ ビツト３０ 参照ビツト。対応する実ページが読取りまたは書込みの
ためにアクセスされると、１にセツトされる。

ビツト３１ 変更ビツト。対応する実ページが書込みのためにアクセ
スされると、１にセツトされる。

参照ビツトおよび変更ビツトはハードウエアによつて初
期設定されることはない。それらはシステムソフトウエ
アのＩＯＷ命令によつて初期設定およびクリアが行われ
る。参照ビツトおよび変更ビツトは、それらをセツトま
たはクリアするプログラムを実行することによつてセツ
トすることができるので、参照ビツトおよび変更ビツト
をクリアまたはセツトする書込みの後に読取りが続いて
も、必ずしも書き込まれたものと同じデータを読み取る
必要はない。

制御レジスタ 記憶装置の構成、ページテーブルアドレス、およびＩ／
Ｏベースアドレスを定めるために用いる制御レジスタが
幾つかある。これらのレジスタはＣＰＵからのＩ／Ｏ読
取り（ＩＯＲ）命令およびＩ／Ｏ書込み（ＩＯＷ）命令
によつて初期設定（ロード）される。それらの構成およ
び形式を第９図ないし第１８図に示す。これらのレジス
タは監視プログラム状態になつて始めてアクセス可能と
なる。

Ｉ／Ｏベースアドレスレジスタは、Ｉ／Ｏアドレスのど
の６４Ｋブロツクが変換システムに割り当てられている
のかを指定する。Ｉ／Ｏベースアドレスは、Ｉ／Ｏベー
スアドレスレジスタに含まれる値に６５５３６（Ｘ｀１
００００´）を乗じたものに等しい。Ｉ／Ｏベースアド
レスレジスタの形式を第９図に示す。

Ｉ／Ｏベースアドレスレジスタは以下のように定義され
る。

ビツト０：２３ 予約されている。

ビツト２４：３１ Ｉ／Ｏベースアドレス。この８ビツトの値は、Ｉ／Ｏア
ドレスのどの６４Ｋバイトのブロツクが変換システムに
割り当てられているかを定義する。すなわち、これら８
ビツトは変換システムによつて認識されたＩ／Ｏアドレ
スの最上位に８ビツトである。

“ＲＡＭ指定レジスタ”は、ＲＡＭサイズと、ＲＡＭ開
始アドレスと、リフレツレシユレートと、パリテイチエ
ツクまたはエラー訂正符号（ＥＣＣ）が使用されている
か否かとを規定する。ＥＣＣおよびパリテイチエツク手
法は本発明の一部を形成せず、またその内容も周知であ
るから、これ以上説明しない。ＲＡＭ指定レジスタの形
式は第１０図に示す。

ＲＡＭ指定レジスタは以下のように定義される。

ビツト０：１０ 予約されている。

ビツト１１：１９ リフレツシユレート。この９ビツトの数量がリフレツシ
ユサイクルレートを決定する。リフレツシユサイクルレ
ートはビツト［１１：１９］に含まれる値にＣＰＵクロ
ツクの周波数を乗じたものに等しい。ゼロのリフレツシ
ユレートはリフレツレシユを減勢する。リフレツシユレ
ートの値は、所望のメモリリフレツシユレートをＣＰＵ
クロツクの周波数で除することによつて計算することが
できる。例えば、２ミリ秒ごとに１２８行のリフレツシ
ユを要するダイナミツクメモリを備えたシステムでは、
行あたりのリフレツシユ間隔は１２８／２ミリ秒すなわ
ち１５．６マイクロ秒である。ＣＰＵクロツクが２００
ナノ秒の場合は、所望のリフレツシユレート値は１５．
６マイクロ秒／２００ナノ秒、すなわち、７８（Ｘ｀０
４Ｅ｀）である。

これはＸ｀０４Ｅ｀をリフレツシユレートにロードする
ことを要求する。

リフレツシユレートはＰＯＲシーケンスの一部としてＸ
｀０１Ａ｀に初期設定される。

ビツト２０：２７ ＲＡＭ開始アドレス。この８ビツトフイールドが変換お
よび非変換アクセスのためのＲＡＭの開始アドレスを規
定する。変換されたアクセスの場合は、変換されたアド
レスがＲＡＭ開始アドレスおよびＲＡＭサイズで指定さ
れる範囲内に入つていればＲＡＭが選択される。変換さ
れないアクセスの場合は、ＲＡＭサイズと共にＲＡＭ開
始アドレスを用いて、アドレスがこの記憶制御装置のた
めに指定されたアドレス範囲内に入つているかどうか判
定する。ＲＡＭの開始アドレスはＲＡＭサイズの２進倍
数として定義され、表５に示すビツトとＲＡＭサイズで
指定される値とを乗じることによつて計算される。

例えば、２５６Ｋの記憶装置サイズ指定されれば、６４
個の２５６Ｋバイト境界の１つがビツト［２０：２５］
によりＲＡＭ開始アドレスとして指定される。もしビツ
ト［２０：２５］が０１１１０１ならば、ＲＡＭ開始ア
ドレスはＸ｀００７４００００´である。１Ｍバイトの
ＲＡＭサイズが指定されれば、１６個の１Ｍバイト境界
の１つがビツト［２０：２３］によりＲＡＭ開始アドレ
スとして指定される。もしビツト［２０：２３］が１０
０１ならば、ＲＡＭ開始アドレスはＸ｀００９００００
０´である。

ビツト２８：３１ ＲＡＭサイズ。この４ビツトフイールドは本変換システ
ムに接続されたＲＡＭのサイズを規定する。ＲＡＭサイ
ズは以下の表６に示すように６４Ｋバイトから１６Ｍバ
イトまでの間で選択できる。

ＲＯＳ指定レジスタ ＲＯＳ指定レジスタは、ＲＯＳ開始アドレス、ＲＯＳサ
イズ、およびＲＯＳによつてパリテイが与えられている
かどうか、ということを規定する。ＲＯＳは変換モード
および非変換モードのいずれにおいてもアクセス可能で
ある。ＲＯＳ指定レジスタの形式を第１１図に示す。

ＲＯＳ指定レジスタは以下のように定義される。

ビツト０：１９ 予約されている。

ビツト２０：２７ ＲＯＳ開始アドレス。この８ビツトフイールドは、変換
されたアクセス及び変換されないアクセスの両方の場合
におけるＲＯＳの開始アドレスを規定する。変換された
アクセスの場合は、変換されたアドレスがＲＯＳ開始ア
ドレスおよびＲＯＳサイズで指定される範囲内に入つて
いればＲＯＳが選択される。変換されないアクセスの場
合は、ＲＯＳサイズと共にＲＯＳ開始アドレスを用い
て、アドレスがこの記憶制御装置の為に指定されたアド
レス範囲内に入つているかどうかを判定する。ＲＯＳの
開始アドレスはＲＯＳサイズの２進倍数として定義さ
れ、表７に示すビツトとＲＯＳサイズで指定される値と
を乗じる事によつて計算される。

例えば、６４ＫのＲＯＳサイズが指定されれば、２５６
個の６４Ｋバイト境界の１つがビツト［２０：２７］に
よりＲＯＳ開始アドレスとして指定される。もしビツト
［２０：２７］が１１００１０ならば、ＲＯＳ開始アド
レスはＸ｀００Ｃ８００００´である。

ビツト２８：３１ ＲＯＳサイズ。この４ビツトフイールドは変換システム
に接続されたＲＯＳのサイズを規定する。ＲＯＳサイズ
は以下に表８に示すように６４Ｋバイトから６４Ｍバイ
トまでの間で選択できる。ＲＯＳが使用されない場合
は、ビツト［２８：３１］はゼロにセツトされる。

変換制御レジスタ 変換制御レジスタ（ＴＣＲ）は、ハードウエアによるＴ
ＬＢの再ロードが成功した時に割込みが発生されるかど
うか、参照および変更アレイにパリテイが使用されてい
るかどうか、各ページのサイズ（２Ｋバイトまたは４Ｋ
バイト）、および主記憶ページテーブル（ＨＡＴとＩＰ
Ｔを組み合せたもの）の開始アドレス、を指定する。変
換制御レジスタの形式を第１２図に示す。

変換制御レジスタは以下のように定義される。

ビツト０：２０ 予約されている。

ビツト２１ ＴＬＢ再ロード成功時の割込み許可。このビツトを用い
てハードウエアによるＴＬＢの再ロードが成功したとい
うことが報告される。１にセツトされていれば、ハード
ウエアによるＴＬＢの再ロードが成功したことによつ
て、例外回答が生成されＳＥＲのＴＬＢ再ロードビツト
（ビツト２２）が１にセツトされる。このビツトがゼロ
にセツトされていれば、ハードウエアによるＴＬＢエン
トリの再ロードの成功は報告されない。ソフトウエアに
よるＴＬＢの性能評価にこの機能を用いることができ
る。

ビツト２２ 参照および変更アレイのパリテイ。このビツトを用い
て、外部の参照および変更アレイにパリテイが使用され
るかどうかを示す。このビツトが１にセツトされれば、
参照および変更アレイにパリテイを使用する。もしこの
ビツトがゼロにせつとされれば、参照および変更アレイ
にはパリテイを使用しない。

ビツト２３ ページサイズ。２Ｋバイトページには値０を用い、４Ｋ
バイトページには値１を用いる。

ビツト２４：３１ ＨＡＴ／ＩＰＴベースアドレス。この８ビツトフイール
ドを用いて、主記憶装置にあるＨＡＴ／ＩＰＴエントリ
の開始アドレスを指定する。実記憶のサイズおよびペー
ジサイズで決まる定数を、このフイールドに含まれる値
に乗じることにより、ＨＡＴ／ＩＰＴエントリの開始ア
ドレスが決定される。２Ｋバイトのページサイズの場合
は、ビツト［２４：３１］によつてベースアドレスが指
定され、４Ｋバイトのページサイズの場合は、ビツト
［２５：３１］によつてベースアドレスが指定される。
記憶装置サイズおよびページサイズの各々に対する定数
は表１に列挙されている。

記憶装置例外レジスタ（ＳＥＲ）は、記憶装置アクセス
で生じた変換プログラムにおけるエラーおよびシステム
エラーを報告するのに用いられる。変換システムによつ
て検知される各々のエラー状態ごとに別のビツトが割り
当てられる。エラーが複数生じた場合は、適切なビツト
をセツトすることによつて各々のエラーが報告される。
前のエラーによつてセツトされたビツトは後続のエラー
によつてはリセツトされない。

ＳＥＲはＰＯＲシーケンスによつてゼロに初期設定され
る。ひとたび例外が報告されれば、例外が処理された後
でシステムソフトウエアがＳＥＲをクリアする。記憶装
置例外レジスタの形式は第１３図に示す。

記憶装置例外レジスタは以下のように定義される。

ビツト０：２１ 予約されている。

ビツト２２ ＴＬＢ再ロード成功。このビツトは、ＴＬＢ再ロード成
功による割込みが許可されているときに再ロードが成功
すると、１にセツトされる。

ビツト２３ 参照および変更アレイのパリテイエラー。参照および変
更アレイでパリテイエラーが検知された場合にこのビツ
トは１にセツトされる。

ビツト２４ ＲＯＳ書込み試行。ＲＯＳアドレス空間に含まれるアド
レスへの書込みが試行された場合にこのビツトは１にセ
ツトされる。

ビツト２５ ＩＰＴ指定エラー。ＩＰＴ探索連鎖で無限ループが検地
された場合にこのビツトは１にセツトされる。無限ルー
プは例えば、システムソフアウエアのエラーのためにＩ
ＰＴポインタの値が誤つて指定され、その結果ＩＰＴポ
インタが現ＩＰＴ探索連鎖における前のエントリを指示
したような場合に生じる。

ビツト２６ 外部装置例外。ＲＯＭＰ以外のＲＳＣ上の装置によつて
例外が生じた場合にこのビツトは１にセツトされる。

ビツト２７ 多重例外。記憶装置例外レジスタ内で例外標識がクリア
される前に２以上の例外（ＩＰＴ指定エラー、ページ不
在、指定、保護、またはデータ）が発生した場合にこの
ビツトは１にセツトされる。

このビツトは、通常、システムソフアウエアが例外を処
理できなかつたことを示す。しかしながら、多重ロード
（ＬＭ）命令または多重記憶（ＳＴＭ）命令によつて例
外が生じた場合でもこのビツトをセツトできる。という
ことはＬＭ命令またはＳＴＭ命令は、例外によつてその
命令が中止されるよりも前に、その命令によつて指定さ
れる全てのレジスタの記憶またはロードを試行するから
である。

ビツト２８ ページ不在。どのＴＬＢエントリおよび主記憶ページテ
ーブルエントルも仮想アドレスに対する変換を含んでい
ないために変換が終了した場合に、このビツトは１にセ
ツトされる。

ビツト２９ 指定。同じ仮想アドレスに対して２つのＴＬＢエントリ
が見つかつたという理由で変換が終了した場合に、この
ビツトは１にセツトされる。

ビツト３０ 保護。非特殊セグメントのための記憶装置保護処理で記
憶装置アクセスが禁止されていることがわかつたために
変換が終了した場合に、このビツトは１にセツトされ
る。

ビツト３１ データ。特殊セグメントのためのトランザクシヨンＩＤ
／ロツクビツト処理で、記憶装置アクセスが禁止されて
いることがわかつたために変換が終了した場合に、この
ビツトは１にセツトされる。

記憶装置例外アドレスレジスタ（ＳＥＡＲ）は、ＣＰＵ
からのデータロードおよび記憶要求に対して、記憶装置
例外レジスタ（ＳＥＲ）により報告された例外を起こし
た有効記憶装置アドレスを含む。例外がＲＯＭＰ命令取
出しまたは外部装置によつて生じた場合には、ＳＥＡＲ
はロードされない。記憶装置例外アドレスレジスタの形
式は第１４図に示す。

記憶装置例外アドレスレジスタは以下のように定義され
る。

ビツト０：３１ 記憶装置例外アドレス。ＳＥＲによつて報告された例外
を生じた３２ビツトの有効記憶装置アドレス。多重エラ
ーの場合（ＳＥＲのビツト２７が１にセツトされる）、
ＳＥＡＲに含まれるアドレスは、最も古い例外のアドレ
スである。

被変換実アドレスレジスタ（ＴＲＡＲ）は実アドレス計
算操作によつて決定された実記憶アドレスを含む。

実アドレス計算機能は、仮想アドレスが現時点で実記憶
に写像されているかどうかを判定して仮想アドレスを写
像されている場合には対応する実アドレスを決定する。
実アドレス計算機能は後で説明する。被変換実アドレス
レジスタの形式を第１５図に示す。

実アドレス変換レジスタは以下のように定義される。

ビツト０ 無効ビツト。このビツトは変換に失敗した場合に１にセ
ツトされ、変換に成功した場合に０にセツトされる。

ビツト１：７ ゼロ。この７ビツトフイールドは常にゼロである。

ビツト８：３１ 実記憶アドレス。この２４ビツトフイールドは実記憶ア
ドレスを含む。この実記憶アドレスは変換が成功した場
合に所与の仮想アドレスへ写像されたものである。変換
に失敗した場合はこのフイールドはゼロにセツトされ
る。

トランザクシヨン識別レジスタ（ＴＩＤ）は現時点で特
殊セグメントの“所有者”として定義されているタスク
の８ビツトの識別子を含む。選択されたセグメントレジ
スタ内の特殊ビツトによつて或るセグメントが特殊セグ
メントとして定義されると、６．２節に示すようなロツ
クビツト処理を記憶装置アクセスに適用する。ロツクビ
ツト処理しＴＩＤに含まれる値を用い、それとＴＬＢ内
のＴＩＤエントリとを比較して、記憶装置アクセスが許
されるかどうかを判定する。トランザクシヨン識別レジ
スタの形式を第１６図に示す。

トランザグシヨン識別レジスタは以下のように定義され
る。

ビツト０：２３ 予約されている。

ビツト２４：３１ トランザクシヨン識別子。この８ビツトの値は特殊セグ
メントの所有者を指定する。

１６個のセグメントレジスタは、セグメント識別子、特
殊ビツト、およびキービツトを含む。１２ビツトのセグ
メント識別子は４０９６個の２５６Ｍバイト仮想記憶セ
グメントのうちの１つを指定する。特殊ビツトは、それ
が特殊セグメントであつてロツクビツト処理が適用され
るということを示す。キービツトは、所与のセグメント
内の記憶装置アクセスに関して現在実行中のタクスに関
連するアクセス権限のレベルを示す。各セグメントレジ
スタの形式を第１７図に示す。

各セグメントレジスタの内容は以下のように定義され
る。

ビツト０：１７ 予約されている。

ビツト１８：２９ セグメント識別子。この１２ビツトの値は、４０９６個
の２５６Ｍバイト仮想記憶セグメントのうちの１つを指
定する。

ビツト３０ 特殊ビツト。特殊セグメントの場合、このビツトは１に
セツトされ、非特殊セグメントの場合、このビツトはゼ
ロにセツトされる。

ビツト３１ キービツト、このビツトは、所与のセグメント内でのア
クセスについて現在実行中のタスクのアクセス権限のレ
ベルを決定する。記憶装置アクセス制御のためにこのビ
ツトを使用することは６．２節に示す。

開示された実施例においては、２つのＴＬＢの各々が１
６個のエントリを有する。これらのエントリは仮想アド
レスから実アドレスへの変換に必要な変換情報や制御情
報を提供する。さらに、各ＴＬＢエントリは記憶装置ア
クセス制御に使用される付加的な情報も含む。ＴＬＢの
内容はハードウエアによつて主記憶ページテーブルから
自動的に更新されるので、ＴＬＢエントリ書込みの後に
読取りが続く場合、必ずしも書き込まれたのと同じデー
タを読み取る必要はない。さらに、ＴＬＢエントリの変
更によつて実アドレスと仮想アドレスとの対応がすなく
るであろうから、ＴＬＢエントリの変更は予測不能な結
果を引き起こす場合もある。ＴＬＢの内容のアクセス
は、診断の目的にだけ行われ、非変換モードにおいての
みなされるべきである。他の全ての変換アクセスを禁止
して非変換モードでＴＬＢエントリへ書き込むと、その
後に読取りが続き、書き込まれたのと同じデータを読み
取ることになるであろう。

各ＴＬＢエントリは、論理的には６６ビツト（予約ビツ
トを除く）の変数であつて、２５ビツトのアドレスタ
グ、１３ビツトの実ページ番号、有効ビツト、２ビツト
キー、書込みビツト、８ビツトのトランザクシヨンＩ
Ｄ、および１６個のロツクビツトから成つている。各Ｔ
ＬＢエントリは個々にアドレス指定できる３つのフイー
ルドに分けられる。ＴＬＢフイールドの各々の形式を以
下に説明する。

“ＴＬＢアドレスタグ”フイールドは、２Ｋページの場
合、セグメント識別子｜｜仮想ページインデツクスの上
位２５ビツトを含み、４Ｋページの場合、その上位２４
ビツトを含む。各ＴＬＢエントリのアドレスタグフイー
ルドの形式を第１８．１図に示す。

各ＴＬＢアドレスタグフイールドの内容は以下のように
定義される。

ビツト０：２ 予約されている。

ビツト３：１７ アドレスタグ。このフイールドは、２Ｋページの場合、
セグメント識別子｜｜仮想ページインデツクの上位２５
ビツトを含み、４Ｋページの場合、その上位２４ビツト
を含む。４Ｋページの場合、アドレスタグはビツト
［３：２６］に含まれる。

ビツト２８：３１ 予約されている。

“ＴＬＢ実ページ番号、有効ビツト（Ｖ）、およびキー
ビツト（キー）”フイールドは、ＴＬＢエントリのアド
レスタグフイールドに含まれる仮想アドレスに割り当て
競れている実ページ番号を含む。このフイールドは、さ
らに、所与のＴＬＢエントリが有効情報を含むことを示
す有効ビツト、および所与のページに必要なアクセス権
限のためのキービツトを含む。各ＴＬＢエントリのため
のこのフイールドの形式を第１８．２図に示す。

実ページ番号、有効、およびキービツトフイールドの内
容は以下のように定義される。

ビツト０：１５ 予約されている。

ビツト１６：２８ 実ページ番号。この１３ビツトフイールドは８１９２個
の実ページのうちの１つを指定する。８１９２個よりも
少ないページを使用する場合は、それらのページをアド
レス指定するのに必要な下位ビツトだけが使用される。

ビツト２９ 有効ビツト。選択されたＴＬＢエントリが有効情報を含
む場合はこのビツトは１である。ＴＬＢエントリが無効
情報を含む場合はこのピツトは０である。

ピツト３０：３１ キービツト。この２ビツトフイールドは各ページに対す
るアクセス権限を定義する。キービツトの使用の関して
は６．１節の示す。

“ＴＬＢ書込みビツト、トランザクシヨンＩＤ、および
ロツクビツト”フイールドは、当該ＴＬＢエントリが特
殊セグメントに対するものである場合に、書込みビツ
ト、トランザクシヨンＩＤ、およびＴＬＢエントリのア
ドレスタグフイールドに含まれている仮想アドレスに割
当てられたロツクビツトを含む。各ＴＬＢエントリのた
めのこのフイールドの形式を第１８．３図に示す。

ＴＬＢ書込みビツト、トランザクシヨンＩＤ、およびロ
ツクビツトフイールドの各々の内容は以下のように定義
される。

ビツト０：６ 予約されている。

ビツト７ 書込みビツト。このビツトは、特殊セグメントの場合に
各ページに関連するアクセス権限を定義する。ロツクビ
ツト処理におけるこのビツトの使用については６．２節
に示す。

ビツト８：１５ トランザクシヨン識別子。この８ビツトフイールドは特
殊セグメント内にある選択されたページを現に所有する
タクスを定義する。ロツクビツト処理におけるこれらの
ビツトの使用については前に説明した。

ビツト１６：３１ ロツクビツト。この１６ビツトフイールドは、特殊セグ
メントの場合に２Ｋまたは４Ｋのページ内の各“ライ
ン”に対するアクセス権限を定義する。１ラインは２Ｋ
ページの場合は１２８バイト、４ページの場合は２５６
バイトである。ロツクビツト処理におけるこれらのビツ
トの使用については６．２節で説明する。

本変換機構は、頻繁に要求される変換機能をハードウエ
アで支援する。このハードウエアにより、ＴＬＢエント
リを選択的に無効化すること、および、ＩＢＭシステム
／３７０フアミリのコンピュータにおけるものと同様な
“実アドレスロード”機能を遂行することができる。

仮想−実アドレス写像を変更する場合は、システムソフ
トウエアによつて、ＴＬＢの内容と主記憶装置にあるペ
ージテーブルの内容と、を同期化することが必要であ
る。ＴＬＢおよびページフレームテーブルのエントリを
両方とも除去（無効化）して、用済の写像情報が後続の
変換で使用されないようにしなければならない。

本システムは主記憶装置にあるページテーブルの内容と
ＴＬＢエントリとの同期化を支援する機能３つ提供す
る。ＴＬＢの全内容、または選択されたＴＬＢエントリ
のみを無効化するのにこれらの機能を使用することがで
きる。システムによつて認識されるＩ／０アドレスの６
４Ｋバイトブロツク内の特定Ｉ／ＯアドレスへのＩ／Ｏ
書込み命令（ＩＯＷ）によつて、これらの機能が呼び出
される。これらの機能の各々に対するアドレス割当て
は、必要に応じてシステムに与えられる。

“全ＴＬＢ無効化機能によつてＴＬＢエントリが全て無
効化される。この機能は、後続の変換に備えて、主記憶
装置にあるページテーブルでＴＬＢの内容を強制的に更
新する。

この機能に関連するアドレスへのＩ／Ｏの書込みが、Ｔ
ＬＢエントリを全て無効化する。Ｉ／Ｏ書込み命令で転
送されるデータは使用されない。

“指定セグメント内のＴＬＢエントリ無効化機能によつ
て、指定セグメント識別子を持つたＴＬＢエントリが全
て無効化される。このセグメント識別子を用いる後続の
変換でＴＬＢの内容が主記憶装置にあるページテーブル
から更新される。

この機能に関連するアドレスへのＩ／Ｏ書込みが、指定
セグメント識別子を持つたＴＬＢエントリを無効化す
る。Ｉ／Ｏ書込み命令で転送されるデータのビツト
［０：３］がセグメント識別子を選択するのに用いられ
る。このセグメント識別子を含むＴＬＢエントリは全て
無効化される。無効化されたセグメント内の有効アドレ
スを伴う後続の変換によつて、ＴＬＢの内容は主記憶装
置にあるページテーブルから更新される。

“指定有効アドレスに対するＴＬＢエントリの無効化”
機能によつて、指定有効アドレスを備えたＴＬＢエント
リが無効化される。

指定有効アドレスを含むページ内の有効アドレスを伴う
後続の変換によつて、ＴＬＢの内容は主記憶装置にある
ページテーブルから更新される。

この機能に関連するアドレスへのＩ／Ｏ書込みが、指定
有効アドレスを備えたＴＬＢエントリを無効化する。Ｉ
／Ｏ書込み命令で填装されるデータのビツト［０：３
１］が有効アドレスとして使用される。本アドレス変換
機構に含まれるセグメントレジスタの内容を用いて通常
の変換プロセスが適用される。

“実アドレス計算”機能はシステムソフトウエアによつ
て使用され、所与の仮想アドレスが現時点で実記憶に写
像されているかどうか、および、もし写像されていれば
どの実アドレスがその仮想アドレスに割り当てられてい
るのかを決定する。

仮想アドレスが写像されない場合に、それを使用すれば
ページ不在を生じる；この情報は、割込みを禁止した状
態で走行するシステムのルーチンには、重要である。Ｉ
／Ｏ操作のほとんどが実アドレスを使用して実行される
ので、仮想アドレスから実アドレスへの変換結果はシス
テムＩ／Ｏルーチンによつて要求される。

実アドレス計算機能は、これに関連するアドレスへのＩ
／Ｏ書込みによつて呼び出される。Ｉ／Ｏ書込み命令で
転送されるデータのビツト［０：３１］有効アドレスと
して使用される。この有効アドレスは、通常の変換プロ
セスのために使用されるが、変換結果は、被変換アドレ
スレジスタ（第１５図）（ＴＲＡＲ）にロードされ、記
憶装置のアクセスには使用されない。ＴＲＡＲは変換が
成功したかどうかを示すビツトを含み、変換に成功して
いれば対応する実記憶アドレスも含む。通常の記憶装置
保護処理およびロツクビツト処理は変換成功により実行
される。実アドレス計算機能の結果はＴＲＡＲのＩ／Ｏ
読取りによつて獲得される。

Ｉ／Ｏアドレスの６４Ｋバイトブロツクが変換システム
に割り当てられている。６４ＫバイトのブロツクはＩ／
Ｏベースアドレスレジスタで指定されるＩ／Ｏアドレス
の所から始まる。Ｉ／Ｏベースアドレスは，６４Ｋ境界
上にあるように定義される。表９に列挙するＩ／Ｏアド
レスの割当ては指定された６４Ｋバイトブロツク内の変
位である。絶対Ｉ／ＯアドレスはＩ／Ｏベースアドレス
とこの変位とを加えたものに等しい。

むすび 発明の好ましい実施例に関する以上の説明から、両方の
ＴＬＢとページフレームテーブルとにロツクビツトを用
意しかつ通常のセグメント化方式を利用する本発明の意
図および範囲から逸脱することなく、システムのハード
ウエアおよびソフトウエアの形式および詳細において様
々な変更が容易にできることは当業者には明白であろ
う。明らかに、こうした変更は、記憶装置サイズ、レジ
スタのサイズおよび制御フイールドの定義、アドレスサ
イズ、ページフレームテーブルのアクセス方法および構
成、ならびにハツシユアドレス方法における変更を含む
が、それらに限定されるものではない。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラデイン・ジヨ−ジ アメリカ合衆国ニユ−ヨ−ク州10968ピア モント・フランクリン26番地 審判の合議体 審判長 松尾 浩太郎 審判官 大橋 隆夫 審判官 羽鳥 賢一 (56)参考文献 特開 昭56−153576（ＪＰ，Ａ) 特開 昭50−40240（ＪＰ，Ａ) 特開 昭55−34337（ＪＰ，Ａ) 特開 昭53−34429（ＪＰ，Ａ) 特開 昭56−93164（ＪＰ，Ａ) 特開 昭54−105930（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央処理装置（ＣＰＵ）によって供給され
   る仮想記憶アドレスを仮想記憶アドレス空間が実記憶よ
   りも著しく大きい仮想記憶システム内の実記憶アドレス
   に変換する仮想記憶アドレス変換機構において、 入力アドレスがセグメント識別フィールド、ページオフ
   セットフィールドおよびバイトオフセットフィールドを
   含む第１の仮想アドレスか実アドレスかをＣＰＵ記憶チ
   ャネル上の変換モードビツトにより判別する手段と、 前記判別手段により前記第１の仮想アドレスと判断され
   た場合、前記セグメント識別フィールドを用いて前記セ
   グメント識別フィールドで指定された複数のセグメント
   レジスタの１つをアクセスする手段と、 アクセスされた前記セグメントレジスタの内容と、前記
   第１の仮想アドレスの前記ページオフセットフィールド
   および前記バイトオフセットフィールドとを連結して前
   記第１の仮想アドレスよりも少なくとも１ビット以上大
   きい第２の仮想アドレスを形成する手段と、 前記第２の仮想アドレスの仮想ページアドレスの内の一
   定の部分を探索引数として探索する複数で一組の高速変
   換索引緩衝機構とを備え、 前記高速変換索引緩衝機構に記憶されている各々の仮想
   アドレスと、前記高速変換索引緩衝機構を探索するため
   に前記探索引数として使用された仮想アドレスとを比較
   し、 比較の結果、一致した場合、前記高速変換索引緩衝機構
   にアクセスし、一致した仮想アドレスに対応する実ペー
   ジアドレスを読出し、 比較の結果、不一致の場合、主記憶装置内にあり、ハッ
   シングされた前記仮想ページアドレスを含むページテー
   ブルを探索し、 前記ページテーブルの探索において、所望の仮想アドレ
   スが、同一のハッシュアドレスを生成する仮想アドレス
   の連鎖リストの最初のエントリのハッシュアドレスにあ
   るか否かを判定し、 前記判定の結果、もし前記仮想アドレスが前記ハッシュ
   アドレスにないならば、前記ハッシュアドレスが、同一
   のハッシュアドレスを生成する仮想アドレスの連鎖リス
   トの最後のエントリか否かを判定し、 前記エントリが最後のものでない場合、所望の仮想アド
   レスが、前記連鎖リストの次のエントリのハッシュアド
   レスにあるか否かを判断し、 所望の仮想アドレスが見つかるか又は前記連鎖リストの
   最後のエントリになるかまで、前記ページテーブルの連
   鎖アドレスリストの前記所望の仮想アドレスの探索を続
   行し、 前記所望の仮想アドレスが見つかった場合、前記ページ
   テーブルの仮想ページアドレスに関連した実ページアド
   レスをアクセスし、前記実ページアドレスを要求された
   実記憶アドレスとして使用するようにした ことを特徴とするデータ持続性が制御される仮想記憶ア
   ドレス変換機構。